CN108270446A - 信号处理装置和方法以及包括所述装置的电子设备 - Google Patents

Abstract

本发明公开涉及一种用于信号处理的方法和装置。在本发明的某些实施例中，所述方法包括：a)利用相位偏移数值对原始信号进行编码以生成第一并行信号；b)在第一并行信号上实施并行到串行转换以生成第一串行信号，其随后经历相位偏移并且形成第二串行信号；c)在第二串行信号上实施串行到并行转换以生成第二并行信号；d)对第二并行信号进行解码以确定新的相位偏移数值；e)通过使用新的相位偏移数值重复步骤a)‑d)。

Description

信号处理装置和方法以及包括所述装置的电子设备

技术领域

本发明涉及电子设备的领域，并且更具体来说涉及一种用于应对相位偏移的信号处理方法和装置。

背景技术

在现场可编程门阵列(FPGA)中的1PPS分发的典型架构中，1PPS定时信号经过板上的下游电路并且到达面板端口。但是由下游电路所导致的传播延迟是时变的，并且会受到例如温度或EMI之类的各种因素的严重影响。因此，面板端口处的信号的最终相位变得会发生改变和不确定，从而导致整个系统的定时准确性降低。

当前，已经知道使用相位检测器来测量面板端口处的目标1PPS信号的该相位变化，并且在1PPS生成器的输出处施加负补偿。通过这样做，面板端口处的目标1PPS信号将保持稳定。用于解决这一问题的现有解决方案是基于FPGA中的(多个)计数器。考虑到逻辑可靠性和稳定性，FPGA构造的频率通常不高于125MHz。因此，FPGA中的最高测量和调节精度是8ns，这对于大多数先进应用不够精确。

通过使用具有更高频率的时钟有助于改进准确性。但是这可能导致逻辑电路的紧密时间序列，并且电路的功率消耗也可能更高。

发明内容

鉴于前述内容，希望提供一种用以应对例如由1PPS生成电路的下游电路引入的不确定相位偏移的方法和装置。如果能够以合理的成本在更高精度下进行相位偏移的检测则可能是有利的。

根据本发明的一个方面的特定实施例，提供一种信号处理方法，其包括：a)利用相位偏移数值对原始信号进行编码以生成第一并行信号；b)在第一并行信号上实施并行到串行转换以生成第一串行信号，其随后经历相位偏移并且形成第二串行信号；c)在第二串行信号上实施串行到并行转换以生成第二并行信号；d)对第二并行信号进行解码以确定新的相位偏移数值；e)通过使用新的相位偏移数值重复步骤a)-d)。

根据一个具体实施例，步骤a)包括使用相位偏移数值利用相位偏移对原始信号的相位进行编码以生成第一并行信号。

根据一个具体实施例，步骤a)包括根据下面的等式利用相位偏移数值对原始信号进行编码：

其中，x是原始信号，P是第一并行信号，i是串行-并行比率，并且γ是相位偏移数值。

根据一个具体实施例，步骤a)包括利用相位偏移并且相对于时钟信号对原始信号进行编码。

根据一个具体实施例，步骤d)包括相对于时钟信号对第二并行信号进行解码以确定新的相位偏移数值。

根据一个具体实施例，第二并行信号呈现出相位样式，步骤d)包括针对预设查找表检查第二并行信号，所述解码器被配置成针对预设查找表检查第二并行信号，以找到对应于由第二并行信号所呈现的相位样式的相位偏移数值。

根据一个具体实施例，所述查找表形成单位上三角矩阵。

根据本发明的另一个方面的特定实施例，提供一种用于信号处理的装置，其包括：被配置成利用相位偏移数值对原始信号进行编码以便生成第一并行信号的编码器；被配置成在第一并行信号上实施并行到串行转换以生成第一串行信号的串行化器，所述第一串行信号随后经历相位偏移并且形成第二串行信号；被配置成在第二串行信号上实施串行到并行转换以生成第二并行信号的去串行化器；被配置成对第二并行信号进行解码以确定新的相位偏移数值的解码器；所述编码器、串行化器、去串行化器和解码器被配置成利用新的相位偏移数值重复对应的处理。

根据本发明的一个具体实施例，所述编码器被配置成使用相位偏移数值利用相位偏移对原始信号的相位进行编码以生成第一并行信号。

根据本发明的一个具体实施例，所述编码器被配置成根据下面的等式利用相位偏移数值对原始信号进行编码：

其中，x是原始信号，P是第一并行信号，i是串行-并行比率，并且γ是相位偏移数值。

根据本发明的一个具体实施例，所述编码器被配置成利用相位偏移并且相对于时钟信号对原始信号进行编码。

根据本发明的一个具体实施例，所述解码器被配置成相对于时钟信号对第二并行信号进行解码以确定新的相位偏移数值。

根据本发明的一个具体实施例，第二并行信号呈现出相位样式，所述解码器被配置成针对预设查找表检查第二并行信号，以找到对应于由第二并行信号所呈现的相位样式的相位偏移数值。

根据本发明的一个具体实施例，所述查找表形成单位上三角矩阵。

根据本发明的某些实施例，提供一种包括前面提到的用于信号处理的装置的电子设备。

与现有技术相比，根据本发明的实施例的方法和装置可能是有利的是因为：i)其可以改进1PPS相位偏移测量的精度。在FPGA上，在一个实例中，可以实现好于30ps的时间精度，这比现有解决方案好几十倍；ii)其可以降低1pps相位偏移测量和校准逻辑的复杂度。在本发明的某些实施例中提供的方法和装置可以简化电路的结构，减少FPGA专用资源的消耗，并且减少功率消耗；iii)其可以实现完全同步设计以增强系统可靠性。

附图说明

通过后面提供的详细描绘和附图将会更加透彻地理解本发明，其中相同的单元由相同的附图标记表示，其中：

图1示出了根据本发明的一个实施例的包括用于信号处理的装置的电子设备的方块图；

图2示出了根据本发明的一个实施例的查找表；

图3示出了根据本发明的一个实施例的相位样式和相位的映射；

图4示出了根据本发明的一个实施例的用于信号处理的方法40的流程图。

应当提到的是，这些附图意图说明一些示例性实施例中的方法、结构和/或材料的一般特性，并且对后面提供的书面描绘作出补充。但是这些附图不是按比例绘制的，并且可能没有准确地反映出任何给定实施例的准确的结构或性能特性，并且不应当被解释成定义或限制由示例性实施例所涵盖的数值或属性的范围。

具体实施方式

在后面将参照附图更加详细地描述本发明的实施例。

图1示出了根据本发明的一个实施例的用于信号处理的装置的方块图。

设备2可以是电路板，其包括如在虚线方块中定义的FPGA构造。系统时钟22生成系统时钟信号222，其被提供到用于信号处理的装置20和1PPS生成器24。1PPS生成器24基于时钟信号222生成原始信号242(其也被称作“原始1PPS”)，所生成的原始信号随后被提供到用于信号处理的装置。

在实践中，装置20可以是芯片组、微处理器或者能够实施所需功能的任何其等效装置。

装置20的输出耦合到硬件电路26。正如后面所讨论的那样，第一串行信号203被提供到装置20下游的硬件电路26，其中第一串行信号203经历等待时间(或延迟)，从而导致第一串行信号203的相位偏移。所述等待时间根据包括温度等各种因素而变化。因此，到达面板端口28的目标信号205的相位具有一定的不确定性。在实践中，信号205被提供为装置20的输出。如果装置20被设计成用于提供定时信号，则确保信号205的相位相对稳定是更好的。为此，如果没有任何相位偏移，则目标信号205的相位需要被准确地检测和补偿。

图2中所示出的电子设备2与任何现有技术的不同之处在于该装置20，其包括：编码器202、串行化器204、去串行化器206和解码器208。在其他实施例中，装置20可以包括未在图1中示出的附加的一个或更多组件/元件/单元。

下面将进一步描述装置20中的组件。

编码器202

编码器202接收系统时钟信号222和1PPS原始信号242。编码器202的功能是对原始信号进行编码。本发明的发明人预期到已编码信号在编码之后会携带特定相位样式。在操作刚开始时，还没有信号被发送到硬件电路26并且被回送，因此没有检测到将要补偿的相位偏移，输入209(也就是相位偏移数值)可以为空。

在一个实例中，相对于时钟信号222实施编码。

在一个实例中，根据下面的等式(在后文中称作“所述等式”)来实施编码：

在所述等式中，x是原始信号242，P是第一并行信号201，i是串行-并行比率，其可以是16、32或64等等，γ是相位偏移数值。通过所述等式，由1PPS生成器24生成的原始信号242可以被转换到并行信号，其也被称作第一并行信号。可以对于时钟信号222的每一个时钟周期生成一个并行信号P，其中x(n)是时钟信号222的第n个时钟处的x的数值，并且x(n-1)是时钟信号222的第n-1个时钟周期处的x的数值。

如果原始信号242是1PPS信号，则x的数值每0.5秒发生改变。在一个实例中，原始信号242的上升沿(或下降沿)对于装置20来说非常重要，这是因为x的数值仅在该边沿处发生改变，并且只有参照该边沿才能检测到相位偏移。

在刚开始时，编码可以考虑γ＝0。并且可以基于原始信号242和所述等式生成P201。

串行化器204

所生成的第一并行信号201被提供到串行化器204。串行化器204被配置成在信号201上实施并行到串行转换从而生成第一串行信号203，其随后被提供到硬件电路26，并且在该处经历导致相位偏移的不确定的时间延迟。

在转换之后，第一并行信号的相位样式被“封装”在第一串行信号203中。

去串行化器206

第一串行信号203经历相位偏移并且到达面板端口，从而形成目标信号205，其也是设备2的输出。目标信号205与第一串行信号203之间的相位偏移是我们所关心的，并且应当通过下面的处理来检测。

目标信号205被回送到去串行化器206。假设在串行化器202和去串行化器206处设定的串行-并行比率是“i”，则通过在显然是串行信号的目标信号上实施串行到并行转换，去串行化器206将能够给出一个i比特样式并行信号，其被称作第二并行信号207。非常重要的是，第二并行信号207包括目标信号205的相位信息，换句话说，第二并行信号207呈现出与目标信号205相关联的相位样式，并且还与第一串行信号203在硬件电路26中经历的相位偏移相关联。

在实践中，编码器202和串行化器204可以形成一个功能装置，其可以被称作相位调节器或相位校准器。

解码器208

仅有“i”种类型的有效样式。这些样式可以被用来识别目标信号205的相位。为此，根据本发明的一个实施例，将相位空间(也就是360°)划分成“i”个子空间，在图3中示出了这方面的一个实例，图中描绘出有效样式与经过量化的相位(度数)的关系，其中i＝16。

解码器208被配置成对第二并行信号207进行解码以确定新的相位偏移数值，其表明将在下一个循环中补偿的相位偏移。

在一个实例中，解码器208可以被形成为类似于查找表。该表可以是如图2中所示的简单的单位上三角矩阵，其中出于说明的目的假设串行-并行比率是16。工作时钟周期之上的时间分辨率等于“i”。每一个相位偏移数值具有相应的相位样式，也就是特定的一连串0和1。因此，通过针对查找表检查第二并行信号207，解码器208可以把第二并行信号207所呈现的相位样式翻译成相位偏移数值，其被确定为新的相位偏移数值。

举例来说，在特定时间点，上升沿到达，并且第二并行信号207由一连串的0、1形成，比如“11111111111111110”，其根据图2对应于相位偏移数值“1”。因此，解码器208将确定新的相位偏移数值“1”，其随后被提供到编码器202以用于进一步的编码。

如果硬件电路26被暴露于不同的温度或者不同的其他因素，则通过解码器208获得的相位偏移数值可能是不同的。

相位偏移数值209由解码器208提供到编码器202以用于进一步的编码处理。

在实践中，去串行化器206和解码器208联合形成相位检测器或相位测量器。

编码器202

假设x(n)是原始信号242并且也是编码器202的输入，P[n]是i比特相位样式并且也是编码器203的输出。于是可以给出所述等式以作为编码器202的调节函数。

根据该相位偏移数值209，编码器202可以通过相对于时钟信号222并且使用新的相位偏移数值209对原始信号进行编码而生成新的“i”比特相位样式，这例如是根据其中γ＝1(由解码器208确定)的所述等式。因此，新生成的第一并行信号201的相位样式反映出相位偏移数值。新的第一并行信号201被发送到串行化器204，在该处将生成具有负相位补偿的极为精确的1PPS信号。当新的第一串行信号203经过硬件电路26时，该负补偿将抵消环境的不利影响。通过这样做，面板端口28处的目标信号205的相位将保持高度稳定性。

在测试中，本发明公开内容的发明人发现可以达到大约100ps的精度。应当提到的是，该精度是通过使用大约80的串行-并行比率获得的，如果进一步提高比率，则预期可以达到甚至更高的精度。举例来说，如果串行-并行比率被设定到大约240，则可以生成具有大约30ps的相位精度的1PPS信号。

修改相位偏移数值等效于校准1PPS信号的相对相位。

在所述实施例中，一个串行化/去串行化对和少量逻辑被用来实现1PPS的测量和校准。

图4示出了根据本发明的一个实施例的用于信号处理的方法40的流程图。

方法40包括步骤42、44、46和48。

步骤42包括：利用相位偏移数值对原始信号进行编码以生成第一并行信号，其对应于前面提到的编码器202的处理。

在步骤42之后，在步骤44中，在第一并行信号上实施并行到串行转换以生成第一串行信号，其随后经历相位偏移并且形成第二串行信号。步骤44对应于前面所讨论的串行化器204的处理。

在步骤44之后，在步骤46中，在第二串行信号上实施串行到并行转换以生成第二并行信号。步骤406对应于前面所讨论的去串行化器206的处理。

在步骤46之后，在步骤48中，相对于时钟信号对第二并行信号进行解码以确定新的相位偏移数值。步骤48对应于前面所讨论的解码器208的处理。

虽然示例性实施例可以具有各种修改和替换方式，但是在附图中作为实例描述了其中一些实施例，并且将在这里进行详细描述。但是应当理解的是，并不意图把示例性实施例限制到所公开的具体形式。相反，示例性实施例意图涵盖落在权利要求书的范围内的所有修改、等效解决方案和替换解决方案。在各幅图的描绘中，相同的附图标记总是表示相同的单元。

一些示例性实施例被描述成在流程图中描绘的处理或方法。虽然流程图把各项操作描述成被顺序地处理，但是其中的许多操作可以被并行、并发或同时实施。此外，各项操作的序列可以被重新安排。当操作完成时，处理可以被终止。但是所述处理还可以包括未在附图中提供的附加步骤。所述处理可以对应于方法、函数、规范、子例程、子程序等等。

这里所使用的术语“设备”可以被认为与以下项目是同义的，并且在后文中有时可以被称作以下项目：客户端、用户设备、移动站、移动用户、移动终端订户、用户、远程站、访问终端、接收器、GPS和移动单元等等，并且可以描述无线通信网络中的无线资源的远程用户。

在上下文中所讨论的方法(其中一些方法通过流程图示出)可以通过硬件、软件、固件、中间件、微代码、硬件描述语言或者其任意组合来实施。当其通过软件、固件、中间件或微代码实施时。

这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以特别通过许多替换方式来实施，并且不应当被解释成仅被限制到这里的实施例。

应当理解的是，虽然在这里使用了“第一”和“第二”之类的术语来描述各个单元，但是这些单元不应当受限于这些术语。使用这些术语仅仅是为了把一个单元与另一个单元进行区分。

这里所使用的术语仅仅是用于描述优选实施例，而不意图限制示例性实施例。除非在上下文中另行表明，否则这里所使用的单数形式“一个”也意图包括复数。还应当理解的是，这里所使用的术语“包括”表明所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

还应当提到的是，在一些替换实现方式中，所提到的功能/动作可以在不同于附图中所表明的序列中发生。举例来说，取决于所涉及的功能/动作，相继被示出的两幅图有时可以基本上同时被执行或者按照相反的顺序被执行。

除非另行定义，否则这里所使用的所有术语(包括技术和科学术语)都具有示例性实施例的相关领域内的技术人员通常所理解的相同含义。还应当理解的是，除非在这里明确地定义，否则在通常的字典中定义的术语应当被解释成具有与相关领域的情境中的术语一致的含义，并且不应当根据理想化的或者过于正式的含义来解释。

在后面的描绘中，可以参照动作和操作的符号表示(例如通过流程图的形式)来描述说明性实施例，其中所述动作和操作可以被实施成程序模块或函数处理。所述程序模块或函数处理包括实施特定任务或者实施特定抽象数据类型的例程、程序、对象、组件和数据结构等等，并且可以利用现有的硬件被实施在现有的网络单元处。这样的现有硬件可以包括一个或更多中央处理单元(CPU)、数字信号处理器(DSP)、特定集成电路、现场可编程门阵列(FPGA)计算机等等。

应当提到的是，本发明可以通过软件和/或软件与硬件的组合来实施。举例来说，本发明的各个模块可以利用专用集成电路(ASIC)或者任何其他类似的硬件设备来实施。在一个实施例中，本发明的软件程序可以由处理器执行来实施前面的步骤或功能。同样地，本发明的软件程序(包括相关的数据结构)可以被存储在计算机可读记录介质中，例如RAM存储器、磁性或光学驱动器或者软盘和类似设备。此外，本发明的一些步骤或功能可以通过硬件来实施，例如作为与处理器协作来执行对应的步骤或功能的电路。

本领域技术人员将认识到，本发明不限于说明性实施例的细节，并且在不背离本发明的精神或基本特征的情况下，本发明可以通过其他具体形式来实施。因此，在任何方面所述实施例都应当被视为说明性而非限制性的。本发明的范围由所附权利要求书而不是前面的描绘限制。因此，落在权利要求书的等效元素的含义和范围内的所有变型都被涵盖在本发明之内。权利要求中的附图标记不应当被视为限制所涉及的权利要求。此外还应当认识到，“包括”一词不排除其他单元或步骤，并且单数形式不排除复数。在系统权利要求中陈述的多个单元或模块还可以通过软件或硬件由一个单元或模块实施。第一和第二等措词被用来表明名称而不表明任何特定序列。

Claims (15)

1.一种信号处理方法，其包括：

a)利用相位偏移数值对原始信号进行编码以生成第一并行信号；

b)在所述第一并行信号上实施并行到串行转换以生成第一串行信号，其随后经历相位偏移并且形成第二串行信号；

c)在所述第二串行信号上实施串行到并行转换以生成第二并行信号；

d)对所述第二并行信号进行解码以确定新的相位偏移数值；

e)使用所述新的相位偏移数值重复步骤a)-d)。

2.根据权利要求1所述的信号处理方法，其中，所述步骤a)包括使用所述相位偏移数值对原始信号的相位进行编码以生成所述第一并行信号。

3.根据权利要求1或2所述的信号处理方法，其中，所述步骤a)包括根据下面的等式来利用所述相位偏移数值对所述原始信号进行编码：

其中，x是所述原始信号，P是所述第一并行信号，i是串行-并行比率，并且γ是所述相位偏移数值。

4.权利要求1或2的信号处理方法，其中，步骤a)包括利用所述相位偏移数值并且相对于时钟信号来对原始信号进行编码。

5.根据权利要求1或2所述的信号处理方法，其中，步骤d)包括相对于时钟信号对所述第二并行信号进行解码以确定所述新的相位偏移数值。

6.根据权利要求1或2所述的信号处理方法，其中，所述第二并行信号呈现出一相位样式，所述步骤d)包括将所述第二并行信号与一预设查找表进行比对，以找到对应于所述第二并行信号所呈现的所述相位样式的相位偏移数值。

7.根据权利要求6所述的信号处理方法，其中，所述预设查找表形成单位上三角矩阵。

8.一种用于信号处理的装置，其包括：

被配置成利用相位偏移数值对原始信号进行编码以生成第一并行信号的编码器；

被配置成在所述第一并行信号上实施并行到串行转换以生成第一串行信号的串行化器，所述第一串行信号随后经历相位偏移并且形成第二串行信号；

被配置成在所述第二串行信号上实施串行到并行转换以生成第二并行信号的去串行化器；

被配置成对第二并行信号进行解码以确定新的相位偏移数值的解码器；

所述编码器、串行化器、去串行化器和解码器被配置成利用所述新的相位偏移数值重复对应的处理。

9.根据权利要求8所述的用于信号处理的装置，其中，所述编码器被配置成使用所述相位偏移数值对原始信号的相位进行编码以生成第一并行信号。

10.根据权利要求8所述的用于信号处理的装置，其中，所述编码器被配置成根据下面的等式利用所述相位偏移数值对所述原始信号进行编码：

其中，x是所述原始信号，P是所述第一并行信号，i是串行-并行比率，并且γ是所述相位偏移数值。

11.根据权利要求8-10中任一项所述的用于信号处理的装置，其中，所述编码器被配置成利用所述相位偏移数值并相对于时钟信号来对所述原始信号进行编码。

12.根据权利要求8-10中任一项所述的用于信号处理的装置，其中，所述解码器被配置成相对于时钟信号对所述第二并行信号进行解码以确定所述新的相位偏移数值。

13.根据权利要求8-10中任一项所述的用于信号处理的装置，其中，所述第二并行信号呈现出一相位样式，所述解码器被配置成将所述第二并行信号与一预设查找表比对，以找到对应于由所述第二并行信号所呈现的所述相位样式的相位偏移数值。

14.根据权利要求13所述的用于信号处理的装置，其中，所述预设查找表形成单位上三角矩阵。

15.一种电子设备，其中包括根据权利要求8-14中任一项所述的用于信号处理的装置。