KR20110036083A - 저전력 디시리얼라이저 및 디멀티플렉싱 방법 - Google Patents

저전력 디시리얼라이저 및 디멀티플렉싱 방법 Download PDF

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Abstract

디시리얼라이저 (deserializer) 회로와 방법은 패러렐 그룹핑에 따라 시리얼 비트 스트림을 패러렐 비트 스트림으로 변환한다. 디시리얼라이저와 방법은 시리얼 데이터 스트림을 제 1 비트 스트림과 제 2 비트 스트림으로 교호로 디멀티플렉싱하는 것을 포함한다. 제 1 비트 스트림과 제 2 비트 스트림은 제 1 복수의 시프트 레지스터들과 제 2 복수의 시프트 레지스터들을 따라 각각 시리얼로 시프트된다. 제 1 복수의 시프트 레지스터들에서 제 1 비트 스트림의 제 1 부분이 선택되고, 제 2 복수의 시프트 레지스터들에서 제 2 비트 스트림의 제 2 부분이 또한 선택된다. 패러렐 데이터 스트림에서 데이터의 패러렐 그룹은 제 1 부분과 제 2 부분으로부터 형성된다.

Description

저전력 디시리얼라이저 및 디멀티플렉싱 방법{LOW POWER DESERIALIZER AND DEMULTIPLEXING METHOD}
본 발명이 개시하는 예시적인 실시형태는, 일반적으로 시리얼 디코딩에 관한 것이고, 보다 상세하게는 시리얼 데이터 스트림을 패러렐 데이터 스트림으로 디멀티플렉싱하는 것에 관한 것이다.
상호접속 기술 분야에서, 특히 비디오 프리젠테이션에 관계되어 데이터 레이트를 증가시키는 것에 대한 요구가 계속 증가하고 있다. 데이터 레이트의 증가를 용이하게 하는 하나의 적응 인터페이스는, 호스트와 클라이언트 사이의 단거리 통신 링크를 통해 초고속 데이터 전송을 가능하게 하는 비용 효율적인 저전력 소모 전송 메카니즘인 고속 시리얼 링크 (high-speed serial link; HSSL) 이다. 일반적으로, 고속 시리얼 링크는 초당 수 기가비트의 최대 대역폭을 전달하는 양방향 데이터 전송을 위해 최소한 단지 4개의 배선과 전력을 요구한다.
일 애플리케이션에서, 고속 시리얼 링크는 예를 들어 디스플레이 부분과 함께 디지털 기저대역 프로세서 부분을 상호접속하기 위해 핸드셋의 2-부분 인터페이스를 가로지르는 배선들의 개수를 상당히 감소시킴으로써 예를 들어, 2-부분 핸드셋에서 신뢰성을 증가시키고 전력 소모를 감소시킨다. 또한, 이러한 배선들의 감소는 2-부분 핸드셋 설계를 간소화시킴으로서 핸드셋 제조자들이 개발 비용을 낮출 수 있게 한다.
또한, 다른 고속 데이터 전송 애플리케이션은 시리얼 기반 데이터 전송으로부터 이익을 얻는다. 고속 데이터 전송의 필요성은 시리얼 데이터 링크를 통해 초당 기가비트 속도를 제공하기 위해 물리층에 대한 요구를 발생시킨다. 시리얼 데이터 전송의 영향을 감소시키기 위하여, 데이터는 "1" 및 "0" 의 런-렝스 (run-length) 를 5로 제한함으로써 더 양호한 DC 밸런스를 제공하도록 8B/10B 코드로 인코딩되거나 포맷될 수도 있다. 따라서, 8B/10B 포맷의 시리얼 데이터가 수신될 때, 디시리얼라이저 (deserializer) 는 시리얼 스트림의 시리얼-패러렐 변환을 수행하고, 또한, 디코딩을 위해 10-비트 워드를 정렬할 필요가 있다.
디시리얼화 (deserialization) 프로세스에 있어서, 시리얼-패러렐 변환을 제공하기 위해 디멀티플렉서가 사용된다. 전력 제한 애플리케이션에서, 디멀티플렉서는 상당한 전력을 소모하고 이것은 시스템 성능을 감소시킬 수 있다. 따라서, 종래 해결책보다 더 적은 전력을 필요로 하는 데이터의 패러렐 프로세싱을 위해 시리얼-패러렐 변환 및 패러렐 데이터의 워드로의 정렬이 필요하다.
도 1 은 고속 시리얼 링크 인터페이스를 사용하는 예시적인 환경을 예시하는 블록도이다.
도 2 는 도 1의 예에 따르는 고속 시리얼 링크 상호접속을 예시하는 블록도이다.
도 3 은 시리얼 구성 시프트 레지스터 타입 아키텍처에 따라 구성된 디시리얼라이저를 예시하는 도면이다.
도 4 는 다상 (multiphase) 클록 시프트 레지스터 타입 아키텍처에 따라 구성된 디시리얼라이저를 예시한다.
도 5 는 비동기 트리 디멀티플렉서 타입 아키텍처에 따라 구성된 디시리얼라이저를 예시한다.
도 6 은 캐스케이드 타입 아키텍처에 따라 구성된 디시리얼라이저를 예시한다.
도 7 은 하이브리드 타입 아키텍처에 따라 구성된 디시리얼라이저를 예시한다.
도 8 은 도 7 의 디시리얼라이저의 타이밍도이다.
도 9 는 다른 하이브리드 타입 아키텍처에 따라 구성된 디시리얼라이저를 예시한다.
도 10 은 도 9 의 디시리얼라이저의 타이밍도이다.
본 명세서는 본 발명의 특징을 통합하는 하나 이상의 예시적인 실시형태를 개시한다. 개시된 예시적인 실시형태는 본 발명을 단지 예시한다. 본 발명의 범위는 개시된 예시적인 실시형태에 제한되지 않는다. 본 발명은 여기에 첨부된 청구항에 의해 정의된다.
"예시적인" 이란 용어는 "예, 경우 또는 예시로서 기능하는 것" 을 의미하도록 여기에서 사용된다. "예시적인" 것으로 여기에 설명된 임의의 실시형태가 반드시 다른 실시형태들에 비해 바람직하거나 또는 이로운 것으로 해석될 필요는 없다.
첨부된 도면과 관련하여 이하 기술된 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 실시형태들만을 나타내는 것으로 의도되지 않는다. 본 설명의 전체에서 사용된 "예시적인" 이란 용어는 "예, 경우 또는 예시로서 기능하는 것" 을 의미하고, 반드시 다른 실시형태들에 비해 바람직하거나 또는 이로운 것으로 해석될 필요는 없다. 상세한 설명은 본 발명의 예시적인 실시형태들의 완전한 이해를 제공하기 위해 특정 상세를 포함한다. 본 발명의 예시적인 실시형태들이 이들 특정 상세없이 실시될 수도 있다는 것이 당업자들에게 명백할 것이다. 몇몇의 경우에, 널리 공지된 구조들 및 디바이스들은 여기에 제시된 예시적인 실시형태들의 신규성을 모호하게 하지 않도록 하기 위해 블록도 형태로 도시된다.
시리얼 데이터 스트림을 패러렐 데이터 스트림으로 변환하기 위한 다양한 예시적인 실시형태가 여기에서 설명된다. 하나의 예시적인 실시형태에 있어서, 시리얼 데이터 스트림을 패러렐 데이터 스트림으로 변환하기 위한 디시리얼라이저가 개시된다. 디시리얼라이저는 제 1 시리얼 데이터 스트림을 수신하도록 구성된 입력부와 제 1 출력부 및 제 2 출력부상에 제 1 시리얼 데이터 스트림의 연속적인 비트를 교호로 출력하도록 구성된 제 1 출력부와 제 2 출력부를 포함하는 제 1 디멀티플렉서를 포함한다. 또한, 디시리얼라이저는 제 1 출력부와 제 2 출력부에 각각 커플링된 제 1 복수의 시리얼 구성 시프트 레지스터와 제 2 복수의 시리얼 구성 시프트 레지스터를 포함한다. 디시리얼라이저는 복수의 멀티플렉서를 포함하는 제 1 셀렉터를 더 포함한다. 멀티플렉서 각각은 적어도 2개의 입력부와 제 1 패러렐 데이터 스트림의 일부를 형성하는 선택가능한 출력부를 포함한다. 또한, 복수의 멀티플렉서 중 하나의 멀티플렉서 상의 제 1 입력부는 제 1 복수의 시프트 레지스터에 커플링되고 복수의 멀티플렉서 중 하나의 멀티플렉서 상의 제 2 입력부는 제 2 복수의 시프트 레지스터에 커플링된다.
다른 예시적인 실시형태에 있어서, 시리얼 데이터 스트림을 패러렐 데이터 스트림으로 변환하기 위한 디시리얼라이저가 개시된다. 디시리얼라이저는 시리얼 데이터 스트림을 수신하도록 구성된 비동기 디멀티플렉서, 및 비동기 디멀티플렉서의 출력부에 각각 커플링된 제 1 디멀티플렉서와 제 2 디멀티플렉서를 포함한다. 또한, 제 1 디멀티플렉서와 제 2 디멀티플렉서는 복수의 시리얼 구성 시프트 레지스터를 각각 포함하고, 복수의 시리얼 구성 시프트 레지스터에 커플링된 셀렉터를 더 포함한다. 셀렉터는 패러렐 데이터 스트림에서 2N이 아닌 (non-2N) 수량의 데이터의 그룹을 출력하도록 더 구성된다.
추가의 예시적인 실시형태에 있어서, 시리얼 비트 스트림을 디시리얼라이징하기 위한 방법이 개시된다. 이 방법은 시리얼 데이터 스트림을 제 1 비트 스트림과 제 2 비트 스트림으로 교호로 디멀티플렉싱하는 것을 포함한다. 제 1 비트 스트림과 제 2 비트 스트림들은 제 1 복수의 시리얼 구성 시프트 레지스터와 제 2 복수의 시리얼 구성 시프트 레지스터를 따라 각각 시리얼로 시프트된다. 제 1 복수의 시리얼 구성 시프트 레지스터의 제 1 비트 스트림의 제 1 부분이 선택되고 제 2 복수의 시리얼 구성 시프트 레지스터의 제 2 비트 스트림의 제 2 부분이 또한 선택된다. 패러렐 데이터 스트림의 패러렐 그룹 데이터는 제 1 부분과 제 2 부분으로부터 형성된다.
본 발명의 예시적인 실시형태는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 또한, 본 발명의 예시적인 실시형태는 하나 이상의 프로세서에 의해 판독될 수도 있고 실행될 수도 있는 머신 판독가능한 매체 상에 저장된 명령으로서 구현될 수도 있다. 머신 판독가능한 매체는 머신 (예를 들어, 컴퓨팅 디바이스) 에 의해 판독가능한 형태의 정보를 저장하거나 송신하기 위한 임의의 메카니즘을 포함할 수도 있다. 예를 들어, 머신 판독가능한 매체는 판독 전용 메모리 (ROM); 랜덤 액세스 메모리 (RAM); 자기 디스크 저장 매체; 광 저장 매체; 플래시 메모리 디바이스; 전기, 광학, 음향 또는 다른 형태의 전파 신호 (예를 들어, 반송파, 적외선 신호, 디지털 신호 등) 및 그 외 다른 것들을 포함할 수도 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령들은 특정한 동작들을 수행하는 것으로서 여기에 설명될 수도 있다. 그러나, 그러한 설명들은 단지 편의를 위한 것이고, 그러한 동작이 사실은 컴퓨팅 디바이스, 프로세서, 제어기 또는 펌웨어, 소프트웨어, 루틴, 명령 등을 실행하는 다른 디바이스로부터 발생한다는 것을 이해해야 한다.
고속 시리얼 링크는 호스트와 클라이언트 사이의 단거리 통신 링크를 통해 초고속의 시리얼 데이터 전송을 가능하게 하는 비용 효율적인 저전력 소모 전송 메카니즘이다. 이하에서, 고속 시리얼 링크의 예가 예를 들어, 모바일 폰의 핸드셋의 상위 부분에 포함된 카메라 모듈에 관하여 제공될 것이다. 그러나, 카메라 모듈에 대해 기능적으로 동등한 특징을 가지는 임의의 모듈이 본 발명의 예시적인 실시형태에서 용이하게 대체될 수 있고 사용될 수 있다는 것이 당업자들에게 명백할 것이다.
또한, 본 발명의 예시적인 실시형태에 따르면, 고속 시리얼 링크 호스트는 본 발명의 사용으로부터 이익을 얻는 몇몇 타입의 디바이스 중 하나를 포함할 수도 있다. 예를 들어, 호스트는 핸드헬드, 랩탑 또는 유사한 모바일 컴퓨팅 디바이스의 형태의 휴대용 컴퓨터일 수 있다. 또한, 호스트는 휴대 정보 단말기 (PDA), 페이징 디바이스 또는 다수의 무선 전화 또는 모뎀 중 하나일 수 있다. 대안으로, 호스트는 휴대용 DVD 또는 CD 플레이어 또는 게임 플레잉 디바이스와 같은 휴대용 엔터테인먼트 또는 프리젠테이션 디바이스일 수 있다.
또한, 호스트는 고속 통신 링크가 클라이언트와 함께 요구되는 다양한 다른 널리 사용되거나 계획된 상업 제품에 호스트 디바이스 또는 제어 엘리먼트로서 상주할 수 있다. 예를 들어, 호스트는, 개선된 응답을 위해 비디오 레코딩 디바이스로부터 저장 기반 클라이언트로, 또는 프리젠테이션을 위해 높은 해상도의 대형 스크린으로 높은 레이트에서 데이터를 전송하기 위해 사용될 수 있다. 내장 목록 (onboard inventory) 또는 컴퓨팅 시스템 및/또는 다른 가정용 디바이스에의 블루투스 접속을 통합하는 냉장고와 같은 가전제품은, 인터넷 또는 블루투스 접속 모드에서 동작할 때 개선된 디스플레이 능력을 가질 수 있거나, 전자 컴퓨터 또는 제어 시스템 (호스트) 이 캐비넷 내의 어디에든 상주하는 동안 문 내 디스플레이 (in-the-door display) (클라이언트) 와 키패드 또는 스캐너 (클라이언트) 에 대한 감소된 배선 필요성을 가질 수 있다. 일반적으로, 당업자들은 새로이 추가되거나 기존의 커넥터 또는 케이블들에서 이용가능한 제한된 개수의 도체를 이용하여 정보의 보다 높은 데이터 레이트 전송으로 보다 오래된 디바이스들을 개선시키기 위한 능력뿐만 아니라, 이러한 인터페이스의 사용일부터 이익을 얻을 수도 있는 다양한 현대의 전자 디바이스 및 가전제품을 이해할 것이다.
동시에, 고속 시리얼 링크 클라이언트는 종단 사용자에게 정보를 제공하거나 사용자로부터 호스트로 정보를 제공하는 데 유용한 다양한 디바이스를 포함할 수도 있다. 예를 들어, 이는 고글 또는 안경에 통합된 마이크로 디스플레이, 모자 또는 헬멧에 장착된 프로젝션 디바이스, 윈도우 또는 윈드실드에서와 같이 차량에 장착된 소형 스크린 또는 홀로그래픽 엘리먼트, 고품질의 사운드 또는 음악을 제공하기 위한 다양한 스피커, 헤드폰 또는 사운드 시스템을 포함한다. 다른 프리젠테이션 디바이스가 회의 또는 영화 및 텔레비전 이미지에 대한 정보를 제공하기 위해 사용된 프로젝터들 또는 프로젝션 디바이스들을 포함한다. 다른 예는 사용자로부터의 터치 또는 사운드 이외에 실제적인 "입력" 이 없이 디바이스 또는 시스템 사용자로부터 상당량의 정보를 전송하기 위해 요구될 수도 있는 터치 패드 또는 감지형 디바이스, 음성 인식 입력 디바이스, 보안 스캐너 등의 사용이다.
또한, 컴퓨터용 도킹 스테이션과 자동차 키트 또는 데스크 탑 키트 및 무선 전화용 홀더는, 종단 사용자 또는 다른 디바이스 및 장비에 대한 인터페이스 디바이스로서 동작할 수도 있고, 특히 고속 네트워크가 수반되는 데이터의 전송을 보조하기 위해 클라이언트 ((마우스) 와 같은 출력 또는 입력 디바이스) 또는 호스트를 채용할 수도 있다. 그러나, 당업자들은 본 발명이 이들 디바이스에 제한되지 않고, 저장 및 전송의 관점에서 또는 재생시에 프리젠테이션의 관점에서 종단 사용자에게 고품질 이미지 및 사운드를 제공하도록 의도되는 시장에 출시되어 있고 사용을 위해 제안된 다수의 다른 디바이스가 존재한다는 것을 인식할 것이다. 본 발명은 원하는 사용자 경험을 실현하는데 필요한 높은 데이터 레이트를 수용하기 위하여 다양한 엘리먼트들 또는 디바이스들 사이에서 데이터 처리량을 증가시키는 데 유용하다.
도 1 은 고속 시리얼 링크 인터페이스를 사용하는 예시적인 환경을 예시하는 블록도이다. 도 1 의 예에 있어서, 고속 시리얼 링크는 2-부분 핸드셋 (100) 의 힌지에 걸쳐 모듈을 상호접속하기 위해 사용된다. 본 발명의 특정한 예시적인 실시형태가 2-부분 핸드셋에서 고속 시리얼 링크 상호접속과 같은 특징한 예의 문맥으로 설명되지만, 이것은 단지 예시 목적으로만 행해지고 이러한 예시적인 실시형태에 본 발명을 제한하기 위해 사용되어서는 안된다는 것에 유의해야 한다. 여기에서의 교시에 기초하여 당업자에 의해 이해되는 바와 같이, 본 발명의 예시적인 실시형태는 고속 시리얼 링크 상호접속을 갖는 것으로부터 이익을 얻을 수도 있는 임의의 것을 포함하는 다른 디바이스에서 사용될 수도 있다.
도 1 을 참조하면, 2-부분 핸드셋 (100) 의 하위 섹션 (102) 은 이동국 모뎀 (MSM) 기저대역 칩 (104) 을 포함한다. MSM (104) 은 디지털 기저대역 제어기이다. 2-부분 핸드셋 (100) 의 상위 섹션 (114) 은 액정 디스플레이 (LCD) 모듈 (116) 과 카메라 모듈 (118) 을 포함한다.
여전히, 도 1 을 참조하면, 고속 시리얼 링크 (110) 는 카메라 모듈 (118) 을 MSM (104) 으로 접속시킨다. 통상적으로, 고속 시리얼 링크 제어기는 카메라 모듈 (118) 과 MSM (104) 각각으로 집적된다. 도 1 의 예에 있어서, 고속 시리얼 링크 호스트 (122) 는 카메라 모듈 (112) 로 집적되지만 고속 시리얼 링크 클라이언트 (106) 는 고속 시리얼 링크 (110) 의 MSM 측 상에서 상주한다. 통상적으로, 고속 시리얼 링크 호스트는 고속 시리얼 링크의 마스터 제어기이다. 도 1 의 예에 있어서, 카메라 모듈 (118) 로부터의 픽셀 데이터가 고속 시리얼 링크 (110) 상으로 송신되기 이전에 고속 시리얼 링크 호스트 (122) 에 의해 고속 시리얼 링크 패킷으로 수신되고 포맷된다. 고속 시리얼 링크 클라이언트 (106) 는 고속 시리얼 링크 패킷을 수신하고, 카메라 모듈 (118) 에 의해 생성되는 것과 동일한 포맷의 픽셀 데이터로 고속 시리얼 링크 패킷을 재-변환한다. 그 후, 픽셀 데이터는 프로세싱을 위해 MSM (104) 에서의 적절한 블록으로 전송된다.
여전히, 도 1 을 참조하면, 고속 시리얼 링크 (112) 는 LCD 모듈 (116) 을 MSM (104) 에 접속시킨다. 도 1 의 예에 있어서, 고속 시리얼 링크 (112) 는 MSM (104) 에 집적된 고속 시리얼 링크 호스트 (108) 와 LCD 모듈 (116) 에 집적된 고속 시리얼 링크 클라이언트 (120) 를 상호접속시킨다. 도 1 의 예에 있어서, MSM (104) 의 그래픽 제어기에 의해 생성된 디스플레이 데이터는 고속 시리얼 링크 (112) 상으로 송신되기 이전에 고속 시리얼 링크 호스트 (108) 에 의해 고속 시리얼 링크 패킷으로 수신되고 포맷된다. 고속 시리얼 링크 클라이언트 (120) 는 고속 시리얼 링크 패킷을 수신하고, 고속 시리얼 링크 패킷을 LCD 모듈 (116) 에 의해 사용하기 위한 디스플레이 데이터로 재-변환시킨다.
도 2 는 도 1 의 예에 따르는 고속 시리얼 링크 상호접속 (110) 을 예시하는 블록도이다. 전술된 바와 같이, 고속 시리얼 링크 (110) 의 기능들 중 하나의 기능은 카메라 모듈 (118) 로부터의 픽셀 데이터를 MSM (104) 으로 전송하는 것이다. 따라서, 도 2 의 예시적인 실시형태에 있어서, 프레임 인터페이스 (206) 는 카메라 모듈 (118) 을 고속 시리얼 링크 호스트 (122) 에 접속시킨다. 프레임 인터페이스 (206) 는 카메라 모듈 (118) 로부터의 픽셀 데이터를 고속 시리얼 링크 호스트 (122) 로 전송하도록 기능한다.
통상적으로, 카메라 모듈 (118) 은 패러렐 인터페이스를 통하여 카메라로부터의 픽셀 데이터를 수신하고, 픽셀 데이터를 저장하며, 그 후 호스트가 준비가 될 때 픽셀 데이터를 고속 시리얼 링크 호스트 (122) 로 전송한다. 고속 시리얼 링크 호스트 (122) 는 수신된 픽셀 데이터를 고속 시리얼 링크 패킷으로 캡슐화한다. 그러나, 고속 시리얼 링크 호스트 (122) 가 고속 시리얼 링크 (110) 상으로 픽셀 데이터를 전송할 수 있도록 하기 위하여, 고속 시리얼 링크 패킷의 시리얼화가 필요하다.
도 2 의 예시적인 실시형태에 있어서, 고속 시리얼 링크 호스트 (122) 이내에 집적된, 물리 층 인코더 (203) (예를 들어, 8B/10B 인코더) 를 포함하는 시리얼라이저 모듈 (202) 은 고속 시리얼 링크 (110) 상으로 고속 시리얼 링크 패킷을 시리얼로 시프트아웃 하도록 기능한다. 고속 시리얼 링크 (110) 의 MSM 단부에서, 고속 시리얼 링크 클라이언트 (106) 내에 집적된 물리 층 디코더 (205) (예를 들어, 8B/10B 디코더) 를 포함하는 디시리얼라이저 모듈 (204) 은 고속 시리얼 링크 (110) 를 통해 수신된 시리얼 데이터로부터 고속 시리얼 링크 패킷을 재구성한다. 그 후, 고속 시리얼 링크 클라이언트 (106) 는 임의의 캡슐화를 제거하고, MSM (104) 의 적절한 블록으로 프레임 인터페이스 (208) 를 통하여 패러렐 픽셀 데이터를 전송한다.
통상적으로, 디시리얼라이저 모듈 (204) 은 시리얼 데이터 스트림을 패러렐 데이터 스트림으로 변환하기 위한 다양한 형태의 디멀티플렉서를 포함할 수도 있다. 그러나, 시리얼 비트 스트림의 비트 전송 레이트가 증가함에 따라, 디시리얼라이저 내의 전력 소모가 또한 실질적으로 증가할 수 있다. 디시리얼라이저 내의 전력 소모의 결정은 데이터 전송 레이트 근처의 레이트에서의 스위칭 주파수에 부분적으로 기인한다. 전술한 바와 같이, 일반적으로 디시리얼라이저는 물리 층 내에서 발견되고, 개방형 시스템 상호접속 ("OSI") 모델의 프로토콜 방식 또는 인코딩 방식을 지원하는데 책임이 있다. 또한, 시리얼화 및 디시리얼화 프로세스는 종종 "SERDES" 로서 언급된다.
따라서, 다양한 디시리얼라이저 아키텍처가 구현될 수도 있다. 예를 들어, 종래 시프트 레지스터 아키텍처가 보다 느린 데이터 레이트에 대해 적합할 수도 있다. 일반적으로, 시리얼 비트 스트림이 시프트 레지스터에서 수신될 때, 제 1 클록 신호가 시리얼 비트를 레지스터로 시프트시키고, 제 2 의 보다 느린 클록에 따른 각각의 스테이지로부터 대응하는 패러렐 비트 스트림을 출력한다. 그러나, 시리얼 비트 레이트가 증가함에 따라, 시프트 레지스터의 데이터 저장 엘리먼트를 클록킹하는 것은 상당한 전력량을 소모시킨다.
또한, 1:2 디멀티플렉서 트리 아키텍처와 같은 2N 팬-아웃 (fan-out) 을 이용하는 다른 아키텍처가 가능하다. 그러나, 8B/10B 또는 홀수 비트 방식과 같은, 2N 이 아닌 인코딩 (non-2N encoding) 이 이용될 때, 불필요한 전력 소모를 초래하는 비효율성이 도입된다. 다양한 아키텍처가 데이터 레이트와 시리얼 데이터 인코딩에 기초하여 특정한 장점과 단점을 갖지만, 과도한 데이터 저장 엘리먼트 또는 래치를 포함하는 디시리얼라이저 아키텍처는 더 적은 저장 엘리먼트 또는 래치를 포함하는 아키텍처보다 큰 전력을 소모한다.
다양한 아키텍처를 비교하기 위하여, 전력 소모가 특정 래치의 스위칭 주파수에 의해 승산된 래치 또는 "플립-플롭" 의 양에 기초하여 정규화된다. 제한되지 않은 예로서, 여기에 설명된 다양한 예시적인 실시형태는, 일반적으로 시리얼라이저에서 8-비트를 10-비트 비트 스트림으로 시리얼화하고, 그 후 10-비트 패러렐 그룹이 디코딩을 위해 디시리얼라이저에서 형성되는 것을 요구하는 8B/10B 인코딩을 포함하는 다양한 인코딩 방식에 따라 인코딩된 시리얼 데이터를 그룹화하기 위한 디시리얼라이저를 예시한다.
도 3 은 시리얼-인/패러렐-아웃 시프트 레지스터-타입 아키텍처에 따라 구성된 디시리얼라이저 (300) 를 예시한다. 시리얼 데이터 (302) 는 예를 들어, 초당 4 Gbits 데이터 레이트로 링크를 통해 수신되는 것으로서 예시되고, 예를 들어 4 GHz 에서 동작하는 시리얼 입력 클록 (306) 에 따라 시리얼 시프트 레지스터 (304) 로 시리얼로 클록된다. 8B/10B 시리얼로 인코딩된 비트 스트림의 본 예에 있어서, N 은 10 개의 시리얼 구성 시프트 레지스터 (304(1-10)) 를 발생시키는 10 과 동일하다. 따라서, 시리얼 데이터의 10 비트가 시프트 레지스터 (304(1-10)) 로 시리얼로 클록될 때, N 분할 클록 (308) 은 시리얼 데이터의 10-비트 그룹을 10 개의 패러렐 구성 시프트 레지스터 (310(1-10)) 로 래치한다.
시리얼-인/패러렐-아웃 시프트 레지스터 아키텍처는, 풀 클록 레이트 (예를 들어, 초당 4Gbits) 에서 동작하는 상대적으로 큰 수의 래치를 희생하여, 패러렐 데이터의 임의의 넘버링된 그룹핑 (예를 들어, 인코딩된 비트의 짝수/홀수 비트 수량) 을 수용하는 이득을 포함한다. 따라서, 시리얼-인/패러렐-아웃 시프트 레지스터-타입 아키텍처에 대한 정규화된 전력 계산은 :
P
Figure pct00001
10f + 10f/10 = 11f
의 정규화된 전력을 발생시키고, 여기서, 10f 는 시리얼 구성 시프트 레지스터 (304(1-10)) 로부터의 전력이고, 10f/10 는 시리얼 입력 클록 레이트의 1/10 에서 동작하는 패러렐 구성 시프트 레지스터 (310(1-10)) 로부터의 전력이다.
도 4 는 다상 클록 시프트 레지스터-타입 아키텍처에 따라 구성된 디시리얼라이저 (400) 를 예시한다. 시리얼 데이터 (402) 는 예를 들어, 초당 4 Gbits 데이터 레이트에서 링크를 통해 수신되는 것으로서 예시되고, 8B/10B 인코딩된 시리얼 비트 스트림에 대한 f/10 의 유효 N 분할 클록을 발생시키는 입력 클록의 다상에 따라 시리얼 시프트 레지스터 (404) 로 다상 클록되고, 여기서, N 이 10 개의 패러렐 구성 시프트 레지스터 (404(1-10)) 를 발생시키는 10 과 동일하다. 따라서, 시리얼 데이터의 10 비트가 시프트 레지스터 (404(1-10)) 로 다상 클록될 때, N 분할 클록 (408) 은 패러렐 데이터의 10-비트 그룹을 10 개의 패러렐 구성 시프트 레지스터 (410(1-10)) 로 래치시킨다.
다상 시프트 레지스터 아키텍처는 다상 클록킹 방식 (예를 들어, Φ1, Φ2, ..., ΦN) 의 상대적으로 복잡하고 고가의 생성을 희생하여, 패러렐 데이터의 임의의 넘버링된 그룹핑 (예를 들어, 인코딩된 비트의 짝수/홀수 비트 수량) 을 수용하는 이점을 포함한다. 따라서, 다상 시프트 레지스터 아키텍처에 대한 정규화된 전력 계산은 :
P
Figure pct00002
10f/10 + 10f/10 = 2f
의 정규화된 전력을 발생시키고, 여기서, 10f/10 은 N 분할 클록 레이트에서 유효하게 클록킹하는 다상 구성 시프트 레지스터 (404(1-10)) 로부터의 전력이고, 10f/10 은 N 분할 클록 레이트에서 클록킹하는 패러렐 구성 시프트 레지스터 (410(1-10)) 로부터의 전력이다. 주의할 점은, 상기 전력 계산이 예를 들어, 초당 4 Gbits 당 10 개의 샘플들의 매우 정밀한 클록 위상 제어를 생성하기 위해 요구된다는 추가 전력을 고려하지 않은 것이다. 구체적으로, 고정밀 클록은 상당한 양의 전력을 소모하는 고정밀 위상 락 루프 (PLL) 회로를 일반적으로 요구한다.
도 5 는 비동기 트리 디멀티플렉서 타입 아키텍처에 따라 구성된 디시리얼라이저 (500) 를 예시한다. 시리얼 데이터 (502) 가 예를 들어, 초당 4 Gbits 데이터 레이트에서 링크를 통해 수신되는 것으로서 예시되고, 예를 들어 2 GHz 에서 동작하는 하프 레이트 입력 클록 (506) 에 따라 1:2 디멀티플렉서 (504(1)) 로 클록된다. 일반적인 1:2 디멀티플렉서 (504) 가 DIN 에서 시리얼 데이터의 2개의 비트를 수신하고, D0 및 D1 에서 데이터의 2개의 패러렐 비트를 출력하기 위해 구성된 래치를 포함하도록 예시된다. 또한, 일반적인 1:2 디멀티플렉서 (504) 는 풀 레이트에서 입력 클록 CLK 을 수신하고, 입력 클록의 레이트의 하프에서 출력 클록 CLK/2 을 생성하기 위해 클록 디바이더로 더 구성된다.
8B/10B 시리얼 인코딩된 비트 스트림의 본 예에 있어서, N 은 10과 동일하지만, 비동기 트리 디멀티플렉서-타입 아키텍처는 2 의 제곱 (power) 에 따라 분기한다. 구체적으로는, 디멀티플렉서 (504(1)) 는 8 개의 출력 비트 (D0-D7) 를 더 생성하는 1:2 디멀티플렉서 (504(4-7)) 로 더 분기하는 1:2 디멀티플렉서 (504(2-3)) 로 분기한다. 따라서, 비동기 트리 디멀티플렉서 아키텍처는 8B/10B 인코딩 방식에 따라 데이터의 40 비트를 4개의 10-비트 그룹으로 재-그룹화하기 위하여 페러렐 데이터의 5개의 8-비트 그룹을 더 버퍼링해야 한다. 따라서, 디시리얼라이저 (500) 는 데이터의 40 비트를 4개의 10-비트 그룹으로 재-그룹화하기 위한 패러렐 데이터의 5개의 8-비트 그룹을 버퍼링하도록 구성된 8:10 변환 회로 (510) 를 더 포함한다.
비동기 트리 디멀티플렉서 아키텍처는 각각의 1:2 디멀티플렉서가 2개의 인코딩의 전력 이외에 인코딩 구조를 직접적으로 지원하지 않는 것을 희생하여, 입력 클록의 제 1 에지 상의 제 1 입력 데이터 및 입력 클록의 제 2 에지 상의 제 2 입력 데이터를 래치하기 때문에, 데이터의 하프 레이트 클록킹의 이점을 포함한다. 따라서, 비동기 트리 디멀티플렉서 아키텍처에 대한 정규화된 전력 계산은:
P
Figure pct00003
3f/2 + 6f/4 + 12f/8 + 2f = 6.5f
의 정규화된 전력을 발생시키고, 여기서, 3f/2 는 1:2 디멀티플렉서 (504 (1)) 로부터의 전력이고, 6f/4 는 1:2 디멀티플렉서 (504(2-3)) 로부터의 전력이고, 12f/8 는 1:2 디멀티플렉서 (504(4-7)) 로부터의 전력이며, 2f 는 8:10 변환 회로 (510) 로부터의 정규화된 전력이다.
도 6 은 캐스케이드-타입 아키텍처에 따라 구성된 디시리얼라이저 (600) 를 예시한다. 시리얼 데이터 (602) 는 예를 들어, 초당 4 Gbits 데이터 레이트에서 링크를 통해 수신되는 것으로서 예시되고, 예를 들어, 2 GHz 에서 동작하는 하프-레이트 입력 클록 (606) 에 따라 1:2 디멀티플렉서 (604) 로 클록된다. 일반적인 1:2 디멀티플렉서 (604) 는 DIN 에서 시리얼 데이터의 2 개의 비트를 수신하고, D0 과 D1 에서 데이터의 2개의 패러렐 비트를 출력하도록 구성된 래치들을 포함하여, 도 5 의 1:2 디멀티플렉서 (504) 와 유사하게 일반적으로 구성된다.
8B/10B 의 본 예에 있어서 시리얼 인코딩된 비트 스트림 N 은 10 이지만, 캐스케이드-타입 디시리얼라이저 아키텍처는, 도 3 의 시리얼 구성 시프트 레지스터 (304) 및 10 개의 패러렐 구성 시프트 레지스터 (310) 와 유사한 2개의 1:5 시리얼 디멀티플렉서 (608) 를 더 포함한다. 1:2 디멀티플렉서 (604) 의 D0 과 D1 출력은 5 분할 클록 (610) 에 따라 클록되는 1:5 디멀티플렉서 (608(1-2)) 의 입력으로 각각 커플링된다. 따라서, 캐스케이드-타입 디시리얼라이저 아키텍처는 시리얼 데이터 비트의 10-비트 패러렐 그룹 D0-D9 을 생성한다.
캐스케이드-타입 디시리얼라이저 아키텍처는, 각각의 1:2 디멀티플렉서가 높은 클록 레이트에서 동작하는 상대적으로 많은 수의 래치를 희생하여 입력 클록의 제 1 에지 상의 제 1 입력 데이터 및 입력 클록 (606) 의 제 2 에지 상의 제 2 입력 데이터를 래치하기 때문에 데이터의 하프-레이트 클록킹의 이점을 포함한다. 따라서, 캐스케이드-타입 디시리얼라이저 아키텍처에 대한 정규화된 전력 계산은:
P
Figure pct00004
3f/2 + 10f/2 + 10f/5 = 8.5f
의 정규화된 전력을 발생시키고, 여기서, 3f/2 는 1:2 디멀티플렉서 (604) 로부터의 전력이고, 10f/2 는 1:5 디멀티플렉서 (608(1)) 로부터의 전력이며, 10f/5 는 1:5 디멀티플렉서 (608(2)) 로부터의 전력이다.
도 7 은 예시적인 실시형태에 따른 하이브리드-타입 아키텍처에 따라 구성된 디시리얼라이저 (700) 를 예시한다. SDIN (702) 상의 시리얼 데이터는 예를 들어, 초당 4 Gbits 데이터 레이트에서 링크를 통해 수신되는 것으로서 예시되고, 예를 들어, 2 GHz 에서 동작하는 하프 레이트 입력 클록 (706) 에 따라 1:2 디멀티플렉서 (704) 로서 예시된 제 1 스테이지 디시리얼라이저로 클록된다. 1:2 디멀티플렉서 (704) 는 SDIN (702) 상에서 시리얼 데이터의 2개의 비트를 수신하고 D0 과 D1 에서 데이터의 2개의 패러렐 비트를 출력하도록 구성된 래치들을 포함하기 위해 예시된다. 또한, 1:2 디멀티플렉서 (704) 는 입력 클록 레이트에서 입력 클록 (706) 을 수신하고, 입력 클록 (706) 의 레이트의 하프에서 출력 클록 (710) 을 생성하기 위한 클록 디바이더 (708) 와 함께 더 구성된다. 본 예에 따라, 입력 클록 레이트는 2 GHz 이고 출력 클록 레이트는 1 GHz 이다. 지연 엘리먼트 (712-716) 는 당업자들에 의해 이해되는 바와 같이 회로 "레이스" 컨디션 ("race" condition) 을 회피하기 위하여 다양한 컴포넌트들의 실제 성능에 기초하여 구성되고 여기에 더 정의되지 않는다.
디시리얼라이저 (700) 는 1:5 디멀티플렉서 (720(1-2)) 의 패러렐 배열로서 예시된 제 2 스테이지 디시리얼라이저를 더 포함한다. 1:5 디멀티플렉서 (720) 는 시프트 레지스터-타입 1:5 디멀티플렉서와 같이 각각 구성되지 않고 비동기 엘리먼트를 포함한다는 것에 유의해야 한다. 구체적으로는, 각각의 디멀티플렉서 (720) 는 1:2 디멀티플렉서 (704) 로부터의 D0 또는 D1 중 하나를 수신하고, 클록 (710) 에 응답하여 출력 D0 과 D1 을 생성하도록 구성된 비동기 1:2 디멀티플렉서 (722) 를 포함한다.
1:5 디멀티플렉서 (720) 는 1:3 디멀티플렉서 (724) 로서 여기에서 지정된 1:2 디멀티플렉서 (722) 의 D0 및 D1 출력들에 커플링된 시리얼 시프트 레지스터들을 더 포함한다. 1:3 디멀티플렉서 (724) 는 실제로 1-입력 : 3-출력 디멀티플렉서가 아니라, 디시리얼라이저 (700) 의 출력으로서 주기적 선택을 위한 시리얼 입력 데이터를 보유하는 일련의 시프트 레지스터로서 기능한다는 것을 유의해야 한다. 구체적으로는, 1:3 디멀티플렉서 (724) 는 1:2 디멀티플렉서 (722) 의 D0 에 커플링된 시리즈 구성 시프트 레지스터 (726, 728) 와 1:2 디멀티플렉서 (722) 의 D1 에 커플링된 시리즈 구성 시프트 레지스터 (730, 732) 를 포함한다. 시리즈 구성 시프트 레지스터 (726-732) 는 1:2 디멀티플렉서 (704) 에 의해 생성된 클록 (710) 에 의해 클록된다. 1:3 디멀티플렉서 (724) 는 후술하는 출력 신호 r1, r2, r3, r4, r5 및 r11 을 더 포함한다.
1:5 디멀티플렉서 (720) 는 본 예에 있어서 5 개의 2:1 멀티플렉서 (740-748) 를 각각 포함하는 셀렉터 (734) 를 더 포함한다. 2:1 멀티플렉서 (740-748) 에 대한 2 개의 입력들 각각은 디멀티플렉서 (724) 의 "r" 출력 신호들에 접속된다. 구체적으로는, 멀티플렉서 (740) 에 대한 2 개의 입력들은 출력 신호들 r1 과 r2 에 접속되고, 멀티플렉서 (742) 에 대한 2 개의 입력들은 출력 신호들 r2 와 r3 에 접속되고, 멀티플렉서 (744) 에 대한 2 개의 입력들은 출력 신호들 r3 와 r4 에 접속되고, 멀티플렉서 (746) 에 대한 2 개의 입력들은 출력 신호들 r4 와 r5 에 접속되며, 멀티플렉서 (748) 에 대한 2 개의 입력들은 출력 신호들 r5 와 r11 에 접속된다. 2:1 멀티플렉서 (734) 에 대한 입력들은 초당 4 Gbits 의 시리얼 입력 데이터 스트림의 본 예에 있어서, 200MHz 에서 동작하는 10 분할 클록 (750) 에 의해 선택적으로 제어된다. 도 8 의 타이밍도에서 주지되는 바와 같이, 클록 (750) 은 50/50 듀티 사이클을 반드시 나타내지는 않는다.
1:5 디멀티플렉서 (720) 는 셀렉터 (734) 에 의해 결정되는 바와 같이 각각 선택된 출력 신호들 rl, r2, r3, r4, r5 및 r11 을 수신하고 래칭하기 위한 셀렉터 (734) 의 출력들에 커플링된 패러렐 래치 (758) 를 더 포함한다. 패러렐 래치 (758) 는 초당 4 Gbits 시리얼 입력 데이터 스트림의 본 예에서 400 MHz 에서 동작하는 5 분할 클록 (770) 에 의해 선택적으로 래치된다. 패러렐 래치 (758(1)) 는 출력들 OUT1-OUT5 로서 디멀티플렉스된 8B/10B 시리얼 스트림의 10 비트 중 제 1 의 5 개 비트를 출력한다. 유사하게, 패러렐 래치 (758(2)) 는 출력들 OUT6-OUT10 로서 디멀티플렉스된 8B/10B 시리얼 스트림의 10 비트 중 제 2 의 5 개 비트를 출력한다. 도 8 의 타이밍도에서 주지되는 바와 같이, 클록 (770) 은 50/50 듀티 사이클을 반드시 나타내지는 않는다.
하이브리드-타입 디시리얼라이저 아키텍처는, 각각의 1:2 디멀티플렉서가 입력 클록의 제 1 에지 상의 제 1 입력 데이터와 입력 클록의 제 2 에지 상의 제 2 입력 데이터를 래치하기 때문에 데이터의 하프-레이트 클록킹의 이점을 포함한다. 도 7 의 하이브리드-타입 디시리얼라이저는 더 적은 래치 및 더 낮은 실행 주파수로 인한 더 적은 전력 소모로부터 이점을 얻는다. 따라서, 하이브리드-타입 디시리얼라이저 아키텍처에 대한 정규화된 전력 계산은:
P
Figure pct00005
2f/2 + 14f/4 + 10f/20 = 5f
의 정규화된 전력을 발생시킨다.
도 8 은 예시적인 실시형태에 따르는 도 7 의 디시리얼라이저 (700) 의 타이밍도이다. 예시되는 바와 같이, 입력 시리얼 데이터 SDIN (702) 의 10 비트의 그룹들은 "1 2 3 4 5 6 7 8 9 10", "a b c d e f g h i j", "A B C D E F G H I J" 및 "11 22 33 44 55 66 77 88 99 ..." 로서 예시된다. "r" 출력 신호들의 원형 영역은 10 비트들의 각각의 그룹의 시간 정렬을 나타낸다. CLK (706) 의 초기 6 개의 사이클은, 디시리얼라이저 (700) 의 파이프라인된 아키텍처가 시리얼 데이터를 제공받게 되도록 할 수 있다. 또한, 클록 (750) 과 클록 (770) 의 비대칭 배열이 도 8 에서 예시된다. 이러한 비대칭은 2N 수량의 출력들에 제한되지 않는 디시리얼라이저 (700) 로부터의 출력을 허용한다.
도 9 는 다른 예시적인 실시형태에 따르는 하이브리드-타입 아키텍처에 따라 구성된 디시리얼라이저 (800) 를 예시한다. SDIN (802) 상의 시리얼 데이터는 예를 들어, 초당 4 Gbits 데이터 레이트에서 링크를 통해 수신되는 것으로서 예시되고, 예를 들어 2 GHz 에서 동작하는 하프-레이트 입력 클록 (806) 에 따라 1:2 디멀티플렉서 (804) 로서 예시된 제 1 스테이지 디시리얼라이저로 클록된다. 1:2 디멀티플렉서 (804) 는 SDIN (802) 상의 시리얼 데이터의 2 개 비트를 수신하고 D0 과 D1 에서 데이터의 2개 패러렐 비트를 출력하도록 구성된 래치를 포함하기 위해 예시된다. 지연 엘리먼트들 (812, 814) 은 당업자에 의해 이해되는 바와 같이 회로 "레이스" 조건을 회피하기 위하여 다양한 컴포넌트의 실제 성능에 기초하여 구성되고 여기에서 더 정의되지 않는다.
디시리얼라이저 (800) 는 2:7 디멀티플렉서 (820) 로서 예시된 제 2 스테이지 디시리얼라이저를 더 포함한다. 2:7 디멀티플렉서 (820) 가 시프트 레지스터-타입 2:7 디멀티플렉서로서 구성되지 않고 1:2 디멀티플렉서 (804) 로부터의 D0 과 D1 을 수신하며, 래칭을 위한 신호를 생성하도록 구성된다는 것에 유의해야 한다. 2:7 디멀티플렉서 (820) 는 디시리얼라이저 (800) 의 출력들로서 주기적으로 선택하기 위한 시리얼 입력 데이터를 유지하는 일련의 시프트 레지스터들로서 기능한다는 것에 유의해야 한다. 구체적으로는, 2:7 디멀티플렉서 (820) 는 1:2 디멀티플렉서 (804) 의 D0 에 커플링된 시리즈 구성 시프트 레지스터들 (826-832) 및 1:2 디멀티플렉서 (804) 의 D1 에 커플링된 시리즈 구성 시프트 레지스터들 (834-840) 을 포함한다. 시리즈 구성 시프트 레지스터들 (826-840) 은 클록 (806) 에 의해 클록된다. 2:7 디멀티플렉서 (824) 는 후술하는 출력 신호들 rl, r2, r3, r4, fl, f2, f3 및 f4 을 더 포함한다.
2:7 디멀티플렉서 (820) 는 본 예에서 7 개의 2:1 멀티플렉서 (850-862) 를 포함하는 셀렉터 (844) 를 더 포함한다. 2:1 멀티플렉서 (850-862) 에 대한 2 개의 입력들 각각은, 시프트 레지스터 (826-840) 의 "r" 또는 "f" 출력 신호들에 접속된다. 구체적으로는, 멀티플렉서 (850) 에 대한 2 개의 입력들은 출력 신호들 r1 과 f1 에 접속되고, 멀티플렉서 (852) 에 대한 2 개의 입력들은 출력 신호들 f1 과 r2 에 접속되고, 멀티플렉서 (854) 에 대한 2 개의 입력들은 출력 신호들 r2 와 f2 에 접속되고, 멀티플렉서 (856) 에 대한 2 개의 입력들은 출력 신호들 f2 와 r3 에 접속되고, 멀티플렉서 (858) 에 대한 2 개의 입력들은 출력 신호들 r3 와 f3 에 접속되고, 멀티플렉서 (860) 에 대한 2 개의 입력들은 출력 신호들 f3 와 r4 에 접속되며, 멀티플렉서 (862) 에 대한 2 개의 입력들은 출력 신호들 r4 와 f3 에 접속된다. 2:1 멀티플렉서 (844) 에 대한 입력들은 초당 4 Gbits 시리얼 입력 데이터 스트림의 본 예에서 285 MHz 에서 동작하는 7 분할 클록 (870) 에 의해 선택적으로 제어된다. 도 10 의 타이밍도에서 주지되는 바와 같이, 클록 (870) 은 50/50 듀티 사이클을 반드시 나타내지는 않는다.
2:7 디멀티플렉서 (820) 는 셀렉터 (844) 에 의해 결정되는 바와 같이 각각 선택된 출력 신호들 rl, r2, r3, r4, fl, f2, f3 및 f4 을 수신하고 래칭하기 위한 셀렉터 (844) 의 출력들에 커플링된 패러렐 래치 (872) 를 더 포함한다. 패러렐 래치 (872) 는 초당 4Gbits 시리얼 입력 데이터 스트림의 본 예에서 570 MHz 에서 동작하는 3.5 분할 클록 (874) 에 의해 선택적으로 래치된다. 패러렐 래치 (872) 는 출력들 OUT1-OUT7 로서 디멀티플렉스된 7-비트 인코딩 방식의 7 개의 그룹을 출력한다. 도 10 의 타이밍도에서 주지되는 바와 같이, 클록 (874) 은 50/50 듀티 사이클을 반드시 나타내지는 않는다.
하이브리드-타입 디시리얼라이저 아키텍처는 각각의 1:2 디멀티플렉서가 입력 클록의 제 1 에지 상의 제 1 입력 데이터와 입력 클록의 제 2 에지 상의 제 2 입력 데이터를 래치하기 때문에 데이터의 하프-레이트 클록킹의 이점을 포함한다. 도 9 의 하이브리드-타입 디시리얼라이저는 더 적은 래치 및 더 낮은 실행 주파수로 인한 적은 전력 소모로부터 이점을 얻는다. 따라서, 하이브리드-타입 디시리얼라이저에 대한 정규화된 전력 계산은:
P
Figure pct00006
10f/2 + 7f/14 = 5.5f
의 정규화된 전력을 발생시킨다.
도 10 은 예시적인 실시형태에 따르는 도 9 의 디시리얼라이저 (800) 의 타이밍도이다. 예시되는 바와 같이, 입력 시리얼 데이터 SDIN (802) 의 7 개 비트의 그룹은 "1 2 3 4 5 6 7", "a b c d e f g", "A B C D E F G", "10 20 30 40 50 60 70" 및 "11 21 31 41 51 61 71" 로서 예시된다. "r" 및 "f" 출력 신호들의 회전된 그룹핑은 7개 비트의 각각의 그룹의 시간 정렬을 나타낸다. 원형 그룹핑에서의 "X" 는 디멀티플렉싱 프로세스에 대한 "돈 케어 (don't care)" 데이터를 나타낸다. CLK (806) 의 초기 4 개의 사이클들은 디시리얼라이저 (800) 의 파이프라인된 아키텍처가 시리얼 데이터를 제공받게 되도록 할 수 있다. 또한, 클록 (870) 과 클록 (874) 의 비대칭 배열이 도 10 에서 예시된다. 이러한 비대칭은 2N 수량의 출력들로 제한되지 않는 디시리얼라이저 (800) 로부터의 출력을 허용한다. 실제로, 디시리얼라이저 (800) 는 홀수 개수의 출력들을 수용하도록 하기 위하여 도 9 에서 예시되는 바와 같이 구성될 수도 있다.
당업자는 정보 및 신호가 다양한 상이한 테크놀로지 및 기술 중 임의의 것을 이용하여 나타내질 수도 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자계 또는 자기 입자, 광학계 또는 광학 입자 또는 이들의 임의의 조합에 의해 나타내질 수도 있다.
당업자는 또한 본원에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어 또는 양자의 조합으로 구현될 수도 있다는 것을 알 것이다. 하드웨어와 소프트웨어의 이런 상호교환가능성을 명확히 설명하기 위해, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로 및 단계는 그들의 기능성의 관점에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약에 기초한다. 당업자는 상기 설명된 기능성을 각 특정 애플리케이션에 대해 다양한 방식으로 구현할 수도 있지만, 이러한 구현 결정이 본 발명의 예시적인 실시형태들의 범위로부터 일탈을 야기하는 것으로 해석되어서는 안된다.
본원에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록, 모듈 및 회로는 본원에 설명된 기능들을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그램가능한 게이트 어레이 (FPGA) 또는 다른 프로그램가능한 로직 디바이스, 별도의 게이트 또는 트랜지스터 로직, 별도의 하드웨어 컴포넌트, 또는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 임의의 다른 이러한 구성의 조합으로 구현될 수도 있다.
본원에 개시된 실시형태와 관련하여 설명된 방법 또는 알고리즘의 단계는 직접 하드웨어에, 프로세서에 의해 실행된 소프트웨어 모듈에, 또는 이 둘의 조합에 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그램가능한 ROM (EPROM), 전기적으로 소거가능한 프로그램가능한 ROM (EEPROM), 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 일 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 사용자 단말기에 상주할 수도 있다. 대안으로, 프로세서 및 저장 매체는 사용자 단말기에 별도의 컴포넌트로서 상주할 수도 있다.
하나 이상의 예시적인 실시형태에서, 상기 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합에 구현될 수도 있다. 소프트웨어에 구현한 경우, 상기 기능은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장 또는 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소로부터 타 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체와 컴퓨터 저장 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 일 예로, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령들 또는 데이터의 구조의 형태의 원하는 프로그램 코드를 운반 또는 저장하는 데 이용될 수도 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 문맥이 컴퓨터 판독가능 매체라 적저히 불린다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 테크놀로지를 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신된다면, 매체의 정의에는, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 테크놀로지가 포함된다. 디스크 (disk) 및 디스크 (disc) 는 본원에 사용한 바와 같이, 콤팩트 디스크 (CD; compact disc), 레이저 디스크 laser disc), 광학 디스크 (optical disc), 디지털 다기능 디스크 (DVD; digital versatile disc), 플로피 디스크 (floppy disk) 및 블루-레이 디스크 (blu-ray disc) 를 포함하고, 여기서, 디스크 (disk) 는 보통 데이터를 자기적으로 재생시키며, 한편, 디스크 (disc) 는 레이저를 이용하여 데이터를 광학적으로 재생시킨다. 상기의 조합이 컴퓨터 판독가능 매체의 범위 내에 또한 포함되어야 한다.
개시된 예시적인 실시형태의 이전의 설명은 당업자가 본 발명을 제조 또는 이용할 수 있게 하기 위해 제공된다. 이들 예시적인 실시형태들에 대한 다양한 변형은 당업자에게 쉽게 명백할 것이며, 본원에 정의된 일반적인 원리가 본 발명의 다상 또는 범위로부터의 일탈 없이 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 본원에 나타낸 실시형태들에 한정되는 것으로 의도되지 않고, 본원에 개시된 원리들 및 신규의 특징들에 부합하는 최광의 범위를 부여하려는 것이다.

Claims (28)

  1. 제 1 시리얼 데이터 스트림을 수신하기 위한 입력부, 제 1 출력부와 제 2 출력부 상에 상기 제 1 시리얼 데이터 스트림의 연속 비트들을 교호로 출력하기 위한 상기 제 1 출력부와 상기 제 2 출력부를 포함하는 제 1 디멀티플렉서;
    상기 제 1 출력부와 상기 제 2 출력부에 각각 커플링된 제 1 복수의 시프트 레지스터와 제 2 복수의 시프트 레지스터; 및
    제 1 패러렐 데이터 스트림의 일부분을 형성하는 선택가능한 출력부 및 복수의 입력부를 각각 포함하는 복수의 멀티플렉서를 포함하는 제 1 셀렉터로서, 상기 복수의 멀티플렉서 중 하나의 멀티플렉서 상의 제 1 입력부가 상기 제 1 복수의 시프트 레지스터에 커플링되고, 상기 복수의 멀티플렉서 중 상기 하나의 멀티플렉서 상의 제 2 입력부가 상기 제 2 복수의 시프트 레지스터에 커플링되는, 제 1 셀렉터를 포함하는, 디시리얼라이저 (deserializer).
  2. 제 1 항에 있어서,
    상기 복수의 멀티플렉서의 수량이, 베이스가 2 가 아닌 수량 (non-base two quantity) 을 포함하는, 디시리얼라이저.
  3. 제 1 항에 있어서,
    상기 복수의 멀티플렉서들의 수량이, 홀수 수량을 포함하는, 디시리얼라이저.
  4. 제 1 항에 있어서,
    상기 복수의 멀티플렉서 각각상의 제 1 입력부가 상기 제 1 복수의 시프트 레지스터에 커플링되고, 상기 복수의 멀티플렉서, 각각상의 제 2 입력부가 상기 복수의 시프트 레지스터에 커플링되는, 디시리얼라이저.
  5. 제 1 항에 있어서,
    상기 복수의 멀티플렉서들 중 하나의 멀티플렉서 상의 적어도 하나의 입력부가, 상기 제 1 복수의 시프트 레지스터를 따라 제 1 위치에서 상기 제 1 복수의 시프트 레지스터에 커플링되고, 상기 복수의 멀티플렉서들 중 하나의 멀티플렉서 상의 제 2 입력부가 상기 제 2 복수의 시프트 레지스터를 따라 상기 제 1 위치와 상이한 제 2 위치에서 상기 제 2 복수의 시프트 레지스터에 커플링되는, 디시리얼라이저.
  6. 제 1 항에 있어서,
    상기 복수의 멀티플렉서는 비동기 듀티 사이클을 갖는 클록 신호에 따라 선택되는, 디시리얼라이저.
  7. 제 1 항에 있어서,
    상기 제 1 디멀티플렉서와 상기 제 1 복수의 시프트 레지스터와 상기 제 2 복수의 시프트 레지스터는 공통으로 클록되는, 디시리얼라이저.
  8. 제 1 항에 있어서,
    상기 제 1 시리얼 데이터 스트림은 8B/10B 인코딩을 포함하는, 디시리얼라이저.
  9. 제 1 항에 있어서,
    제 2 시리얼 데이터 스트림을 수신하기 위한 입력부, 상기 제 1 출력부와 상기 제 2 출력부 상에 상기 제 2 시리얼 데이터 스트림의 연속 비트들을 교호로 출력하기 위한 제 3 출력부와 제 4 출력부를 포함하는 제 2 디멀티플렉서;
    상기 제 3 출력부와 상기 제 4 출력부에 각각 커플링된 제 3 복수의 시프트 레지스터와 제 4 복수의 시프트 레지스터; 및
    제 2 패러렐 데이터 스트림의 일부분을 형성하는 선택가능한 출력부 및 복수의 입력부를 각각 포함하는 복수의 멀티플렉서를 포함하는 제 2 셀렉터로서, 상기 복수의 멀티플렉서 중 하나의 멀티플렉서 상의 제 1 입력부가 상기 제 3 복수의 시프트 레지스터에 커플링되며, 상기 복수의 멀티플렉서 중 상기 하나의 멀티플렉서 상의 제 2 입력부가 상기 제 4 복수의 시프트 레지스터에 커플링되는, 상기 제 2 셀렉터를 더 포함하는, 디시리얼라이저.
  10. 제 9 항에 있어서,
    시리얼 데이터 스트림을 수신하기 위한 입력부와, 상기 제 1 시리얼 데이터 스트림과 상기 제 2 시리얼 데이터 스트림으로서 상기 시리얼 데이터 스트림의 연속 비트들을 교호로 출력하기 위한 제 1 출력부와 제 2 출력부를 포함하는 입력 디멀티플렉서를 더 포함하는, 디시리얼라이저.
  11. 제 10 항에 있어서,
    상기 시리얼 데이터 스트림은 8B/10B 인코딩을 포함하는, 디시리얼라이저.
  12. 시리얼 데이터 스트림을 수신하기 위한 비동기 디멀티플렉서; 및
    상기 비동기 디멀티플렉서의 출력부들에 각각 커플링되고, 복수의 시프트 레지스터를 각각 포함하며, 상기 복수의 시프트 레지스터에 커플링된 셀렉터를 더 포함하는 제 1 디멀티플렉서와 제 2 디멀티플렉서로서, 상기 셀렉터는 페러렐 데이터 스트림에서 베이스가 2 가 아닌 수량 (non-base two quantity) 의 데이터의 그룹핑을 더 출력하는, 상기 제 1 디멀티플렉서와 제 2 멀티플렉서를 포함하는, 디시리얼라이저.
  13. 제 12 항에 있어서,
    상기 시리얼 비트 스트림은 8B/10B 인코딩을 포함하는, 디시리얼라이저.
  14. 제 12 항에 있어서,
    상기 복수의 시프트 레지스터는 상기 비동기 디멀티플렉서의 클록 레이트의 하프 (half) 에서 동작하는, 디시리얼라이저.
  15. 제 12 항에 있어서,
    상기 제 1 디멀티플렉서와 상기 제 2 디멀티플렉서 중 적어도 하나의 출력들의 수량은 베이스가 2 가 아닌 수량을 포함하는, 디시리얼라이저.
  16. 시리얼 비트 스트림을 디시리얼화하기 위한 방법으로서,
    시리얼 데이터 스트림을 제 1 비트 스트림과 제 2 비트 스트림으로 교호로 디멀티플렉싱하는 단계;
    제 1 복수의 시프트 레지스터를 따라 상기 제 1 비트 스트림과 제 2 복수의 시프트 레지스터를 따라 상기 제 2 비트 스트림을 각각 시리얼로 시프팅하는 단계; 및
    패러렐 데이터 스트림에서 데이터의 패러렐 그룹을 형성하기 위하여 상기 제 1 복수의 시프트 레지스터에서 상기 제 1 비트 스트림의 적어도 제 1 부분과 상기 제 2 복수의 시프트 레지스터에서 상기 제 2 비트 스트림의 적어도 제 2 부분을 선택하는 단계를 포함하는, 시리얼 비트 스트림을 디시리얼화하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 선택하는 단계는, 상기 패러렐 그룹이 상기 시리얼 비트 스트림의 인코딩에 대응하도록 상기 부분들을 선택하는 단계를 더 포함하는, 시리얼 비트 스트림을 디시리얼화하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 인코딩은 8B/10B 인코딩을 포함하는, 시리얼 비트 스트림을 디시리얼화하기 위한 방법.
  19. 제 16 항에 있어서,
    상기 제 1 부분과 상기 제 2 부분은 크기에 있어 상이한, 시리얼 비트 스트림을 디시리얼화하기 위한 방법.
  20. 제 16 항에 있어서,
    상기 데이터의 패러렐 그룹에서의 데이터의 수량은 베이스가 2 가 아닌 수량 또는 홀수의 수량 중 하나의 수량을 포함하는, 시리얼 비트 스트림을 디시리얼화하기 위한 방법.
  21. 제 16 항에 있어서,
    상기 시프트 레지스터들을 따라 상기 제 1 비트 스트림과 상기 제 2 비트 스트림들을 시리얼로 시프팅하는 단계는, 상기 시리얼 데이터 스트림의 교호로 멀티플렉싱의 클록 레이트의 하프에서 클록킹하는 단계를 포함하는, 시리얼 비트 스트림을 디시리얼화하기 위한 방법.
  22. 패러렐 데이터 스트림으로부터 시리얼 데이터 스트림을 생성하기 위한 시리얼라이저;
    상기 시리얼 데이터 스트림으로부터 상기 패러렐 데이터 스트림을 생성하기 위한 디시리얼라이저를 포함하고, 상기 디시리얼라이저는
    시리얼 데이터 스트림을 수신하기 위한 비동기 디멀티플렉서; 및
    상기 비동기 디멀티플렉서의 출력부들에 각각 커플링되고, 복수의 시프트 레지스터를 각각 포함하고, 상기 복수의 시프트 레지스터에 커플링된 셀렉터를 더 포함하는 제 1 디멀티플렉서와 제 2 디멀티플렉서로서, 상기 셀렉터는 패러렐 데이터 스트림에서 베이스가 2 가 아닌 수량 (non-base two quantity) 의 데이터를 출력하는, 상기 제 1 디멀티플렉서와 상기 제 2 디멀티플렉서를 포함하는, 핸드셋.
  23. 제 22 항에 있어서,
    상기 시리얼 비트 스트림은 8B/10B 인코딩을 포함하는, 핸드셋.
  24. 제 22 항에 있어서,
    상기 복수의 시프트 레지스터는 상기 비동기 디멀티플렉서의 클록 레이트의 하프에서 동작하는, 핸드셋.
  25. 제 22 항에 있어서,
    상기 제 1 디멀티플렉서와 상기 제 2 디멀티플렉서 중 적어도 하나의 출력들의 수량은 베이스가 2 가 아닌 수량을 포함하는, 핸드셋.
  26. 시리얼 비트 스트림을 디시리얼화하기 위한 디시리얼라이저로서,
    시리얼 데이터 스트림을 제 1 비트 스트림과 제 2 비트 스트림으로 교호로 디멀티플렉싱하기 위한 수단;
    제 1 복수의 시프트 레지스터를 따라 상기 제 1 비트 스트림과 제 2 복수의 시프트 레지스터를 따라 상기 제 2 비트 스트림을 각각 시리얼로 시프팅하기 위한 수단; 및
    패러렐 데이터 스트림에서 데이터의 패러렐 그룹을 형성하기 위하여 상기 제 1 복수의 시프트 레지스터에서 상기 제 1 비트 스트림의 제 1 부분과 상기 제 2 복수의 시프트 레지스터에서 상기 제 2 비트 스트림의 적어도 제 2 부분을 선택하는 수단을 포함하는, 디시리얼라이저.
  27. 제 26 항에 있어서,
    상기 선택하는 수단은, 상기 패러렐 그룹이 상기 시리얼 비트 스트림의 인코딩에 대응하도록 상기 부분들을 선택하기 위한 수단을 더 포함하는, 디시리얼라이저.
  28. 제 27 항에 있어서,
    상기 인코딩은 8B/10B 인코딩을 포함하는, 디시리얼라이저.
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