TW201008139A - Low power deserializer and demultiplexing method - Google Patents

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201008139 六、發明說明： 【發明所屬之技術領域】 關於申列解竭，且更 工為一並列資料流。 當前揭示之例示性實施例大體上係 具體言之係關於將一串列資料流解多 【先前技術】 在互連技術領域中’對不斷增加之資料速率（尤其與視 訊呈現有關的資料速率）之需求持續增長。用於促進增加 貝料速率之適應性介面為一高速串列鏈路（HSSL)，其為 節省成本的低功率消耗傳送機構，該傳送機構致能主機與 用戶，之間經由近程通信鏈路的超高速f料傳送。大體而 口同速串列鏈路而要最少僅四根導線加上雙向資料傳送 之功率向資料傳送傳遞每秒幾十億位元之最大頻 寬。 在應用中，高速串列鏈路（例如）在翻蓋手機（two_part handset)中藉由顯著減少橫過用於（例如）使數位基頻處理器 部：與顯示器部分互連之手機翻蓋介面的導線數目來增加 可罪陡且減小功率消耗。導線之此減少亦允許手機製造商 藉由簡化翻蓋手機設計來降低開發成本。 二他间速資料傳送應用亦受益於串列式資料傳送。高速 資料傳送需要導致對實體層之需求以經由串列資料鍵路提 供每私十億位元之速度。為了減小串列資料傳送之效應， 可將資料編碼或格式化為8B/10B碼以藉由將「丨」及「〇」 之運行長度限於五而提供更好的DC平衡。因此，當接收 8B/10B格式之串列資料時，解串器需要執行串列流之串列 141311.doc 201008139 至並列轉換且進一步對準丨〇位元字以用於解碼。 在解串過程中’解多卫器用於提供串列至並列轉換。對 於功率受限之應用，解多^可消耗顯著功率，從而導致 系統效能之下降。因此，存在對串列至並列轉換及並列資 料至字之對準以用於並列處理㈣的需要，該並列處理需 要比先前解決方案小的功率。 【發明内容】 本說明書揭示併有本纟明之特徵之一或多個例示性實施 例。所揭示之例示性實施例僅例證本發明。本發明之範疇 不限於所揭示之例示性實施例。本發明由隨附至此之申請 專利範圍界定。 詞語「例示性」本文中用於意謂「充當一實例、例子或 說明」。本文中描述為「例示性」之任何實施例未必解釋 為相對於其他實施例而言係較佳或有利的。 下文結合隨附圖式陳述之[實施方式]意欲作為本發明之 例示性實施例之描述，且並不意欲代表本發明可實踐之唯 實施例。貫穿本描述所使用之術語「例示性」意謂「充 當一實例、例子或說明」’且不應必定解釋為相對於其他 例示性實施例而言係較佳或有利的。該[實施方式]包括為 了提供對本發明之例示性實施例之澈底理解之目的的特定 細節。對於熟習此項技術者而言，將顯而易見可在無此等 特定細節之情況下實踐本發明之例示性實施例。在一些例 子中，以方塊圖形式展示熟知結構及裝置以便避免模糊本 文中所呈現之例示性實施例的新穎性。 141311.doc -6 - 201008139 本文中描述用於將串列資料流轉換為並列資料流之各種 例示性實施例。在-例示性實施例中，揭示一種用於將— 串列資料流轉換為一並列資料流之解串器。該解串器包括 一第一解多工器，該第一解多工器句 窃巴栝·一輸入端，其經 組態以接收一第一串列眘料必. 甲幻貢枓抓，及第一及第二輸出端，其 經組態以在該第一及該镇-於φ# 久忑弟一輸出端上交替地輸出該第—串 列資料流之連續位元。噠輊志哭介—&松 0亥解串益亦包括第一及第二複數個 串列組態之移位暫存器，其分別耗接至該第-及該第二輸 出端、。該解串器進-步包括一第一選擇器，該第一選擇器 包括複數個多工器。該等多工器中 / 命1母一者包括至少兩個 輸入及一形成一第一並列眘蚪法 亚夕』貢枓机之一部分之可選輸出。此 外，該複數個多工器中之一者上 有上之第一輸入耦接至該第 -複數個移位暫存H且該複數❹工^巾之—者上之一第 二輸入耦接至該第二複數個移位暫存器。 在另一例示性實施例中，掘 .例中揭不一種用於將一串列資料流 轉換為一並列資料流之魅_由# _ . ^ 風之解串器。該解串器包括：一非同步 解多工器，其經组能W 4ώ· ΙΑ . 態以接收一串列資料流；及第一及第二 解多工器，其分別叙接至古玄非π丰妨夕 伐主。褒非同步解多工器之輸出。另 外’該第一及該第二解多 解夕器各自包括複數個串列組態之 移位暫存器且進一步句乜— 括麵接至該複數個串列組態之移 位暫存盗之選擇器β該撰遲哭、隹 k擇裔進一步經組態以在並列資料 流中輸出非2N數量之資料之分組。 ^另命J不性實施例中，揭示一種用於對一串列位元流 方法該方法包括將—串列資料流交替地解多工為 141311.doc 201008139 第一及第二位元流。分別沿第一複數個串列組態之移位暫 存器及第二複數個串列組態之移位暫存器串列地移位該第 一及該第二位元流。選擇該第一複數個串列組態之移位暫 存器中之第一位元流之一第一部分且亦選擇該第二複數個 串列組態之移位暫存器中之第二位元流之一第二部分。並 列資料流中之資料之並列群組由該第一部分及該第二部分 形成。 本發明之例示性實施例可以硬體、韌體、軟體或其任何 組合來實施。本發明之例示性實施例亦可實施為儲存於機 器可讀媒體上之指令，其可由—或多個處理器讀取及執 行。機器可讀媒體可包括用㈣存或傳輸以可由機器（例 如，計算裝置）讀取之形式之資訊的任何機構。舉例而 言，機器可讀媒體可包括：唯讀記憶體（r〇m);隨機存取 記憶體（RAM);磁碟儲存媒體；光學儲存媒體；快閃記憶 體裝置；電學、光學、聲學或其他形式之傳播信號(例 如’載波、紅外線信號、數位信號，料）；及其他者。 此外，勒體、軟體、常式、指令可在本文中描述為執行某 些動作。然而’應瞭解，此等描述僅出於簡便起見，且此 等動作實際上由計算裝置、處理器、控制器或執行物體、 軟體、常式、指令等等之其他裝置引起。 高速争列鏈路為一節省成本的低功率消耗傳送機構，盆 ::主機與用戶端之間經由近程通信鍵路的超高速宰列資 如送°在下文中’高速串列鏈路之實例將關於含於（例 仃動電話之手機上部中的相機模組來呈現。然而，對 1413Jl.doc 201008139 於熟習此項技術者而言將顯 施例中可容易地替代及使用 特徵之任何模組。 而易見，在本發明之例示性實 具有在功能上與相機模組等效 二根據本發we性實施例，高逮 可包含若干類型之裝置中之一者，其可受益於使= 明。舉例而言，主機可為呈掌上型行動計算裳置 行動計算裝置或類似行動計算& 1 主嬸f“ 動彳鼻裝置之形式的攜帶型電腦。 主機亦可為個人資料助理（PDA)、 電話或數據機中之—者。或者 、或許多無線

„ . 一 機可為諸如攜帶型DVD 播放^、或遊戲裝置之攜帶型娱樂或呈現裝置。 此外±機可作為主機裝置或控制元 他廣泛使用或計劃之商用產狂留於夕種其 絲政、6 * 商用產M(其與用戶端需要高速通信 鍵路）中。舉例而言’主機可用於將資料以高速率自視訊 圮錄裝置傳送至基於儲存器之 ° =两解析度較大螢幕以用於呈現。併有機上庫存或計 算系統及/或至其他家用裝置之 一 箱）可在網際網路或藍芽連接模式中#電器（諸如，冰 顯示能力，或可在電子電腦作時具有經改良之 中之別處時具有對於室内顯示用'戶統（主機）駐留於，櫃 器（用戶端）之減少佈線需要端）及小鍵盤或掃描 < , 要體而S，熟胃此項技術者 =解可受益於此介面之使用的廣泛多種現代電子裝置及 =，以及利用可用於新添加或現存連接器或電缓中之有 速率輸送的能力。 使—夠進行資訊之較高資料 H1311.doc 201008139 同時’高速串列鏈路用戶端可包含多種裝置，其適用於 將資訊呈現至終端使用者或將資訊自使用者呈現至主機。 舉例而言，併入於護目鏡或眼鏡中之微型顯示器、建置至 帽子或頭盔中之投影裝置、建置至車輛中(諸如，建置於 車窗或擋風玻璃中）之小榮幕乃至全像元件、或用於呈現 高品質聲音或音樂之各種揚聲器、耳機或音響系統。其他 呈現裝置包括用於針對會議、或針對電影及電視影像呈現 資訊之投影儀或投影裝置。另一實例將為觸控板或敏感裝 置、語音辨識輸入裝置、安全掃描器等等之使用，其可經 要求以在除自使用者之觸控或聲音以外具有很少實際「輸 入」的情況下傳送來自裝置或系統使用者的顯著量之資 訊。 另外，電腦之銜接站及車載裝置或桌上型器件（deskt〇p kits)及無線電話座可充當終端使用者或其他裝置及設備之 介面裝置，且使用用戶端（諸如滑鼠之輸出或輸入裝置）或 主機以輔助傳送資料（尤其在涉及高速網路之情況下P然 而，熟習此項技術者將容易地認識到，本發明不限於此等 裝置’在市場上存在許多其他裝置且該等裝置被建議使 用，其意欲在儲存及輸送方面或在播放裝置處之呈現方面 給終端使用者提供高品質影像及聲音。本發明適用於增加 各種元件或裝置之間的資料輸送量以供應實現所要使用者 體驗所需的高資料速率。 【實施方式】 圖1為說明使用高速串列鏈路介面之實例環境的方塊 141311.doc 201008139 圖。在圖1之實例中’高速串列鏈路用於跨翻蓋手機1〇〇之 鉸鏈而使諸模組互連。此處必須注意，雖然將在特定實例 (諸如，翻蓋手機之咼速串列鏈路互連）之情形下描述本發 明之某些例示性實施例，但進行此情況僅出於說明目的且 不應用於將本發明限於此等例示性實施例。如熟習此項技 術者基於本文中之教示應理解，本發明之例示性實施例可 用於包括可受益於具有高速串列鏈路互連之任一者之其他 裝置中。 ® 參看圖1，翻蓋手機100之下部分102包括行動台數據機 (MSM)基頻晶片1〇4。MSM 104為數位基頻控制器。翻蓋 手機100之上部分114包括液晶顯示器（LCD)模組116及相機 模組11 8。 仍參看圖1，高速串列鏈路110將相機模組118連接至 MSM 104。通常，將高速串列鏈路控制器整合至相機模組 118及MSM 104中之每一者中。在圖實例中，高速串列 Φ 鏈路主機122整合至相機模組112中，而高速串列鏈路用戶 端106駐留於高速串列鏈路110之MSM側上。通常，高速串 列鏈路主機為高速串列鏈路之主控制器。在圖丨之實例 中，來自相機模組118之像素資料在傳輸至高速串列鏈路 11〇之前由高速串列鏈路主機122接收並格式化為高速串列 鍵路封匕咼速串列鏈路用戶端106接收高速串列鏈路封 包且將其再轉換為與由相機模組118所產生格式相同的格 式之像素資料。接著將像素資料發送至MSM 104中之適當 區塊以用於處理。 141311.doc 11 201008139 仍參看圖1，高速串列鏈哼112將LCD模組116連接至 MSM 104。在圖1之實例中，高速串列鏈路112使整合至 MSM 104中之高速串列鏈路主機ι〇8與整合至LCI)模組U6 中之馬速串列鏈路用戶端12〇互連。在圖1之實例中，由 MSM 104之圖形控制器所產生之顯示資料在傳輸至高速串 列鏈路112之前由高速串列鏈路主機1〇8接收並格式化為高 速串列鏈路封包。高速串列鏈路用戶端120接收高速串列

鏈路封包且將其再轉換為顯示資料以用於由LCD模組^ b 使用。 圖2為說明根據圖丨之實例之高速串列鏈路互連ιι〇的方 塊圖。如上所述，高速串列騎UG之功能巾之—者為將 像素資料自相機模組118傳送至MSM 1〇4。因此，在圖以 例不性實施例中’圖框介面2G6將相機模組US連接至高速 串列鍵路主機122。圖框介㈣6用以將像素f料自相機模 組U 8傳送至高速串列鏈路主機122。

通常，相機模組m經由並列介面自相機接收像素 料儲存像素資料，且接著在主機就緒時將像素資料傳 至高速串列鏈路主機122。高速串列鏈路主機122將所接 之像素資料囊封至高速串列鏈路封包卜然而，為了使 速串列鏈路主機122能夠將像素資 一 矛、貝科得輸至南速串列鏈 尚速串列鏈路封包之宰列化為必要的。 在圖2之例示性實施例中， 内之勺kΒ 於阿速_列鏈路主機1: 内之包括實體層編碼器2〇3(例 ^ ^ , 如8Β/10Β編碼器）的串 器模組202用以將高速串列鍵 ^ 鍵路封包串列地移出至高速 141311.doc 12 201008139 列鏈路110上。在高速丰列鏈路110之MSM端處，整合於高 速串列鏈路用戶端106内之包括實體層解碼器2〇5(例如， 8B/10B解碼器）的解串器模組2〇4自經由高速串列鏈路㈣ 接收之串列資料重建高速串列鏈路封包。高速串列鍵路用 戶端106接著移除任何囊封且將並列像素資料經由圖框介 面208傳送至MSM 1〇4之適當區塊。 ❹ 解串器模、1 2G4通常可包括用於將串列資料流轉換為並 列資料流的各種形式之解多工器。然而，隨著串列位元流 之位7G傳送率增加’解串器内之功率消耗亦可大體上增 加解串器中之功率消耗之確定部分地歸因於接近資料傳 送率之速率下的切換頻率。如所述，解串器大體在實體層 内：現且負責支援開放系統互連（「OSI」)模型之編碼或 協定方案。串列化及解_過程有時亦被稱為「SE函s」。 因此可實施各種解串器架構。舉例而言，習知移位暫 2器架構可適用於較慢資料速率β A體而言，#在移位暫 子益處接收串列位元流時，第一時脈信號將串列位元移位 至暫存器中且根據第二較慢時脈自每一級輸出相應並列位 隨著串列位元率增加，對移位暫存器之資料 儲存疋件計時消耗實質量之功率。 2用，出之其他架構（諸如，旧2解多工器樹狀架構） -可能的。然而，當利用非2N編碼（諸如，_〇B或奇 位:數方案）時，引入低效率，其導致不必要的功率消 優點=各種架構基於資料速率及串列資料編碼具有某些 谓：‘點及缺點，但包括過廣眘 度貪枓儲存疋件或鎖存器之解串器 14Ϊ31 l.doc 201008139 架構比含有較少儲存元件或鎖存器之架構;肖耗更大功率。 為了比較各種架構’功率消，耗基於鎖存器或「正反器」 之數量乘以特定鎖存器之切換頻率（switching 灼來 正規化借助於實例且非限制，本文中所述之各種例示性 實施例說明用於對根據包括8 B /! 〇 B編碼之各種編碼方案所 編碼之串列資料分組的解串器，該8B/1〇B編碼通常在串列 器處將8位元串列化為1G位元之位元流且接著需要在解串 器處形成10位元並列群組以用於解碼。 圖3說明根據串列輸入/並列輸出移位暫存器式架構所組 態之解串器300。串列資料3〇2經說明為（例如）以每秒4 Gbit之資料速率經由鏈路接收且根據（例如）以4 GHz操作之 串列輸入時脈306來串列地時脈輸入至串列移位暫存器3〇4 中。在8B/10B串列編碼之位元流之當前實例中，N等於 十，從而導致十個串列組態之移位暫存器3〇4〇_1〇)。因 此，當十個位元之串列資料已串列地時脈輸入至移位暫存 器304(1-10)中時，用N除時脈3〇8將串列資料之1〇位元群 組鎖存至十個並列組態之移位暫存器3〗〇 (丨_丨〇 )中。 串列輸入/並列輸出移位暫存器架構包括以在全時脈速 率（例如，每秒4 Gbit)下操作之相對大量鎖存器為代價來 容納並列資料之任何編號分組（例如，偶數/奇數位元數量 之編碼位元）的益處。因此，串列輸入/並列輸出移位暫存 器式架構之正規化功率計算導致以下之正規化功率： P~10f+10f/10 = llf 其中10f為來自串列組態之移位暫存器304(^〇)之功率且 141311.doc •14· 201008139 10f/10為來自以十分之—㈣列輸人時脈速率操作之並列 組態之移位暫存器310(1_10)之功率。 圖4說明根據多相時脈移位暫存器式架構所組態之解串 器400。_列資料402經說明為（例如）以每秒4 Gbit之資料 速率經由鏈路接收且根據輸入時脈之多個相位（其導致 8B/10B編碼之争列位元流之仍〇之有效用n除時脈，其中n 等於十）來多相時脈輸入至串列移位暫存器4〇4中，從而導 致十個並列組態之移位暫存㈣W,。因此，當十個串 列資料位元已多相時脈輸入至移位暫存器4〇4(ι_ι〇)中時， 用N除時脈408將並列資料之10位元群組鎖存至十個並列組 態之移位暫存器410(1-10)中。 多相移位暫存器架構包括以多相計時方案（例如，φι、 Φ2、…、ΦΝ)之相對複雜且昂貴產生為代價來容納並列資 料之任何編號分組（例如，偶數/奇數位元數量之編碼位元） 的益處。因此，多相移位暫存器架構之正規化功率計算導 致以下之正規化功率： 9 P~10f/10+l〇f/l〇=2f 其中1 Of/10為來自以用N除時脈速率有效地計時之多相組 態之移位暫存器404(1-10)的功率且1〇f/1〇為來自以用^^除 時脈速率計時之並列組態之移位暫存器41〇(ι_ι〇)的功率。 注意，以上功率計算不考慮產生（例如）每秒4 Gbh下十個 樣本之高度精確之時脈相位控制所需的額外功率。具體言 之，阿精度時脈通常需要一高精度鎖相迴路（pLL)電路， 其消耗顯著量之功率。 14131I.doc -15- 201008139 圖5說明根據非同步樹狀解多工器式架構所組態之解串 器500串列資料5〇2經說明為（例如）以每秒4 Gbit之資料 速率經由鏈路接收且根據（例如）以2 〇112操作之半速率輸 入時脈506來時脈輸入至1對2解多工器5〇4(1)中。普通丨對] 解夕工器5G4經說明以包括經組態以在mN處接收兩個位元 之串列 > 料且在D0及D1處輸出兩個位元之並列資料的鎖 存器。此外，普通丨對2解多工器5〇4進一步經組態有一時 脈除法器，該時脈除法器用以接收全速率下之輸入時脈 CLK且產生輸人時脈之速率的—半下之輸出時脈clk/2。 _ 雖」在8B/10B _列編碼之位元流之當前實例中，N等於 十，但非同步樹狀解多工器式架構根據二之冪來分支。具 體言之’解多工器㈣⑴分支為1對2解多工器5〇4(2_3)，i 對2解多Ji益5G4(2-3)進-步分支為}對2解多卫器5〇4(4_ 7) 1對2解多工盗5〇4(4 7)又進一步產生八個輸出位元d〇_ D7。因此，非同步樹狀解多工器架構進一步必須緩衝並列 資料之五個八位凡群組以便根據8B/i 〇b編碼方案將四十個 位元之貝料重組為四個十位元群組。因此，解串器進❺ 步匕括8至1〇轉換電路510，8至10轉換電路510經組態 以緩衝並列育料之五個八位元群組以用於將四十個位元之 資料重組為四個十位元群組。 非同步樹狀解多工器架構包括資料之半速率計時之益 系由於每一1對2解多工@以不直接支援除二之冪編 碼以外的編碼結構為代價而在輸入時脈之第一邊緣上鎖存 第-輸入資料且在輸入時脈之第二邊緣上鎖存第二輸入資 141311.doc -16- 201008139 料。因此’非同步樹狀解多工器架構之正規化功率計算導 致以下之正規化功率： P~3f/2+6f/4+12f/8 + 2f=6.5f 其中3f/2為來自1對2解多工器5〇4⑴之功率且6f/4為來自i 對2解多工器504(2-3)之功率且12f/8為來自解多工器 504(4-7)之功率且2f為來自8至1〇轉換電路5 1〇之正規化功 率 〇 圖6說明根據級聯式架構所組態之解串器6〇〇。串列資料 602經說明為（例如）以每秒4 Gbh之資料速率經由鏈路接收 且根據（例如）以2 GHz操作之半速率輸入時脈6〇6來時脈輸 入至1對2解多工器604中。普通丨對2解多工器6〇4通常類似 於圖5之1對2解多工器504而經組態，其包括經組態以在 din處接收兩個位元之串列資料且在D〇&Dl處輸出兩個位 元之並列資料的鎖存器。 雖然在8B/10B串列編碼之位元流之當前實例中，N等於 十，但級聯式解串器架構進一步包含兩個〗對5串列解多工 器6〇8，其類似於圖3之串列組態之移位暫存器3 及十個 並列組態之移位暫存器310。1對2解多工器6〇4之〇〇及〇1 輸出分別耦接至1對5解多工器608(1-2)之輸入，1對5解多 工器608(1-2)根據用五除時脈61〇計時。因此，級聯式解串 器架構產生_列資料位元之十位元並列群組D〇_D9。 級聯式解串器架構包括資料之半速率計時之益處，此係 由於每一 1對2解多工器以在高時脈速率下操作之相對大量 鎖存器為代價而在輸入時脈之第一邊緣上鎖存第一輸入資 H1311.doc 201008139 料且在輸入時脈606之第二邊緣上鎖存第二輸入資料。因 此，級聯式解串器架構之正規化功率計算導致以下之正規 化功率： P~3f/2+10f/2 + 10f/5=8.5f 其中3f/2為來自解多工器604之功率，1〇f/2為來自1對 5解多工器6〇8(1)之功率且1(^/5為來自1對5解多工器608(2) 之功率。 圖7說明根據例示性實施例之根據混合式架構所組態之 解串器700。SDIN上之串列資料702經說明為（例如）以每秒 4 Gbit之資料速率經由鏈路接收且根據（例如）以2 操作 之半速率輸入時脈706來時脈輸入至經說明為1對2解多工 器704之第一級解串器中。1對2解多工器7〇4經說明以包括 經組態以接收SDIN上之兩個位元之串列資料7〇2且在D〇及 D1處輸出兩個並列位元之資料的鎖存器。此外，1對2解多 工器704進一步經組態有時脈除法器7〇8，時脈除法器7〇8 用以接收在輸入時脈速率下之輸入時脈7〇6且產生在輸入 時脈706之速率的一半下之輸出時脈710。根據當前實例， 輸入時脈速率為2 GHz且輸出時脈速率為1 GHz。延遲元件 712-716基於各種組件之實際效能來組態以便避免如由熟 習此項技術者所理解之電路「競賽」狀況且在本文中不進 行進一步定義。 解串器700進一步包括經說明為1對5解多工器72〇(卜2)之 並列配置之第二級解串器。應注意，1對5解多工器72〇各 自並不經組態為移位暫存器式1對5解多工器，而是包括非 141311.doc -18- 201008139 同步兀件。具體言之’每—解多工器72〇包括一非同步丄對

2解多工器722，非同步1對2解多工器722經組態以自W 解多工器704接收D0岑D1 Φ夕 土。 ^ 中之一者且回應於時脈710產生 輸出D0及D1。 1對5解多工器72〇進—步 包含耦接至1對2解多工器722之

D0及IM輸出的串列移位暫存器，其在本文中被指定為旧 3解夕工器724。應注意，！對3解多工器724並非真正的一 輸入對二輸出解多工器’而是充當用於保留串列輸入資料 以用於週期性選擇為解串器之輸出的一系列移位暫存 器。具體言之，1對3解多工器724包括耦接至丨對2解多工 器722之D0的串列組態之移位暫存器726、728及輪接至旧 2解多工器722之D1的串列組態之移位暫存器73〇、732。串 列組態之移位暫存器726_732由1對2解多工器7〇4所產生之 時脈710來計時。丄對3解多工器724進一步包括以下所述之 輸出信號 rl、r2、r3、r4、r5 及 rll。 1對5解多工器720進一步包含選擇器734,選擇器734在 當前實例中各自包括五個2對1多工器740_748。至2對i多 工器740-748之兩個輸入中之每一者連接至解多工器724之 r」輸出信號。具體言之，至多工器74〇之兩個輸入連接 至輪出信號rl及r2，至多工器742之兩個輸入連接至輸出信 號r2及r3，至多工器744之兩個輸入連接至輸出信號。及 Γ4，至多工器746之兩個輸入連接至輸出信號以及“，且至 多工器748之兩個輸入連接至輸出信號r5&rU。2對1多工 盗734之輸入由用十除時脈75〇選擇性地控制，用十除時脈 1413ll.doc -19- 201008139 750在母秒4 Gbit之串列輪λ这 貧料之當前實例中以200 MHz操作。如在圖8之時 斤圚中應注意，時脈750未必展現 50/50工作週期。 、1對5解f工器720進一步包含麵接至選擇器734之輸出的 並列鎖存器7 5 8，並列錯在哭1 c。m 鎖存器75 8用於接收及鎖存如由選擇 器734所確定之分別選擇的輸出信如^及 rll。並列鎖存器758由用五除時脈77〇選擇性地鎖存，用 五除時脈770在每秒4 Gbit之串列輸入資料流之當前實例中 以400 MHz操作。並列鎖存器758⑴輸出解多工之沾細❹ 串歹J流之十個位元中的前五個作為輸出OUT卜〇UT5。類 似地，並列鎖存器758(2)輸出解多工之8B/10B串列流之十 個位元中的後五個作為輸出OUT6-OUT10。如在圖8之時 序圖中應注意，時脈770未必展現5〇/5〇工作週期。 此口式解Φ器架構包括資料之半速率計時之益處，此係 由於每一 1對2解多工器在輸入時脈之第—邊緣上鎖存第二 輸入資料且在輸入時脈之第二邊緣上鎖存第二輸入資料。 圖7之混合式解串器由於較少鎖存器及較低執行頻率進—❹ 步受益於較小功率消耗。因此，混合式解串器架構之正規 化功率計算導致以下之正規化功率： P^2f/2+14 f/4 + 1〇 f/2〇=5f 圖8為根據例示性實施例之圖7之解串器7〇〇的時序圖。 如所說明的’輸入串列資料SDIN 702之十個位元之群組經 說明為「1 2 3 4 5 6 7 8 9 10」、「ab e d e f gh i』」、「Αβ C D E F G Η I J」及「11 22 33 44 55 66 77 88 99 。 141311.doc -20- 201008139 r」輸出信號之畫圈區域表示十個位元之各別群組之時 間對準。CLK 706之初始六個週期允許解串器7〇〇之管線架 構變付準備好串列資料。在圖8中亦說明時脈750及時脈 770之不對稱配置。此不對稱性允許來自解串器·之輸出 不限於2N數量個輸出。 圖9說明根據另一例示性實施例之根據混合式架構所組 態之解串器800。SDIN上之串列資料8〇2經說明為（例如）以 9 每秒4 Gbit之資料速率經由鏈路接收且根據（例如）以2 ghz 操作之半速率輸入時脈8〇6來時脈輸入至經說明為^對2解 多工器804之第一級解串器中。1對2解多工器8〇4經說明以 包括經組態以接收SDIN上之兩個位元之串列資料8〇2且在 D0及D1處輸出兩個並列位元之資料的鎖存器。延遲元件 8 12、814基於各種組件之實際效能組態以便避免如由熟習 此項技術者所理解之電路r競赛」狀態且在本文中不進行 進一步定義。 藝 解串器800進一步包括經說明為2對7解多工器82〇之第二 級解串器。應注意，2對7解多工器820並不組態為移位暫 存器式2對7解多工器而經組態以自1對2解多工器804接收 D0及D1且產生信號以用於鎖存。應注意，2對7解多工器 820充g用於保留串列輸入資料以用於週期性地選擇為解 串器800之輸出的一系列移位暫存器。具體言之，2對7解 多工器82〇包括耦接至！對2解多工器8〇4之D〇的串列組態之 移位暫存器826-832及耦接至1對2解多工器8〇4之D1的串列 組態之移位暫存器834-840。串列組態之移位暫存器826_ 141311.doc -21 - 201008139 840由時脈806來計時。2對7解多工器824進一步包括以下 所述之輸出信號 r 1、r2、r3、r4、f 1、f2、f3、f4。 2對7解多工器820進一步包含選擇器844，選擇器844在 當前實例中包括七個2對1多工器850-862。至2對1多工器 8 50-862之兩個輸入中之每一者連接至移位暫存器826_84〇 之「r」或「f」輸出信號。具體言之，至多工器850之兩個 輸入連接至輸出信號Η及fl，至多工器852之兩個輸入連接 至輸出信號fl及r2，至多工器854之兩個輸入連接至輸出信 號r2及f2，至多工器856之兩個輸入連接至輸出信號口及春 r3 ’至多工器858之兩個輸入連接至輸出信號。及乜，至多 工器860之兩個輸入連接至輸出信號f3&r4，且至多工器 862之兩個輸入連接至輸出信號以及饤。2對！多工器844之 輸入由用七除時脈870選擇性地控制，用七除時脈87〇在每 秒4 Gbit之串列輸入資料流之當前實例中以285 MHz操 作。如在圖1〇之時序圖中應注意，時脈87〇未必展現5〇/5〇 工作週期。 2對7解多工器82〇進一步包含耦接至選擇器料4之輸出之參 並列鎖存器872，並列鎖存器872用於接收及鎖存如由選擇 器844所確定之分別選擇的輸出信號^、、r3、纣、η、 f2、f3及f4。並列鎖存器872由用35除時脈874選擇性地鎖 存，用3.5除時脈874在每秒4 Gbhi串列輸入資料流之當 · 前實例中以570 MHz操作。並列鎖存器872輸出解多工之七 4元編竭方案中之七者之群組作為輸出〇υτι_〇υΤ7。如 在圖10之時序圖中應注意，時脈874未必展現5〇/5〇工作週 141311.doc -22- 201008139 期。 由：器架構包括資料之半速率計時之益處，此俜 、每f2解多工器在輸入時脈 步受:=串器由於較少鎖存器及較低執行頻率進- 化功率^導=率消耗。因此，混合式解串器架構之正規 力旱et异導致以下之正規化功率： P~10f/2 + 7f/l4=5.5f

圖1〇為根據例示性實施例之圖9之解串器800的時序圖。 如所說明的，輪入串列資料8_ 8〇2之七個位 說明為「^4567」、「abcdefg」、「ABCDEF ?、10 20 30 4〇 50 6"〇」卩「u 21 3ι 4i 5i 6i ”， 及f」輸出彳5號之畫圈分組表示七個位元之各別群 組之時間對準。晝圈分組中之「X」指示解多工過程之 ❿ 與無關」貝料。CLK 8〇6之初始四個週期允許解串器8⑽之 管線架構變得準備好串列資料。在圖1G中亦說明時脈870 及時脈874之不對稱配置。此不對稱性允許來自解串器 之輸出不限於2N數量個輸出。實際上’解串器800可如圖9 中所說明經組態以容納奇數個輸出。 熟駕此項技術者將理解，可使用多種不同技藝及技術中 之任者表示資訊及信號◎舉例而言，可藉由電壓、電 机、電磁波、磁場或磁粒子、光場或光粒子或其任何組合 表示貫穿以上描述可參考之資料、指令、命令 '資訊、信 號、位元、符號及碼片。 141311.doc -23- 201008139 熟習此項技術者將進一步瞭解’結合本文中所揭示之例 示性實施例所描述之各種說明性邏輯區塊、模組、電路及 演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。 為了清楚說明硬體與軟體之此可互換性，各種說明性組 件、區塊、模組、電路及步驟已在上文大體按其功能性來 描述。將此功能性實施為硬體還是軟體視特定應用及強加 於整個系統上之設計約束而定。熟習此項技術者可以變化 方式針對每一特定應用實施所描述之功能性，但此等實施 決策不應被解釋為會導致脫離本發明之例示性實施例之範❿ 嗜。 可藉由經設計以執行本文中所描述之功能之通用處理 器、數位信號處理器（DSP)、特殊應用積體電路（asic)、 場可程式化閘陣列（FPGA)或其他可程式化邏輯裝置、離散 閘或電晶體邏輯、離散硬體組件或其任何組合來實施或執 行結合本文中所揭示之例示性實施例所描述的各種說明性 邏輯區塊、模組及電路。通用處理器可為微處理器，但在 替代例中，處理器可為任何習知處理器、控制器、微控制® 器或狀態機。亦可將處理器實施為計算裝置之組合，例 如，DSP與微處理器之組合、複數個微處理器、一或多個 微處理器連同一 DSP核心或任何其他此組態。 結合本文中所揭示之例示性實施例所描述之方法或演算 法步驟可直接體現於硬體、由處理器執行之軟體模組或兩 者之組合中。軟體模組可駐留於隨機存取記憶體（ram)、 快閃記憶體、唯讀記憶體(ROM)、電可程式化R〇M(EpR〇M)、 141311.doc •24. 201008139 電可抹除可程式化rom(eepr〇m)、暫存器、硬碟、抽取 式碟、CD-ROM或此項技術中已知之任何其他形式的儲存 媒體中。將例示性儲存媒體_至處理器，使得該處理器 可自儲存媒體讀取資訊及將資訊寫入至儲存媒體。在替代 例中，餘存媒體可整合至處理器。處理器及健存媒體可駐 留於八沉中。ASIC可駐留於使用者終端機中。在替代例 中，處理器及儲存媒體可作為離散組件駐留於使用者 機中。 在一或多個例示性實施例中，所述功能可以硬體、軟 體、勃體或其任何組合來實施。若以軟體實施，則功能可 作為一或多個指令或碼儲存於電腦可讀媒體上或經由電腦 可讀媒體傳輸。電腦可讀媒體包括電腦儲存媒體與通信媒 體兩者，通信媒體包括促進將電腦程式自一處傳送至另一 處之任何媒體。儲存媒體可為可由電腦存取的任何可用媒 體。借助於實例且非限制，此等電腦可讀媒體可包含 RAM、ROM、EEPROM、CD-ROM或其他光碟儲存器、磁 碟儲存器或其他磁性儲存裝置，或可用於以指令或資料結 構之形式載運或儲存所要程式碼且可由電腦存取的任何其 他媒體。X ’可適當地將任何連接稱作電腦可讀媒體。舉 例而言，若使用同輛電纜、光纖電纜、雙絞線、數位用戶 線(DSL)或諸如紅外、無線電及微波之無線技術自網站、 伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、 雙絞線、DSL或諸如紅外、無線電及微波之無線技術包括 於媒體之定義卜如本文中所使用之磁碟及光碟包括緊密 141311.doc •25· 201008139 光碟（CD)、雷射光碟、光碟、數位化通用光碟、軟 性磁碟及藍光光碟，其中磁碟通常磁性地再生資料，而光 碟用雷射光學地再生資料。以上之組合亦應包括於電腦可 讀媒體之範疇内。 k i、所揭示例示性實施例之先前描述以使熟習此項技術 者能夠製造或使用本發明。對於熟習此項技術者將容易地 顯而易見此等例示性實施例之各種修改，且在不脫離本發 明之精神或範嘴的情況下，本文中所定義之一般性原理可 應用於其他例示性實施例。因此，本發明並不意欲限於本❹ 文中所展示之例示性實施例’而符合與本文中所揭示之原 理及新穎特徵一致的最廣範嘴。 【圖式簡單說明】 圖1為說明使用高速串列鏈路介面之實例環境的方塊 圖； 圖2為說明根據圖1之實例之高速串列鏈路互連的方塊 Γ53 · 圖， 圖3說明根據串列組態移位暫存器式架構所組態之解串❹ as · ， 圖4說明根據多相時脈移位暫存器式架構所組態之解串 33. · " 器， 圖5說明根據非同步樹狀解多工器式架構所組態之解串 · 33, · 益， 圖6說明根據級聯式架構所組態之解串器； 圖7說明根據混合式架構所組態之解串器； 1413Il.doc -26- 201008139 圖8為圖7之解奉器之時序圖； W 9㈣根據另—混合式架構所組態之解串器 圖10為圖9之解串器之時序圖。 【主要元件符號說明】 100 翻蓋手機 102 104 106 ® 108 110 112 114 116 118 翻蓋手機之下部分 仃動台數據機（MSM)基頻晶片 高速串列鏈路用戶端 高速串列鏈路主機 高速争列鏈路 高速争列鍵路 翻蓋手機之上部分 液晶顯示器（LCD)模組 相機模組 120 122 ❹ 202 高速串列鏈路用戶端 高速串列鏈路主機 串列器模組 203 204 實體層編碼器 解串器模組 205 實體層解碼器 206 圖框介面 208 圖框介面 300 解串器 302 串列資料 141311.doc •27- 201008139 304 串列移位暫存器 304(1) 串列移位暫存器 304(2) 串列移位暫存器 304(3) 串列移位暫存器 304(N) 串列移位暫存器 306 串列輸入時脈 308 用N除時脈 310 310(1) 移位暫存器 移位暫存器 © 310(2) 移位暫存器 310(3) 移位暫存器 310(N) 移位暫存器 400 根據多相時脈移位暫存器式架構所組態 之解串器 402 串列資料 404 404(1) 移位暫存器 移位暫存器 ^ 404(10) 移位暫存器 404(2) 移位暫存器 404(7) 移位暫存器 404(8) 移位暫存器 404(9) 移位暫存器 408 用N除時脈 410 移位暫存器 141311.doc -28 - 201008139

410(1) 移位暫存器 410(2) 移位暫存器 410(7) 移位暫存器 410(8) 移位暫存器 410(9) 移位暫存器 410(10) 移位暫存器 500 根據非同步樹狀解多工器式架構所組態 之解串器 502 串列資料 504 1對2解多工器 504(1) 1對2解多工器 504(2) 1對2解多工器 504(3) 1對2解多工器 504(4) 1對2解多工器 504(5) 1對2解多工器 504(6) 1對2解多工器 504(7) 1對2解多工器 506 半速率輸入時脈 510 8至10轉換電路 600 根據級聯式架構所組態之解串器 602 串列資料 604 1對2解多工器 606 半速率輸入時脈 608 1對5串列解多工器 141311.doc -29- 201008139 608(1) 1對5串列解多工器 608(2) 1對5串列解多工器 ’ 610 用五除時脈 700 根據混合式架構所組態之解串器 702 串列資料 704 1至2解多工器 706 半速率輸入時脈 708 時脈除法器 710 輸出時脈 712 延遲元件 714 延遲元件 716 延遲元件 720 1對5解多工器 720(1) 1對5解多工器 720(2) 1對5解多工器 722 1對2解多工器 722(1) 1對2解多工器 722(2) 1對2解多工器 724 1對3解多工器 724(1) 1對3解多工器 724(2) 1對3解多工器 726 串列組態之移位暫存器 726(1) 串列組態之移位暫存器 726(2) 串列組態之移位暫存器 141311.doc -30- 201008139 728 串列組態之移位暫存器 728(1) 串列組態之移位暫存器 728(2) 串列組態之移位暫存器 730 串列組態之移位暫存器 730(1) 串列組態之移位暫存器 730(2) 串列組態之移位暫存器 732 串列組態之移位暫存器 732(1) 串列組態之移位暫存器 ❿ 732(2) 串列組態之移位暫存器 734 選擇器 734(1) 選擇器 734(2) 選擇器 740 2對1多工器 740(1) 2對1多工器 740(2) 2對1多工器 742 2對1多工器 742(1) 2對1多工器 742(2) 2對1多工器 744 2對1多工器 744(1) 2對1多工器 744(2) 2對1多工器 746 2對1多工器 746(1) 2對1多工器 746(2) 2對1多工器 141311.doc •31 · 201008139 748 2對1多工器 748(1) 2對1多工器 748(2) 2對1多工器 750 用十除時脈 758 並列鎖存器 758(1) 並列鎖存器 758(2) 並列鎖存器 770 用五除時脈 800 根據混合式架構所組態之解串器 802 串列資料 804 1對2解多工器 806 半速率輸入時脈 812 延遲元件 814 延遲元件 820 2對7解多工器 826 串列組態之移位暫存器 828 串列組態之移位暫存器 830 串列組態之移位暫存器 832 串列組態之移位暫存器 834 串列組態之移位暫存器 836 串列組態之移位暫存器 838 串列組態之移位暫存器 840 串列組態之移位暫存器 844 選擇器 141311.doc -32- 201008139 850 852 854 856 858 860 862 870 ❿ 872 874 2對1多工器 2對1多工器 2對1多工器 2對1多工器 2對1多工器 2對1多工器 2對1多工器 用七除時脈 並列鎖存器 用3.5除時脈

141311.doc -33-

Claims (1)

1. 201008139 七、申請專利範圍： 1. 一種解串器，其包含： 一第一解多工H，其包括：—輸入端，其用以接收一 ▲]貝料流’及第一及第二輸出端，其用以在該第 及6亥第二輪出端上交替地輸出該第-串列資料流之連 續位元； 第一及第二複數個移位暫存器，其分別麵接至該第一 及該第二輸出端；及

   第一選擇器，其包括複數個多工器，該複數個多工 器各自包括複數個輸人及-形成—第—並列資料流之一 部分的可選擇輸出，該複數個多工器中之一者上之一第 輸入耦接至該第一複數個移位暫存器且該複數個多工 «中之該者上之一第二輸入耦接至該第二複數個移 暫存器。

   如請求項1之解•器，其中該龔數個多工器之一數量包 3 並非以2為基數（non-base two)之數量。 如請求項1之解串器，其中該複數個多工器之一數量包 含一奇數數量。 4·如請求項1之解串器，其中該複數個多工器中之每—者 上之—第—輸入耦接至該第一複數個移位暫存器且該複 數個多工器中之每一者上之一第二輸入搞接至該第2複 數個移位暫存器。 5.如請求項丨之解串器，其中該複數個多工器中之該—者 上之至少—輸入沿該第一複數個移位暫存器在一第—位 141311.doc 201008139 :::接至該第—複數個移位暫存器且該複數個多工器 r之該一者卜夕 地 之一第二輸入沿該第二複數個移位暫存器 同於該第一位置之第二位置處耦接至該第二複數 個移位暫存器。 6·如§青求項1之解电哭 ^ Λ ^ 解串益，該複數個多工器係根據一具有一 不對稱工作週期之時脈信號來選擇。 7·如請求項1之鉉虫gg ^ _ ^ 串器，其中該第一解多工器以及該第一 及該第一複數個移位暫存器經共同計時。 8.如請求項1之解串 8B/10B 編碼。 器’其中該第一串列資料流包含 9.如請求項1之解串器，其進一步包含： 第解多工器，其包括：一輸入端，其用以接收一 第一串列資料流；及第三及第四輸出端，其用以在該第 一及該第二輸出端上交替地輸出該第二_列資料流之連 續位元； 第三及第四複數個移位暫存器，其分別耦接至該第三 及該第四輸出端；及 一第二選擇器’其包括複數個多工器，該複數個多工 器各自包括複數個輸入及一形成一第二並列資料流之一 部分的可選擇輸出，該複數個多工器中之一者上之一第 一輸入耦接至該第三複數個移位暫存器且該複數個多工 态中之該一者上之一第二輸入耦接至該第四複數個移位 暫存器。 10.如請求項9之解串器，進一步包含一輸入解多工器其 14I311.doc 201008139 包括一用以接收—串列資料流之輪人端及用以交替地輸 出i串歹J貝料抓之連續位元作為該第一串列資料流及該 第二串列資料流的第一及第二輸出端。 月长項ίο之解串器，其令該串列資料流包含，編 。

   12. —種解串器，其包含·· 一非同步解多工器， 第一及第二解多工器 器之輸出，該第一 位暫存器，該第一 至該複數個移位暫存 料流中進一步輸出一 分組。 其用以接收一串列資料流；及 ’其分別耦接至該非同步解多 工 及該第二解多工器各自包括複數個移 及該第二解多工器進一步包含一耦接 器之選擇器，該選擇器在該並列 並非以2為基數之數量之資料的 資 其中該串列位元流包含8Β/10Β編 13.如請求項12之解串器 碼0

   14. 如μ求項12之解· ^，其巾該複數個移位暫存器以該非 同步解多工器之時脈速率的一半操作。 15. 如請求項12之解串器，其_該第—及該第二解多工器中 之至乂者之輸出的一數量包含一並非以2為基數的數 16. —種用於對一串列位元流解串之方法，其包含： 將一串列資料流交替地解多工為第一及第二位元流； 分別沿第-複數個移位暫存器串列地移位該第一位元 流且沿第二複數個移位暫存器串列地移位該第二位元 141311.doc 201008139 流；及 選擇該第一複數個移位暫存器中之該第一位元流之至 少一第一部分及該第二複數個移位暫存器中之該第二位 元流之至少一第二部分以在一並列資料流中形成資料之 一並列群組。 17 18. 19. 20. 21. 22. 如請求们6之方法’其中選擇進—步包含選擇該等部分 使得該並列群組對應於該串列位元流之編碼。 如請求们7之方法’其中該編碼包含8B/1〇B編碼。 如請求項16之方法，其中該第—部分及該第二部分在大@ 小上不同。 如清求項16之方法’其中資料之該並列群組中之資料的 數量包含_並非以2為基數之數量或奇數數量中之一 者。 月求項16之方法，其中該第一及該第二位元流沿該等 ^立暫存器之該串列移位包含以該串列資料流之該交替 多工之時脈速率的一半來計時。 一種手機，其包含： 串列器，其用以自一並列資料流產生—串列資料 流；及 ' 解串器，其用以自該串列資料流產生該並列資料 流’該解串器包括： ^同步解多工器’其用以接收一争列資料流；及 工时 第解多工器’其分別耗接至該非同步解多 工#之輪出’該第—及該第二解多卫器各自包括複數 141311.doc -4- 201008139 個移位暫存器，該第—及該第二解多工器進一步包含 耦接至5亥複數個移位暫存器之選擇器，該選擇器用 以在該並列貝料流中輸出一並非以2為基數之數量之 資料。 23·如响求項22之手機’其中該串列位it流包含8B/10B編 碼。 24.如印求項22之手機’其中該複數個移位暫存器以該非同 步解多工器之時脈速率的一半操作。 φ 25.如請求項22之手機，其中該第一及該第二解多工器中之 至^者之輸出的一數量包含一並非以2為基數的數 量0 26. -種用於對—串列位元流解串之解串器，其包含： 用於將一串列資料流交替地解多工為第一及第二位元 流之構件； 用於分別沿第一複數個移位暫存器串列地移位該第一 位7L机且沦第二複數個移位暫存器串列地移位該第二位 W 元流之構件；及 之:於選擇該第—複數個移位暫存器中之該第一位元流 - 之至J一第一部分及該第二複數個移位暫存器中之該第 元心之至；一第二部分以在一並列資料流中形成資 " 料之一並列群組之構件。 27· ^求項26之解_器，其中該用於選擇之構件進一步包 3用於選擇該等部分使得該並料組對應於該串列位元 流之編碼之構件。 28·如凊求項27之解Μ ’其中該編碼包含8B/1GB編碼。 141311.doc