JP2002041280A - シリアルパラレル変換装置 - Google Patents
シリアルパラレル変換装置Info
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- JP2002041280A JP2002041280A JP2000231602A JP2000231602A JP2002041280A JP 2002041280 A JP2002041280 A JP 2002041280A JP 2000231602 A JP2000231602 A JP 2000231602A JP 2000231602 A JP2000231602 A JP 2000231602A JP 2002041280 A JP2002041280 A JP 2002041280A
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Abstract
(57)【要約】
【目的】 電流集中を避け、出力端子の配線に要する面
積を小さく抑え、さらにまた、配線抵抗を小さく抑える
ことができるシリアルパラレル変換装置を提供する。 【解決手段】 クロック信号および前記クロック信号に
同期するデ−タ信号で構成されるシリアル入力信号をパ
ラレル出力信号に変換する変換機能を有する複数の半導
体回路と、同一のタイミングで各々の半導体回路に入力
された同一のシリアル入力信号が、前記各半導体回路ご
とにずれたタイミングでパラレル出力信号として出力さ
れるように変換する変換装置とを具備したことを特徴と
する。
積を小さく抑え、さらにまた、配線抵抗を小さく抑える
ことができるシリアルパラレル変換装置を提供する。 【解決手段】 クロック信号および前記クロック信号に
同期するデ−タ信号で構成されるシリアル入力信号をパ
ラレル出力信号に変換する変換機能を有する複数の半導
体回路と、同一のタイミングで各々の半導体回路に入力
された同一のシリアル入力信号が、前記各半導体回路ご
とにずれたタイミングでパラレル出力信号として出力さ
れるように変換する変換装置とを具備したことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置を用い
たシリアルパラレル変換装置に関するものである。
たシリアルパラレル変換装置に関するものである。
【０００２】
【従来の技術】クロック信号およびクロック信号に同期
するデ−タ信号で構成されるシリアル入力信号をパラレ
ル出力信号に変換する機能を有する半導体回路（以下シ
リアルパラレル変換装置と称す）はシリアル信号受信装
置、あるいはディスプレイ装置を駆動するドライバ−装
置等において、従来から広く用いられている。この従来
のシリアルパラレル変換装置について、５ビット構成の
シリアルパラレル変換装置を例にして説明する。
するデ−タ信号で構成されるシリアル入力信号をパラレ
ル出力信号に変換する機能を有する半導体回路（以下シ
リアルパラレル変換装置と称す）はシリアル信号受信装
置、あるいはディスプレイ装置を駆動するドライバ−装
置等において、従来から広く用いられている。この従来
のシリアルパラレル変換装置について、５ビット構成の
シリアルパラレル変換装置を例にして説明する。
【０００３】図５は従来のシリアルパラレル変換装置を
示す構成図である。図５の構成において第１の入力端子
４ａから第１の入力バッファ回路２ａを介して、直列接
続されて５ビットのシフトレジスタを構成する第１、第
２、第３、第４、第５のフリップフロップ１ａ、１ｂ、
１ｃ、１ｄ、１ｅに、入力されたシリアル信号は、第２
の入力端子４ｂから第２の入力バッファ回路２ｂを介し
て入力されるクロック信号に応じて、パラレル変換さ
れ、各々、第１、第２、第３、第４、第５出力バッファ
回路３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆを介して、第
１、第２、第３、第４、第５、第６の出力端子５ａ、５
ｂ、５ｃ、５ｄ、５ｅ、５ｆからパラレル信号として取
出されるように構成され、これらにより第１のシリアル
パラレル変換装置６ａを構成する。
示す構成図である。図５の構成において第１の入力端子
４ａから第１の入力バッファ回路２ａを介して、直列接
続されて５ビットのシフトレジスタを構成する第１、第
２、第３、第４、第５のフリップフロップ１ａ、１ｂ、
１ｃ、１ｄ、１ｅに、入力されたシリアル信号は、第２
の入力端子４ｂから第２の入力バッファ回路２ｂを介し
て入力されるクロック信号に応じて、パラレル変換さ
れ、各々、第１、第２、第３、第４、第５出力バッファ
回路３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆを介して、第
１、第２、第３、第４、第５、第６の出力端子５ａ、５
ｂ、５ｃ、５ｄ、５ｅ、５ｆからパラレル信号として取
出されるように構成され、これらにより第１のシリアル
パラレル変換装置６ａを構成する。
【０００４】このシリアルパラレル変換装置では、デ−
タ信号は第１の入力端子４ａより第１の入力バッファ回
路２ａを介して第１のフリップフロップ１ａのデ−タ端
子に入力され、クロック信号は第２の入力端子４ｂより
第２の入力バッファ回路２ｂを介して第１のフリップフ
ロップ１ａのクロック端子に入力される。
タ信号は第１の入力端子４ａより第１の入力バッファ回
路２ａを介して第１のフリップフロップ１ａのデ−タ端
子に入力され、クロック信号は第２の入力端子４ｂより
第２の入力バッファ回路２ｂを介して第１のフリップフ
ロップ１ａのクロック端子に入力される。
【０００５】第１から第５までのフリップフロップは５
ビットシフトレジスタを構成するので、第１のフリップ
フロップ１ａのデ−タ端子に入力されたデ−タ信号はク
ロック信号の立ち上がりのタイミングで次々と後段のフ
リップフロップへシフトし、それにともない、第１、第
２、第３、第４、第５の出力バッファ回路３ａ、３ｂ、
３ｃ、３ｄ、３ｅを介して第１、第２、第３、第４、第
５の出力端子５ａ、５ｂ、５ｃ、５ｄ、５ｅよりパラレ
ル出力信号を出力する。第５のフリップフロップ１ｅの
出力信号は第６の出力バッファ回路３ｆを介して、第６
の出力端子５ｆより出力される。
ビットシフトレジスタを構成するので、第１のフリップ
フロップ１ａのデ−タ端子に入力されたデ−タ信号はク
ロック信号の立ち上がりのタイミングで次々と後段のフ
リップフロップへシフトし、それにともない、第１、第
２、第３、第４、第５の出力バッファ回路３ａ、３ｂ、
３ｃ、３ｄ、３ｅを介して第１、第２、第３、第４、第
５の出力端子５ａ、５ｂ、５ｃ、５ｄ、５ｅよりパラレ
ル出力信号を出力する。第５のフリップフロップ１ｅの
出力信号は第６の出力バッファ回路３ｆを介して、第６
の出力端子５ｆより出力される。
【０００６】さらにビット数の多いシリアルパラレル変
換装置が必要となる場合は、第１のシリアルパラレル変
換装置の第６の出力端子５ｆと第２のシリアルパラレル
変換装置の第１の入力端子４ａを直列接続し、且つ第１
のシリアルパラレル変換装置の第２の入力端子４ｂと第
２のシリアルパラレル変換装置の第２の入力端子４ｂを
並列接続することで１０ビットのシリアルパラレル変換
装置を構成することができる。
換装置が必要となる場合は、第１のシリアルパラレル変
換装置の第６の出力端子５ｆと第２のシリアルパラレル
変換装置の第１の入力端子４ａを直列接続し、且つ第１
のシリアルパラレル変換装置の第２の入力端子４ｂと第
２のシリアルパラレル変換装置の第２の入力端子４ｂを
並列接続することで１０ビットのシリアルパラレル変換
装置を構成することができる。
【０００７】図６は従来の１０ビットのシリアルパラレ
ル変換装置を示す構成図である。図６の構成において７
は１０ビットのシリアルパラレル変換装置の出力コネク
タであり、８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８
ｇ、８ｈ、８ｉ、８ｊは第１、第２、第３、第４、第
５、第６、第７、第８、第９、第１０の１０ビットのシ
リアルパラレル変換装置の出力端子である。また同様の
手段を用いることにより、さらに多ビットのシリアルパ
ラレル変換装置を容易に構成することができる。
ル変換装置を示す構成図である。図６の構成において７
は１０ビットのシリアルパラレル変換装置の出力コネク
タであり、８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８
ｇ、８ｈ、８ｉ、８ｊは第１、第２、第３、第４、第
５、第６、第７、第８、第９、第１０の１０ビットのシ
リアルパラレル変換装置の出力端子である。また同様の
手段を用いることにより、さらに多ビットのシリアルパ
ラレル変換装置を容易に構成することができる。
【０００８】
【発明が解決しようとする課題】しかしながら図５ある
いは図６に示したような従来のシリアルパラレル変換装
置では、パラレル出力信号をその配列にしたがって順番
に取り出そうとする場合、その構成上ある一方向より全
出力配線を取り出すことになるため、出力端子の配線に
要する面積が大きくなるという問題があった。また、配
線に要する面積が大きくなるに伴って配線抵抗が大きく
なるという更なる問題を引き起こすことにもなってい
た。
いは図６に示したような従来のシリアルパラレル変換装
置では、パラレル出力信号をその配列にしたがって順番
に取り出そうとする場合、その構成上ある一方向より全
出力配線を取り出すことになるため、出力端子の配線に
要する面積が大きくなるという問題があった。また、配
線に要する面積が大きくなるに伴って配線抵抗が大きく
なるという更なる問題を引き起こすことにもなってい
た。
【０００９】さらにまた、例えば、1モジュールで80出
力を構成するドライバーモジュールを形成する場合、80
個のパワートランジスタを1チップ上に搭載することは
出力トランジスタのサイズが非常に大きくなるため、20
個の出力トランジスタを搭載したチップを4個搭載する
ことで実現している。この場合、モジュールサイズの増
大を防ぐべく、表面に2個裏面に2個のチップを搭載する
必要がある。
力を構成するドライバーモジュールを形成する場合、80
個のパワートランジスタを1チップ上に搭載することは
出力トランジスタのサイズが非常に大きくなるため、20
個の出力トランジスタを搭載したチップを4個搭載する
ことで実現している。この場合、モジュールサイズの増
大を防ぐべく、表面に2個裏面に2個のチップを搭載する
必要がある。
【００１０】しかしこのような場合、搭載された4チッ
プの出力を順番にコネクタに取り出す場合、多層配線基
板を用いて、スルーホールを形成するなどの工夫をしな
ければならないという問題がある。
プの出力を順番にコネクタに取り出す場合、多層配線基
板を用いて、スルーホールを形成するなどの工夫をしな
ければならないという問題がある。
【００１１】本発明は上記従来の課題を解決するもの
で、集中を避け、出力端子の配線に要する面積を小さく
抑え、さらにまた、配線抵抗も小さく抑えることができ
るシリアルパラレル変換装置を提供することを目的とす
る。
で、集中を避け、出力端子の配線に要する面積を小さく
抑え、さらにまた、配線抵抗も小さく抑えることができ
るシリアルパラレル変換装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】この目的を達成するため
に本発明の第１のシリアルパラレル変換装置は、クロッ
ク信号および前記クロック信号に同期するデ−タ信号で
構成されるシリアル入力信号をパラレル出力信号に変換
する変換機能を有する複数の半導体回路を備え、同一の
タイミングで各々の半導体回路に入力された同一のシリ
アル入力信号が、前記各半導体回路ごとにずれたタイミ
ングでパラレル出力信号として出力されるように変換す
るものであることを特徴とする。
に本発明の第１のシリアルパラレル変換装置は、クロッ
ク信号および前記クロック信号に同期するデ−タ信号で
構成されるシリアル入力信号をパラレル出力信号に変換
する変換機能を有する複数の半導体回路を備え、同一の
タイミングで各々の半導体回路に入力された同一のシリ
アル入力信号が、前記各半導体回路ごとにずれたタイミ
ングでパラレル出力信号として出力されるように変換す
るものであることを特徴とする。
【００１３】また本発明の第２では、前記シリアルパラ
レル変換装置は、各半導体回路ごとにクロック信号の半
周期時間の倍数分ずれたタイミングでパラレル出力信号
を出力するように構成されていることを特徴とする。
レル変換装置は、各半導体回路ごとにクロック信号の半
周期時間の倍数分ずれたタイミングでパラレル出力信号
を出力するように構成されていることを特徴とする。
【００１４】本発明の第３では、前記シリアルパラレル
変換装置は、第1の半導体回路と第２の半導体回路とを
備え、第１の半導体回路は奇数ビットのクロック信号に
同期し、第２の半導体回路は偶数ビットのクロック信号
に同期してパラレル出力信号を出力するように構成され
ていることを特徴とする。
変換装置は、第1の半導体回路と第２の半導体回路とを
備え、第１の半導体回路は奇数ビットのクロック信号に
同期し、第２の半導体回路は偶数ビットのクロック信号
に同期してパラレル出力信号を出力するように構成され
ていることを特徴とする。
【００１５】本発明の第４では、前記シリアルパラレル
変換装置は、奇数ビットと偶数ビットの出力信号を取り
出す出力端子を各々同列上に配置したコネクタをさらに
備え、前記第1の半導体回路を前記コネクタの奇数ビッ
ト列に隣接して配置し、前記第2の半導体回路を前記コ
ネクタの偶数ビット列に隣接して配置し、前記第2の半
導体回路を前記コネクタの偶数ビット列に隣接して配置
したことを特徴とする。
変換装置は、奇数ビットと偶数ビットの出力信号を取り
出す出力端子を各々同列上に配置したコネクタをさらに
備え、前記第1の半導体回路を前記コネクタの奇数ビッ
ト列に隣接して配置し、前記第2の半導体回路を前記コ
ネクタの偶数ビット列に隣接して配置し、前記第2の半
導体回路を前記コネクタの偶数ビット列に隣接して配置
したことを特徴とする。
【００１６】本発明の第５では、前記シリアルパラレル
変換装置は、主面と対面とを備えた基板の一方の面に前
記コネクタが配置されるとともに、前記第1の半導体回
路を前記コネクタの奇数ビット列に隣接して基板の主面
に配置し、前記第2の半導体回路を前記コネクタの偶数
ビット列に隣接して基板の対面に配置し、前記第1およ
び第2の半導体回路と前記コネクタとを各々配線接続し
たことを特徴とする。
変換装置は、主面と対面とを備えた基板の一方の面に前
記コネクタが配置されるとともに、前記第1の半導体回
路を前記コネクタの奇数ビット列に隣接して基板の主面
に配置し、前記第2の半導体回路を前記コネクタの偶数
ビット列に隣接して基板の対面に配置し、前記第1およ
び第2の半導体回路と前記コネクタとを各々配線接続し
たことを特徴とする。
【００１７】上記構成によれば、シリアルパラレル変換
装置の出力端子の配線に要する面積を小さく抑え、配線
抵抗も小さく抑えることができるため、半導体装置の小
型化、コスト低減、および性能の向上を実現することが
可能となる。
装置の出力端子の配線に要する面積を小さく抑え、配線
抵抗も小さく抑えることができるため、半導体装置の小
型化、コスト低減、および性能の向上を実現することが
可能となる。
【００１８】また例えば上記本発明の第４によれば、表
面のチップと裏面のチップとの出力タイミングをずらし
てかつ、2クロックに1回出力するようにしている。かか
る構成によれば、上記効果に加え、チップとコネクタの
接続が極めてシンプルになる。
面のチップと裏面のチップとの出力タイミングをずらし
てかつ、2クロックに1回出力するようにしている。かか
る構成によれば、上記効果に加え、チップとコネクタの
接続が極めてシンプルになる。
【００１９】また、本発明の第５によれば、スルーホー
ルが不要となり、スルーホールを介することなく、かつ
配線を交差させることなく接続することが可能となり、
シリアルパラレル変換装置の出力端子の配線に要する面
積を小さく抑え、配線抵抗も小さく抑えることができ
る。
ルが不要となり、スルーホールを介することなく、かつ
配線を交差させることなく接続することが可能となり、
シリアルパラレル変換装置の出力端子の配線に要する面
積を小さく抑え、配線抵抗も小さく抑えることができ
る。
【００２０】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しつつ詳細に説明する。なお、従来例の
図５、および図６で説明した同一作用効果のものには同
一符号を付し、その詳細な説明は省略する。
て、図面を参照しつつ詳細に説明する。なお、従来例の
図５、および図６で説明した同一作用効果のものには同
一符号を付し、その詳細な説明は省略する。
【００２１】図１は本発明の第1の実施例の半導体装置
を示す図である。この装置では、クロック信号およびク
ロック信号に同期するデ−タ信号で構成されるシリアル
入力信号をパラレル出力信号に変換する機能を有する複
数の半導体回路を具備してなる半導体装置において、同
一のシリアル入力信号を同一のタイミングで各々の半導
体回路に入力した場合、各々の半導体回路ごとにクロッ
ク信号の半周期分づつずれたタイミングでパラレル出力
信号を出力するように構成したことを特徴とする。
を示す図である。この装置では、クロック信号およびク
ロック信号に同期するデ−タ信号で構成されるシリアル
入力信号をパラレル出力信号に変換する機能を有する複
数の半導体回路を具備してなる半導体装置において、同
一のシリアル入力信号を同一のタイミングで各々の半導
体回路に入力した場合、各々の半導体回路ごとにクロッ
ク信号の半周期分づつずれたタイミングでパラレル出力
信号を出力するように構成したことを特徴とする。
【００２２】すなわち、図１において、１ｆ、１ｇ、１
ｈ、１ｉ、５ｊは第６、第７、第８、第９、第１０のフ
リップフロップであり、第１から第１０までのフリップ
フロップが直列に接続されて１０ビットのシフトレジス
タを構成している。そしてこの１０ビットシフトレジス
タの奇数ビットより出力バッファ回路３ａ、３ｂ、３
ｃ、３ｄ、３ｅを介して出力端子５ａ、５ｂ、５ｃ、５
ｄ、５ｅを取り出し、偶数ビットの出力信号を奇数ビッ
トの入力信号として入力し、クロック信号の奇数ビット
に同期したパラレル出力信号を出力する半導体回路６ｂ
を構成している。
ｈ、１ｉ、５ｊは第６、第７、第８、第９、第１０のフ
リップフロップであり、第１から第１０までのフリップ
フロップが直列に接続されて１０ビットのシフトレジス
タを構成している。そしてこの１０ビットシフトレジス
タの奇数ビットより出力バッファ回路３ａ、３ｂ、３
ｃ、３ｄ、３ｅを介して出力端子５ａ、５ｂ、５ｃ、５
ｄ、５ｅを取り出し、偶数ビットの出力信号を奇数ビッ
トの入力信号として入力し、クロック信号の奇数ビット
に同期したパラレル出力信号を出力する半導体回路６ｂ
を構成している。
【００２３】かかる構成によれば、シリアルパラレル変
換装置の出力信号が一度に出力されるのではなくクロッ
ク信号の半周期分づつずれたタイミングで出力されるた
め、一度に大電流が流れることなく駆動可能である。し
たがって、出力端子の配線に要する面積を小さく抑える
ことができる。また、配線抵抗も小さく抑えることがで
きるため、半導体装置の小型化、コスト低減、および性
能の向上を実現することができる。
換装置の出力信号が一度に出力されるのではなくクロッ
ク信号の半周期分づつずれたタイミングで出力されるた
め、一度に大電流が流れることなく駆動可能である。し
たがって、出力端子の配線に要する面積を小さく抑える
ことができる。また、配線抵抗も小さく抑えることがで
きるため、半導体装置の小型化、コスト低減、および性
能の向上を実現することができる。
【００２４】次に本発明の第２の実施形態について説明
する。図２は本発明の第２の実施形態における半導体装
置を示すものである。前記第1の実施形態では、偶数ビ
ットの出力信号を奇数ビットの入力信号として入力し、
クロック信号の奇数ビットに同期したパラレル出力信号
を出力する半導体回路６ｂを構成したが、この実施例で
は、奇数ビットの出力信号を偶数ビットの入力信号とし
て入力し、クロック信号の偶数ビットに同期したパラレ
ル出力信号を出力する半導体回路６ｃを構成している。
する。図２は本発明の第２の実施形態における半導体装
置を示すものである。前記第1の実施形態では、偶数ビ
ットの出力信号を奇数ビットの入力信号として入力し、
クロック信号の奇数ビットに同期したパラレル出力信号
を出力する半導体回路６ｂを構成したが、この実施例で
は、奇数ビットの出力信号を偶数ビットの入力信号とし
て入力し、クロック信号の偶数ビットに同期したパラレ
ル出力信号を出力する半導体回路６ｃを構成している。
【００２５】図２においては、１０ビットシフトレジス
タの偶数ビットより出力バッファ回路３ａ、３ｂ、３
ｃ、３ｄ、３ｅを介して出力端子５ａ、５ｂ、５ｃ、５
ｄ、５ｅを取り出し、クロック信号の偶数ビットに同期
したパラレル出力信号を出力する半導体回路６ｃを構成
している。
タの偶数ビットより出力バッファ回路３ａ、３ｂ、３
ｃ、３ｄ、３ｅを介して出力端子５ａ、５ｂ、５ｃ、５
ｄ、５ｅを取り出し、クロック信号の偶数ビットに同期
したパラレル出力信号を出力する半導体回路６ｃを構成
している。
【００２６】作用効果については、前記第1の実施形態
と同様である。
と同様である。
【００２７】次に、本発明の第３の実施形態について説
明する。この例では、前記第１及び第２の実施形態で用
いたシリアルパラレル変換装置を用いて１０ビットのシ
リアルパラレル変換装置を構成している。すなわち、ク
ロック信号およびクロック信号に同期するデ−タ信号で
構成されるシリアル入力信号をパラレル出力信号に変換
する機能を有する複数の半導体回路を具備してなる半導
体装置において、同一のタイミングで各半導体回路に同
一のシリアル入力信号を入力した場合、第１の半導体回
路は奇数ビットのクロック信号に同期し、第２の半導体
回路は偶数ビットのクロック信号に同期してパラレル出
力信号を出力する構成をもつように構成したものであ
る。
明する。この例では、前記第１及び第２の実施形態で用
いたシリアルパラレル変換装置を用いて１０ビットのシ
リアルパラレル変換装置を構成している。すなわち、ク
ロック信号およびクロック信号に同期するデ−タ信号で
構成されるシリアル入力信号をパラレル出力信号に変換
する機能を有する複数の半導体回路を具備してなる半導
体装置において、同一のタイミングで各半導体回路に同
一のシリアル入力信号を入力した場合、第１の半導体回
路は奇数ビットのクロック信号に同期し、第２の半導体
回路は偶数ビットのクロック信号に同期してパラレル出
力信号を出力する構成をもつように構成したものであ
る。
【００２８】本発明の第３の実施形態のシリアルパラレ
ル変換装置は、図３に示すように、第１の半導体装置６
ｂ、第２の半導体装置６ｃを組み合わせて１０ビットの
シリアルパラレル変換装置を構成し、コネクタ7に形成
された出力端子８ａ乃至８ｊから取出すようにしたもの
である。本構成においては、奇数ビットの出力端子８
ａ、８ｃ、８ｅ、８ｇ、８ｉをクロック信号の奇数ビッ
トに同期する第１の半導体装置６ｂが、偶数ビットの出
力端子８ｂ、８ｄ、８ｆ、８ｈ、８ｊをクロック信号の
偶数ビットに同期する第２の半導体装置６ｃが駆動する
ため、１つの１０ビットのシリアルパラレル変換装置と
して動作する。
ル変換装置は、図３に示すように、第１の半導体装置６
ｂ、第２の半導体装置６ｃを組み合わせて１０ビットの
シリアルパラレル変換装置を構成し、コネクタ7に形成
された出力端子８ａ乃至８ｊから取出すようにしたもの
である。本構成においては、奇数ビットの出力端子８
ａ、８ｃ、８ｅ、８ｇ、８ｉをクロック信号の奇数ビッ
トに同期する第１の半導体装置６ｂが、偶数ビットの出
力端子８ｂ、８ｄ、８ｆ、８ｈ、８ｊをクロック信号の
偶数ビットに同期する第２の半導体装置６ｃが駆動する
ため、１つの１０ビットのシリアルパラレル変換装置と
して動作する。
【００２９】かかる構成によれば、パラレル出力信号を
その配列にしたがって順番に取り出す際に、その構成
上、二方向あるいはそれ以上の方向から出力配線を取り
出すことが可能となる。したがって電流集中を避けるこ
とができるため、出力端子の配線に要する面積を小さく
抑えることが可能となる。そしてこれに伴い、配線抵抗
を小さく抑えることも可能である。
その配列にしたがって順番に取り出す際に、その構成
上、二方向あるいはそれ以上の方向から出力配線を取り
出すことが可能となる。したがって電流集中を避けるこ
とができるため、出力端子の配線に要する面積を小さく
抑えることが可能となる。そしてこれに伴い、配線抵抗
を小さく抑えることも可能である。
【００３０】なお、前記実施形態では、クロック信号の
半周期分ずれたタイミングをなすように構成したが、こ
れに限定されることなく必要に応じて適宜タイミングを
ずらすようにしてもよい。
半周期分ずれたタイミングをなすように構成したが、こ
れに限定されることなく必要に応じて適宜タイミングを
ずらすようにしてもよい。
【００３１】また、前記実施形態では、2つの半導体回
路を接続した例について説明したが、3個以上の場合に
も適用可能であることはいうまでもない。
路を接続した例について説明したが、3個以上の場合に
も適用可能であることはいうまでもない。
【００３２】例えば、本発明を1モジュールで80出力を
構成するドライバーモジュールを形成する場合について
考える。この場合、20個の出力トランジスタを搭載した
チップを、表面に2個裏面に2個搭載し、これを図4にタ
イミングチャートを示すように、表面のチップと裏面の
チップとで出力タイミングをずらして、2クロックに1回
出力する。
構成するドライバーモジュールを形成する場合について
考える。この場合、20個の出力トランジスタを搭載した
チップを、表面に2個裏面に2個搭載し、これを図4にタ
イミングチャートを示すように、表面のチップと裏面の
チップとで出力タイミングをずらして、2クロックに1回
出力する。
【００３３】かかる構成によれば、このように搭載され
た4チップの出力を順番にコネクタに取り出す場合、チ
ップとコネクタの接続も配線が容易となり、スルーホー
ルを形成して、配線を交差させることもなく、ドライバ
モジュールを形成することが可能となる。
た4チップの出力を順番にコネクタに取り出す場合、チ
ップとコネクタの接続も配線が容易となり、スルーホー
ルを形成して、配線を交差させることもなく、ドライバ
モジュールを形成することが可能となる。
【００３４】
【発明の効果】以上のように本発明の半導体装置は、従
来の半導体装置と比較して、シリアルパラレル変換装置
の出力端子の配線に要する面積を小さく抑え、配線抵抗
も小さく抑えることができるため、半導体装置の小型
化、コスト低減、および性能の向上を実現することがで
きる。
来の半導体装置と比較して、シリアルパラレル変換装置
の出力端子の配線に要する面積を小さく抑え、配線抵抗
も小さく抑えることができるため、半導体装置の小型
化、コスト低減、および性能の向上を実現することがで
きる。
【図１】本発明の実施形態における第１の半導体装置を
示す図
示す図
【図２】本発明の実施形態における第２の半導体装置を
示す図
示す図
【図３】本発明の実施形態における１０ビットのシリア
ルパラレル変換装置を示す図
ルパラレル変換装置を示す図
【図４】本発明を用いた半導体装置のタイミングチャー
トを示す説明図
トを示す説明図
【図５】従来例の半導体装置を示す図
【図６】従来例の１０ビットのシリアルパラレル変換装
置を示す図
置を示す図
１ａ 第１のフリップフロップ １ｂ 第２のフリップフロップ １ｃ 第３のフリップフロップ １ｄ 第４のフリップフロップ １ｅ 第５のフリップフロップ １ｆ 第６のフリップフロップ １ｇ 第７のフリップフロップ １ｈ 第８のフリップフロップ １ｉ 第９のフリップフロップ １ｊ 第１０のフリップフロップ ２ａ 第１の入力バッファ回路 ２ｂ 第２の入力バッファ回路 ３ａ 第１の出力バッファ回路 ３ｂ 第２の出力バッファ回路 ３ｃ 第３の出力バッファ回路 ３ｄ 第４の出力バッファ回路 ３ｅ 第５の出力バッファ回路 ３ｆ 第６の出力バッファ回路 ４ａ デ−タ信号入力端子 ４ｂ クロック信号入力端子 ５ａ 第１の出力端子 ５ｂ 第２の出力端子 ５ｃ 第３の出力端子 ５ｄ 第４の出力端子 ５ｅ 第５の出力端子 ５ｆ 第６の出力端子 ６ａ 第１の半導体装置 ６ｂ 第２の半導体装置 ６ｃ 第３の半導体装置 ７ １０ビットのシリアルパラレル変換装置の出力
コネクタ ８ａ １０ビットのシリアルパラレル変換装置の第１
の出力端子 ８ｂ １０ビットのシリアルパラレル変換装置の第２
の出力端子 ８ｃ １０ビットのシリアルパラレル変換装置の第３
の出力端子 ８ｄ １０ビットのシリアルパラレル変換装置の第４
の出力端子 ８ｅ １０ビットのシリアルパラレル変換装置の第５
の出力端子 ８ｆ １０ビットのシリアルパラレル変換装置の第６
の出力端子 ８ｇ １０ビットのシリアルパラレル変換装置の第７
の出力端子 ８ｈ １０ビットのシリアルパラレル変換装置の第８
の出力端子 ８ｉ １０ビットのシリアルパラレル変換装置の第９
の出力端子 ８ｊ １０ビットのシリアルパラレル変換装置の第１
０の出力端子
コネクタ ８ａ １０ビットのシリアルパラレル変換装置の第１
の出力端子 ８ｂ １０ビットのシリアルパラレル変換装置の第２
の出力端子 ８ｃ １０ビットのシリアルパラレル変換装置の第３
の出力端子 ８ｄ １０ビットのシリアルパラレル変換装置の第４
の出力端子 ８ｅ １０ビットのシリアルパラレル変換装置の第５
の出力端子 ８ｆ １０ビットのシリアルパラレル変換装置の第６
の出力端子 ８ｇ １０ビットのシリアルパラレル変換装置の第７
の出力端子 ８ｈ １０ビットのシリアルパラレル変換装置の第８
の出力端子 ８ｉ １０ビットのシリアルパラレル変換装置の第９
の出力端子 ８ｊ １０ビットのシリアルパラレル変換装置の第１
０の出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Claims (5)
- 【請求項１】 クロック信号および前記クロック信号に
同期するデ−タ信号で構成されるシリアル入力信号をパ
ラレル出力信号に変換する変換機能を有する複数の半導
体回路を備え、 同一のタイミングで各々の半導体回路に入力された同一
のシリアル入力信号が、前記各半導体回路ごとにずれた
タイミングでパラレル出力信号として出力するように変
換する変換装置とを具備したことを特徴とするシリアル
パラレル変換装置。 - 【請求項２】 前記シリアルパラレル変換装置は、各半
導体回路ごとにクロック信号の半周期時間の倍数分ずれ
たタイミングで出力されるように構成されていることを
特徴とする請求項1記載のシリアルパラレル変換装置。 - 【請求項３】 前記シリアルパラレル変換装置は、第1
の半導体回路と第２の半導体回路とを備え、 前記第１の半導体回路は奇数ビットのクロック信号に同
期し、 前記第２の半導体回路は偶数ビットのクロック信号に同
期してパラレル出力信号を出力するように構成されてい
ることを特徴とする請求項1記載のシリアルパラレル変
換装置。 - 【請求項４】 前記シリアルパラレル変換装置は、奇数
ビットと偶数ビットの出力信号を取り出す出力端子を各
々同列上に配置したコネクタをさらに備え、前記第1の
半導体回路を前記コネクタの奇数ビット列に隣接して配
置し、前記第2の半導体回路を前記コネクタの偶数ビッ
ト列に隣接して配置し、前記第2の半導体回路を前記コ
ネクタの偶数ビット列に隣接して配置したことを特徴と
する請求項3に記載のシリアルパラレル変換装置。 - 【請求項５】 前記シリアルパラレル変換装置は、主面
と対面とを備えた基板の一方の面に前記コネクタが配置
されるとともに、前記第1の半導体回路を前記コネクタ
の奇数ビット列に隣接して基板の主面に配置し、前記第
2の半導体回路を前記コネクタの偶数ビット列に隣接し
て基板の対面に配置し、前記第1および第2の半導体回路
と前記コネクタとを各々配線接続したことを特徴とする
請求項3記載のシリアルパラレル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000231602A JP2002041280A (ja) | 2000-07-31 | 2000-07-31 | シリアルパラレル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000231602A JP2002041280A (ja) | 2000-07-31 | 2000-07-31 | シリアルパラレル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002041280A true JP2002041280A (ja) | 2002-02-08 |
Family
ID=18724418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000231602A Pending JP2002041280A (ja) | 2000-07-31 | 2000-07-31 | シリアルパラレル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002041280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013062832A (ja) * | 2008-06-26 | 2013-04-04 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
-
2000
- 2000-07-31 JP JP2000231602A patent/JP2002041280A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013062832A (ja) * | 2008-06-26 | 2013-04-04 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
| JP2013232908A (ja) * | 2008-06-26 | 2013-11-14 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
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