JP2003243991A - 同期式シリアルデータ回路用のシリアル・パラレル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 同期式シリアルデータ回路の出力データの内
容を、既存の低速測定装置を使っても、問題なくリアル
タイムに測定可能にするシリアル・パラレル変換回路を
提供する。 【解決手段】 セレクタ９は、セレクタ信号に基き、ク
ロック信号を、一方のシフトレジスタ３または５にのみ
供給する。クロック信号が供給されている一方のシフト
レジスタ３または５は、取り込んだ出力データをシフト
する。クロック信号が供給されていない他方のシフトレ
ジスタ５または３は、シフトした出力データを保持して
いる。各マルチプレクサ１５は、セレクタ信号に基き、
シフト動作を行っていないシフトレジスタ５または３の
各段の出力端のデータをパラレルに読出し、測定装置に
供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】同期式シリアルデータ回路の
出力データの内容を、リアルタイムに測定可能にするシ
リアル・パラレル変換回路に関する。

【０００２】

【従来の技術】半導体チップ内または半導体チップ外に
設けた同期式シリアルデータ回路の出力データ（ＤＡＴ
Ａ）およびクロック信号（ＣＬＫ）は、高周波（例えば
ギガＨｚのオーダー）であるため、既存の低速測定装置
では、その同期式シリアルデータ回路の出力データの内
容を測定できない。

【０００３】そこで、従来、図８に示すシリアル・パラ
レル変換回路が使用されていた。このシリアル・パラレ
ル変換回路は、ｎ段のシフトレジスタ１０５と、同期式
シリアルデータ回路（図示せず）の出力データ（ＤＡＴ
Ａ）を取り込む入力端子１０１と、クロック信号（ＣＬ
Ｋ）を取り込む入力端子１０３からなる。

【０００４】シフトレジスタ１０５は、クロック信号
（ＣＬＫ）に従って、取り込んだデータをｎ段シフトす
る。

【０００５】そして各段の出力端のデータを、パラレル
データとして取り出して、測定装置（図示せず）に供給
し、そのパラレルデータの内容を測定する。入力端子１
０１で取り込むデータ（ＤＡＴＡ）の周波数をｆとする
と、ｆ／ｎの周波数のパラレルデータが、測定装置に供
給さる。同様に、入力端子１０３で取り込むクロック信
号の周波数は、ｆ／ｎの周波数となる。

【０００６】このように、周波数を低下させるため、既
存の測定装置で対応できる。この反面、測定装置が読み
出しを行っている間、図９に示すように、クロック信号
（ＣＬＫ）の供給を止め、シフトレジスタ１０５の動作
を停止して、シフトレジスタ１０５中のパラレルデータ
をゆっくり読み出すため、リアルタイムな測定を行うこ
とが出来ないという欠点があった。

【０００７】その欠点を無くすものとして、従来、図１
０に示すシリアル・パラレル変換回路が考えられた。図
８と異なる点は、ｎ段のシフトレジスタ１０５と測定装
置（図示せず）の間に、シフトレジスタ１０５の各段の
出力に対応するｎ個のラッチ１０９を設けていることで
ある。

【０００８】これの利点は、ｎ段のシフトレジスタ１０
５の各段のパラレルデータを、対応するラッチ１０９で
受ける。ラッチ群１０７が、シフトレジスタ１０５から
パラレルデータを受けた後、シフトレジスタ１０５は、
次のデータ（ＤＡＴＡ）を読み込むことが出来る。つま
り、一応リアルタイムに、パラレルデータの内容が測定
可能である。

【０００９】クロック信号（ＣＬＫ）の周期をＴとする
と、測定装置は、ｎＴの時間分ラッチ群１０７からゆっ
くりパラレルデータを読み出すことができる。

【００１０】

【発明が解決しようとする課題】図１０のシリアル・パ
ラレル変換回路においても、次に述べる欠点が有った。

【００１１】（１）シフトレジスタ１０５の段数が多く
なるほど、シフトレジスタ１０５から各ラッチ１０９に
データが取り込まれる時間が違うため、スキューが生じ
る。

【００１２】（２）ラッチ信号（ＬＡＴＣＨ）が、各ラ
ッチ１０９に到達する時間にばらつきがあるため、ラッ
チ１０９のデータ取り込み時間にスキューが生じる。

【００１３】上記（１）、（２）のため、入力端子１０
１で取り込まれるデータ（ＤＡＴＡ）が高速になればな
るほど、または／およびシフトレジスタ１０５の段数が
多くなればなるほど、ラッチ群１０７の取り込みマージ
ンが減少して、シフトレジスタ１０５からのパラレルデ
ータを、ラッチ群１０７が取り込めなくなる欠点があっ
た。

【００１４】そこで、本発明は、同期式シリアルデータ
回路の出力データの内容を、既存の低速な測定装置を使
っても、問題なくリアルタイムに測定可能にする同期式
シリアルデータ回路用のシリアル・パラレル変換回路を
提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の同期式シリアル
データ回路用のシリアル・パラレル変換回路は、半導体
チップ内または半導体チップ外に設けられた同期式シリ
アルデータ回路の出力データを取り込む入力端を有する
ｎ段の第１のシフトレジスタと、前記入力端を有し、前
記第１のシフトレジスタとペア関係にあるｎ段の第２の
シフトレジスタと、セレクタ信号に基き、前記第１また
は第２のシフトレジスタの一方のみに、クロック信号を
供給して、シフト動作を行わせるセレクタと、前記セレ
クタ信号に基き、クロック信号が供給されていない前記
第１または第２のシフトレジスタの各段の出力端に保持
されたデータをパラレルに選択するｎ個のマルチプレク
サ群と、を具備し、前記第１のシフトレジスタと前記第
２のシフトレジスタと前記セレクタと前記マルチプレク
サ群を、前記半導体チップ内に内蔵したことを特徴とす
る。

【００１６】

【発明の実施の形態】（第１の実施例）図１に、本発明
の同期式シリアルデータ回路用のシリアル・パラレル変
換回路の第１の実施例の構成を示す。大雑把にいって、
ｎ段の第１のシフトレジスタ３と、この第１のシフトレ
ジスタ３とペアになるｎ段の第２のシフトレジスタ５
と、セレクタ９と、ｎ個のマルチプレクサ１５からなる
マルチプレクサ群１３からなる。

【００１７】第１と第２のシフトレジスタ３、５のデー
タ入力端子１は、共通に半導体チップ内または半導体チ
ップ外に設けた同期式シリアルデータ回路（図示せず）
の出力データ（ＤＡＴＡ）を取り込めるようになってい
る。

【００１８】セレクタ９は、セレクタ信号（ＳＥＬＥＣ
Ｔ）に基き、クロック信号（ＣＬＫ）を、第１かまたは
第２のシフトレジスタ３、５の一方のみに供給する。

【００１９】クロック信号が供給されいる方の第１また
は第２のシフトレジスタ３または５は、そのクロック信
号に基き、ｎ段だけデータ（ＤＡＴＡ）をシフトする。
クロック信号が供給されていない方の第２または第１の
シフトレジスタ５または３は、ｎ段だけシフトしたデー
タ（ＤＡＴＡ）を保持している。

【００２０】第１と第２のシフトレジスタ３と５の対応
する各段の出力端のデータは、ｎ個の対応する各マルチ
プレクサ１５に供給されるようになっている。つまり第
１と第２のシフトレジスタ３と５の各段の出力端から、
シリアルデータがパラレルデータに変換されてマルチプ
レクサ群１３の各マルチプレクサ１５に供給されように
なっている。

【００２１】各マルチプレクサ１５は、セレクタ信号
（ＳＥＬＥＣＴ）により、シフト動作をしていない方の
第１または第２のシフトレジスタ３または５の保持デー
タを、Ｚ端子から測定装置（図示せず）に読み出す。

【００２２】以上により、同期式シリアルデータ回路の
出力データの内容を、既存の低速な測定装置を使って
も、リアルタイムに測定可能である。

【００２３】また、第１または第２のどちらかのシフト
レジスタ３または５にデータが保持されているので、各
マルチプレクサ１５は、データを保持している第１また
は第２のシフトレジスタ３または５の各段の出力端から
パラレルにデータをゆっくり読み出せる。

【００２４】更に、セレクタ９からのクロック信号（Ｃ
ＬＫ）の供給の有無だけによって、第１または第２のシ
フトレジスタ３または５のシフト動作を制御するだけで
ある。このため、図２に示す如く、スキュー問題はあま
り生じない。

【００２５】第１と第２のシフトレジスタ３、５とセレ
クタ９とマルチプレクサ群１３は、同一半導体チップ
（同期式シリアルデータ回路が半導体チップ内に設けら
れている場合は、その半導体チップ）内に、内蔵されて
いる。

【００２６】だだし、図１のシリアル・パラレル変換回
路でも、次に述べる問題が生ずる。

【００２７】（１）シリアル・パラレル変換によって、
パラレルデータの数が増え、シリアル・パラレル変換回
路を含む半導体チップのパットの数より多い場合には、
測定が不可能となる。

【００２８】（２）測定装置側に、パラレルデータを受
けるだけの入力ピンが無い場合には、測定が不可能とな
る。

【００２９】（第２の実施例）図１の同期式シリアルデ
ータ回路用のシリアル・パラレル変換回路の問題点を解
決したシリアル・パラレル変換回路の第２の実施例の概
略の構成を、図３に示す。

【００３０】入力端子１から取り込んだ同期式シリアル
回路の出力データ（ＤＡＴＡ）を、図１のシリアル・パ
ラレル変換回路で変換したパラレルデータを、一時記憶
回路（装置）２１に一時的に保存する。そして、一時記
憶回路（装置）２１は、パラレルデータを分散して順次
測定装置（図示せず）に供給する。これにより、図１の
シリアル・パラレル変換回路の問題を解決出来る。

【００３１】一時記憶回路２１は、シリアル・パラレル
変換回路と同一半導体チップに設ける場合、ＦＩＦＯ
群、ＲＡＭ、ラッチ、フリップフロップ、ＥＥＰＲＯ
Ｍ、ＣＣＤ等を採用しても良い。また一時記憶装置２１
は、シリアル・パラレル変換回路の半導体チップの外部
に設ける場合、ハードディスク、磁気記録再生装置、Ｍ
Ｏ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ
等を採用しても良い。

【００３２】（第２の実施例の第１の具体例）図４に、
第２の実施例の第１の具体例の構成を示す。図１のシリ
アル・パラレル変換回路に追加された部分のみ説明す
る。

【００３３】各マルチプレクサ１５のＺ端子に接続され
るＦＩＦＯ回路２７を、ｎ個設ける。

【００３４】各ＦＩＦＯ回路２７は、ＦＩＦＯシフトク
ロック信号（ＣＬＫ）に従って、シフト動作を行う。マ
ルチプレクサ３１は、取り込み選択信号（ＳＥＬＥＣ
Ｔ）に従って、ＦＩＦＯ群２５の内の複数のＦＩＦＯ回
路２７内のデータを一括選択して読み出し、それらデー
タを、測定装置（図示せず）に供給する。つまり、マル
チプレクサ３１は、ＦＩＦＯ群２５に有るデータを、分
割して順次読み出す。

【００３５】（第２の実施例の第２の具体例）図５に、
第２の実施例の第２の具体例の構成を示す。図１のシリ
アル・パラレル変換回路に追加された部分のみ説明す
る。

【００３６】Ｗｒｉｔｅ Ｃｏｎｔｒｏｌ（書込み制
御）＆Ｓｅｌｅｃｔｏｒ（信号選択）部４３は、コント
ロール信号（Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）に基き、
各マルチプレクサ１５からのデータを、一時記憶回路で
あるＲＡＭ４５に記憶する。Ｒｅａｄ Ｃｏｎｔｒｏｌ
（読出し制御）＆マルチプレクサ部４７は、コントロー
ル信号（Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）に基き、一時
記憶回路４５からデータを分割して読出し、順次測定装
置（図示せず）に供給する。

【００３７】ＦＩＦＯ群２５を用いた場合に比べ、書込
みのための制御部が必要であるが、記録容量的には大き
なものが得られ、また昨今のＲＡＭ混載の半導体チップ
が増える中で、その混載されているＲＡＭなどをそのま
まシリアル・パラレル変換回路の一部として流用するこ
とができ、回路的に大きな無駄を省くことが出来る。

【００３８】なお一時記憶回路４５としては、上述した
ようにラッチ、フリップフロップ、ＥＥＰＲＯＭ、ＣＣ
Ｄ等を採用しても良い。

【００３９】（第２の実施例の第３の具体例）図６に、
第２の実施例の第３の具体例の構成を示す。シリアル・
パラレル変換回路を含む半導体チップに、外部とのデー
タインターフェイスが存在している場合、図５に代わ
り、外部一時記憶装置４９を使用しても良い。Ｗｒｉｔ
ｅ Ｃｏｎｔｒｏｌ（書込み制御）＆Ｓｅｌｅｃｔｏｒ
（信号選択）部４３は、コントロール信号（Ｃｏｎｔｒ
ｏｌ Ｓｉｇｎａｌ）に基き、各マルチプレクサ１５か
らのデータを、外部一時記憶装置４９に記憶する。外部
一時記憶装置４９は、コントロール信号（Ｃｏｎｔｒｏ
ｌ Ｓｉｇｎａｌ）に基き、自己が記憶しているデータ
を分割して読出し、順次測定装置（図示せず）に供給す
る。

【００４０】このように、外部に一時記憶装置を持たせ
る場合、大容量のデータを記憶させることが出来るた
め、長時間に渡り連続したリアルタイムのデータの内容
を測定出来る。

【００４１】なお外部一時記憶装置としては、上述した
ようにハードディスク、磁気記録再生装置、ＭＯ、ＣＤ
−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等を採用
しても良い。

【００４２】更に半導体チップ内または半導体チップ外
に設けた同期式パラレルデータ回路５１の個々の１出力
データを１シリアルデータと想定出来る。そこで、図７
に示す如く、各１出力データ毎に、シリアル・パラレル
回路部分（第１のシフトレジスタ３、第２のシフトレジ
スタ５、セレクタ９、マルチプレクサ群１３）５３と全
体としてのマルチプレクサ５５により、各１出力データ
の内容を測定出来る。

【００４３】

【発明の効果】以上、本発明の同期式シリアルデータ回
路用のシリアル・パラレル変換回路によれば、同期式シ
リアルデータ回路の出力データの内容を、既存の低速な
測定装置を使っても、問題なくリアルタイムに測定可能
にする。

【図面の簡単な説明】

【図１】本発明の同期式シリアルデータ回路用のシリア
ル・パラレル変換回路の第１の実施例の構成を示す図で
ある。

【図２】図１のシリアル・パラレル変換回路の動作を示
す図である。

【図３】本発明の同期式シリアルデータ回路用のシリア
ル・パラレル変換回路の第２の実施例の概略の構成図で
ある。

【図４】図３の第２の実施例の第１の具体例の構成を示
す図である。

【図５】図３の第２の実施例の第２の具体例の構成を示
す図である。

【図６】図３の第２の実施例の第３の具体例の構成を示
す図である。

【図７】本発明のシリアル・パラレル変換回路を、同期
式パラレルデータ回路の各１出力データ毎の内容を測定
するのに利用したことを示す図である。

【図８】従来の同期式シリアルデータ回路用のシリアル
・パラレル変換回路の構成を示す図である。

【図９】図８のシリアル・パラレル変換回路の動作を示
す図である。

【図１０】図８を改良した従来の同期式シリアルデータ
回路用のシリアル・パラレル変換回路の構成を示す図で
ある。

【図１１】図１０のシリアル・パラレル変換回路の動作
を示す図である。

【図１２】図１０のシリアル・パラレル変換回路の欠点
を説明する動作図である。

【符号の説明】

３・・第１のシフトレジスタ、５・・第２のシフトレジ
スタ、９・・セレクタ、１３・・マルチプレクサ群、１
５・・マルチプレクサ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体チップ内または半導体チップ外に
   設けられた同期式シリアルデータ回路の出力データを取
   り込む入力端を有するｎ段の第１のシフトレジスタと、 前記入力端を有し、前記第１のシフトレジスタとペア関
   係にあるｎ段の第２のシフトレジスタと、 セレクタ信号に基き、前記第１または第２のシフトレジ
   スタの一方のみに、クロック信号を供給して、シフト動
   作を行わせるセレクタと、 前記セレクタ信号に基き、クロック信号が供給されてい
   ない前記第１または第２のシフトレジスタの各段の出力
   端に保持されたデータをパラレルに選択するｎ個のマル
   チプレクサ群と、を具備し、 前記第１のシフトレジスタと前記第２のシフトレジスタ
   と前記セレクタと前記マルチプレクサ群を、前記半導体
   チップ内に内蔵したことを特徴とする同期式シリアルデ
   ータ回路用のシリアル・パラレル変換回路。
2. 【請求項２】 前記マルチプレクサ群からのデータを一
   時記憶し、分割して出力する一時記録回路を前記半導体
   チップ内に配置したことを特徴とする請求項１に記載の
   同期式シリアルデータ回路用のシリアル・パラレル変換
   回路。
3. 【請求項３】 前記マルチプレクサ群からのデータを一
   時記憶し、分割して出力する一時記憶装置を前記半導体
   チップ外に配置したことを特徴とする請求項１に記載の
   同期式シリアルデータ回路用のシリアル・パラレル変換
   回路。