CN114297112A - 数据传输设备、硅基微显示器以及数据传输方法 - Google Patents

Abstract

本申请涉及显示控制技术领域，公开了一种数据传输设备、硅基微显示器以及数据传输方法。本申请的数据传输设备包括：输入模块，至少包括N个输入端口，且输入模块用于获取数据，每个输入端口的数据传输速率为N1；输出模块，连接至输入模块，且输出模块至少包括M个输出端口，并通过至少M个输出端口输出数据，M、N均为正整数，且M大于N，以使得每个输出端口的数据传输速率为M1小于N，所述输入模块包括N个接收单元，每一接收单元对应至一所述输入端口，且所述接收单元用于将接收到的第一数据进行串并转换，从而将所述第一数据转换为L路并行数据输出，L大于N，且L为正整数。本申请中输入端口和输出端口的数量设置可以有效降低在硅基微显示器的接收端减慢数据传输速度。

Description

数据传输设备、硅基微显示器以及数据传输方法

技术领域

本申请涉及显示控制技术领域，特别涉及一种数据传输设备、硅基微显示器以及数据传输方法。

背景技术

由于科技的发展和不同应用需求的提出，在过去的几十年时间内，新型显示技术层出不穷。但是，在微显示领域，由于可以在成本、显示性能、功耗和屏幕尺寸等方面实现性能的综合优化，硅基微显示技术由于能够迎合集成电路工艺的发展趋势，充分利用先进工艺优势，具有体积小、分辨率高、光有效利用率高和功耗低等优点，正逐渐成为显示技术发展过程中的主流技术。

然而，针对数字驱动方式的硅基微显示，其分辨率为2K*2K时，数据带宽就已经达到38Gbps，每秒需要38Gbit的数据量，而现有技术中的硅基微显示在接收到38Gbps的数据时，由于处理速度的限制，往往难以及时处理，造成显示器播放的视频、图像卡顿，影响人们的使用体验。因此，如何在硅基微显示器的接收端减慢数据传输速度，是本领域亟待解决的技术问题。

发明内容

本申请实施例提供了一种数据传输设备、硅基微显示器以及数据传输方法。

第一方面，本申请实施例提供了一种数据传输设备包括：

输入模块，至少包括N个输入端口，且所述输入模块用于获取数据，每个输入端口的数据传输速率为N1；

输出模块，连接至所述输入模块，且所述输出模块至少包括M个输出端口，并通过所述至少M个输出端口输出所述数据，M、N均为正整数，且M大于N，以使得每个输出端口的数据传输速率M1小于N1；

所述输入模块包括N个接收单元，每一接收单元对应至一所述输入端口，且所述接收单元用于将接收到的第一数据进行串并转换，从而将所述第一数据转换为L路并行数据输出，L大于N，且L为正整数。

在上述第一方面的一种可能的实现中，所述接收单元包括：

放大器，用于获取所述第一数据，并对获取到的第一数据进行放大，以获取放大数据；

均衡器，一端连接至所述放大器，用于对所述放大数据进行衰减恢复，获取均衡数据；

时钟恢复电路，一端连接至所述均衡器，用于根据所述均衡数据恢复同步时钟；

解串器，连接至所述时钟恢复电路，用于根据所述均衡数据以及所述同步时钟，将所述均衡数据从串行信号转换成所述L路并行信号输出。

在上述第一方面的一种可能的实现中，上述数据传输设备还包括转换模块，所述转换模块一端连接至所述输入模块的输出端，另一端连接至所述输出模块的输入端，用于将所述L路并行数据作X路并行数据输出，X为正整数，且X大于L。

在上述第一方面的一种可能的实现中，所述转换模块包括转换单元，所述转换单元包括：

存储器，连接至所述输入模块的输出端，用于对所述L路并行数据进行缓冲存储，且所述存储器中的数据按位平面分区存储，所述位平面为图像数据中相同比特位的集合；

第一解码器，连接至所述存储器，用于获取所述存储器内存储的数据，并对获取的数据进行解码，用于将所述L路并行信号转换为K路并行信号输出，K为正整数，且K大于N，小于L；

第二解码器，连接至所述第一解码器，用于将所述第一解码器输出的K路并行信号转换为所述X路并行信号输出；

所述第一解码器适配于所述输入模块的输入接口的数据带宽，所述第二解码器适配于所述输出模块的输出接口的数据带宽。

在上述第一方面的一种可能的实现中，所述转换单元还包括：

解扰器，一端连接至所述第一解码器，另一端连接至所述第二解码器，所述解扰器用于获取所述K路并行信号，并将所述K路并行信号从加扰信号恢复为无加扰信号。

在上述第一方面的一种可能的实现中，所述转换模块还包括：

控制信号地址信号产生电路，用于产生控制信号和地址信号，所述控制信号和所述地址信号能够输出至外接设备，并对所述外接设备进行控制，其中所述控制信号至少能够用于调节所述接收单元中的数据信号的时延特征，所述地址信号包括所述接收单元的数据在当前位平面的地址，用于使下一级外接设备的数据具有随机访问的功能。

在上述第一方面的一种可能的实现中，所述存储器包括先进先出存储器，用于存储一位平面的若干个像素的连续数据。

在上述第一方面的一种可能的实现中，所述第一解码器包括L比特/K比特解码器，用于将L路并行数据转换为K路并行数据输出。

在上述第一方面的一种可能的实现中，所述输出模块包括：

并串转换单元，连接至所述转换模块，用于接收所述X路并行数据，并对所述X路并行数据中的J路并行数据进行并串转换，做M路串行数据进行输出，X为J的M倍，J为正整数；

信号处理单元，连接至所述并串转换单元，用于对所述M路串行数据进行信号处理，以输出M路处理信号，从而驱动后续连接的外接设备，所述外接设备包括数字驱动的硅基微型显示器。

在上述第一方面的一种可能的实现中，所述并串转换单元的个数与所述信号处理单元的个数均为M，且每一所述并串转换单元连接至一所述信号处理单元，每一所述并串转换单元对所述J路并行数据进行并串转换，并输出由所述J路并行数据转换成的串行数据，每一信号处理单元对输入的所述串行数据进行处理。

在上述第一方面的一种可能的实现中，

所述信号处理单元包括：

差分放大器，连接至所述并串转换单元，用于获取所述串行数据，并对所述串行数据进行差分放大处理，获取一对差分串行信号；

相位调节器，连接至所述差分放大器，用于调节所述差分串行信号的延时大小，使所述M个信号处理单元输出的处理信号的起始相位趋同；

差分摆幅调节器，连接至所述相位调节器，用于调节经延时处理后的所述差分串行信号的摆幅；

驱动器，连接至所述差分摆幅调节器，用于增大调整过摆幅的差分串行信号的带负载能力。

在上述第一方面的一种可能的实现中，通过M个输出端口输出所述数据前，至少包括如下步骤：

将所述数据进行放大，获取放大数据；

对所述放大数据进行衰减恢复，获取均衡数据；

对所述均衡数据进行时钟数据恢复，获取所述均衡数据的同步时钟；

根据所述均衡数据以及所述同步时钟，对所述均衡数据进行解串，从串行信号转换为L路并行信号；

将L路并行数据转换为X路并行数据进行输出，X、L均为正整数，且X大于L；

将所述X路并行数据中的J路并行数据进行并串转换，从而获取M路串行数据，所述X为J的M倍，J为正整数。

第二方面，本申请实施例提供了一种硅基微显示器，包括上述实施例所述的数据传输设备。

第三方面，本申请实施例提供了一种数据传输方法，包括以下步骤：将数据通过N个输入端口输入，且每个所述输入端口的传输速率为N1；通过M个输出端口输出所述数据，M、N均为正整数，且M大于N，以使得每个输出端口的数据传输速率为M1小于N1。

附图说明

图1为一实施例中所述数据传输设备的结构示意图。

图2为一实施例中所述数据传输设备的结构示意图。

图3为一实施例中所述数据传输设备的结构示意图。

图4为一实施例中所述输入模块的结构示意图。

图5为一实施例中所述转换单元的结构示意图。

图6为一实施例中所述转换单元的结构示意图。

图7为一实施例中所述信号处理单元的结构示意图。

图8为一实施例中所述数据传输方法的步骤流程示意图。

图9为一实施例中使用的SerDes系统的结构示意图。

具体实施例

本申请的说明性实施例包括但不限于一种数据传输设备、硅基微显示器以及数据传输方法。

可以理解，如本文所使用的，术语“模块”可以指代或者包括专用集成电路(ASIC)、电子电路、执行一个或多个软件或固件程序的处理器(共享、专用、或群组)和/或存储器、组合逻辑电路、和/或提供所描述的功能的其他适当硬件组件，或者可以作为这些硬件组件的一部分。

可以理解，在本申请各实施例中，处理器可以是微处理器、数字信号处理器、微控制器等，和/或其任何组合。根据另一个方面，所述处理器可以是单核处理器，多核处理器等，和/或其任何组合。

下面将结合附图对本申请的实施例作进一步地详细描述。

可以理解，本申请提供的数据传输设备可以在各种电子设备间的数据传输过程中实施，这些电子设备包括但不限于，服务器、多个服务器组成的分布式服务器集群、手机、平板电脑、膝上型计算机、台式计算机、可穿戴设备、头戴式显示器、移动电子邮件设备、便携式游戏机、便携式音乐播放器、阅读器设备、个人数字助理、虚拟现实或者增强现实设备、其中嵌入或耦接有一个或多个处理器的电视机等电子设备等。

特别地，本申请提供的数据传输设备适用于存储有视频、音频数据的电子设备和硅基微显示器之间的数据传输。硅基微显示器以单晶硅作为有源驱动背板，制作的主动式有机发光二极管显示器件，具有像素尺寸小、高分辨率、高集成度、低功耗、体积小、重量轻等诸多优势。

特别地，所述电子设备之间的数据交互可以通过网络服务实现。网络服务包括全球移动通讯系统(global system for mobile communications，GSM)，通用分组无线服务(general packetradio service，GPRS)，码分多址接入(code divisionmultiple access，CDMA)，宽带码分多址(wideband code division multiple access，WCDMA)，时分码分多址(time-division code division multiple access，TD-SCDMA)，长期演进(long termevolution，LTE)，蓝牙(bluetooth，BT)，全球导航卫星系统(global navigationsatellite system，GNSS)，无线局域网(wireless local area networks，WLAN)，近距离无线通信技术(near field communication，NFC)，调频(frequency modulation，FM)和/或field communication，NFC)，红外技术(infrared，IR)技术等。所述GNSS可以包括全球卫星定位系统(global positioning system，GPS)，全球导航卫星系统(globalnavigationsatellite system，GLONASS)，北斗卫星导航系统(beidou navigationsatellite system，BDS)，准天顶卫星系统(quasi-zenith satellite system，QZSS)和/或星基增强系统(satellite based augmentation systems，SBAS)，所述网络服务还包含包括了毫米波通信(55GHz-65GHz)。

下面以数据传输设备1为例，说明本申请公开的数据传输设备1。

图1根据本申请的一些实施例，示出了一种数据传输设备1的结构示意图。具体地，如图1所示，数据传输设备1包括输入模块100和输出模块200。

其中，所述输入模块100至少包括N个输入端口(D0至D(N-1))，且所述输入模块100用于获取数据，每个输入端口的数据传输速率为N1。

所述输出模块200连接至所述输入模块100，且所述输出模块200至少包括N个输入端口(OUT0到OUT(M-1))，并通过所述至少N个输入端口(OUT0到OUT(M-1))输出所述数据，M、N均为正整数，且M大于N，以使得每个输出端口的数据传输速率M1小于N1。

在一种优选的实施例中，M是N的p倍，p为正整数或者一个简单分数(例如，M和N有一个最大公约数Y，Y是2、3、4、5、6、8、9、16等数的倍数)，更加有利于硬件实现。

在所述输入模块100经由所述输入端口传输A总量的数据时，由于输入模块100的输入端口为N个，则若1s将A总量的数据传输至所述数据传输设备1内，则该输入模块100的数据传输速率为A/N，为N1。并且，当经过所述输出模块200的N个输入端口(OUT0到OUT(M-1))将总量为A的数据输出时，所述输出模块200的数据传输速率为A/M，为M1。

所述输入模块100包括N个接收单元101，每一接收单元101对应至一所述输入端口，且所述接收单元101用于将接收到的第一数据进行串并转换，从而将所述第一数据转换为L路并行数据输出，L大于N，且L为正整数。

因此，在该实施例中，通过改变所述输入端口和输出端口的数目，来改变所述输入模块100的数据传输速率，以及所述输出模块200的数据传输速率，使得将所述数据传输设备1用于硅基微显示器，或其他具有数据解码速率限制的设备时，可以根据需要调整输入至该设备的数据传输速率，降低因过快的数据输入速率发生卡顿的可能性。

图2根据本申请的一些实施例，示出了一种数据传输设备1中的输入模块100的结构示意图。具体地，如图2所示，所述接收单元101包括放大器1011、均衡器1012、时钟恢复电路1014以及解串器1013。所述放大器1011用于获取所述第一数据，并对获取到的第一数据进行放大，以获取放大数据。所述均衡器1012连接至所述放大器1011，用于对所述放大数据进行衰减恢复，获取均衡数据；所述时钟恢复电路1014一端连接至所述均衡器1012，用于根据所述均衡数据恢复同步时钟；所述解串器1013连接至所述均衡器1012，用于根据所述均衡数据以及所述同步时钟，将所述均衡数据从串行信号转换成所述L路并行信号输出。

图3根据本申请的一些实施例，示出了一种数据传输设备1的另一种结构示意图。具体地，如图3所示，数据传输设备1包括输入模块100和输出模块200，以及设置在所述输入模块100的输出端和所述输出模块的输入端之间的转换模块300。

设置该转换模块300可以实现输入模块100和输出模块200之间的数据格式转换等，以符合少路输入和多路输出之间的数据格式转换需求。实际上，在一些实施例中也可根据需要不设置所述转换模块300，以精简所述数据传输设备的结构，但这些实施例中对输入模块100和输出模块200的数据处理能力有更高的要求。

图4根据本申请的一些实施例，示出了具有转换模块300的所述数据传输设备1的结构示意图。具体地，如图4所示，所述输入模块100包括4个接收单元101，对应至四组输入端口，每一组输入端口分别用于输入D0N～D0P至D3N～D3P四组差分信号，每组差分信号的相位差一致且已知。

如图4所示，D0P、D0N对应至一组差分信号，D1P、D1N对应至一组差分信号，D2P、D2N对应至一组差分信号，D3P、D3N对应至一组差分信号。

使用差分信号的好处有：精确传输小信号；抗干扰，对称的输入口可抑制零点温漂；双极信号的高保真度。因此在传输视频、音频数据的过程中，常使用差分信号传输方法以减小误差和干扰。

所述转换模块300包括两个转换单元301，且每一转换单元301对应连接至两个接收单元101，因此，每一接收单元101接收80bit的信号

所述转换模块300还包括：控制信号地址信号产生电路302，用于产生控制信号和地址信号，所述控制信号和所述地址信号能够输出至外接设备，并对所述外接设备进行控制，其中所述控制信号至少能够用于调节所述接收单元中的数据信号的时延特征，从而调节多路并行输入数据信号线的时延偏差，增强抗干扰能力，提高传输速度。所述地址信号包括所述接收单元的数据在当前位平面的地址，用于使下一级外接设备的数据具有随机访问的功能。

在一些实施例中，所述外接设备为显示器，所述控制信号包括对所述显示器的控制信息、配置信号等，如行同步信号(将一行数据写入到显示器上)、列同步信号(将一列数据写入到列缓存器中)、行地址选通信信号(将地址信号中的信号锁存到行驱动电路中、列数据清零信号(快速将一列数据清零，不用再通过移位串行器输入数据)。

实际上也可根据需要设置所述控制信号，不仅限于此。

所述地址信号可以用于指定数据信号从哪一行开始，使下一级外接设备的数据具有随机访问的功能。例如，数字传输可以从非0的某一个中间地址进行，这样在进行显示数据传输出，可以避免从第一行扫描到最后一行，从而增加更多更灵活的扫描方案，例如，采用分形扫描、原子扫描等随机化扫描，增加扫描的机动性。

所述控制信号地址信号产生电路302的数目为两个，与现有技术中的硅基微显示器的结构相一致：现有技术中的硅基微显示器包括两个互相独立的控制器，因此，可以提供两个所述控制信号地址信号产生电路302，单独为各个所述控制器提供控制信号以及地址信号，以更好的实现对所述硅基微显示器的控制。

图5根据本申请的一些实施例，示出了一种数据传输设备1的转换模块300的结构示意图。具体地，如图5所示，所述转换模块300一端连接至所述输入模块100的输出端，另一端连接至所述输出模块200的输入端，用于将所述L路并行数据作X路并行数据输出，X为正整数，且X大于L。

所述转换模块300包括转换单元301，所述转换单元301包括存储器3011、第一解码器3012以及第二解码器3014。所述转换模块300还包括：解扰器3013，一端连接至所述第一解码器3012，另一端连接至所述第二解码器3014，所述解扰器3013用于获取所述K路并行信号，并将所述K路并行信号从加扰信号恢复为无加扰信号。

所述存储器3011连接至所述输入模块100的输出端，用于对所述L路并行数据进行缓冲存储，且所述存储器中的数据按位平面分区存储，所述位平面为图像数据中相同比特位的集合。以此带来的好处是，支持数字脉宽调制驱动，以提高显示性能，包括提升刷新频率，降低功耗和成本。

所述第一解码器3012连接至所述存储器3011，用于对所述存储器3011内存储的数据进行解码，用于将所述L路并行信号转换为K路并行信号输出，K为正整数，且K大于N，小于L。在该实施例中，所述第一解码器3012包括L比特/K比特解码器，用于将L路并行数据转换为K路并行数据输出。

所述第二解码器3014连接至所述第一解码器3012，用于将所述第一解码器3012输出的K路并行信号转换为所述X路并行信号输出。

所述第一解码器适配于所述输入模块的输入接口的数据带宽，所述第二解码器适配于所述输出模块的输出接口的数据带宽。

第一解码器3012用于适配输入接口的数据带宽，第二解码器3014用于适配输出接口的数据带宽。这两个部分的数据带宽往往会不一样，这是本发明的一个重心。这是因为，输入接口的数据带宽匹往往配了现有的Serdes接口，采用专用高速电路通信技术；而输出接口匹配了现有的数字驱动显示器，包括了并行数据控制器，利用了控制信号中的时序信息，保证输出的并行LVDS数据信号边沿对齐，增加抗干扰能力和减小布线难度。所述第一解码器3012以及第二解码器3014采用了不同的开发过程以及模块化的设计手段，相互匹配可以减少设计复杂度。如果没有这两个解码器，直接将输入信号和输出信号相连，则由于数据接口位宽和传输速度不一致，匹配工作会变得很复杂。

SerDes是Serializer(串行器)/De-Serializer(解串器)的简称。Serializer为串行器的发送端(TX)，De-Serializer为串行器的接收端(RX)。SerDes是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术。该技术可通过信道均衡、数据时钟恢复(CDR)的技术充分利用传输介质的信道容量。随着数据传输效率的提高，进一步减少所需信道数量和接口引脚数目，从而降低通信系统成本。采用SerDes数据传输方案取代传统的并行总线架构，可有效减少所需信道数量、降低布线复杂度、提高抗噪声和抗干扰能力、减小功耗和面积、降低数据传输过程中的误码率以及降低封装成本。因此，本发明采用高速SerDes接口作为显示模组的数据传输通信方案。

Serdes架构如图9所示，分为TX端(发送端)和RX端(接收端)两部分，在TX端，低速并行数据通过通信协议层之后对数据进行加扰和8B/10B转换，保证数据在传输过程中产生直流平衡，将转换后的数据存入先入先出存储器。并行数据通过串行驱动器(SerializerDriver)转为串行差分信号，经过TX均衡器(FFE)对数据进行处理(预加重、去加重)并发送。由于信道的衰损、串扰、反射等特性，数据会产生一定的损耗。在RX端，首先由RX均衡器(CTLE+DFE)对经过信道衰减的信号进行补偿，使数据恢复到比较理想的状态；然后，数据通过时钟数据恢复(CDR，clock data recovery)将时钟恢复出来，该时钟将被用于均衡器和后续的解串器；最后，通过解串器将高速串行数据转换成低速并行数据，并对数据进行解扰和10B/8B转换将数据传输至通信协议层。

所述存储器3011、所述第一解码器3012以及所述解扰器3013均根据第一时钟信号对获取到的L路并行信号进行采样。所述第二解码器3014根据所述第二时钟信号对所述解扰器3013输出的K路并行信号进行采样。

图6根据本申请的一些实施例，示出了一种数据传输设备1的转换模块400的结构示意图。具体地，如图6所示，所述存储器包括先进先出存储器401，用于存储一位平面的若干个像素的连续数据，从而区别于传统的先进先出存储器401，通过存储若干个连续像素，从而支持数字驱动。所述先进先出存储器401是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器3011的输入口，另一个口是存储器3011的输出口。

所述先进先出存储器401获取到40路并行信号，并对获取到的并行信号进行逐个输出，即先进先出(First In First Out)。

所述第一解码器包括8bit/10bit解码器402。所述第一解码器对40路并行信号进行解码后，获取32路并行信号。

所述8bit/10bit解码器402能够将10bit代码解码为8bit代码，通过选择编码方法可以获得不同的优化特性。这些特性包括满足串行/解串行器功能必须的变换，能够确保“0”码元与“1”码元个数的一致，即直流均衡。这些特性还能够确保字节同步易于实现，能够轻易的在一个比特流中找到字节的起始位，还对误码率有足够的容忍能力和降低设计复杂度。

所述解扰器3013一端连接至所述8bit/10bit解码器402，另一端连接至所述第二解码器3014，用于获取所述32路并行信号，并将所述32路并行信号从加扰信号恢复为无加扰信号。解扰器可以将加解扰系统控制下被加扰的信号恢复成标准信号备。

所述第一时钟信号为225MHZ，所述先进先出存储器、所述8bit/10bit解码器以及所述解扰器3013均根据所述第一时钟信号对获取到的40路并行信号进行采样。

所述第二时钟信号为112.5MHZ。所述第二解码器3014根据所述第二时钟信号对所述解扰器3013输出的32路并行信号进行采样。

如图4所示，所述输出模块200包括并串转换单元201以及信号处理单元202。

所述并串转换单元201连接至所述转换模块300，用于接收所述X路并行数据，并对所述X路并行数据中的J路并行数据进行并串转换，做M路串行数据进行输出，X为J的M倍，J为正整数。所述并串转换单元201包括P2S并串转换器等至少一种并串转换设备。

所述信号处理单元202连接至所述并串转换单元201，用于对所述M路串行数据进行信号处理，以输出M路处理信号，驱动后续连接的外接设备，如硅基微显示器。

所述并串转换单元201的个数与所述信号处理单元202的个数均为M，且每一所述并串转换单元201连接至一所述信号处理单元202，每一所述并串转换单元201对所述J路并行数据进行并串转换，并输出由所述J路并行数据转换成的串行数据，每一信号处理单元202对输入的所述串行数据进行处理。

连接至每一所述转换单元301的输出端的所述并串转换单元201的数目为16个，所述信号处理单元202的数目也为16个，与后续的16个输出端口对应的16路串行输出相对应。

每一个所述控制信号地址信号产生电路302的输出端还对应连接至一并串转换单元201，以分别输出所述控制信号以及所述地址信号至所述外接设备。

图7根据本申请的一些实施例，示出了一种数据传输设备1的信号处理单元202的结构示意图。具体地，如图7所示，所述信号处理单元202包括差分放大器604、相位调节器601、差分摆幅调节器602以及驱动器603。所述差分放大器604、相位调节器601、差分摆幅调节器602以及驱动器603，实现了低电压分差信号驱动器(LVDSDRV，Low-VoltageDifferential Signaling Drive)的功能，实现了低电压摆幅和高速通信的功能。

其中所述差分放大器604是一种将两个输入端电压的差以一固定增益放大的电子放大器。所述差分放大器604连接至所述并串转换单元201，用于获取所述串行数据，并对所述串行数据进行差分放大处理，获取一对差分串行信号。

所述相位调节器601连接至所述差分放大器604，用于调节所述差分串行信号的延时大小，使所述M个信号处理单元202输出的处理信号的起始相位趋同。

所述差分摆幅调节器602连接至所述相位调节器601，用于调节经延时处理后的所述差分串行信号的摆幅。在一些实施例中，摆幅增加到可以被时时钟信号识别，可以采样到正确信号时序的程度。在一些更优的实施例中，所述摆幅也不能被增大到过大，导致过高地提高驱动能力，功耗增加、成本增大，设计难度增加。

所述驱动器603连接至所述差分摆幅调节器602，用于增大调整过摆幅的差分串行信号的带负载能力。

本申请的实施例中还提供了一种硅基微显示器，包括所述的数据传输设备1。

所述硅基微显示器在获取数据时，通过提供较多的输出端口，来减慢输出端口的数据传输速度，使得所述输出端口的数据传输速率能够适应现阶段硅基微显示器的应用要求，优化人们使用所述硅基微显示器时的用户体验。

本申请的实施例中还提供了一种数据传输方法。

请参阅图8，为一实施例中所述数据传输方法的步骤流程示意图。

在该实施例中，所述数据传输方法包括以下步骤：

步骤S101：将数据通过N个输入端口(D0至D(N-1))输入，且每个所述输入端口的传输速率为N1。

步骤S102：通过M个输出端口输出所述数据，M、N均为正整数，且M大于N，每个输出端口的数据传输速率为M1。

在一些实施例中，通过M个输出端口输出所述数据前，至少包括如下步骤：将所述数据进行放大，获取放大数据；对所述放大数据进行衰减恢复，获取均衡数据；对所述均衡数据进行时钟数据恢复，获取所述均衡数据的同步时钟；根据所述均衡数据以及所述同步时钟，对所述均衡数据进行解串，从串行信号转换为L路并行信号；将L路并行数据转换为X路并行数据进行输出，X、L均为正整数，且X大于L；将所述X路并行数据中的J路并行数据进行并串转换，从而获取M路串行数据，所述X为J的M倍，J为正整数。

在一种优选的实施例中，M是N的p倍，p为正整数或者一个简单分数(例如，M和N有一个最大公约数Y，Y是2、3、4、5、6、8、9、16等数的倍数)，更加有利于硬件实现。

在一些实施例中，对上述步骤的实现，可以参考前述实施例中的数据传输设备中的相关结构。

可以理解的是，本发明实施例示意的结构并不构成对数据传输设备1的具体限定。在本申请另一些实施例中，数据传输设备1可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图示的部件可以以硬件，软件或软件和硬件的组合实现。

本申请公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本申请的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码应用于输入指令，以执行本申请描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本申请中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

在一些情况下，所公开的实施例可以以硬件、固件、软件或其任何组合来实现。所公开的实施例还可以被实现为由一个或多个暂时或非暂时性机器可读(例如，计算机可读)存储介质承载或存储在其上的指令，其可以由一个或多个处理器读取和执行。例如，指令可以通过网络或通过其他计算机可读介质分发。因此，机器可读介质可以包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机制，包括但不限于，软盘、光盘、光碟、只读存储器(CD-ROMs)、磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存、或用于利用因特网以电、光、声或其他形式的传播信号来传输信息(例如，载波、红外信号数字信号等)的有形的机器可读存储器。因此，机器可读介质包括适合于以机器(例如计算机)可读的形式存储或传输电子指令或信息的任何类型的机器可读介质。

在附图中，可以以特定布置和/或顺序示出一些结构或方法特征。然而，应该理解，可能不需要这样的特定布置和/或排序。而是，在一些实施例中，这些特征可以以不同于说明性附图中所示的方式和/或顺序来布置。另外，在特定图中包括结构或方法特征并不意味着暗示在所有实施例中都需要这样的特征，并且在一些实施例中，可以不包括这些特征或者可以与其他特征组合。

需要说明的是，本申请各设备实施例中提到的各单元/模块都是逻辑单元/模块，在物理上，一个逻辑单元/模块可以是一个物理单元/模块，也可以是一个物理单元/模块的一部分，还可以以多个物理单元/模块的组合实现，这些逻辑单元/模块本身的物理实现方式并不是最重要的，这些逻辑单元/模块所实现的功能的组合才是解决本申请所提出的技术问题的关键。此外，为了突出本申请的创新部分，本申请上述各设备实施例并没有将与解决本申请所提出的技术问题关系不太密切的单元/模块引入，这并不表明上述设备实施例并不存在其它的单元/模块。

需要说明的是，在本专利的示例和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本申请的某些优选实施例，已经对本申请进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (14)

1.一种数据传输设备，其特征在于，包括：

输入模块，至少包括N个输入端口，且所述输入模块用于获取数据，每个输入端口的数据传输速率为N1；

输出模块，连接至所述输入模块，且所述输出模块至少包括M个输出端口，并通过所述至少M个输出端口输出所述数据，M、N均为正整数，且M大于N，以使得每个输出端口的数据传输速率M1小于N1；

所述输入模块包括N个接收单元，每一接收单元对应至一所述输入端口，且所述接收单元用于将接收到的第一数据进行串并转换，从而将所述第一数据转换为L路并行数据输出，L大于N，且L为正整数。

2.如权利要求1所述的数据传输设备，其特征在于，所述接收单元包括：

放大器，用于获取所述第一数据，并对获取到的第一数据进行放大，以获取放大数据；

均衡器，一端连接至所述放大器，用于对所述放大数据进行衰减恢复，获取均衡数据；

时钟恢复电路，一端连接至所述均衡器，用于根据所述均衡数据恢复同步时钟；

解串器，连接至所述时钟恢复电路，用于根据所述均衡数据以及所述同步时钟，将所述均衡数据从串行信号转换成所述L路并行信号输出。

3.如权利要求1所述的数据传输设备，其特征在于，还包括转换模块，所述转换模块一端连接至所述输入模块的输出端，另一端连接至所述输出模块的输入端，用于将所述L路并行数据作X路并行数据输出，X为正整数，且X大于L。

4.如权利要求3所述的数据传输设备，其特征在于，所述转换模块包括转换单元，所述转换单元包括：

存储器，连接至所述输入模块的输出端，用于对所述L路并行数据进行缓冲存储，且所述存储器中的数据按位平面分区存储，所述位平面为图像数据中相同比特位的集合；

第一解码器，连接至所述存储器，用于获取所述存储器内存储的数据，并对获取的数据进行解码，用于将所述L路并行信号转换为K路并行信号输出，K为正整数，且K大于N，小于L；

第二解码器，连接至所述第一解码器，用于将所述第一解码器输出的K路并行信号转换为所述X路并行信号输出；

所述第一解码器适配于所述输入模块的输入接口的数据带宽，所述第二解码器适配于所述输出模块的输出接口的数据带宽。

5.如权利要求4所述的数据传输设备，其特征在于，所述转换单元还包括：

解扰器，一端连接至所述第一解码器，另一端连接至所述第二解码器，所述解扰器用于获取所述K路并行信号，并将所述K路并行信号从加扰信号恢复为无加扰信号。

6.如权利要求3所述的数据传输设备，其特征在于，所述转换模块还包括：

控制信号地址信号产生电路，用于产生控制信号和地址信号，所述控制信号和所述地址信号能够输出至外接设备，并对所述外接设备进行控制，其中所述控制信号至少能够用于调节所述接收单元中的数据信号的时延特征，所述地址信号包括所述接收单元的数据在当前位平面的地址，用于使下一级外接设备的数据具有随机访问的功能。

7.如权利要求4所述的数据传输设备，其特征在于，所述存储器包括先进先出存储器，用于存储一位平面的若干个像素的连续数据。

8.如权利要求4所述的数据传输设备，其特征在于，所述第一解码器包括L比特/K比特解码器，用于将L路并行数据转换为K路并行数据输出。

9.如权利要求3所述的数据传输设备，其特征在于，所述输出模块包括：

并串转换单元，连接至所述转换模块，用于接收所述X路并行数据，并对所述X路并行数据中的J路并行数据进行并串转换，做M路串行数据进行输出，X为J的M倍，J为正整数；

信号处理单元，连接至所述并串转换单元，用于对所述M路串行数据进行信号处理，以输出M路处理信号，从而驱动后续连接的外接设备，所述外接设备包括数字驱动的硅基微型显示器。

10.如权利要求9所述的数据传输设备，其特征在于，所述并串转换单元的个数与所述信号处理单元的个数均为M，且每一所述并串转换单元连接至一所述信号处理单元，每一所述并串转换单元对所述J路并行数据进行并串转换，并输出由所述J路并行数据转换成的串行数据，每一信号处理单元对输入的所述串行数据进行处理。

11.如权利要求9所述的数据传输设备，其特征在于，所述信号处理单元包括：

差分放大器，连接至所述并串转换单元，用于获取所述串行数据，并对所述串行数据进行差分放大处理，获取一对差分串行信号；

相位调节器，连接至所述差分放大器，用于调节所述差分串行信号的延时大小，使所述M个信号处理单元输出的处理信号的起始相位趋同；

差分摆幅调节器，连接至所述相位调节器，用于调节经延时处理后的所述差分串行信号的摆幅；

驱动器，连接至所述差分摆幅调节器，用于增大调整过摆幅的差分串行信号的带负载能力。

12.一种硅基微显示器，其特征在于，包括如权利要求1至11中任一项所述的数据传输设备。

13.一种数据传输方法，其特征在于，包括以下步骤：

将数据通过N个输入端口输入，且每个所述输入端口的传输速率为N1；

通过M个输出端口输出所述数据，M、N均为正整数，且M大于N，每个输出端口的数据传输速率为M1，且M1小于N1。

14.如权利要求13所示的数据传输方法，其特征在于，通过M个输出端口输出所述数据前，至少包括如下步骤：

将所述数据进行放大，获取放大数据；

对所述放大数据进行衰减恢复，获取均衡数据；

对所述均衡数据进行时钟数据恢复，获取所述均衡数据的同步时钟；

根据所述均衡数据以及所述同步时钟，对所述均衡数据进行解串，从串行信号转换为L路并行信号；

将L路并行数据转换为X路并行数据进行输出，X、L均为正整数，且X大于L；

将所述X路并行数据中的J路并行数据进行并串转换，从而获取M路串行数据，所述X为J的M倍，J为正整数。

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