DE102022201749A1

DE102022201749A1 - Systeme, verfahren und vorrichtungen für die hochgeschwindigkeitsdatenmodulation

Info

Publication number: DE102022201749A1
Application number: DE102022201749.8A
Authority: DE
Inventors: Igal Kushnir; Eshel Gordon; Roi Levi
Original assignee: Mellanox Technologies Ltd
Current assignee: Mellanox Technologies Ltd
Priority date: 2021-02-24
Filing date: 2022-02-21
Publication date: 2022-08-25
Also published as: US11240079B1; CN114968878A

Abstract

Ein Datenmodulator für einen Sender umfasst einen Multiplexer, der so konfiguriert ist, dass er mit einer ersten Rate einen ersten Datenstrom mit einer Vielzahl von ersten Symbolen und einen zweiten Datenstrom mit einer Vielzahl von zweiten Symbolen empfängt. Der Multiplexer ist so konfiguriert, dass er auf der Grundlage eines ersten Taktsignals die Vielzahl von ersten Symbolen und die Vielzahl von zweiten Symbolen selektiv ausgibt, um einen dritten Datenstrom zu bilden, der eine zweite Rate, die größer als die erste Rate ist, für die Übertragung des dritten Datenstroms durch den Sender erreicht.

Description

GEBIET DER ERFINDUNG
Die vorliegende Offenbarung bezieht sich allgemein auf Systeme, Verfahren und Vorrichtungen für die Hochgeschwindigkeitsdatenmodulation.
HINTERGRUND DER ERFINDUNG
Datenübertragungsvorrichtungen können Digital-Analog-Wandler (DACs) und Datenmodulatoren enthalten, um die Umwandlung digitaler Daten in analoge Daten für die Übertragung über ein Netz zu unterstützen. Die Art des DAC und/oder des Datenmodulators, der in einer Datenübertragungsvorrichtung verwendet wird, ist ein Faktor, der sich auf die Leistung (z. B. die Übertragungsrate, die Zuverlässigkeit der übertragenen Daten usw.) der Datenübertragungsvorrichtung auswirkt.
KURZFASSUNG DER ERFINDUNG
Die Erfindung wird durch die Ansprüche definiert. Zur Veranschaulichung der Erfindung werden hier Aspekte und Ausführungsformen beschrieben, die in den Anwendungsbereich der Ansprüche fallen können oder auch nicht.
In einer illustrativen Ausführungsform enthält ein Datenmodulator für einen Sender einen Multiplexer, der so konfiguriert ist, dass er mit einer ersten Rate einen ersten Datenstrom, der eine Vielzahl von ersten Symbolen enthält, und einen zweiten Datenstrom, der eine Vielzahl von zweiten Symbolen enthält, empfängt und selektiv auf der Grundlage eines ersten Taktsignals die Vielzahl von ersten Symbolen und die Vielzahl von zweiten Symbolen ausgibt, um einen dritten Datenstrom zu bilden, der eine zweite Rate erreicht, die größer als die erste Rate ist, für die Übertragung des dritten Datenstroms durch den Sender.
Der zweite Satz kann z. B. mindestens doppelt so hoch sein wie der erste Satz.
Jedes Symbol aus der Vielzahl der ersten Symbole und jedes Symbol aus der Vielzahl der zweiten Symbole kann eine erste Zeitspanne umfassen. In diesem Fall kann eine Periode des ersten Taktsignals eine zweite Zeitspanne umfassen, die größer ist als die erste Zeitspanne. Zum Beispiel kann die zweite Zeitspanne doppelt so lang sein wie die erste Zeitspanne.
Der Multiplexer kann so konfiguriert sein, dass er eine erste Teilmenge der Vielzahl von ersten Symbolen während einer ersten Hälfte einer Periode des ersten Taktsignals ausgibt und eine zweite Teilmenge der Vielzahl von zweiten Symbolen während einer zweiten Hälfte der Periode des ersten Taktsignals ausgibt. Zum Beispiel kann die erste Teilmenge der Vielzahl von ersten Symbolen erste und zweite Symbole enthalten, und die zweite Teilmenge der Vielzahl von zweiten Symbolen kann dritte und vierte Symbole enthalten. Die ersten, zweiten, dritten und vierten Symbole können in dieser Reihenfolge in dem vom Multiplexer ausgegebenen dritten Datenstrom angeordnet werden.
Der Multiplexer kann mit Spannungs- oder Stromsteuerung ausgeführt werden.
Mindestens einer der beiden Datenströme, der erste oder der zweite, kann thermometerkodiert sein.
In einer illustrativen Ausführungsform enthält ein Digital-Analog-Wandler (DAC) einen ersten Verstärkerblock, der so konfiguriert ist, dass er ein erstes Bit und ein zweites Bit eines ersten Datenstroms mit einer ersten Rate empfängt und ein erstes und ein zweites Signal auf der Grundlage von Werten des ersten und des zweiten Bits ausgibt, einen zweiten Verstärkerblock, der so konfiguriert ist, dass er ein drittes Bit und ein viertes Bit eines zweiten Datenstroms mit der ersten Rate empfängt und ein drittes und ein viertes Signal auf der Grundlage von Werten des dritten und des vierten Bits ausgibt einen Modulator, der so konfiguriert ist, dass er das erste, zweite, dritte und vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, zweiten, dritten und vierten Signals ausgibt, um einen dritten Datenstrom mit einer zweiten Rate zu bilden, die größer als die erste Rate ist, und eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms empfängt und ein analoges Signal ausgibt, das den ersten Datenstrom und den zweiten Datenstrom darstellt.
Der erste Verstärkerblock kann einen ersten Verstärker enthalten, der so konfiguriert ist, dass er das erste Bit empfängt und das erste Signal ausgibt, und einen zweiten Verstärker, der so konfiguriert ist, dass er das zweite Bit empfängt und das zweite Signal ausgibt. Der zweite Verstärkerblock kann einen dritten Verstärker enthalten, der so konfiguriert ist, dass er das dritte Bit empfängt und das dritte Signal ausgibt, und einen vierten Verstärker, der so konfiguriert ist, dass er das vierte Bit empfängt und das vierte Signal ausgibt. Optional ist das erste Bit ein weniger signifikantes Bit als das zweite Bit im ersten Datenstrom, das dritte Bit ist ein weniger signifikantes Bit als das vierte Bit im zweiten Datenstrom, und die Verstärkungen des zweiten und vierten Verstärkers sind mindestens doppelt so hoch wie die Verstärkungen des ersten und dritten Verstärkers.
Der Modulator kann einen ersten Multiplexer-Block enthalten, der so konfiguriert ist, dass er das erste und das zweite Signal empfängt und Symbole des ersten und des zweiten Signals entsprechend dem ersten Taktsignal ausgibt, und einen zweiten Multiplexer-Block, der so konfiguriert ist, dass er das dritte und das vierte Signal empfängt und Symbole des dritten und des vierten Signals entsprechend einer Inversion des ersten Taktsignals ausgibt. Optional enthält der erste Multiplexerblock einen ersten Ausgang, der zur Ausgabe von Symbolen des ersten Signals konfiguriert ist, und einen zweiten Ausgang, der zur Ausgabe von Symbolen des zweiten Signals konfiguriert ist, und der zweite Multiplexerblock enthält einen ersten Ausgang, der zur Ausgabe von Symbolen des dritten Signals konfiguriert ist, und einen zweiten Ausgang, der zur Ausgabe von Symbolen des vierten Signals konfiguriert ist. Optional ist der erste Ausgang des ersten Multiplexerblocks mit dem ersten Ausgang des zweiten Multiplexerblocks verbunden, und wobei der zweite Ausgang des ersten Multiplexerblocks mit dem zweiten Ausgang des zweiten Multiplexerblocks verbunden ist. Optional enthält die Umwandlungsschaltung eine Spannungsteilerschaltung, die mit dem ersten und zweiten Ausgang sowohl des ersten als auch des zweiten Multiplexerblocks verbunden ist.
In einer illustrativen Ausführungsform enthält ein Sender eine Vorrichtung mit parallelem Eingang und seriellem Ausgang (PISO), die so konfiguriert ist, dass sie parallele Eingangsdaten empfängt und serialisierte Daten mit einer ersten Rate ausgibt, sowie einen Digital-Analog-Wandler (DAC). Der DAC enthält einen ersten Verstärkerblock, der so konfiguriert ist, dass er erste und zweite Bits eines ersten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und erste und zweite Signale basierend auf Werten der ersten und zweiten Bits ausgibt, einen zweiten Verstärkerblock, der so konfiguriert ist, dass er dritte und vierte Bits eines zweiten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und dritte und vierte Signale basierend auf Werten der dritten und vierten Bits ausgibt einen Modulator, der so konfiguriert ist, dass er das erste, zweite, dritte und vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, zweiten, dritten und vierten Signals ausgibt, um einen dritten Datenstrom mit einer zweiten Rate zu bilden, die größer als die erste Rate ist, und eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms vom Modulator empfängt und ein analoges Signal ausgibt, das den dritten Datenstrom darstellt.
Die zweite Rate kann das Doppelte der ersten Rate betragen. Der Sender kann ferner Folgendes umfassen: einen ersten Signalgenerator, der so konfiguriert ist, dass er das erste Taktsignal an den Modulator anlegt; und einen zweiten Signalgenerator, der so konfiguriert ist, dass er ein zweites Taktsignal an die PISO-Vorrichtung anlegt.
Jedes Merkmal eines Aspekts oder einer Ausführungsform kann auf andere Aspekte oder Ausführungsformen angewandt werden, und zwar in jeder geeigneten Kombination. Insbesondere kann jedes Merkmal eines Verfahrensaspekts oder einer Ausführungsform auf einen Vorrichtungsaspekt oder eine Ausführungsform angewandt werden und umgekehrt.
Weitere Merkmale und Vorteile werden hier beschrieben und sind aus der folgenden Beschreibung und den Figuren ersichtlich.
Figurenliste
Die vorliegende Offenbarung wird in Verbindung mit den beigefügten Figuren beschrieben, die nicht unbedingt maßstabsgetreu gezeichnet sind:

1 zeigt ein System gemäß mindestens einem Ausführungsbeispiel;
2 zeigt zusätzliche Details des Senders in 1 gemäß mindestens einem Ausführungsbeispiel;
3A zeigt eine allgemeine schematische Darstellung eines Datenmodulators mit zwei Eingängen, der mit einer Spannungssteuerung implementiert ist, sowie ein Zeitdiagramm gemäß mindestens einem Ausführungsbeispiel;
3B zeigt eine allgemeine schematische Darstellung eines Datenmodulators mit vier Eingängen, der mit einer Spannungssteuerung implementiert ist, sowie ein Zeitdiagramm gemäß mindestens einem Ausführungsbeispiel;
4 zeigt den Datenmodulator aus 3A in zusätzlichen Details gemäß mindestens einem Ausführungsbeispiel;
5 zeigt den DAC aus 2 in zusätzlichen Details gemäß mindestens einem Ausführungsbeispiel;
6A zeigt einen Zwei-Bit-DAC mit einer Stromregelung gemäß mindestens einem Ausführungsbeispiel; und
6B zeigt einen N-Bit-DAC mit einer Stromregelung gemäß mindestens einem Ausführungsbeispiel.

AUSFÜHRLICHE BESCHREIBUNG
Die nachfolgende Beschreibung enthält lediglich Ausführungsbeispiele und soll den Umfang, die Anwendbarkeit oder die Ausgestaltung der Ansprüche nicht einschränken. Vielmehr soll die nachfolgende Beschreibung dem Fachmann eine Anleitung zur Umsetzung der beschriebenen Ausführungsformen geben. Es versteht sich, dass verschiedene Änderungen in der Funktion und Anordnung der Elemente vorgenommen werden können, ohne vom Kern und Umfang der beigefügten Ansprüche abzuweichen.
Aus der folgenden Beschreibung und aus Gründen der Recheneffizienz wird deutlich, dass die Komponenten des Systems an jedem geeigneten Ort innerhalb eines verteilten Netzwerks von Komponenten angeordnet werden können, ohne dass dies Auswirkungen auf den Betrieb des Systems hat.
Darüber hinaus kann es sich bei den verschiedenen Verbindungen, die die Elemente miteinander verbinden, um verdrahtete, leitungsgebundene oder drahtlose Verbindungen oder um eine beliebige Kombination davon oder um jedes andere geeignete bekannte oder später entwickelte Element handeln, das in der Lage ist, Daten an die und von den verbundenen Elementen zu liefern und/oder zu übermitteln. Als Übertragungsmedien können beispielsweise alle geeigneten Träger für elektrische Signale verwendet werden, einschließlich Koaxialkabel, Kupferdraht und Glasfasern, elektrische Leiterbahnen auf einer Leiterplatte oder ähnliches.
Die hier verwendeten Ausdrücke „mindestens eines“, „eines oder mehrere“, „oder“ und „und/oder“ sind unbestimmte Ausdrücke, die sowohl konjunktiv als auch disjunktiv verwendet werden können. Zum Beispiel bedeutet jeder der Ausdrücke „mindestens eines von A, B und C“, „mindestens eines von A, B oder C“, „eines oder mehrere von A, B und C“, „eines oder mehrere von A, B oder C“, „A, B und/oder C“ und „A, B oder C“ A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen oder A, B und C zusammen.
Die Begriffe „ermitteln“, „berechnen“ und „berechnen“ sowie deren Abwandlungen werden hier austauschbar verwendet und schließen jede geeignete Art von Methodik, Prozess, Vorgang oder Technik ein.
Verschiedene Aspekte der vorliegenden Offenbarung werden hier unter Bezugnahme auf Zeichnungen beschrieben, die schematische Darstellungen idealisierter Konfigurationen sein können.
Sofern nicht anders definiert, haben alle hier verwendeten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung, wie sie von einem Fachmann auf dem Gebiet, zu dem diese Offenbarung gehört, allgemein verstanden wird. Es versteht sich ferner, dass Begriffe, wie sie in allgemein gebräuchlichen Wörterbüchern definiert sind, so ausgelegt werden sollten, dass sie eine Bedeutung haben, die mit ihrer Bedeutung im Zusammenhang mit dem relevanten Stand der Technik und dieser Offenbarung übereinstimmt.
Die hier verwendeten Singularformen „ein“, „ein“ und „die“ schließen auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich ferner, dass die Begriffe „einschließen“, „einschließlich“, „beinhaltet“, „umfassen“, „umfasst“ und/oder „enthaltend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein bestimmter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, jedoch nicht das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen. Der Begriff „und/oder“ schließt alle Kombinationen von einem oder mehreren der aufgeführten Punkte ein.
Wenn ein Verweis auf ein allgemeines Element oder eine Reihe von Elementen anstelle eines spezifischen Elements angebracht ist, kann in der Beschreibung auf das Element oder die Reihe von Elementen mit seinem Stammbegriff verwiesen werden. Wenn z. B. eine Bezugnahme auf ein bestimmtes Element X₁, X₂ usw. nicht erforderlich ist, kann in der Beschreibung auf das/die Element(e) im Allgemeinen als „X“ Bezug genommen werden.
Der Durchsatz der Verbindungen in Rechenzentren wird immer höher, und daher werden die Komponenten, die die Daten verarbeiten, immer schneller und leistungshungriger. Die Verbindung zwischen Vorrichtungen, Modulen und Systemen erfolgt über SerDes-IPs, die zum Senden und Empfangen der Verbindungssignale verwendet werden. Um mit dem Markt Schritt zu halten, besteht der Wunsch, schnellere und stromsparende SerDes-IPs zu entwickeln.
Die erfindungsgemäßen Konzepte beziehen sich auf eine Datenmodulatorarchitektur, die für die Entwicklung von SerDes-Sendern mit geringem Stromverbrauch und hoher Geschwindigkeit verwendet werden kann. Die Architektur ist schneller und verbraucht weniger Strom als die aktuellen Sendertopologien, die in SerDes-Systemen verwendet werden.
Bei SerDes-IP-Sendern, die dem Stand der Technik entsprechen, schaltet entweder die Datenpfadgeschwindigkeit oder die Taktpfadgeschwindigkeit oder beides mit den Raten und Geschwindigkeiten der Ausgangsdaten um. Wenn also die Ausgangsdatenrate erhöht wird, erhöht sich auch die Takt- und/oder Datenpfadrate. Dies führt zu einem sehr anspruchsvollen Design, das viel Strom verbraucht und möglicherweise in der Bandbreite eingeschränkt ist. Bei Transmitterdesigns mit hohen Raten, wie dem 212.5G SerDes, bei dem die Ausgangspulsbreite ~9.4ps beträgt, können verwandte Topologien die Industrievorschriften nicht einhalten.
Dementsprechend beziehen sich die erfindungsgemäßen Konzepte auf einen SerDes-Sender (TX), der einen K-Eingangs-Datenmodulator (KDM) verwendet. Im Betrieb werden Daten im digitalen Bereich erzeugt und über einen parallelen Bus mit niedriger Rate an einen Parallel-Seriell-Block weitergeleitet, der die Daten bis zu einer Viertelrate (oder einer anderen gewünschten Rate) der endgültigen Rate serialisiert. Darüber hinaus werden die Daten in einer speziellen Weise angeordnet, die für den KDM-DAC geeignet ist. Ein Taktsystem wird von einer TX-Phasenregelschleife gespeist und erzeugt die hochratigen Takte (z. B. Vierteltakt) für einen 2:1-MUX und einen KDM-Treiber. Ein zusätzlicher Block mit niedriger Rate wird zur Erzeugung der Takte für den Parallel-Seriell-Block verwendet.
Im Allgemeinen verwenden Beispielausführungen eine spezielle Datenanordnung am Eingang des KDM, Daten- und Taktmultiplexing an der letzten Stufe (Ausgang des DAC), die die Erzeugung von Signalen mit voller Rate über eine passive Vorrichtung ermöglicht, sowie spezielle Hardware, die den Bedarf an Signalen mit voller Rate über aktive Vorrichtung eliminiert. Der KDM kann im Spannungsmodus oder im Strommodus implementiert werden. Um das gewünschte Ausgangssignal ohne hochratige Datenpfade oder Taktketten zu erzeugen, wird eine spezielle Daten- und Taktanordnung und Hardware verwendet. Insbesondere wird das gewünschte Hochgeschwindigkeitssignal am Ausgang des Senders über eine passive Last erzeugt, wodurch der Stromverbrauch reduziert wird.
Ein Sender gemäß Ausführungsbeispielen verwendet einen Ultrahochgeschwindigkeits-Datenmodulator mit geringem Stromverbrauch, der in ein SerDes-System implementiert werden kann (Beispiele: 200G PAM4/6/8 oder USR NRZ/PAM4). Es gibt keine aktive Vorrichtung im Sender, das mit der vollen Rate der Ausgangsdaten arbeitet. Vielmehr gibt es eine bestimmte Kombination und ein bestimmtes Timing von Daten mit niedriger Rate und Taktmultiplexing, die das Datensignal mit voller Rate am Ausgang des KDM über eine passive Vorrichtung erzeugen.
1 zeigt ein optisches System 100 gemäß mindestens einem Ausführungsbeispiel. Das optische System 100 umfasst eine Vorrichtung 104, ein Kommunikationsnetz 108 und eine Vorrichtung 112. In mindestens einem Ausführungsbeispiel entsprechen die Vorrichtungen 104 und 112 einem oder mehreren Personal Computern (PC), einem Laptop, einem Tablet, einem Smartphone, einem Server, einer Sammlung von Servern oder Ähnlichem. In einigen Ausführungsformen können die Vorrichtungen 104 und 112 jedem geeigneten Gerätetyp entsprechen, der mit anderen Vorrichtungen kommuniziert, die ebenfalls mit einem gemeinsamen Typ von Kommunikationsnetz 108 verbunden sind. Als weiteres spezifisches, aber nicht einschränkendes Beispiel können die Vorrichtungen 104 und 112 Servern entsprechen, die Informationsressourcen, Dienste und/oder Anwendungen für Benutzergeräte, Client-Geräte oder andere Hosts im System 100 anbieten.
Beispiele für das Kommunikationsnetz 108, das zur Verbindung der Vorrichtungen 104 und 112 verwendet werden kann, sind ein Internetprotokoll (IP)-Netz, ein Ethernet-Netz, ein InfiniBand (IB)-Netz, ein Fibre-Channel-Netz, das Internet, ein Mobilfunk-Kommunikationsnetz, ein drahtloses Kommunikationsnetz, Kombinationen davon (z. B. Fibre Channel over Ethernet), Varianten davon und/oder dergleichen. In einem spezifischen, aber nicht einschränkenden Beispiel ist das Kommunikationsnetz 108 ein Netz, das die Datenübertragung zwischen den Vorrichtungen 104 und 112 unter Verwendung optischer Signale ermöglicht. In diesem Fall können die Vorrichtungen 104 und 112 und das Kommunikationsnetz 108 Wellenleiter (z. B. optische Fasern) enthalten, die die optischen Signale übertragen.
Die Vorrichtung 104 enthält einen Sendeempfänger 116 zum Senden und Empfangen von Signalen, z. B. von Datensignalen. Bei den Datensignalen kann es sich um optische Signale handeln, die mit Daten moduliert sind, oder um andere geeignete Signale zur Übertragung von Daten.
Der Sendeempfänger 116 kann eine digitale Datenquelle 120, einen Sender 124, einen Empfänger 128 und eine Verarbeitungsschaltung 132 zur Steuerung des Sendeempfänger 116 umfassen. Der digitale Datengenerator 120 kann geeignete Hardware und/oder Software zur Ausgabe von Daten in einem digitalen Format (z. B. im Binärformat) enthalten. Die von der digitalen Datenquelle 120 ausgegebenen digitalen Daten können aus einem Speicher (nicht dargestellt) abgerufen oder entsprechend einer Eingabe (z. B. einer Benutzereingabe) erzeugt werden.
Der Sender 124 umfasst geeignete Software und/oder Hardware zum Empfang digitaler Daten von der digitalen Datenquelle 120 und zur Ausgabe von Datensignalen entsprechend den digitalen Daten zur Übertragung der Datensignale über das Kommunikationsnetz 108 an die Vorrichtung 112. Weitere Einzelheiten des Aufbaus des Senders 124 werden im Folgenden unter Bezugnahme auf die Figuren näher erläutert.
Der Empfänger 128 kann geeignete Hardware und/oder Software für den Empfang von Signalen, z. B. von Datensignalen aus dem Kommunikationsnetz 108, enthalten. Der Empfänger 128 kann beispielsweise einen Fotodetektor zur Erfassung optischer Signale und/oder einen Demodulator zur Demodulation empfangener Datensignale enthalten, um die Daten zur Speicherung in einem Speicher zu extrahieren.
Die Verarbeitungsschaltung 132 kann Software, Hardware oder eine Kombination davon zur Steuerung des Sendeempfängers 116 umfassen. Beispielsweise kann die Verarbeitungsschaltung 132 einen Speicher mit ausführbaren Anweisungen und einen Prozessor (z. B. einen Mikroprozessor) umfassen, der die Anweisungen im Speicher ausführt. Der Speicher kann jedem geeigneten Typ von Speichervorrichtung oder einer Sammlung von Speichervorrichtungen entsprechen, die zum Speichern von Anweisungen konfiguriert sind. Nicht einschränkende Beispiele für geeignete Speichervorrichtungen, die verwendet werden können, sind Flash-Speicher, Random Access Memory (RAM), Read Only Memory (ROM), Varianten davon, Kombinationen davon oder ähnliches. In einigen Ausführungsformen können der Speicher und der Prozessor in eine gemeinsame Vorrichtung integriert sein (z. B. kann ein Mikroprozessor einen integrierten Speicher enthalten). Zusätzlich oder alternativ kann die Verarbeitungsschaltung 132 aus Hardware bestehen, z. B. aus einer anwendungsspezifischen integrierten Schaltung (ASIC). Andere, nicht einschränkende Beispiele für die Verarbeitungsschaltung 132 sind ein IC-Chip (Integrated Circuit), eine CPU (Central Processing Unit), eine GPU (General Processing Unit), ein Mikroprozessor, ein FPGA (Field Programmable Gate Array), eine Sammlung von Logikgattern oder Transistoren, Widerständen, Kondensatoren, Induktoren, Dioden oder Ähnliches. Einige oder alle der Verarbeitungsschaltungen 132 können auf einer gedruckten Leiterplatte (PCB) oder einer Sammlung von PCBs untergebracht werden. Es sollte gewürdigt werden, dass jede geeignete Art von elektrischen Komponenten oder eine Sammlung von elektrischen Komponenten für die Aufnahme in die Verarbeitungsschaltung 132 geeignet sein kann. Die Verarbeitungsschaltung 132 kann Signale an und/oder von anderen Elementen des Sendeempfängers 116 senden und/oder empfangen, um den Gesamtbetrieb des Sendeempfängers 116 zu steuern.
Der Sendeempfänger 116 oder ausgewählte Elemente des Sendeempfängers 116 können die Form einer steckbaren Karte oder eines Controllers für die Vorrichtung 104 haben. Beispielsweise können der Sendeempfänger 116 oder ausgewählte Elemente des Sendeempfängers 116 auf einer Netzwerkschnittstellenkarte (NIC) implementiert sein.
Die Vorrichtung 112 kann einen Sendeempfänger 136 zum Senden und Empfangen von Signalen, z. B. von Datensignalen, über das Kommunikationsnetz 108 enthalten. Der gleiche oder ein ähnlicher Aufbau des Sendeempfängers 116 kann auf den Sendeempfänger 136 angewandt werden, und daher wird der Aufbau des Sendeempfängers 136 nicht gesondert beschrieben.
Obwohl nicht explizit dargestellt, sollte man sich darüber im Klaren sein, dass die Vorrichtungen 104 und 112 und der Sendeempfänger 116 und 120 auch andere Verarbeitungsgeräte, Speichergeräte und/oder Kommunikationsschnittstellen enthalten können, die im Allgemeinen mit Computeraufgaben verbunden sind, wie z. B. das Senden und Empfangen von Daten über eine drahtgebundene und/oder drahtlose Verbindung.
2 zeigt zusätzliche Details des Senders 124 in 1 gemäß mindestens einem Ausführungsbeispiel.
Der Sender 124 umfasst eine PISO-Vorrichtung (Parallel Input Serial Output) 200, einen DAC 204, eine elektrostatische (ESD) Vorrichtung 208 und Signalgeneratoren 212 und 216. Die PISO-Vorrichtung 200 enthält geeignete Komponenten (z. B. Schalter) für die Serialisierung der parallelen Eingangsdaten zur Ausgabe serialisierter Daten. Das heißt, die PISO-Vorrichtung 200 ist so konfiguriert, dass sie digitale serialisierte Daten auf der Grundlage digitaler paralleler Eingangsdaten ausgibt. Die digitalen parallelen Eingangsdaten können von der PISO-Vorrichtung 200 über einen digitalen Datenbus 220 von der digitalen Datenquelle 120 empfangen werden.
Der DAC 204 empfängt die serialisierten digitalen Daten von der PISO-Vorrichtung 200 über einen DAC-Steuerbus 224. Wie gezeigt, können die über den DAC-Steuerbus 224 gesendeten serialisierten digitalen Daten eine Vielzahl von Datenströmen DS1 und DS2 enthalten, wobei einige Bits der Datenströme binär codiert sind (d.h. Ströme mit der Bezeichnung bin0 bis bin5), während einige Bits der Datenströme unär oder thermometerkodiert sind (d.h. Ströme mit der Bezeichnung thm0 bis thm2). In 5 sind zumindest einige dieser Ströme ebenfalls dargestellt. Die Angabe in 2 der über den Steuerbus 224 gesendeten serialisierten Daten gibt die Position eines Bits in einem Datenblock an und ob das Bit Teil eines Binärcodes des Datenblocks oder eines Thermometercodes des Datenblocks ist. Beispielsweise bezeichnen für einen Datenblock eines ersten Datenstroms DS1 und einen Datenblock eines zweiten Datenstroms DS2 bin0 bis bin5 das erste bis fünfte niederwertige bzw. weniger signifikante Bit des Datenblocks, wobei bin0 das am wenigsten signifikante Bit (LSB) des Datenblocks ist, und thm0 bis thm2 sind höherwertige bzw. signifikantere Bits des Datenblocks, wobei thm2 das signifikanteste Bit (MSB) des Datenblocks ist. Die Angabe <1:0> für jeden Datenpfad des Busses 224 zeigt an, dass jeder Pfeil zwei Datenleitungen zur Übertragung von Differenzdaten darstellt, wobei jedes Eingangsbit durch ein Differenzsignal mit „positiven“ und „negativen“ Anteilen dargestellt wird, wobei jeder Anteil in einen Eingang des DAC 204 eingegeben wird. Obwohl der DAC 204 als eine Vorrichtung mit Differenzeingängen und einem Differentialausgang dargestellt und beschrieben ist, kann der Eingang und der Ausgang des DAC 204 auf Wunsch auch unsymmetrisch sein.
Obwohl 2 einen Datenblock mit einer Kombination aus binär kodierten Bits (bin) und thermometerkodierten Bits (thm) zeigt, kann der Datenblock auch alle binär kodierten Bits, alle thermometerkodierten Bits, einige oder alle Bits, die mit einem anderen Kodierungsverfahren kodiert wurden, oder eine beliebige Kombination davon enthalten.
Der DAC 204 wandelt die serialisierten digitalen Daten in ein analoges Signal um, das einem Datensignal für die Übertragung über das Kommunikationsnetz 108 entspricht. Zu diesem Zweck kann der DAC 204 einen Multiplexer (MUX) 228 zum Multiplexen von digitalen Datenströmen von der PISO-Vorrichtung 200 enthalten, so dass die Symbole in den Strömen in einer bestimmten Reihenfolge angeordnet sind, was dem DAC 204 ermöglicht, die Rate der von der PISO-Vorrichtung 200 empfangenen Daten auf eine endgültige, übertragungsfähige Rate hochzurechnen (z. B. passiv hochzurechnen). Zur Erzielung dieses Ergebnisses enthält der DAC 204 einen k-Eingangs-Datenmodulator (KDM) 232, der die Datenrate als Ergebnis einer spezifischen Anordnung von Symbolen, die vom MUX 228 ausgegeben werden, und einer Manipulation des Timings für die Abtastung der Symbole unter Verwendung von Taktsignalen (oder Taktgebern) erhöht. In der vorliegenden Beschreibung ist ein Symbol ein Signal, das für ein oder mehrere Bits digitaler Daten steht, wobei die Anzahl der Bits in einem einzelnen Symbol vom Modulationsschema abhängt (z. B. PAM4, PAM6, PAM8 usw.). Der DAC 204 umfasst ferner eine Umwandlungsschaltung 236, die die modulierten Datensignale vom KDM 232 in ein analoges Signal zur Ausgabe an die ESD-Vorrichtung 208 umwandelt. Weitere Einzelheiten des DAC 204 werden im Folgenden unter Bezugnahme auf die 3A-5 näher erläutert.
Die ESD-Vorrichtung 208 ist mit dem Ausgang des DAC 204 und einem Knoten (oder Knoten) gekoppelt, der so konfiguriert ist, dass er mit einer Last (z. B. einer Übertragungsleitung) verbunden werden kann. Beispielsweise ist die ESD-Vorrichtung zwischen dem Ausgang des DAC 204 und den differentiellen Ausgangsknoten oder -stiften TXP und TXN gekoppelt. Die ESD-Vorrichtung 208 kann eine geeignete Schaltung zur Verringerung oder Beseitigung elektrostatischer Stöße an den Differenzausgangsknoten oder -stiften TXP und TXN des Senders 124 enthalten. In mindestens einem Ausführungsbeispiel umfasst die ESD-Vorrichtung 208 Induktoren und mindestens einen Kondensator in einer T-Spulen-Konfiguration.
Der Signalgenerator 212 enthält geeignete Komponenten zum Empfang von Steuersignalen CON1 von der Verarbeitungsschaltung 132 und zur Erzeugung von Steuersignalen CON2 und eines Taktsignals CLK1 für die PISO-Vorrichtung 200. Die Steuersignale CON2 und/oder das Taktsignal CLK1 können von dem Signalgenerator 212 auf der Grundlage der Steuersignale CON1 erzeugt werden. Das Taktsignal CLK1 kann die Rate steuern, mit der die in die PISO-Vorrichtung 200 eingegebenen digitalen Daten serialisiert werden. Steuersignale CON1 und/oder CON2 können Setz-/Rücksetzsignale, Aktivierungs-/Deaktivierungssignale, Frequenzeinstellsignale zum Einstellen einer Frequenz von CLK1 (z.B. ein programmierbarer Teiler, der CLKI und/oder CLKQ empfängt, um CLK1 zu erzeugen), Signale zum Einstellen der Geschwindigkeit der über den Bus 224 empfangenen Daten und/oder andere Einstellsignale (z.B. Signale zum Einstellen eines oder mehrerer der Taktsignale) umfassen.
Der Signalgenerator 216 enthält geeignete Komponenten zur Erzeugung eines Taktsignals CLK_I für den KDM 232 und eines Taktsignals CLK_Q für den MUX 228. In mindestens einem Ausführungsbeispiel umfasst der Signalgenerator 216 eine PLL-Schaltung (Phase Locked Loop), die die Taktsignale CLK_I und CLK_Q mit den gewünschten Frequenzen erzeugt. Der KDM 232 kann das Taktsignal CLK_I verwenden, um die Rate der Digital-Analog-Wandlung zu steuern, während der MUX 228 das Taktsignal CLK_Q verwendet, um die Anordnung von Symbolen in einem Datenstrom durch Schalten des MUX 228 zu steuern.
Die Frequenzen der Taktsignale CLK1, CLK_I und CLK_Q sind ein Entwurfsparameter, der auf der Grundlage empirischer Erkenntnisse und/oder Vorlieben festgelegt wird. Beispielsweise können die Frequenzen der Taktsignale CLK1, CLK_I und/oder CLK_Q auf der Grundlage der Geschwindigkeit, mit der digitale Daten von der digitalen Datenquelle 120 empfangen werden, und/oder der Geschwindigkeit, mit der die Daten vom Sender 124 übertragen werden sollen, festgelegt werden. In mindestens einem Ausführungsbeispiel ist die Frequenz des ersten Taktsignals CLKI kleiner als die Frequenzen der Taktsignale CLK_I und CLK_Q. Der Signalgenerator 212 kann die Taktsignale CLK_I und CLK_Q empfangen und die Taktsignale CLK_I und CLK_Q verwenden, um eine Frequenz des Taktsignals CLK1 einzustellen, so dass die PISO-Vorrichtung 200 ordnungsgemäß mit dem DAC 204 und MUX 228 synchronisiert ist.
3A zeigt eine allgemeine schematische Darstellung eines K-Eingangs-Datenmodulators KDM 300 mit Spannungssteuerung (auch als KDM-V 300 bezeichnet) sowie ein Zeitdiagramm 316 zur Steuerung des KDM-V 300. Der KDM-V 300 kann dem KDM 232 im DAC 204 entsprechen, um die Daten von MUX 228 als Teil des Digital-Analog-Wandlungsprozesses zu modulieren. In dem Beispiel von 3A ist der KDM-V 300 ein Modulator mit zwei Eingängen, der zwei Datenströme DS1 und DS2 empfängt. Der KDM-V 300 umfasst einen MUX 304 und Verstärkerblöcke 308 und 312, die Datenbits in den Datenströmen DS1 bzw. DS2 vom MUX 228 empfangen. Die Verstärkerblöcke 308 und 312 können digitale Bits der jeweiligen Datenströme DS1 und DS2 empfangen und Symbole basierend auf den Werten der empfangenen digitalen Bits ausgeben. Im Beispiel von 3A umfassen die Datenströme DS1 und DS2 die Symbole S1 bis S16, die vom MUX 304 als Ausgangsdaten in sequentieller Reihenfolge von Symbol S1 bis Symbol S16 ausgegeben werden. Wie im Folgenden näher beschrieben, werden die Symbole der Datenströme DS1 und DS2 vor der Eingabe in den KDM-V 300 speziell sequenziert und gemäß einem speziellen Timing abgetastet, um eine sequenzielle Reihenfolge am Ausgang mit einer höheren Rate im Vergleich zu den Eingangssymbolen zu erreichen.
Wie aus dem Zeitdiagramm 316 hervorgeht, besteht das Prinzip des KDM-V 300 darin, dass die Ausgangsdaten (oder Ausgangssymbole) durch Datenumschaltung und Taktumschaltung erzeugt werden, was bedeutet, dass die Datenströme DS1 und DS2 in der Mitte des Takts CLK_I für den MUX 304 (d. h. einer stabilen Periode des Taktsignals) ausgegeben (umgeschaltet) werden, während der Takt CLK_I in der Mitte der Datenströme S1 und S2 umgeschaltet wird. Somit werden jedes Mal, wenn der Takt CLK_I umschaltet und einen anderen Eingang des MUX 304 auswählt, zwei Ausgangssymbole erzeugt. Das heißt, abgesehen von der ersten steigenden Flanke von CLK_I in 3A ermöglicht der KDM-V 300 die Ausgabe von zwei Symbolen aus dem MUX 304 bei jeder fallenden und jeder steigenden Flanke des Takts CLK_I. Wie im Zeitdiagramm 216 dargestellt, bewirkt dieses Schema, dass die Rate jedes Datenstroms DS1 und DS2, der in den KDM-V 300 eingegeben wird, verdoppelt wird, um die gewünschte Endrate für die Übertragung zu erreichen. Im Beispiel von 3A beträgt die Anfangsrate jedes Datenstroms DS1 und DS2 53,12 Gs/s, während die vom MUX 304 ausgegebene Rate 106,25 Gs/s beträgt. Hier entsprechen die Raten den Abtastraten, die nach der Digital-Analog-Wandlung der Symbole in Bitraten für die Datenübertragung umgerechnet werden.
Wie zu erkennen ist, wird in den Beispielen eine bestimmte Datenanordnung der Datenströme DS1 und DS2 verwendet, um die richtige Reihenfolge der Ausgangssymbole zu gewährleisten. Beispielsweise umfasst der Datenstrom DS1 die Symbole S1, S2, S5, S6, S9, S10, S13 und S14, während der Datenstrom DS2 die Symbole S3, S4, S7, S8, S11, S12 und S15 enthält. Die spezifische Anordnung der Symbole kann durch die Steuerung der PISO-Vorrichtung 200 und/oder der digitalen Datenquelle 120 erreicht werden, so dass bei Eintritt in den MUX 228 der Datenstrom DS1 die ersten beiden Symbole S1 und S2 (und die anderen abgebildeten Symbole) in den Ausgangsdaten enthält, während der nächste Datenstrom DS2 zwei Symbole S3 und S4 (und die anderen abgebildeten Symbole) in den Ausgangsdaten enthält. Das nächste Symbol, das nach zwei aufeinanderfolgenden Symbolen in jedem Datenstrom auftritt, hängt von der Anzahl der von der KDM-V 300 empfangenen Datenströme ab. In mindestens einem Ausführungsbeispiel ist das nächste Symbol, das nach zwei aufeinanderfolgenden Symbolen in einem Datenstrom auftritt, gleich der doppelten Anzahl der in den Modulator eingegebenen Datenströme, subtrahiert um eins. In 3A beträgt die Anzahl der vom KDM-V 300 empfangenen Datenströme also zwei, so dass der Datenstrom DS1 so angeordnet ist, dass das Symbol S5 nach den aufeinanderfolgenden Symbolen S1 und S2 auftritt (d. h. (2 Eingangsströme x 2 = 4 - 1 = Symbol S5 als das nächste Symbol, das nach S2 in DS1 auftritt). Die gleiche Datenanordnung kann für den Datenstrom DS2 in 3A gelten und kann auch für eine andere Anzahl von Datenströmen gelten (siehe z. B. 3B).
Wie in 3A dargestellt, ist der MUX 304 so konfiguriert, dass er mit einer ersten Rate den ersten Datenstrom DS1 (der den Verstärkerblock 308 durchlaufen hat) empfängt, der eine Vielzahl von ersten Symbolen S1, S2, S5, S6, S9, S10, S13 und S14 enthält. Die erste Rate in 3A entspricht 53,125 Gs/s. Der MUX 304 ist ferner so konfiguriert, dass er einen zweiten Datenstrom DS2 empfängt (nachdem er den Verstärkerblock 312 durchlaufen hat), der eine Vielzahl zweiter Symbole S3, S4, S7, S8, S11, S12 und S15 enthält. Der MUX 304 ist so konfiguriert, dass er auf der Grundlage eines ersten Taktsignals CLK_I die Vielzahl von ersten Symbolen und die Vielzahl von zweiten Symbolen selektiv ausgibt, um einen dritten Datenstrom von Ausgangsdaten DSO zu bilden, der eine zweite Rate erreicht, die größer ist als die erste Rate zur Übertragung des dritten Datenstroms DSO durch den Sender. Die zweite Rate in 3A entspricht 106,25 Gs/s. Die zweite Rate ist also mindestens doppelt so hoch wie die erste Rate. In diesem Beispiel beträgt die Frequenz des Taktsignals CLK_I 26,26 GHz (oder ein Viertel der Rate des dritten Datenstroms DSO bzw. die Hälfte der Rate des ersten und zweiten Datenstroms DS1 und DS2).
Wie im Zeitdiagramm 316 dargestellt, überspannt jedes Symbol in der Vielzahl der ersten Symbole und jedes Symbol in der Vielzahl der zweiten Symbole eine erste Zeitspanne Tsymbol (18,8 ps in diesem Beispiel), während eine Periode des ersten Taktsignals CLK_I eine zweite Zeitspanne überspannt, die größer ist als die erste Zeitspanne. In 3A entspricht die zweite Zeitspanne 37,6 ps. Somit ist die zweite Zeitspanne doppelt so lang wie die erste Zeitspanne.
Weiterhin unter Bezugnahme auf das Zeitdiagramm 316 ist der MUX 304 so konfiguriert, dass er eine erste Teilmenge der Vielzahl von ersten Symbolen während einer ersten Hälfte einer Periode des ersten Taktsignals CLK_I ausgibt, und eine zweite Teilmenge der Vielzahl von zweiten Symbolen während einer zweiten Hälfte der Periode des ersten Taktsignals CLK_I ausgibt. Für die erste (ganz linke) Periode des Taktsignals CLK_I enthält die erste Teilmenge der Vielzahl von ersten Symbolen beispielsweise erste und zweite Symbole S1 und S2, und die zweite Teilmenge der Vielzahl von zweiten Symbolen enthält dritte und vierte Symbole S3 und S4. Wie gezeigt, sind die ersten, zweiten, dritten und vierten Symbole S1 bis S4 sequentiell in dieser Reihenfolge im dritten Datenstrom DSO angeordnet, der vom MUX 304 ausgegeben wird. Im Beispiel von 3A (und 3B) ist der Multiplexer 304 mit Spannungssteuerung implementiert. Die Ausführungsbeispiele sind jedoch nicht darauf beschränkt, und der Multiplexer 304 kann mit Stromsteuerung implementiert werden (siehe 6A und 6B). In diesem Fall kann das gleiche Timing für eine stromgesteuerte Ausführungsform implementiert werden. In 3A ist zu erkennen, dass die Länge jedes in den KDM-V 300 eingegebenen Symbols von 18,8 ps auf 9,4 ps halbiert wurde, um die höhere Rate von 106,25 Gs/s zu erreichen. In mindestens einem Ausführungsbeispiel ist mindestens einer der ersten und zweiten Datenströme thermometerkodiert (siehe die thm-Ströme in 2).
3B zeigt eine allgemeine schematische Darstellung eines K-Eingangs-Datenmodulators KDM 300A mit Spannungssteuerung (auch als KDM-V 300A bezeichnet) sowie ein Zeitdiagramm 328 zur Steuerung des KDM-V 300A. 3B ähnelt 3A, mit dem Unterschied, dass der KDM-V 300A vier Eingänge hat, um vier Datenströme DS1 bis DS4 zu empfangen. Die vier Datenströme DS1 bis DS4 sind Viertelratenströme, die vom KDM-V 300A mit 26,56 Gs/s empfangen werden, während das Taktsignal CLK_I eine Frequenz von 13,28 GHz und ein Tastverhältnis von 25 % für jeden Datenstrom hat, damit j eder Datenstrom zwei Symbole pro Periode des Taktsignals CLK_I ausgeben kann. Wie in 3A haben die Symbole in den Datenströmen DS1 bis DS4 eine bestimmte Anordnung, so dass zwei aufeinanderfolgende Symbole in jedem Strom vom MUX 304A während einer der vier Phasen des Taktsignals CLK_I ausgegeben werden (dargestellt durch die dünnen Balken unter den Symbolen S1 und S2, S3 und S4, S5 und S6 usw.). In 3B beträgt die Periode des Taktsignals CLK_I 75,3 ps und die Länge jedes Eingangssymbols 37,65 ps, die im Ausgangsstrom DSO auf 9,4 ps verkürzt wird, um eine Rate von 106,25 Gs/s am Ausgang des MUX 304A zu erreichen. Wie in 3A ist das Taktsignal CLK_I halb so schnell wie die Eingangsdatenströme DS1 bis DS4 (13,28 GHz gegenüber 26,56 Gs/s).
4 zeigt den KDM-V 300 in 3A in zusätzlichen Details gemäß mindestens einem Ausführungsbeispiel. Der KDM-V 300 ist ein Zwei-Bit-DAC mit Serien-Source-Terminierung (SST) im Spannungsmodus. Ein DAC, der den KDM-V 300 implementiert, kann ein DAC mit unsymmetrischem Ausgang oder ein DAC mit differentiellem Ausgang (wie in 2) sein. 4 zeigt ein Beispiel für einen KDM-V für einen DAC mit unsymmetrischem Ausgang. Der KDM-V 300 kann jedoch auch so modifiziert werden, dass er differentielle Signale verarbeitet und ausgibt. In diesem Fall können die Komponenten in der in 4 gezeigten Struktur wiederholt oder dupliziert werden, um den Empfang von Differenzsignalen in den Datenströmen DS1 und DS2 und die Ausgabe eines analogen Differenzsignals zu ermöglichen. Eine solche Modifikation kann von einem Fachmann vorgenommen werden, der über die entsprechenden Kenntnisse verfügt.
Wie in 4 gezeigt, enthält die KDM-V 300 einen ersten Verstärkerblock 308, der so konfiguriert ist, dass er ein erstes Bit und ein zweites Bit (LSB und MSB) eines Zwei-Bit-Datenblocks eines ersten Datenstroms DS1 mit einer ersten Rate empfängt und ein erstes und ein zweites Signal basierend auf den Werten des ersten und des zweiten Bits ausgibt. Der KDM-V 300 umfasst ferner einen zweiten Verstärkerblock 312, der so konfiguriert ist, dass er ein drittes Bit und ein viertes Bit (LSB und MSB) eines Zwei-Bit-Datenblocks eines zweiten Datenstroms DS2 mit der ersten Rate empfängt und ein drittes und viertes Signal auf der Grundlage der Werte des dritten und vierten Bits ausgibt.
Im Beispiel von 4 enthält der erste Verstärkerblock 308 einen ersten Verstärker 308A, der so konfiguriert ist, dass er das erste Bit empfängt und das erste Signal ausgibt, und einen zweiten Verstärker 308B, der so konfiguriert ist, dass er das zweite Bit empfängt und das zweite Signal ausgibt. Zusätzlich umfasst der zweite Verstärkerblock einen dritten Verstärker 312A, der so konfiguriert ist, dass er das dritte Bit empfängt und das dritte Signal ausgibt, und einen vierten Verstärker 312B, der so konfiguriert ist, dass er das vierte Bit empfängt und das vierte Signal ausgibt. In 4 ist das erste Bit (LSB) ein weniger signifikantes Bit als das zweite Bit (MSB) im ersten Datenstrom DS1, und das dritte Bit (LSB) ist ein weniger signifikantes Bit als das vierte Bit (MSB) im zweiten Datenstrom DS2. Wie mit den Bezeichnungen 1x und 2x angegeben, sind die Verstärkungen des zweiten und vierten Verstärkers 308A und 312A mindestens doppelt so hoch wie die Verstärkungen des ersten und dritten Verstärkers 308B und 312B, um eine angemessene Signalstärke für die Digital-Analog-Wandlung sicherzustellen.
4 zeigt ferner einen Modulator 304, der so konfiguriert ist, dass er das erste, zweite, dritte und vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, zweiten, dritten und vierten Signals ausgibt, um einen dritten Datenstrom DSO mit einer zweiten Rate zu bilden, die größer ist als die erste Rate (siehe Zeitdiagramm 316 in 3). Der Modulator 304 umfasst einen ersten Multiplexer-Block 304-1, der so konfiguriert ist, dass er das erste und das zweite Signal empfängt und Symbole des ersten und des zweiten Signals entsprechend dem ersten Taktsignal CLK_I ausgibt. Der Modulator 304 umfasst ferner einen zweiten Multiplexer-Block 304-2, der so konfiguriert ist, dass er das dritte und vierte Signal empfängt und die Symbole des dritten und vierten Signals gemäß einer Umkehrung des ersten Taktsignals CLK_{I_n} ausgibt.
Wie weiter gezeigt, enthält der erste Multiplexerblock 304-1 einen ersten Ausgang MSB1, der zur Ausgabe von Symbolen des ersten Signals konfiguriert ist, und einen zweiten Ausgang LSB1, der zur Ausgabe von Symbolen des zweiten Signals konfiguriert ist. Der zweite Multiplexerblock 304-2 umfasst einen ersten Ausgang MSB2, der für die Ausgabe von Symbolen des dritten Signals konfiguriert ist, und einen zweiten Ausgang LSB2, der für die Ausgabe von Symbolen des vierten Signals konfiguriert ist. Der erste Ausgang MSB1 des ersten Multiplexerblocks 304-1 ist mit dem ersten Ausgang MSB2 des zweiten Multiplexerblocks 304-2 verbunden, und der zweite Ausgang LSB1 des ersten Multiplexerblocks 304-1 ist mit dem zweiten Ausgang LSB2 des zweiten Multiplexerblocks 304-2 verbunden.
4 zeigt ferner eine Umwandlungsschaltung 400, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms DSO empfängt und ein analoges Signal ausgibt, das für den ersten Datenstrom DS1 und den zweiten Datenstrom DS2 repräsentativ ist. In diesem Fall wird der dritte Datenstrom DSO durch die Kombination der Ausgänge LSB1, MSB2, LSB2 und MSB2 gebildet. Die Umwandlungsschaltung 400 umfasst eine Spannungsteilerschaltung, die mit dem ersten und zweiten Ausgang des ersten und zweiten Multiplexer-Blocks verbunden ist. Die Spannungsteilerschaltung ist in 4 mit den Widerständen RT1, RT2 und dem Lastwiderstand RL dargestellt. Die Werte dieser Widerstände sind Konstruktionsparameter, die auf der Grundlage von Erfahrungswerten und/oder Vorlieben festgelegt wurden und unterschiedlich gewichtet sein können.
Wie bereits erwähnt, zeigt 4 die KDM-V 300 aus 3A in größerem Detail. Für die KDM-V 300A in 3B gelten jedoch die gleichen Details, außer dass die Anzahl der Verstärkerblöcke und Multiplexerblöcke verdoppelt wurde, um die beiden zusätzlichen Datenströme DS3 und DS4 zu berücksichtigen. Die Ausgänge der beiden zusätzlichen Multiplexerblöcke sind mit den Ausgängen der Multiplexerblöcke 304-1 und 304-2 auf die gleiche Weise verbunden wie in 4 (d. h. MSB1, MSB2 und die nicht dargestellten Ausgänge MSB3 und MSB4 sind miteinander verbunden, und LSB1, LSB2 und die nicht dargestellten Ausgänge LSB3 und LSB4 sind miteinander verbunden).
5 zeigt den DAC 204 aus 2 in zusätzlichen Einzelheiten gemäß mindestens einem Ausführungsbeispiel. Der DAC 204 in 5 ist jedoch ein 7-Bit-DAC und enthält daher keine Eingänge zum Empfang von Daten bin5<1:0> aus 2. Der DAC 204 ist insofern ein 7-Bit-DAC, als bin0 bis bin4 die ersten bis fünften Bits eines Datenblocks darstellen, thm0 ein sechstes Bit des Datenblocks darstellt, das doppelt so signifikant ist wie das Bit bin4, und die Kombination von thm1 und thm2 ein siebtes Bit des Datenblocks darstellt, das doppelt so signifikant ist wie das Bit thm0. In mindestens einem Ausführungsbeispiel werden die Bits für thm1 und thm2 zusammen verarbeitet, um das siebte Bit des Datenblocks zu bilden. Die Einbeziehung der thermometerkodierten Bits thm0, thm1 und thm2 mit den binär kodierten Bits bin0 bis bin4 in einen Datenblock kann dazu beitragen, Fehlanpassungen zwischen den DAC-Einheiten abzumildern, da, wie in 5 gezeigt, jede DAC-Einheit, die binär kodierte Bits empfängt, für jedes nächsthöhere Bit um das Doppelte erhöht wird. Die Verwendung von thermometerkodierten Bits als höchstwertige Bits im Datenblock bedeutet, dass eine zusätzliche Hochskalierung für DAC-Einheiten, die die Bits thm0, thm1 und thm2 empfangen, vermieden werden kann, wodurch eine Fehlanpassung der Komponenten zwischen den DAC-Einheiten (z. B. eine Fehlanpassung der Verstärker und/oder Widerstände) verringert wird.
Wie in 5 gezeigt, umfasst der DAC 204 eine Vielzahl von KDM-DAC-Einheiten. Wie für Datenströme mit Bits in Position bin3 gezeigt, kann jede DAC-Einheit den Multiplexer 228 aus 2 und den KDM-V 300 aus 3 enthalten. Wie weiter gezeigt, ist der Multiplexer 228 ein 2: 1-Multiplexer, der für jeden Datenstrom DS1 und DS2 ein Bit an die jeweiligen Verstärkerblöcke 308 und 312 ausgibt. Von dort aus arbeiten der KDM-V 300 und die Umwandlungsschaltung 236 (einschließlich der beiden Widerstände RT) wie oben beschrieben, um ein analoges Signal mit einer erhöhten Geschwindigkeit im Vergleich zur Geschwindigkeit der Dateneingabe in den DAC 204 auszugeben. In diesem Zusammenhang ist zu beachten, dass 5 eine vereinfachte Version der KDM-DAC-Einheit zeigt, die das Bit bin3 empfängt. In der Praxis und wie oben unter Bezugnahme auf 4 erwähnt, kann jede KDM-DAC-Einheit entsprechend den Kenntnissen eines Fachmanns modifiziert werden, um Differenzsignale oder Single-Ended-Signale zu verarbeiten und auszugeben.
5 veranschaulicht ferner die Einbeziehung von Inverterblöcken 500 und 504 zur Bereitstellung einer invertierten Version der jeweiligen Taktsignale CLK_Q und CLK_I für eine Seite eines jeweiligen MUX 228 und 304.
Jede KDM-DAC-Einheit in 5 enthält die Bezeichnungen x0,25, x0,5, x1, x2, x4 und x8. Diese Bezeichnungen geben die Werte der Verstärkungen der Verstärker in den Verstärkerblöcken und der Widerstände in der Umwandlungsschaltung 236 in der KDM-DAC-Einheit relativ zu den Basiswerten für die Verstärkungen der Verstärker und den Basiswerten für die Widerstände an. Das heißt, dass jede Bezeichnung eine Gewichtung angibt, die auf die Verstärker und Widerstände in einer bestimmten KDM-DAC-Einheit angewendet wird. Die Gewichte können umgekehrt proportional auf die Verstärkungswerte der Verstärker und die Widerstandswerte der Widerstände angewandt werden. Beispielsweise bedeutet KDM DAC-Einheit x1, dass die Verstärkungswerte für die Verstärker im jeweiligen KDM-V 300 und die Widerstandswerte in der jeweiligen Umwandlungsschaltung 236 gleich einer gegebenen Basisverstärkung und einem gegebenen Basiswiderstandswert sind, während KDM DAC-Einheit x2 bedeutet, dass die Verstärkungswerte doppelt so hoch sind wie die Basisverstärkung und die Widerstandswerte im Vergleich zum Basiswiderstandswert halbiert sind. KDM DAC x0,5 bedeutet, dass die Verstärkungswerte die Hälfte des Basisverstärkungswertes und die Widerstandswerte das Doppelte des Basiswiderstandswertes betragen, und KDM DAC x4 bedeutet, dass die Verstärkungswerte das Vierfache des Basisverstärkungswertes und die Widerstandswerte ein Viertel des Basiswiderstandswertes betragen. Eine ähnliche Logik gilt für die übrigen KDM DAC-Einheiten. Die Gewichtung kann durch Anpassung der Verstärkungs- und Widerstandswerte in jedem KDM-V 300 und/oder durch Parallelschaltung eines oder mehrerer zusätzlicher KDM-Vs 300 erfolgen. Diese Gewichtungen sollen sicherstellen, dass jedes Eingangsbit die richtige Wirkung auf das letztendliche Analogsignal hat. Wie bereits erwähnt, bleibt die Skalierung für DAC-Einheiten, die die Bits thm0, thm1 und thm2 empfangen, bei x8 (anstelle von x16 und x32), da diese Bits thermometerkodiert und nicht binär kodiert sind.
In Anbetracht der 1-5 stellen Ausführungsbeispiele einen Sender 124 bereit, der eine PISO-Vorrichtung 200 enthält, die so konfiguriert ist, dass sie parallele Eingangsdaten empfängt und serialisierte Daten mit einer ersten Rate ausgibt. Der Sender 124 enthält außerdem einen DAC 204. Der DAC umfasst einen ersten Verstärkerblock 308, der so konfiguriert ist, dass er erste und zweite Bits eines ersten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und erste und zweite Signale auf der Grundlage von Werten (z. B. Binärwerten) der ersten und zweiten Bits ausgibt. Der DAC umfasst einen zweiten Verstärkerblock 312, der so konfiguriert ist, dass er dritte und vierte Bits eines zweiten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und dritte und vierte Signale auf der Grundlage von Werten (z. B. Binärwerten) der dritten und vierten Bits ausgibt. Die ersten, zweiten, dritten und vierten Datenbits können gemäß einer vorgegebenen Anordnung in den ersten und zweiten Verstärkerblock eingegeben werden (siehe 3A und 3B). Der DAC enthält einen Multiplexer 304, der so konfiguriert ist, dass er das erste, zweite, dritte und vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, zweiten, dritten und vierten Signals ausgibt, um einen dritten Datenstrom DSO mit einer zweiten Rate zu bilden, die größer ist als die erste Rate. Der DAC enthält ferner eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms vom Modulator empfängt und ein analoges Signal ausgibt, das den dritten Datenstrom darstellt. Die zweite Rate kann das Doppelte der ersten Rate betragen. Der Sender 124 kann ferner einen ersten Signalgenerator 216 enthalten, der so konfiguriert ist, dass er das erste Taktsignal an den Multiplexer anlegt, und einen zweiten Signalgenerator 212, der so konfiguriert ist, dass er ein zweites Taktsignal an die PISO-Vorrichtung 200 anlegt.
Beispielhafte Ausführungsformen wurden in Bezug auf ein KDM erörtert, das mit einer Spannungssteuerung implementiert ist. Die Ausführungsbeispiele sind jedoch nicht darauf beschränkt, und das KDM kann mit einer Stromsteuerung implementiert werden, wie im Folgenden näher erläutert wird.
6A zeigt den DAC 600 mit einem Datenmodulator 604, der gemäß mindestens einem Ausführungsbeispiel mit Stromsteuerung implementiert ist. Der mit Stromsteuerung implementierte DAC 600 kann den/die oben beschriebenen, mit Spannungssteuerung implementierten DAC(s) ersetzen.
Wie in 6A gezeigt, kann der Datenmodulator 604 mit einem Multiplexer implementiert werden, der eine Vielzahl von Schaltern enthält, die von den Taktsignalen CLKn und CLKp angesteuert werden (die in der Beschreibung der vorhergehenden Figuren CLK_I entsprechen können), wobei das Taktsignal CLKn die Umkehrung des Taktsignals CLKp ist. Der DAC 600 umfasst ferner Verstärkerblöcke 608 und 612, die Daten aus den jeweiligen Datenströmen DA1 und DS2 empfangen. Der DAC 600 ist ein Zwei-Bit-DAC, so dass jeder Verstärkerblock 608 und 612 zwei Stromquellen I_LSB und 2I_LSB umfasst, wobei jede Stromquelle mit zwei Schaltern verbunden ist. Ähnlich wie bei der oben beschriebenen Gewichtung für die Verstärker des KDM-V 300 ist die Stromquelle 2I_LSB mit Schaltern verbunden, die MSBs empfangen, und gibt doppelt so viel Strom aus wie die Stromquelle I_LSB , die mit Schaltern verbunden ist, die LSBs empfangen. In dem Szenario, in dem die Eingangsdaten binär kodiert sind, kann der Signalausgang von jedem Verstärkerblock 608 und 612 vier mögliche Zustände haben, die durch die Stromwerte 0I_LSB, I_LSB , 2I_LSB oder 3I_LSB dargestellt werden, da der DAC 600 ein Zwei-Bit-DAC ist. Jeder Stromwert steht für die vier möglichen Zustände der digitalen Eingangsdaten (z. B. 00 = 0I_LSB, 01 = I_LSB , 10 = 2I_LSB , 11 = 3I_LSB).
Der DAC 600 enthält auch eine Umwandlungsschaltung 616, die das vom Datenmodulator 604 ausgegebene Signal in ein Differenzspannungssignal Voutp/Voutn als analoges Ausgangssignal des DAC 600 umwandelt.
Hier sollte man wissen, dass der oben beschriebene DAC 600, der Stromsteuerung verwendet, eine sehr schnelle Konfiguration ist, wenn die Stromquellen kontinuierlich betrieben werden (d.h., das Ein- und Ausschalten der Stromquellen würde den Betrieb verlangsamen). Da der Modulator 604 jedes Mal, wenn nur eine der Stromquellen mit dem Ausgang verbunden ist, multiplexiert, kann sich die andere Stromquelle ausschalten. Um dieses Problem zu lösen, enthält der DAC 600 eine Dummy-Last, die den Strom der ungenutzten Stromquelle senkt oder erzeugt. Die Dummy-Last wird in 6 durch die Widerstände R2 dargestellt, die dafür sorgen, dass die Stromquellen aktiv bleiben, wenn sie nicht benutzt werden.
6B zeigt einen N-Bit-DAC 600A mit einem Modulator 604A, der mit Stromsteuerung gemäß mindestens einem Ausführungsbeispiel implementiert ist. Der Modulator 604A und die Umwandlungsschaltung 616A sind im Wesentlichen identisch mit dem Modulator 604 und der Umwandlungsschaltung 616 in 6A. Die Verstärkerblöcke 608A und 612A sind jedoch so strukturiert, dass sie N-Bits von Eingangsdaten aus den Datenströmen DS1 und DS2 verarbeiten können. Daher umfasst jeder Verstärkerblock 608A und 612A N Sätze von Schaltern, die mit N Stromquellen verbunden sind. Um die gleiche Gewichtung wie oben beschrieben zu erreichen, gibt jede zusätzliche Stromquelle über die Stromquelle 2I_LSB hinaus den doppelten Strom der unmittelbar vorangehenden Stromquelle aus. Bei einem Drei-Bit-DAC beispielsweise gibt die dritte Stromquelle in jedem Verstärker 608A und 612A einen Strom mit einer Amplitude aus, die dem Vierfachen von I_LSB oder 4I_LSB entspricht.
In Anbetracht der obigen Ausführungen sollte man verstehen, dass sich die erfindungsgemäßen Konzepte unter anderem auf einen Sender beziehen, der einen Datenmodulator mit extrem hoher Geschwindigkeit und geringem Stromverbrauch verwendet, der in ein SerDes-System implementiert werden kann. Insbesondere gibt es im Sender keine aktive Vorrichtung, das mit der vollen Rate der Ausgangsdaten arbeitet. Vielmehr gibt es eine spezifische Kombination und ein spezifisches Timing von Daten mit niedriger Rate und Taktmultiplexing, die das Datensignal mit voller Rate am Ausgang des KDM über eine passive Vorrichtung erzeugen, wodurch der Stromverbrauch gesenkt wird, während er immer noch mit hoher Geschwindigkeit arbeitet.
In der Beschreibung wurden spezifische Details angegeben, um ein gründliches Verständnis der Ausführungsformen zu ermöglichen. Einem Fachmann wird jedoch klar sein, dass die Ausführungsformen auch ohne diese spezifischen Details praktiziert werden können. In anderen Fällen können bekannte Schaltungen, Prozesse, Algorithmen, Strukturen und Techniken ohne unnötige Details dargestellt werden, um die Ausführungsformen nicht zu verdecken.
Während illustrative Ausführungsformen der Offenbarung hier im Detail beschrieben wurden, ist es zu verstehen, dass die erfinderischen Konzepte auf andere Weise verkörpert und verwendet werden können, und dass die beigefügten Ansprüche so ausgelegt werden sollen, dass sie solche Variationen einschließen, sofern sie nicht durch den Stand der Technik eingeschränkt sind.
Es sollte gewürdigt werden, dass erfinderische Konzepte jede Ausführungsform in Kombination mit einer oder mehreren anderen Ausführungsformen, jedes oder mehrere der hierin offenbarten Merkmale, jedes oder mehrere der hierin im Wesentlichen offenbarten Merkmale, jedes oder mehrere der hierin im Wesentlichen offenbarten Merkmale in Kombination mit einem oder mehreren anderen hierin im Wesentlichen offenbarten Merkmalen, jeden der Aspekte/Merkmale/Elemente in Kombination mit einem oder mehreren anderen Aspekten/Merkmalen/Elementen, die Verwendung von einem oder mehreren der hierin offenbarten Ausführungsformen oder Merkmale umfassen. Es ist zu beachten, dass jedes hier beschriebene Merkmal in Kombination mit jedem anderen hier beschriebenen Merkmal beansprucht werden kann, unabhängig davon, ob die Merkmale aus derselben beschriebenen Ausführungsform stammen.
Es versteht sich, dass die oben beschriebenen Aspekte und Ausführungsformen nur beispielhaft sind und dass im Rahmen der Ansprüche Änderungen im Detail vorgenommen werden können.
Jede Vorrichtung, jedes Verfahren und Merkmal, das in der Beschreibung und (gegebenenfalls) in den Ansprüchen und Zeichnungen offenbart wird, kann unabhängig oder in jeder geeigneten Kombination bereitgestellt werden.
Die in den Ansprüchen enthaltenen Bezugszahlen dienen nur der Veranschaulichung und haben keine einschränkende Wirkung auf den Umfang der Ansprüche.
Beispielhafte Ausführungsformen können wie folgt konfiguriert werden:

(1) Ein Datenmodulator für einen Sender, wobei der Datenmodulator aufweist:
- einen Multiplexer, der so konfiguriert ist, dass er:
  - mit einer ersten Rate einen ersten Datenstrom mit einer Vielzahl von ersten Symbolen und einen zweiten Datenstrom mit einer Vielzahl von zweiten Symbolen empfangen; und
  - basierend auf einem ersten Taktsignal die Vielzahl von ersten Symbolen und die Vielzahl von zweiten Symbolen selektiv ausgibt, um einen dritten Datenstrom zu bilden, der eine zweite Rate, die größer als die erste Rate ist, für die Übertragung des dritten Datenstroms durch den Sender erreicht.
(2) Der Datenmodulator von (1), wobei die zweite Rate mindestens das Doppelte der ersten Rate beträgt.
(3) Der Datenmodulator nach einem oder mehreren Punkten von (1) bis (2), wobei jedes Symbol in der Vielzahl der ersten Symbole und jedes Symbol in der Vielzahl der zweiten Symbole eine erste Zeitspanne umfasst und wobei eine Periode des ersten Taktsignals eine zweite Zeitspanne umfasst, die größer ist als die erste Zeitspanne.
(4) Der Datenmodulator nach einem oder mehreren Punkten von (1) bis (3), wobei die zweite Zeitspanne doppelt so lang wie die erste Zeitspanne ist.
(5) Der Datenmodulator nach einem oder mehreren der Punkten von (1) bis (4), wobei der Multiplexer so konfiguriert ist, dass er eine erste Teilmenge der Vielzahl von ersten Symbolen während einer ersten Hälfte einer Periode des ersten Taktsignals ausgibt, und eine zweite Teilmenge der Vielzahl von zweiten Symbolen während einer zweiten Hälfte der Periode des ersten Taktsignals ausgibt.
(6) Der Datenmodulator nach einem oder mehreren der Punkte von (1) bis (5), wobei die erste Teilmenge der Vielzahl von ersten Symbolen erste und zweite Symbole enthält, und wobei die zweite Teilmenge der Vielzahl von zweiten Symbolen dritte und vierte Symbole enthält.
(7) Der Datenmodulator nach einem oder mehreren der Punkte von (1) bis (6), wobei erste, zweite, dritte und vierte Symbole in dieser Reihenfolge im dritten Datenstrom, der vom Multiplexer ausgegeben wird, angeordnet sind.
(8) Der Datenmodulator nach einem oder mehreren der Punkte von (1) bis (7), wobei der Multiplexer mit Spannungssteuerung implementiert ist.
(9) Der Datenmodulator nach einem oder mehreren der Punkte von (1) bis (8), wobei der Multiplexer mit Stromregelung implementiert ist.
(10) Der Datenmodulator nach einem oder mehreren der Punkte von (1) bis (9), wobei mindestens einer von dem ersten Datenstrom und dem zweiten Datenstrom thermometerkodiert ist.
(11) Ein Digital-Analog-Wandler (DAC), der Folgendes umfasst:
- einen ersten Verstärkerblock, der so konfiguriert ist, dass er ein erstes Bit und ein zweites Bit eines ersten Datenstroms mit einer ersten Rate empfängt und erste und zweite Signale auf der Grundlage von Werten der ersten und zweiten Bits ausgibt;
- einen zweiten Verstärkerblock, der so konfiguriert ist, dass er ein drittes Bit und ein viertes Bit eines zweiten Datenstroms mit der ersten Rate empfängt und ein drittes und viertes Signal auf der Grundlage der Werte des dritten und vierten Bits ausgibt;
- einen Modulator, der so konfiguriert ist, dass er das erste, das zweite, das dritte und das vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, des zweiten, des dritten und des vierten Signals ausgibt, um einen dritten Datenstrom mit einer zweiten Rate, die größer als die erste Rate ist, zu bilden; und
- eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms empfängt und ein analoges Signal ausgibt, das für den ersten Datenstrom und den zweiten Datenstrom repräsentativ ist.
(12) Der DAC von (11), wobei der erste Verstärkerblock einen ersten Verstärker enthält, der so konfiguriert ist, dass er das erste Bit empfängt und das erste Signal ausgibt, und einen zweiten Verstärker, der so konfiguriert ist, dass er das zweite Bit empfängt und das zweite Signal ausgibt, und wobei der zweite Verstärkerblock einen dritten Verstärker enthält, der so konfiguriert ist, dass er das dritte Bit empfängt und das dritte Signal ausgibt, und einen vierten Verstärker, der so konfiguriert ist, dass er das vierte Bit empfängt und das vierte Signal ausgibt.
(13) Der DAC nach einem oder mehreren der Punkte von (11) bis (12), wobei das erste Bit ein weniger signifikantes Bit als das zweite Bit im ersten Datenstrom ist, wobei das dritte Bit ein weniger signifikantes Bit als das vierte Bit im zweiten Datenstrom ist und wobei die Verstärkungen des zweiten und vierten Verstärkers mindestens doppelt so hoch sind wie die Verstärkungen des ersten und dritten Verstärkers.
(14) Der DAC nach einem oder mehreren der Punkte von (11) bis (13), wobei der Modulator einen ersten Multiplexer-Block enthält, der so konfiguriert ist, dass er das erste und das zweite Signal empfängt und Symbole des ersten und des zweiten Signals entsprechend dem ersten Taktsignal ausgibt, und einen zweiten Multiplexer-Block, der so konfiguriert ist, dass er das dritte und das vierte Signal empfängt und Symbole des dritten und des vierten Signals entsprechend einer Umkehrung des ersten Taktsignals ausgibt.
(15) Der DAC nach einem oder mehreren der Punkte von (11) bis (14), wobei der erste Multiplexer-Block einen ersten Ausgang aufweist, der so konfiguriert ist, dass er Symbole des ersten Signals ausgibt, und einen zweiten Ausgang, der so konfiguriert ist, dass er Symbole des zweiten Signals ausgibt, und wobei der zweite Multiplexer-Block einen ersten Ausgang aufweist, der so konfiguriert ist, dass er Symbole des dritten Signals ausgibt, und einen zweiten Ausgang, der so konfiguriert ist, dass er Symbole des vierten Signals ausgibt.
(16) Der DAC nach einem oder mehreren der Punkte von (11) bis (15), wobei der erste Ausgang des ersten Multiplexerblocks mit dem ersten Ausgang des zweiten Multiplexerblocks verbunden ist, und wobei der zweite Ausgang des ersten Multiplexerblocks mit dem zweiten Ausgang des zweiten Multiplexerblocks verbunden ist.
(17) Der DAC nach einem oder mehreren der Punkte von (11) bis (16), wobei die Umwandlungsschaltung eine Spannungsteilerschaltung enthält, die mit dem ersten und zweiten Ausgang sowohl des ersten als auch des zweiten Multiplexer-Blocks verbunden ist.
(18) Ein Sender, aufweisend:
- eine Vorrichtung mit paralleler Eingabe und serieller Ausgabe (PISO), die so konfiguriert ist, dass sie parallele Eingabedaten empfängt und serialisierte Daten mit einer ersten Rate ausgibt;
- einen Digital-Analog-Wandler (DAC), umfassend:
  - einen ersten Verstärkerblock, der so konfiguriert ist, dass er erste und zweite Bits eines ersten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und erste und zweite Signale basierend auf den Werten der ersten und zweiten Bits ausgibt;
  - einen zweiten Verstärkerblock, der so konfiguriert ist, dass er dritte und vierte Bits eines zweiten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und dritte und vierte Signale auf der Grundlage von Werten der dritten und vierten Bits ausgibt, wobei die ersten, zweiten, dritten und vierten Datenbits von den ersten und zweiten Verstärkerblöcken gemäß einer vorgegebenen Anordnung empfangen werden;
  - einen Modulator, der so konfiguriert ist, dass er das erste, das zweite, das dritte und das vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, des zweiten, des dritten und des vierten Signals ausgibt, um einen dritten Datenstrom mit einer zweiten Rate, die größer als die erste Rate ist, zu bilden; und
  - eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms vom Modulator empfängt und ein analoges Signal ausgibt, das für den dritten Datenstrom repräsentativ ist.
(19) Der Sender nach Anspruch 18, wobei die zweite Rate das Doppelte der ersten Rate beträgt.
(20) Der Sender nach Anspruch 18, der ferner Folgendes umfasst:
- einen ersten Signalgenerator, der so konfiguriert ist, dass er das erste Taktsignal an den Modulator anlegt; und
- einen zweiten Signalgenerator, der so konfiguriert ist, dass er ein zweites Taktsignal an die PISO-Vorrichtung anlegt.

Claims

Datenmodulator für einen Sender, wobei der Datenmodulator aufweist: einen Multiplexer, der so konfiguriert ist, dass er: mit einer ersten Rate einen ersten Datenstrom mit einer Vielzahl von ersten Symbolen und einen zweiten Datenstrom mit einer Vielzahl von zweiten Symbolen empfängt; und basierend auf einem ersten Taktsignal die Vielzahl von ersten Symbolen und die Vielzahl von zweiten Symbolen selektiv ausgibt, um einen dritten Datenstrom zu bilden, der eine zweite Rate, die größer als die erste Rate ist, für die Übertragung des dritten Datenstroms durch den Sender erreicht.
Datenmodulator nach Anspruch 1, wobei die zweite Rate mindestens das Doppelte der ersten Rate beträgt.
Datenmodulator nach Anspruch 1 oder 2, wobei jedes Symbol in der Vielzahl der ersten Symbole und jedes Symbol in der Vielzahl der zweiten Symbole eine erste Zeitspanne umfasst und wobei eine Periode des ersten Taktsignals eine zweite Zeitspanne umfasst, die größer als die erste Zeitspanne ist.
Datenmodulator nach Anspruch 3, wobei die zweite Zeitspanne doppelt so lang wie die erste Zeitspanne ist.
Datenmodulator nach einem der vorhergehenden Ansprüche, wobei der Multiplexer so konfiguriert ist, dass er eine erste Teilmenge der Vielzahl von ersten Symbolen während einer ersten Hälfte einer Periode des ersten Taktsignals ausgibt, und eine zweite Teilmenge der Vielzahl von zweiten Symbolen während einer zweiten Hälfte der Periode des ersten Taktsignals ausgibt.
Datenmodulator nach Anspruch 5, wobei die erste Teilmenge der Vielzahl von ersten Symbolen erste und zweite Symbole enthält und wobei die zweite Teilmenge der Vielzahl von zweiten Symbolen dritte und vierte Symbole enthält.
Datenmodulator nach Anspruch 6, wobei erste, zweite, dritte und vierte Symbole in dieser Reihenfolge in dem dritten Datenstrom angeordnet sind, der von dem Multiplexer ausgegeben wird.
Datenmodulator nach einem der vorhergehenden Ansprüche, wobei der Multiplexer mit Spannungssteuerung implementiert ist.
Datenmodulator nach einem der Ansprüche 1 bis 7, wobei der Multiplexer mit einer Stromsteuerung implementiert ist.
Datenmodulator nach einem der vorhergehenden Ansprüche, wobei mindestens einer von dem ersten Datenstrom und dem zweiten Datenstrom thermometerkodiert ist.
Digital-Analog-Wandler (DAC), aufweisend: einen ersten Verstärkerblock, der so konfiguriert ist, dass er ein erstes Bit und ein zweites Bit eines ersten Datenstroms mit einer ersten Rate empfängt und erste und zweite Signale auf der Grundlage von Werten der ersten und zweiten Bits ausgibt; einen zweiten Verstärkerblock, der so konfiguriert ist, dass er ein drittes Bit und ein viertes Bit eines zweiten Datenstroms mit der ersten Rate empfängt und ein drittes und viertes Signal auf der Grundlage der Werte des dritten und vierten Bits ausgibt; einen Modulator, der so konfiguriert ist, dass er das erste, das zweite, das dritte und das vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, des zweiten, des dritten und des vierten Signals ausgibt, um einen dritten Datenstrom mit einer zweiten Rate, die größer als die erste Rate ist, zu bilden; und eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms empfängt und ein analoges Signal ausgibt, das für den ersten Datenstrom und den zweiten Datenstrom repräsentativ ist.
DAC nach Anspruch 11, wobei der erste Verstärkerblock einen ersten Verstärker enthält, der so konfiguriert ist, dass er das erste Bit empfängt und das erste Signal ausgibt, und einen zweiten Verstärker, der so konfiguriert ist, dass er das zweite Bit empfängt und das zweite Signal ausgibt, und wobei der zweite Verstärkerblock einen dritten Verstärker enthält, der so konfiguriert ist, dass er das dritte Bit empfängt und das dritte Signal ausgibt, und einen vierten Verstärker, der so konfiguriert ist, dass er das vierte Bit empfängt und das vierte Signal ausgibt.
DAC nach Anspruch 12, wobei das erste Bit ein weniger signifikantes Bit als das zweite Bit im ersten Datenstrom ist, wobei das dritte Bit ein weniger signifikantes Bit als das vierte Bit im zweiten Datenstrom ist, und wobei die Verstärkungen des zweiten und vierten Verstärkers mindestens doppelt so hoch sind wie die Verstärkungen des ersten und dritten Verstärkers.
DAC nach Anspruch 11, 12 oder 13, wobei der Modulator einen ersten Multiplexer-Block enthält, der so konfiguriert ist, dass er das erste und das zweite Signal und die Ausgangssymbole des ersten und des zweiten Signals entsprechend dem ersten Taktsignal empfängt, und einen zweiten Multiplexer-Block, der so konfiguriert ist, dass er das dritte und das vierte Signal und die Ausgangssymbole des dritten und des vierten Signals entsprechend einer Inversion des ersten Taktsignals empfängt.
DAC nach Anspruch 14, wobei der erste Multiplexerblock einen ersten Ausgang, der zur Ausgabe von Symbolen des ersten Signals konfiguriert ist, und einen zweiten Ausgang, der zur Ausgabe von Symbolen des zweiten Signals konfiguriert ist, enthält, und wobei der zweite Multiplexerblock einen ersten Ausgang, der zur Ausgabe von Symbolen des dritten Signals konfiguriert ist, und einen zweiten Ausgang, der zur Ausgabe von Symbolen des vierten Signals konfiguriert ist, enthält.
DAC nach Anspruch 15, wobei der erste Ausgang des ersten Multiplexerblocks mit dem ersten Ausgang des zweiten Multiplexerblocks verbunden ist, und wobei der zweite Ausgang des ersten Multiplexerblocks mit dem zweiten Ausgang des zweiten Multiplexerblocks verbunden ist.
DAC nach Anspruch 16, wobei die Umwandlungsschaltung eine Spannungsteilerschaltung enthält, die mit dem ersten und dem zweiten Ausgang sowohl des ersten als auch des zweiten Multiplexer-Blocks verbunden ist.
Sender, aufweisend: eine Vorrichtung für parallele Eingabe und serielle Ausgabe (PISO), die so konfiguriert ist, dass sie parallele Eingabedaten empfängt und serialisierte Daten mit einer ersten Rate ausgibt; und einen Digital-Analog-Wandler (DAC), umfassend: einen ersten Verstärkerblock, der so konfiguriert ist, dass er erste und zweite Bits eines ersten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und erste und zweite Signale basierend auf den Werten der ersten und zweiten Bits ausgibt; einen zweiten Verstärkerblock, der so konfiguriert ist, dass er dritte und vierte Bits eines zweiten Datenstroms der serialisierten Daten mit der ersten Rate empfängt und dritte und vierte Signale auf der Grundlage von Werten der dritten und vierten Bits ausgibt, wobei die ersten, zweiten, dritten und vierten Datenbits von den ersten und zweiten Verstärkerblöcken gemäß einer vorgegebenen Anordnung empfangen werden; einen Modulator, der so konfiguriert ist, dass er das erste, das zweite, das dritte und das vierte Signal empfängt und auf der Grundlage eines ersten Taktsignals selektiv Symbole des ersten, des zweiten, des dritten und des vierten Signals ausgibt, um einen dritten Datenstrom mit einer zweiten Rate, die größer als die erste Rate ist, zu bilden; und eine Umwandlungsschaltung, die so konfiguriert ist, dass sie die Symbole des dritten Datenstroms vom Modulator empfängt und ein analoges Signal ausgibt, das für den dritten Datenstrom repräsentativ ist.
Sender nach Anspruch 18, wobei die zweite Rate das Doppelte der ersten Rate beträgt.
Sender nach Anspruch 18 oder 19, ferner aufweisend: einen ersten Signalgenerator, der so konfiguriert ist, dass er das erste Taktsignal an den Modulator anlegt; und einen zweiten Signalgenerator, der so konfiguriert ist, dass er ein zweites Taktsignal an die PISO-Vorrichtung anlegt.