JP2007088191A - 半導体集積回路 - Google Patents

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Abstract

【課題】配線抵抗のプロセスバラツキによる特性への影響を抑制するのに有効な回路構成を有する半導体集積回路を提供する。
【解決手段】電源電圧供給端子３１及び接地電圧供給端子４１に対して遠端の電源電圧ノード３６、接地電圧ノード４６の間にバイアス発生回路１を設けて、基準電圧ノード５６、ノード６６を遠端からアンプ回路ブロック２へ接続する。アンプ回路ブロック２及びバイアス発生回路１で常時流れる電流により発生する電源電圧の降下が発生したとしても、バイアス発生回路１は、その電圧降下された電源に基づき基準電圧ノード５６、６６に基準電圧を発生する。このため、アンプ回路ブロック２の定電流源ＭＯＳトランジスタのＶｇｓもバイアス発生回路１に最も近いアンプ回路２４が最も小さくなり、このアンプ回路２４を基準に設計すると、他のアンプ回路２１乃至２３の応答速度が遅くなることはない。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、配線抵抗のプロセスバラツキによる特性への影響を抑制するのに有効な回路構成を有する半導体集積回路に関する。
チップ間のバイアス電流のばらつきを低減し、該チップ間での消費電流の差や、デバイス特性の差を低減した半導体集積回路が知られている。例えば、特許文献１には、異なるチップ間の消費電流や特性差を抑えるために、それぞれのチップに同じバイアス電流を外部供給し、その電流を基にチップ内アンプの電流を決めることが開示されている。即ち、バイアス電流を決めているバイアス発生回路をチップ外部に設け、それぞれのチップに同じバイアス電流を外部供給することが開示されている。
特開２０００−３１０９８１号公報（段落番号００８９）
しかしながら、従来技術は、特許文献１に開示されるように、バイアス発生回路をチップ外部に設ける技術であり、同一チップ内でのアンプ回路及びバイアス発生回路の配置によって、複数アンプ回路間のバイアス電流のばらつきを低減し、消費電流の差や、デバイス特性の差を低減するものではなかった。即ち、液晶ＴＦＴドライバー半導体集積回路装置のようにチップが長辺になり電源及び接地供給端子から内部回路への電源及び接地配線が長くなることで配線抵抗が大きくなり、その配線抵抗のプロセスバラツキによる特性への影響を抑制するのに有効な技術を提供するものではなかった。
そこで、本発明の目的は、前述した問題のない半導体集積回路を提供することである。
本発明の第１の視点は、第１の定電位供給端子を有し、第１の定電位を供給する第１の定電位供給線と、第２の定電位供給端子を有し、第２の定電位を供給する第２の定電位供給線と、前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の定電位及び前記第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する第１のバイアス発生回路と、前記第１のバイアス発生回路に電気的に接続されると共に、前記第１の基準電位を供給する第１の基準電位線と、前記第１のバイアス発生回路に電気的に接続されると共に前記第２の基準電位を供給する第２の基準電位線と、前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続され、且つ前記第１の定電位供給端子及び前記第２の定電位供給端子と前記第１のバイアス発生回路との間に配置される第１のアナログ回路と、を少なくとも含む半導体集積回路を提供することである。
本発明によれば、第１のバイアス発生回路と第１の定電位供給端子との間の第１の定電位供給線の配線距離及び第１のバイアス発生回路と第２の定電位供給端子との間の第２の定電位供給線の配線距離は、それぞれ、第１のアナログ回路と第１の定電位供給端子との間の第１の定電位供給線の配線距離及び第１のアナログ回路と第２の定電位供給端子との間の第２の定電位供給線の配線距離より長い。配線抵抗は、配線距離に比例するので、第１のバイアス発生回路と第１の定電位供給端子との間の第１の定電位供給線の配線抵抗及び第１のバイアス発生回路と第２の定電位供給端子との間の第２の定電位供給線の配線抵抗は、それぞれ、第１のアナログ回路と第１の定電位供給端子との間の第１の定電位供給線の配線抵抗及び第１のアナログ回路と第２の定電位供給端子との間の第２の定電位供給線の配線抵抗より大きい。
従って、第１のアナログ回路及び第１のバイアス発生回路で常時流れる電流により発生する定電圧の降下が発生したとしても、第１のバイアス発生回路は、その電圧降下された定電圧に基づき第１及び第２の基準電圧を発生する。このため、第１及び第２の定電位供給線の配線抵抗がプロセスバラツキによって設計値から値が変化しても、第１のバイアス発生回路に印加される電位差は、その設計値とほぼ同一となり、第１のバイアス発生回路により発生する第１及び第２の基準電位の電位差は、設計値とほぼ同一となる。従って、第１のアナログ回路には悪影響を及ぼさない。
（１）第１実施形態
本発明の第１の実施形態は、配線抵抗のプロセスバラツキによる特性への影響を抑制するのに有効な半導体集積回路を提供する。図１は、本発明の第１の実施形態に係る半導体集積回路の回路配置を示す等価回路図である。図２は、図１の回路配置位置による電源電圧及び接地電圧と、基準バイアス電圧との関係を示す図である。
（回路構成）
図１に示すように、本発明の第１の実施形態に係る半導体集積回路は、１つの半導体チップ上に設けられる。該半導体集積回路は、以下の回路構成を有する。第１の定電位供給線は、第１の定電位供給端子を有し、第１の定電位を供給する。該第１の定電位供給線は、具体的には、既知の電源電圧供給線で構成することが可能である。該第１の定電位供給端子は、具体的には、電源電圧供給端子３１で構成することが可能である。第２の定電位供給線は、第２の定電位供給端子を有し、第２の定電位を供給する。該第２の定電位は、該第１の定電位と異なる。該第２の定電位供給線は、具体的には、既知の接地電圧供給線で構成することが可能である。第２の定電位供給端子は、具体的には、接地電圧供給端子４１で構成することが可能である。
第１のバイアス発生回路１は、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の定電位及び該第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する。第１のバイアス発生回路１は、具体的には、電源電圧供給線のノード３６と接地電圧供給線のノード４６とに電気的に接続される。電源電圧供給線のノード３６と接地電圧供給線のノード４６とは、それぞれ、電源電圧供給端子３１と接地電圧供給端子４１とからみて遠端のノードである。第１のバイアス発生回路１は、電源電圧供給端子３１から供給された電源電圧及び接地電圧供給端子４１から供給された接地電圧に基づき、第１の基準電位と第２の基準電位とを発生する。
第１の基準電位線は、ノード５６を有し、該ノード５６で該第１のバイアス発生回路１に電気的に接続される。該第１の基準電位線は、該第１のバイアス発生回路により発生された該第１の基準電位を供給する。第２の基準電位線は、ノード６６を有し、該ノード６６で該第１のバイアス発生回路１に電気的に接続される。該第２の基準電位線は、該第１のバイアス発生回路により発生された該第２の基準電位を供給する。
１又は複数のアナログ回路が、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の基準電位線と該第２の基準電位線とに電気的に接続される。該１又は複数のアナログ回路は、該第１の定電位供給端子及び該第２の定電位供給端子と、該第１のバイアス発生回路１との間に配置される。ここで、各アナログ回路は、第１の定電位供給、第２の定電位供給、第１の基準電位供給及び第２の基準電位供給を受けて動作する既知のアナログ回路、例えば、アンプ回路で構成することができるが、必ずしもアンプ回路に限定するものではない。具体的には、アナログ回路は、アンプ回路２１乃至２４で構成することが可能である。該１又は複数のアナログ回路は、第１のバイアス発生回路１と、電源電圧供給端子３１及び接地電圧供給端子４１との間に配置される。具体的には、アンプ回路２１乃至２４は、第１のバイアス発生回路１と、電源電圧供給端子３１及び接地電圧供給端子４１との間に配置される。
該アンプ回路２１は、電源電圧供給線のノード３２と接地電圧供給線のノード４２とに電気的に接続されると共に、第１の基準電位供給線のノード５２と第２の基準電位供給線のノード６２とに電気的に接続される。該電源電圧供給線のノード３２と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１が存在する。該接地電圧供給線のノード４２と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１が存在する。該電源電圧供給線のノード３２と該接地電圧供給線のノード４２との間には、該アンプ回路２１の抵抗７１が存在する。該アンプ回路２１は、＋入力端子１１と、−入力端子と、出力端子２０１とを有し、該−入力端子は出力端子２０１に電気的に接続される。第１の基準電位供給線のノード５２と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１２、１１３、１１４、１１５が存在する。第２の基準電位供給線のノード６２と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２２、１２３、１２４、１２５が存在する。
該アンプ回路２２は、電源電圧供給線のノード３３と接地電圧供給線のノード４３とに電気的に接続されると共に、第１の基準電位供給線のノード５３と第２の基準電位供給線のノード６３とに電気的に接続される。該電源電圧供給線のノード３３と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２が存在する。該接地電圧供給線のノード４３と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２が存在する。該電源電圧供給線のノード３３と該接地電圧供給線のノード４３との間には、該アンプ回路２２の抵抗７２が存在する。該アンプ回路２２は、＋入力端子１２と、−入力端子と、出力端子２０２とを有し、該−入力端子は出力端子２０２に電気的に接続される。第１の基準電位供給線のノード５３と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１３、１１４、１１５が存在する。第２の基準電位供給線のノード６３と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２３、１２４、１２５が存在する。
該アンプ回路２３は、電源電圧供給線のノード３４と接地電圧供給線のノード４４とに電気的に接続されると共に、第１の基準電位供給線のノード５４と第２の基準電位供給線のノード６４とに電気的に接続される。該電源電圧供給線のノード３４と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３が存在する。該接地電圧供給線のノード４４と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３が存在する。該電源電圧供給線のノード３４と該接地電圧供給線のノード４４との間には、該アンプ回路２３の抵抗７３が存在する。該アンプ回路２３は、＋入力端子１３と、−入力端子と、出力端子２０３とを有し、該−入力端子は出力端子２０３に電気的に接続される。第１の基準電位供給線のノード５４と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１４、１１５が存在する。第２の基準電位供給線のノード６４と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２４、１２５が存在する。
該アンプ回路２４は、電源電圧供給線のノード３５と接地電圧供給線のノード４５とに電気的に接続されると共に、第１の基準電位供給線のノード５５と第２の基準電位供給線のノード６５とに電気的に接続される。該電源電圧供給線のノード３５と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３、１０４が存在する。該接地電圧供給線のノード４５と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３、１３４が存在する。該電源電圧供給線のノード３５と該接地電圧供給線のノード４５との間には、該アンプ回路２４の抵抗７４が存在する。該アンプ回路２４は、＋入力端子１４と、−入力端子と、出力端子２０４とを有し、該−入力端子は出力端子２０４に電気的に接続される。第１の基準電位供給線のノード５５と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１５が存在する。第２の基準電位供給線のノード６５と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２５が存在する。
第１のバイアス発生回路１は、電源電圧供給線のノード３６と接地電圧供給線のノード４６とに電気的に接続されると共に、第１の基準電位供給線のノード５６と第２の基準電位供給線のノード６６とに電気的に接続される。該電源電圧供給線のノード３６と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３、１０４、１０５が存在する。該接地電圧供給線のノード４６と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３、１３４、１３５が存在する。
即ち、該アンプ回路２１は、電源電圧供給端子３１及び接地電圧供給端子４１と、該アンプ回路２２との間に配置される。該アンプ回路２２は、該アンプ回路２１と該アンプ回路２３との間に配置される。該アンプ回路２３は、該アンプ回路２２と該アンプ回路２４との間に配置される。該アンプ回路２４は、該アンプ回路２３と該第１のバイアス発生回路１との間に配置される。
換言すれば、第１のバイアス発生回路１は、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が、アンプ回路２１乃至２４のそれと比較して、より遠い位置に配置される。該配線距離とは、該第１の定電位供給線及び該第２の定電位供給線の距離である。該第１の定電位供給線及び該第２の定電位供給線は配線抵抗を有するため、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が長いほど、電圧降下が大きくなる。即ち、該第１のバイアス発生回路１が該第１の定電位供給線及び該第２の定電位供給線にそれぞれ接続されるノード３６及び４６は、アンプ回路２１乃至２４が該第１の定電位供給線及び該第２の定電位供給線に接続されるノード３２及び４２、ノード３３及び４３、ノード３４及び４４、ノード３５及び４５より、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が遠い。
即ち、電源電圧供給端子３１及び接地電圧供給端子４１に対して遠端の電源電圧ノード３６、接地電圧ノード４６の間にバイアス発生回路１を設けて、基準電圧ノード５６、ノード６６を遠端からアンプ回路ブロック２へ接続している。また、実際のチップレイアウトも電源供給元に近い方にアンプ回路ブロック２が配置され、遠い方にバイアス発生回路１が配置されている。
アンプ回路ブロック２内のアンプ回路２１の電源電圧はノード３２と接続され、接地電圧はノード４２と接続され、基準電圧はノード５２及びノード６２と接続されている。アンプ回路２２の電源電圧はノード３３と接続され、接地電圧はノード４３と接続され、基準電圧はノード５３及びノード６３に接続されている。アンプ回路２３の電源電圧はノード３４と接続され、接地電圧はノード４４と接続され、基準電圧はノード５４及びノード６４に接続されている。アンプ回路２４の電源電圧はノード３５と接続され、接地電圧はノード４５と接続され、基準電圧はノード５５及びノード６５に接続されている。
また、各アンプ回路２１、２２、２３、２４内にそれぞれ図示している配線抵抗７１、７２、７３、７４は、後述する説明のためアンプ回路に流れる電流を表現するために図示した。
次に電源電圧ノード３１とノード３２とは配線抵抗１０１を介して互いに接続され、ノード３２とノード３３とは配線抵抗１０２を介して互いに接続され、ノード３３とノード３４とは配線抵抗１０３を介して互いに接続され、ノード３４とノード３５とは配線抵抗１０４を介して互いに接続され、ノード３５とノード３６とは配線抵抗１０５を介して互いに接続されている。接地電圧ノード４１とノード４２とは配線抵抗１３１を介して互いに接続され、ノード４２とノード４３とは配線抵抗１３２を介して互いに接続され、ノード４３とノード４４とは配線抵抗１３３を介して互いに接続され、ノード４４とノード４５とは配線抵抗１３４を介して互いに接続され、ノード４５とノード４６とは配線抵抗１３５を介して互いに接続されている。基準電圧ノード５６とノード５５とは配線抵抗１１５を介して互いに接続され、ノード５２とノード５３とは配線抵抗１１２を介して互いに接続され、ノード５３とノード５４とは配線抵抗１１３を介して互いに接続され、ノード５４とノード５５とは配線抵抗１１４を介して互いに接続されている。基準電圧ノード６６とノード６５とは配線抵抗１２５を介して互いに接続され、ノード６２とノード６３とは配線抵抗１２２を介して互いに接続され、ノード６３とノード６４とは配線抵抗１２３を介して互いに接続され、ノード６４とノード６５とは配線抵抗１２４を介して互いに接続されている。上述した配線抵抗１０１、１０２、１０３、１０４、１０５、１１２、１１３、１１４、１１５、１２２、１２３、１２４、１２５、１３１、１３２、１３３、１３４、１３５は配線メタルでの配線抵抗を表現したものである。また、ノード５２、ノード５３、ノード５４、ノード５５は各アンプ回路２１乃至２４内の定電流源ＰＭＯＳトランジスタのゲートに接続され、ノード６２、ノード６３、ノード６４、ノード６５は各アンプ回路２１乃至２４内の定電流源ＮＭＯＳトランジスタのゲートに接続されている。
前述の配線及び回路素子は、１つの半導体チップ上に集積される。第１のバイアス発生回路１は、既知の回路構成で実現することが可能である。更に、アンプ回路２１乃至２４の各々は、既知の回路構成で実現することが可能である。
（回路動作）
図１を参照して説明した半導体集積回路は、図２に示すように、基本動作は各アンプ回路への入力端子１１、１２、１３、１４のアナログ電圧レベルを出力端子２０１、２０２、２０３、２０４へとアナログ電圧レベルでそれぞれ出力する。
次に配置位置による電源電圧・接地電圧とバイアス電圧の関係を説明する。バイアス発生回路１は電源電圧ノード３６と接地電圧ノード４６との間に配置されるため、基準電圧ノード５６、ノード６６は、電源電圧ノード３６と接地電圧ノード４６とを基準に決定される。そして各アンプ回路２１乃至２４には常時電流が流れているため、各アンプ回路２１乃至２４にて電圧降下が起こり（点線で図示）、電源電圧ノード３２乃至３６、接地電圧ノード４２乃至４６では電位差が発生する。特に、電源供給側である電源電圧供給端子３１及び接地電圧供給端子４１からより遠いノード３６及びノード４６で電圧降下がより大きくなる。ここで、電圧降下が無いときの理想電源電圧３１’及び理想接地電位４１’を実線で図示している。
また、バイアス発生回路１からの基準電圧の配線はハイインピーダンス状態であるため、電圧降下も起きずノード５２乃至ノード５６のレベルは同一、更にノード６２乃至ノード６６のレベルも同一となる。
（効果）
以上説明したように、本発明の第１の実施形態によれば、アンプ回路２１乃至２４及びバイアス発生回路１で常時流れる電流により発生する電源電圧の降下が発生したとしても、バイアス発生回路１の電源電圧ノード３６と接地電圧ノード４６とが電源電圧供給ノード３１及び接地電圧供給ノード４１から最遠端となる配置とすることで、バイアス発生回路１は、その電圧降下された電源に基づき基準電圧ノード５６、６６に基準電圧を発生する。このため、アンプ回路２１乃至２４の定電流源ＭＯＳトランジスタのＶｇｓもバイアス発生回路１に最も近いアンプ回路２４が最も小さくなり、このアンプ回路２４を基準に設計すると、他のアンプ回路２１乃至２３の応答速度が遅くなることはない。
また、電源配線抵抗がプロセスバラツキによって配線抵抗仕上がり値が変わっても、電源電圧ノード３６と基準電圧ノード５６との電位差、即ち、図２中の配線抵抗値が高いときの電位差５１１と低いときの電位差５１１’とはほぼ同じになり、且つ接地電圧ノード４６と基準電圧ノード６６の電位差、即ち、図２中の配線抵抗値が高いときの電位差５１２と低いときの電位差５１２’とはほぼ同じになるため、定電流源ＭＯＳトランジスタのＶｇｓ、即ち第２図中の電位差５３１、５３１’、５３２、５３２’がアンプ回路２４の定電流源ＭＯＳトランジスタのＶｇｓよりも大きいため、応答速度は遅くならない。
さらに、配線抵抗値が大きく仕上がった場合を想定して設計すれば、配線抵抗値が小さくなった場合でも、電源供給側の電源電圧供給端子３１及び接地電圧供給端子４１の近端、即ち、バイアス発生回路１からは遠端の定電流源ＭＯＳトランジスタのＶｇｓは小さくなるため、消費電流は減少する。
（２）第２実施形態
本発明の第２の実施形態は、配線抵抗のプロセスバラツキによる特性への影響を抑制するのに有効な半導体集積回路を提供する。図３は、本発明の第１の実施形態に係る半導体集積回路の回路配置を示す等価回路図である。図４は、図３の回路配置位置による電源電圧及び接地電圧と、基準バイアス電圧との関係を示す図である。
（回路構成）
図３に示すように、本発明の第２の実施形態に係る半導体集積回路は、１つの半導体チップ上に設けられる。該半導体集積回路は、以下の回路構成を有する。第１の定電位供給線は、第１の定電位供給端子を有し、第１の定電位を供給する。該第１の定電位供給線は、具体的には、既知の電源電圧供給線で構成することが可能である。該第１の定電位供給端子は、具体的には、電源電圧供給端子３１で構成することが可能である。第２の定電位供給線は、第２の定電位供給端子を有し、第２の定電位を供給する。該第２の定電位は、該第１の定電位と異なる。該第２の定電位供給線は、具体的には、既知の接地電圧供給線で構成することが可能である。第２の定電位供給端子は、具体的には、接地電圧供給端子４１で構成することが可能である。
第１のバイアス発生回路１は、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の定電位及び該第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する。第１のバイアス発生回路１は、具体的には、電源電圧供給線のノード３６と接地電圧供給線のノード４６とに電気的に接続される。電源電圧供給線のノード３６と接地電圧供給線のノード４６とは、それぞれ、電源電圧供給端子３１と接地電圧供給端子４１とからみて遠端のノードである。第１のバイアス発生回路１は、電源電圧供給端子３１から供給された電源電圧及び接地電圧供給端子４１から供給された接地電圧に基づき、第１の基準電位と第２の基準電位とを発生する。
第１の基準電位線は、ノード５６を有し、該ノード５６で該第１のバイアス発生回路１に電気的に接続される。該第１の基準電位線は、該第１のバイアス発生回路により発生された該第１の基準電位を供給する。第２の基準電位線は、ノード６６を有し、該ノード６６で該第１のバイアス発生回路１に電気的に接続される。該第２の基準電位線は、該第１のバイアス発生回路により発生された該第２の基準電位を供給する。
第２のバイアス発生回路２１１は、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の定電位及び該第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する。第２のバイアス発生回路２１１は、具体的には、電源電圧供給線のノード３７と接地電圧供給線のノード４７とに電気的に接続される。電源電圧供給線のノード３７と接地電圧供給線のノード４７とは、それぞれ、電源電圧供給端子３１と接地電圧供給端子４１とからみて中間の遠さのノードである。第２のバイアス発生回路２１１は、電源電圧供給端子３１から供給された電源電圧及び接地電圧供給端子４１から供給された接地電圧に基づき、第３の基準電位と第４の基準電位とを発生する。
第１のアナログ回路ブロック２が、該第２のバイアス発生回路２１１と、該電源電圧供給端子３１及び接地電圧供給端子４１との間に配置される。該第１のアナログ回路ブロック２は、電源電圧供給線のノード３７と接地電圧供給線のノード４７とを介し第２のバイアス発生回路２１１に電気的に接続される。該第１のアナログ回路ブロック２は、１又は複数のアナログ回路を含む。該１又は複数のアナログ回路が、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第３の基準電位線と該第４の基準電位線とに電気的に接続される。該１又は複数のアナログ回路は、該第１の定電位供給端子及び該第２の定電位供給端子と、該第２のバイアス発生回路２１１との間に配置される。ここで、各アナログ回路は、第１の定電位供給、第２の定電位供給、第３の基準電位供給及び第４の基準電位供給を受けて動作する既知のアナログ回路、例えば、アンプ回路で構成することができるが、必ずしもアンプ回路に限定するものではない。具体的には、アナログ回路は、アンプ回路２１及び２２で構成することが可能である。該１又は複数のアナログ回路は、第２のバイアス発生回路２１１と、電源電圧供給端子３１及び接地電圧供給端子４１との間に配置される。具体的には、アンプ回路２１及び２２は、第２のバイアス発生回路２１１と、電源電圧供給端子３１及び接地電圧供給端子４１との間に配置される。
該アンプ回路２１は、電源電圧供給線のノード３２と接地電圧供給線のノード４２とに電気的に接続されると共に、第３の基準電位供給線のノード５２と第４の基準電位供給線のノード６２とに電気的に接続される。該電源電圧供給線のノード３２と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１が存在する。該接地電圧供給線のノード４２と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１が存在する。該電源電圧供給線のノード３２と該接地電圧供給線のノード４２との間には、該アンプ回路２１の抵抗７１が存在する。該アンプ回路２１は、＋入力端子１１と、−入力端子と、出力端子２０１とを有し、該−入力端子は出力端子２０１に電気的に接続される。第３の基準電位供給線のノード５２と第２のバイアス発生回路２１１との間には、第３の基準電位供給線の配線抵抗１１２、１１３が存在する。第４の基準電位供給線のノード６２と第２のバイアス発生回路２１１との間には、第４の基準電位供給線の配線抵抗１２２、１２３が存在する。
該アンプ回路２２は、電源電圧供給線のノード３３と接地電圧供給線のノード４３とに電気的に接続されると共に、第３の基準電位供給線のノード５３と第４の基準電位供給線のノード６３とに電気的に接続される。該電源電圧供給線のノード３３と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２が存在する。該接地電圧供給線のノード４３と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２が存在する。該電源電圧供給線のノード３３と該接地電圧供給線のノード４３との間には、該アンプ回路２２の抵抗７２が存在する。該アンプ回路２２は、＋入力端子１２と、−入力端子と、出力端子２０２とを有し、該−入力端子は出力端子２０２に電気的に接続される。第３の基準電位供給線のノード５３と第２のバイアス発生回路２１１との間には、第３の基準電位供給線の配線抵抗１１３が存在する。第４の基準電位供給線のノード６３と第２のバイアス発生回路２１１との間には、第４の基準電位供給線の配線抵抗１２３が存在する。
第２のアナログ回路ブロック３が、該第１のバイアス発生回路１と、該第２のバイアス発生回路２１１との間に配置される。即ち、該第２のバイアス発生回路２１１は、該第１のアナログ回路ブロック２と、該第２のアナログ回路ブロック３との間に配置される。該第２のアナログ回路ブロック３は、電源電圧供給線のノード３６と接地電圧供給線のノード４６とを介し第１のバイアス発生回路１に電気的に接続される。該第２のアナログ回路ブロック３は、１又は複数のアナログ回路を含む。該１又は複数の更なるアナログ回路が、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の基準電位線と該第２の基準電位線とに電気的に接続される。該１又は複数のアナログ回路は、該第１のバイアス発生回路１と、該第２のバイアス発生回路２１１との間に配置される。ここで、各アナログ回路は、第１の定電位供給、第２の定電位供給、第１の基準電位供給及び第２の基準電位供給を受けて動作する既知のアナログ回路、例えば、アンプ回路で構成することができるが、必ずしもアンプ回路に限定するものではない。具体的には、アナログ回路は、アンプ回路２３及び２４で構成することが可能である。該１又は複数のアナログ回路は、第１のバイアス発生回路１と、第２のバイアス発生回路２１１との間に配置される。具体的には、アンプ回路２３及び２４は、第２のバイアス発生回路２１１と、第１のバイアス発生回路１と、第２のバイアス発生回路２１１との間に配置される。
該アンプ回路２３は、電源電圧供給線のノード３４と接地電圧供給線のノード４４とに電気的に接続されると共に、第１の基準電位供給線のノード５４と第２の基準電位供給線のノード６４とに電気的に接続される。該電源電圧供給線のノード３４と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３が存在する。該接地電圧供給線のノード４４と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３が存在する。該電源電圧供給線のノード３４と該接地電圧供給線のノード４４との間には、該アンプ回路２３の抵抗７３が存在する。該アンプ回路２３は、＋入力端子１３と、−入力端子と、出力端子２０３とを有し、該−入力端子は出力端子２０３に電気的に接続される。第１の基準電位供給線のノード５４と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１４、１１５が存在する。第２の基準電位供給線のノード６４と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２４、１２５が存在する。
該アンプ回路２４は、電源電圧供給線のノード３５と接地電圧供給線のノード４５とに電気的に接続されると共に、第１の基準電位供給線のノード５５と第２の基準電位供給線のノード６５とに電気的に接続される。該電源電圧供給線のノード３５と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３、１０４が存在する。該接地電圧供給線のノード４５と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３、１３４が存在する。該電源電圧供給線のノード３５と該接地電圧供給線のノード４５との間には、該アンプ回路２４の抵抗７４が存在する。該アンプ回路２４は、＋入力端子１４と、−入力端子と、出力端子２０４とを有し、該−入力端子は出力端子２０４に電気的に接続される。第１の基準電位供給線のノード５５と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１５が存在する。第２の基準電位供給線のノード６５と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２５が存在する。
第１のバイアス発生回路１は、電源電圧供給線のノード３６と接地電圧供給線のノード４６とに電気的に接続されると共に、第１の基準電位供給線のノード５６と第２の基準電位供給線のノード６６とに電気的に接続される。該電源電圧供給線のノード３６と電源電圧供給端子３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３、１０４、１０５が存在する。該接地電圧供給線のノード４６と接地電圧供給端子４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３、１３４、１３５が存在する。
即ち、該アンプ回路２１は、電源電圧供給端子３１及び接地電圧供給端子４１と、該アンプ回路２２との間に配置される。該アンプ回路２２は、該アンプ回路２１と該第２のバイアス発生回路２１１との間に配置される。該第２のバイアス発生回路２１１は、該アンプ回路２２と該アンプ回路２３との間に配置される。該アンプ回路２３は、該第２のバイアス発生回路２１１と該アンプ回路２４との間に配置される。該アンプ回路２４は、該アンプ回路２３と該第１のバイアス発生回路１との間に配置される。
換言すれば、第１のバイアス発生回路１は、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が、アンプ回路２３及び２４のそれと比較して、より遠い位置に配置される。該配線距離とは、該第１の定電位供給線及び該第２の定電位供給線の距離である。該第１の定電位供給線及び該第２の定電位供給線は配線抵抗を有するため、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が長いほど、電圧降下が大きくなる。即ち、該第１のバイアス発生回路１が該第１の定電位供給線及び該第２の定電位供給線にそれぞれ接続されるノード３６及び４６は、アンプ回路２３及び２４が該第１の定電位供給線及び該第２の定電位供給線に接続されるノード３４及び６４、ノード３５及び６５より、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が遠い。
第２のバイアス発生回路２１１は、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が、アンプ回路２１及び２２のそれと比較して、より遠い位置に配置される。該配線距離とは、該第１の定電位供給線及び該第２の定電位供給線の距離である。該第１の定電位供給線及び該第２の定電位供給線は配線抵抗を有するため、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が長いほど、電圧降下が大きくなる。即ち、該第２のバイアス発生回路２１１が該第１の定電位供給線及び該第２の定電位供給線にそれぞれ接続されるノード３７及び４７は、アンプ回路２１及び２２が該第１の定電位供給線及び該第２の定電位供給線に接続されるノード３２及び４２、ノード３３及び４３より、電源電圧供給端子３１及び接地電圧供給端子４１からの配線距離が遠い。
即ち、電源電圧供給端子３１、接地電圧供給端子４１に対して遠端の電源電圧ノード３６、接地電圧ノード４６の間にバイアス発生回路１を設けて、基準電圧ノード５６、ノード６６を遠端からアンプ回路ブロック３へ接続している。その中間に位置する電源電圧ノード３７、接地電圧ノード４７の間にバイアス発生回路２１１を設け、基準電圧ノード５７、ノード６７を中央からアンプ回路ブロック２へ接続している。また、実際のチップレイアウトも電源供給元に近い方にアンプ回路ブロック２が配置され、中央にバイアス発生回路２１１が配置され、それよりも遠くにアンプ回路ブロック３が配置され、さらに遠端にはバイアス発生回路１が配置されている。
アンプ回路ブロック２内のアンプ回路２１の電源電圧はノード３２と接続され、接地電圧はノード４２と接続され、基準電圧はノード５２及びノード６２と接続されている。アンプ回路２２の電源電圧はノード３３と接続され、接地電圧はノード４３と接続され、基準電圧はノード５３及びノード６３に接続されている。アンプ回路２３の電源電圧はノード３４と接続され、接地電圧はノード４４と接続され、基準電圧はノード５４及びノード６４に接続されている。アンプ回路２４の電源電圧はノード３５と接続され、接地電圧はノード４５と接続され、基準電圧はノード５５及びノード６５に接続されている。
また、各アンプ回路内に図示している配線抵抗７１、７２、７３、７４は、後述する説明のためアンプ回路に流れる電流を表現するために図示した。
次に電源電圧ノード３１とノード３２とは配線抵抗１０１を介して互いに接続され、ノード３２とノード３３とは配線抵抗１０２を介して互いに接続され、ノード３３とノード３７とは配線抵抗１０３を介して互いに接続され、ノード３７とノード３４とは配線抵抗１０６を介して互いに接続され、ノード３４とノード３５とは配線抵抗１０４を介して互いに接続され、ノード３５とノード３６とは配線抵抗１０５を介して互いに接続されている。接地電圧ノード４１とノード４２とは配線抵抗１３１を介して互いに接続され、ノード４２とノード４３とは配線抵抗１３２を介して互いに接続され、ノード４３とノード４７とは配線抵抗１３３を介して互いに接続され、ノード４７とノード４４とは配線抵抗１３６を介して互いに接続され、ノード４４とノード４５とは配線抵抗１３４を介して互いに接続され、ノード４５とノード４６とは配線抵抗１３５を介して互いに接続されている。基準電圧ノード５６とノード５５とは配線抵抗１１５を介して互いに接続され、ノード５２とノード５３とは配線抵抗１１２を介して互いに接続され、ノード５３とノード５７とは配線抵抗１１３を介して互いに接続され、ノード５４とノード５５とは配線抵抗１１４を介して互いに接続されている。基準電圧ノード６６とノード６５とは配線抵抗１２５を介して互いに接続され、ノード６２とノード６３とは配線抵抗１２２を介して互いに接続され、ノード６３とノード６７とは配線抵抗１２３を介して互いに接続され、ノード６４とノード６５とは配線抵抗１２４を介して互いに接続されている。
上述した配線抵抗１０１、１０２、１０３、１０４、１０５、１０６、１１２、１１３、１１４、１１５、１２２、１２３、１２４、１２５、１３１、１３２、１３３、１３４、１３５、１３６は配線メタルでの配線抵抗を表現したものである。また、ノード５２、ノード５３、ノード５４、ノード５５は各アンプ回路２１乃至２４内の定電流源ＰＭＯＳトランジスタのゲートに接続され、ノード６２、ノード６３、ノード６４、ノード６５は各アンプ回路２１乃至２４内の定電流源ＮＭＯＳトランジスタのゲートに接続されている。
なお、前述した半導体集積回路は、１つの半導体チップに集積される。バイアス発生回路１とバイアス発生回路２１１とは同じ特性を持つ回路である。更に、第１及び第２のバイアス発生回路１、２１１は、既知の回路構成で実現することが可能である。更に、アンプ回路２１乃至２４の各々は、既知の回路構成で実現することが可能である。
（回路動作）
図３を参照して説明した半導体集積回路は、図４に示すように、基本動作は各アンプ回路への入力端子１１、１２、１３、１４のアナログ電圧レベルを出力端子２０１、２０２、２０３、２０４へとアナログ電圧レベルでそれぞれ出力する。
次に配置位置による電源電圧・接地電圧とバイアス電圧の関係を説明する。バイアス発生回路１は電源電圧ノード３６と接地電圧ノード４６の間に配置されるため、基準電圧ノード５６、ノード６６は、電源電圧ノード３６と接地電圧ノード４６とを基準に決定される。
バイアス発生回路２１１は電源電圧ノード３７と接地電圧ノード４７との間に配置されるため、基準電圧ノード５７、ノード６７は、電源電圧ノード３７と接地電圧ノード４７とを基準に決定される。
そして各アンプ回路２１乃至２４には常時電流が流れているため、各アンプ回路２１乃至２４にて電圧降下が起こり（点線で図示）、電源電圧ノード３２乃至３６、接地電圧ノード４２乃至４６では電位差が発生する。特に、電源供給側の電源電圧供給端子３１及び接地電圧供給端子４１から遠いノード３６及びノード４６で電圧降下がより顕著になる。ここで、電圧降下が無いときの理想電源電圧３１’及び理想接地電位４１’を図示している。なお、電源電圧ノード３６及び接地電圧ノード４６に比べ、電源電圧ノード３７及び接地電圧ノード４７の方が電源供給側の電源電圧供給端子３１及び接地電圧供給端子４１に近いため、電圧降下の影響は少ない。
また、バイアス発生回路１及びバイアス発生回路２１１からの基準電圧の配線はハイインピーダンス状態であるため、電圧降下も起きずノード５２、５３、５７の電圧レベルは同一、ノード６２、６３、６７の電圧レベルは同一、ノード５４、５５、５６の電圧レベルは同一、ノード６４、６５、６６の電圧レベルもそれぞれ同じになる。
（効果）
以上説明したように、本発明の第２の実施形態によれば、アンプ回路２１乃至２４及びバイアス発生回路１、２１１で常時流れる電流により発生する電源電圧の降下が発生したとしても、バイアス発生回路１の電源電圧ノード３６と接地電圧ノード４６とが電源電圧供給ノード３１及び接地電圧供給ノード４１から最遠端となるよう配置することで、バイアス発生回路１は、その電圧降下された電源に基づき基準電圧ノード５６、６６に基準電圧を発生する。このため、アンプ回路２３、２４の定電流源ＭＯＳトランジスタのＶｇｓもバイアス発生回路１に近いアンプ回路２４が最も小さくなり、このアンプ回路２４を基準に設計すると他のアンプ回路２３の応答速度が遅くなることはない。
同様に、バイアス発生回路２１１の電源電圧ノード３７と接地電圧ノード４７とが電源電圧供給ノード３１及び接地電圧供給ノード４１から最遠端までの中間付近となるよう配置することで、バイアス発生回路２１１は、その中間レベルだけ電圧降下された電源に基づき基準電圧ノード５６、６６に基準電圧を発生する。このため、アンプ回路２１、２２の定電流源ＭＯＳトランジスタのＶｇｓもバイアス発生回路２１１に近いアンプ回路２２が最も小さくなり、このアンプ回路２２を基準に設計すると他のアンプ回路２１の応答速度が遅くなることはない。
そして、電源供給側の電源電圧供給端子３１及び接地電圧供給端子４１とそこからの最遠端との中間付近にバイアス発生回路２１１を設けたことで、電源供給側の電源電圧供給端子３１及び接地電圧供給端子４１から最遠端で基準電圧を発生するよりも効果的にアンプ回路２１、２２での消費電流は減少する。
また、電源配線抵抗がプロセスバラツキによって配線抵抗仕上がり値が変わっても、電源電圧ノード３６と基準電圧ノード５６との電位差、即ち、図４中の配線抵抗値が高いときの電位差５１１、低いときの電位差５１１’はほぼ同じになり、更に、接地電圧ノード４６と基準電圧ノード６６との電位差、即ち、図４中の配線抵抗値が高いときの電位差５１２、低いときの電位差５１２’はそれぞれほぼ同じになる。このため、アンプ回路２３内の定電流源ＭＯＳトランジスタのＶｇｓ、即ち、図４中の電位差５５１、５５１’、５５２、５５２’が、アンプ回路２４内の定電流源ＭＯＳトランジスタのＶｇｓよりも大きいため、応答速度が遅くならない。
同様に、基準電圧ノード５７の電位差、即ち、図４より配線抵抗値が高いときの電位差５４１、低いときの電位差５４１’、基準電圧ノード６７の電位差、即ち、図４より配線抵抗値が高いときの電位差５４２、低いときの電位差５４２’もそれぞれほぼ同じになるため、アンプ回路２１内の定電流源ＭＯＳトランジスタのＶｇｓ、即ち、図４中の電位差５３１、５３１’、５３２、５３２’がアンプ回路２２内の定電流源ＭＯＳトランジスタのＶｇｓよりも大きいため、応答速度が遅くならない。
さらに、配線抵抗値が大きく仕上がった場合を想定して設計すれば、配線抵抗値が小さくなった場合でも、電源供給側の電源電圧供給端子３１及び接地電圧供給端子４１の近端、即ち、バイアス発生回路１、２１１からは遠端の定電流源ＭＯＳトランジスタのＶｇｓは小さくなるため、消費電流は減少する。
（３）第３実施形態
本発明の第３の実施形態は、配線抵抗のプロセスバラツキによる特性への影響を抑制するのに有効な半導体集積回路を提供する。図５は、本発明の第３の実施形態に係る半導体集積回路の回路配置を示す等価回路図である。図６は、図５の回路配置位置による電源電圧及び接地電圧と、基準バイアス電圧との関係を示す図である。
（回路構成）
図５に示すように、本発明の第３の実施形態に係る半導体集積回路は、以下の回路構成を有する。第１の定電位供給線は、第１の定電位供給端子を有し、第１の定電位を供給する。該第１の定電位供給線は、具体的には、既知の電源電圧供給線で構成することが可能である。該第１の定電位供給端子は、具体的には、電源電圧供給端子３０で構成することが可能である。第２の定電位供給線は、第２の定電位供給端子を有し、第２の定電位を供給する。該第２の定電位は、該第１の定電位と異なる。該第２の定電位供給線は、具体的には、既知の接地電圧供給線で構成することが可能である。第２の定電位供給端子は、具体的には、接地電圧供給端子４０で構成することが可能である。
第１のバイアス発生回路１は、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の定電位及び該第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する。第１のバイアス発生回路１は、具体的には、電源電圧供給線のノード３７と接地電圧供給線のノード４７とに電気的に接続される。電源電圧供給線のノード３７と接地電圧供給線のノード４７とは、それぞれ、電源電圧供給端子３０と接地電圧供給端子４０とからみて遠端のノードである。第１のバイアス発生回路１は、電源電圧供給端子３０から供給された電源電圧及び接地電圧供給端子４０から供給された接地電圧に基づき、第１の基準電位と第２の基準電位とを発生する。
第１の基準電位線は、ノード５７を有し、該ノード５７で該第１のバイアス発生回路１に電気的に接続される。該第１の基準電位線は、該第１のバイアス発生回路１により発生された該第１の基準電位を供給する。第２の基準電位線は、ノード６７を有し、該ノード６７６で該第１のバイアス発生回路１に電気的に接続される。該第２の基準電位線は、該第１のバイアス発生回路１により発生された該第２の基準電位を供給する。
第１のアナログ回路ブロック２が、該第１のバイアス発生回路１と、該電源電圧供給端子３０及び接地電圧供給端子４０との間に配置される。該第１のアナログ回路ブロック２は、電源電圧供給線のノード３７と接地電圧供給線のノード４７とを介し第１のバイアス発生回路１に電気的に接続される。該第１のアナログ回路ブロック２は、電源電圧供給線のノード３１と接地電圧供給線のノード４１とを介し電源電圧供給端子３０と接地電圧供給端子４０とに電気的に接続される。電源電圧供給線のノード３１と電源電圧供給端子３０との間には、電源電圧供給線の配線抵抗３１２が存在する。接地電圧供給線のノード４１と接地電圧供給端子４０との間には、接地電圧供給線の配線抵抗３１１が存在する。該第１のアナログ回路ブロック２は、１又は複数のアナログ回路を含む。該１又は複数のアナログ回路が、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の基準電位線と該第２の基準電位線とに電気的に接続される。該１又は複数のアナログ回路は、該第１の定電位供給端子及び該第２の定電位供給端子と、該第１のバイアス発生回路１との間に配置される。ここで、各アナログ回路は、第１の定電位供給、第２の定電位供給、第１の基準電位供給及び第２の基準電位供給を受けて動作する既知のアナログ回路、例えば、アンプ回路で構成することができるが、必ずしもアンプ回路に限定するものではない。具体的には、アナログ回路は、アンプ回路２１及び２２で構成することが可能である。該１又は複数のアナログ回路は、第１のバイアス発生回路１と、ノード３１、４１との間に配置される。具体的には、アンプ回路２１及び２２は、第１のバイアス発生回路１と、ノード３１、４１との間に配置される。
該アンプ回路２１は、電源電圧供給線のノード３２と接地電圧供給線のノード４２とに電気的に接続されると共に、第１の基準電位供給線のノード５２と第２の基準電位供給線のノード６２とに電気的に接続される。該電源電圧供給線のノード３２と電源電圧供給端子３０との間には、該電源電圧供給線の配線抵抗１０１、３１２が存在する。該接地電圧供給線のノード４２と接地電圧供給端子４０との間には、該接地電圧供給線の配線抵抗１３１、３１１が存在する。該電源電圧供給線のノード３２と該接地電圧供給線のノード４２との間には、該アンプ回路２１の抵抗７１が存在する。該アンプ回路２１は、＋入力端子１１と、−入力端子と、出力端子２０１とを有し、該−入力端子は出力端子２０１に電気的に接続される。第１の基準電位供給線のノード５２と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１２、１１３が存在する。第２の基準電位供給線のノード６２と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２２、１２３が存在する。
該アンプ回路２２は、電源電圧供給線のノード３３と接地電圧供給線のノード４３とに電気的に接続されると共に、第１の基準電位供給線のノード５３と第２の基準電位供給線のノード６３とに電気的に接続される。該電源電圧供給線のノード３３と電源電圧供給端子３０との間には、該電源電圧供給線の配線抵抗１０１、１０２、３１２が存在する。該接地電圧供給線のノード４３と接地電圧供給端子４０との間には、該接地電圧供給線の配線抵抗１３１、１３２、３１１が存在する。該電源電圧供給線のノード３３と該接地電圧供給線のノード４３との間には、該アンプ回路２２の抵抗７２が存在する。該アンプ回路２２は、＋入力端子１２と、−入力端子と、出力端子２０２とを有し、該−入力端子は出力端子２０２に電気的に接続される。第１の基準電位供給線のノード５３と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１３が存在する。第２の基準電位供給線のノード６３と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２３が存在する。
第２のアナログ回路ブロック３が、該第１のバイアス発生回路１と、該電源電圧供給端子３０及び接地電圧供給端子４０との間に配置される。換言すると、該第１のバイアス発生回路１は、該第１のアナログ回路ブロック２と該第２のアナログ回路ブロック３との間に配置される。該第２のアナログ回路ブロック３は、電源電圧供給線のノード３７と接地電圧供給線のノード４７とを介し第１のバイアス発生回路１に電気的に接続される。該第２のアナログ回路ブロック３は、電源電圧供給線のノード３６と接地電圧供給線のノード４６とを介し電源電圧供給端子３０と接地電圧供給端子４０とに電気的に接続される。電源電圧供給線のノード３６と電源電圧供給端子３０との間には、電源電圧供給線の配線抵抗３１４が存在する。接地電圧供給線のノード４６と接地電圧供給端子４０との間には、接地電圧供給線の配線抵抗３１３が存在する。該第２のアナログ回路ブロック３は、１又は複数のアナログ回路を含む。該１又は複数のアナログ回路が、該第１の定電位供給線と該第２の定電位供給線とに電気的に接続されると共に、該第１の基準電位線と該第２の基準電位線とに電気的に接続される。該１又は複数のアナログ回路は、該第１の定電位供給端子及び該第２の定電位供給端子と、該第１のバイアス発生回路１との間に配置される。ここで、各アナログ回路は、第１の定電位供給、第２の定電位供給、第１の基準電位供給及び第２の基準電位供給を受けて動作する既知のアナログ回路、例えば、アンプ回路で構成することができるが、必ずしもアンプ回路に限定するものではない。具体的には、アナログ回路は、アンプ回路２３及び２４で構成することが可能である。該１又は複数のアナログ回路は、第１のバイアス発生回路１と、ノード３６、４６との間に配置される。具体的には、アンプ回路２３及び２４は、第１のバイアス発生回路１と、ノード３６、４６との間に配置される。
該アンプ回路２３は、電源電圧供給線のノード３４と接地電圧供給線のノード４４とに電気的に接続されると共に、第１の基準電位供給線のノード５４と第２の基準電位供給線のノード６４とに電気的に接続される。該電源電圧供給線のノード３４と電源電圧供給端子３０との間には、該電源電圧供給線の配線抵抗１０４、１０５、３１４が存在する。該接地電圧供給線のノード４４と接地電圧供給端子４０との間には、該接地電圧供給線の配線抵抗１３４、１３５、３１３が存在する。該電源電圧供給線のノード３４と該接地電圧供給線のノード４４との間には、該アンプ回路２３の抵抗７３が存在する。該アンプ回路２３は、＋入力端子１３と、−入力端子と、出力端子２０３とを有し、該−入力端子は出力端子２０３に電気的に接続される。第１の基準電位供給線のノード５４と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１６が存在する。第２の基準電位供給線のノード６４と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２６が存在する。
該アンプ回路２４は、電源電圧供給線のノード３５と接地電圧供給線のノード４５とに電気的に接続されると共に、第１の基準電位供給線のノード５５と第２の基準電位供給線のノード６５とに電気的に接続される。該電源電圧供給線のノード３５と電源電圧供給端子３０との間には、該電源電圧供給線の配線抵抗１０５、３１４が存在する。該接地電圧供給線のノード４５と接地電圧供給端子４０との間には、該接地電圧供給線の配線抵抗１３５、３１３が存在する。該電源電圧供給線のノード３５と該接地電圧供給線のノード４５との間には、該アンプ回路２４の抵抗７４が存在する。該アンプ回路２４は、＋入力端子１４と、−入力端子と、出力端子２０４とを有し、該−入力端子は出力端子２０４に電気的に接続される。第１の基準電位供給線のノード５５と第１のバイアス発生回路１との間には、第１の基準電位供給線の配線抵抗１１４、１１６が存在する。第２の基準電位供給線のノード６５と第１のバイアス発生回路１との間には、第２の基準電位供給線の配線抵抗１２４、１２６が存在する。
第１のバイアス発生回路１は、電源電圧供給線のノード３７と接地電圧供給線のノード４７とに電気的に接続されると共に、第１の基準電位供給線のノード５７と第２の基準電位供給線のノード６７とに電気的に接続される。該電源電圧供給線のノード３７とノード３１との間には、該電源電圧供給線の配線抵抗１０１、１０２、１０３が存在する。該電源電圧供給線のノード３７とノード３６との間には、該電源電圧供給線の配線抵抗１０４、１０５、１０６が存在する。該接地電圧供給線のノード４７とノード４１との間には、該接地電圧供給線の配線抵抗１３１、１３２、１３３が存在する。該接地電圧供給線のノード４７とノード４６との間には、該接地電圧供給線の配線抵抗１３４、１３５、１３６が存在する。
即ち、該アンプ回路２１は、電源電圧供給端子３０及び接地電圧供給端子４０と、該アンプ回路２２との間に配置される。該アンプ回路２２は、該アンプ回路２１と該第１のバイアス発生回路１との間に配置される。該アンプ回路２３は、該第１のバイアス発生回路１と該アンプ回路２４との間に配置される。該アンプ回路２４は、該アンプ回路２３と該電源電圧供給端子３０及び接地電圧供給端子４０との間に配置される。
換言すれば、第１のバイアス発生回路１は、電源電圧供給端子３０及び接地電圧供給端子４０からの配線距離が、アンプ回路２１乃至２４のそれと比較して、より遠い位置に配置される。該配線距離とは、該第１の定電位供給線及び該第２の定電位供給線の距離である。該第１の定電位供給線及び該第２の定電位供給線は配線抵抗を有するため、電源電圧供給端子３０及び接地電圧供給端子４０からの配線距離が長いほど、電圧降下が大きくなる。即ち、該第１のバイアス発生回路１が該第１の定電位供給線及び該第２の定電位供給線にそれぞれ接続されるノード３７及び４７は、アンプ回路２１乃至２４が該第１の定電位供給線及び該第２の定電位供給線に接続されるノード３２及び４２、ノード３３及び４３、ノード３４及び４４、ノード３５及び４５より、電源電圧供給端子３０及び接地電圧供給端子４０からの配線距離が遠い。
即ち、アンプ回路ブロック２、バイアス発生回路１、アンプ回路ブロック３を設け、電源電圧供給端子３０、接地電圧供給端子４０に対してアンプ回路ブロック２の電源電圧ノード３１が配線抵抗３１２を介して電源電圧供給端子３０に接続され、接地電圧ノード４１は配線抵抗３１１を介して接地電圧供給端子４０に接続され、アンプ回路ブロック３の電源電圧ノード３６は配線抵抗３１４を介して電源電圧供給端子３０に接続され、接地電圧ノード４６は配線抵抗３１３を介して接地供給端子４０に接続されている。
アンプ回路ブロック２内のアンプ回路２１の電源電圧はノード３２と接続され、接地電圧はノード４２と接続され、基準電圧はノード５２、ノード６２と接続されている。アンプ回路２２の電源電圧はノード３３と接続され、接地電圧はノード４３と接続され、基準電圧はノード５３、ノード６３に接続されている。アンプ回路２３の電源電圧はノード３４と接続され、接地電圧はノード４４と接続され、基準電圧はノード５４、ノード６４に接続されている。アンプ回路２４の電源電圧はノード３５と接続され、接地電圧はノード４５と接続され、基準電圧はノード５５、ノード６５に接続されている。
また、各アンプ回路２１乃至２４内に図示している配線抵抗７１、７２、７３、７４は、後述する説明のためアンプ回路に流れる電流を表現するために図示した。
次に電源電圧ノード３１とノード３２とは配線抵抗１０１を介して互いに接続され、ノード３２とノード３３とは配線抵抗１０２を介して互いに接続され、ノード３３とノード３７とは配線抵抗１０３を介して互いに接続され、ノード３７とノード３４とは配線抵抗１０６を介して互いに接続され、ノード３４とノード３５とは配線抵抗１０４を介して互いに接続され、ノード３５とノード３６とは配線抵抗１０５を介して互いに接続されている。接地電圧ノード４１とノード４２とは配線抵抗１３１を介して互いに接続され、ノード４２とノード４３とは配線抵抗１３２を介して互いに接続され、ノード４３とノード４７とは配線抵抗１３３を介して互いに接続され、ノード４７とノード４４とは配線抵抗１３６を介して互いに接続され、ノード４４とノード４５とは配線抵抗１３４を介して互いに接続され、ノード４５とノード４６とは配線抵抗１３５を介して互いに接続されている。基準電圧ノード５２とノード５３とは配線抵抗１１２を介して互いに接続され、ノード５３とノード５７とは配線抵抗１１３を介して互いに接続され、ノード５７とノード５４とは配線抵抗１１６を介して互いに接続され、ノード５４とノード５５とは配線抵抗１１４を介して互いに接続されている。基準電圧ノード６２とノード６３とは配線抵抗１２２を介して互いに接続され、ノード６３とノード６７とは配線抵抗１２３を介して互いに接続され、ノード６７とノード６４とは配線抵抗１２６を介して互いに接続され、ノード６４とノード６５とは配線抵抗１２４を介して互いに接続されている。
上述した配線抵抗１０１、１０２、１０３、１０４，１０５、１０６、１１２、１１３、１１４、１２２、１２３、１２４、１２６、１３１、１３２、１３３、１３４、１３５、１３６、３１１、３１２、３１３、３１４は配線メタルでの配線抵抗を表現したものである。また、ノード５２、ノード５３、ノード５４、ノード５５は各アンプ回路２１乃至２４内の定電流源ＰＭＯＳトランジスタのゲートに接続され、ノード６２、ノード６３、ノード６４、ノード６５は各アンプ回路２１乃至２４内の定電流源ＮＭＯＳトランジスタのゲートに接続されている。
なお、実際のチップレイアウトによれば、バイアス発生回路１をアンプ回路ブロック２及びアンプ回路ブロック３の間に介在させる配置としており、電源電圧供給端子３０からノード３１、ノード３２、ノード３３を介してノード３７までの配線抵抗の総和と、電源電圧供給端子３０からノード３６、ノード３５、ノード３４を介してノード３７までの配線抵抗の総和とが互いに同等になるようにしている。同様に、接地電圧供給端子４０からノード４１、ノード４２、ノード４３を介しノード４７までの配線抵抗の総和と、接地電圧供給端子４０からノード４６、ノード４５、ノード４４を介してノード４７までの配線抵抗の総和とが互いに同等になるようにしている。そのため、バイアス発生回路１の配置位置は、電源電圧供給端子３０及び接地電圧供給端子４０に対して最遠端となる。
尚、前述した半導体集積回路は、１つの半導体チップに集積される。第１のバイアス発生回路１は、既知の回路構成で実現することが可能である。更に、アンプ回路２１乃至２４の各々は、既知の回路構成で実現することが可能である。
（回路動作）
図５を参照して説明した半導体集積回路は、図６に示すように、基本動作は各アンプ回路への入力端子1１１２、１３１4のアナログ電圧レベルを出力端子２０１、２０２、２０３、２０４へとアナログ電圧レベルでそれぞれ出力する。
次に配置位置による電源電圧・接地電圧とバイアス電圧の関係を説明すると、バイアス発生回路１は電源電圧ノード３７と接地電圧ノード４７の間に配置されるため、基準電圧ノード５６、ノード６６は、電源電圧ノード３７と接地電圧ノード４７とを基準に決定される。
そして各アンプ回路２１乃至２４には常時電流が流れているため各アンプ回路２１乃至２４にて電圧降下が起こり（点線で図示）、電源電圧ノード３２、３３、３４、３５、３６、３７、接地電圧ノード４２、４３、４４、４５、４６、４７では電位差が発生する。特に、電源供給側である電源電圧供給端子３０及び接地電圧供給端子４０からより遠いノード３７及びノード４７で電圧降下が顕著になる。ここで、電圧降下が無いときの理想電源電圧３１’及び理想接地電位４１’を図示している。
また、バイアス発生回路１からの基準電圧の配線はハイインピーダンス状態であるため、電圧降下も起きずノード５２、５３、５７、５４、５５の電圧レベル、ノード６２、６３、６７、６４、６５の電圧レベルも同じになる。
（効果）
以上説明したように、本発明の第３の実施形態によれば、アンプ回路２１乃至２４及びバイアス発生回路１で常時流れる電流により発生する電源電圧の降下が発生したとしても、バイアス発生回路１の電源電圧ノード３７と接地電圧ノード４７とが電源電圧供給ノード３０及び接地電圧供給ノード４０から最遠端となる配置とすることで、バイアス発生回路１は、その電圧降下された電源に基づき基準電圧ノード５７、６７に基準電圧を発生する。このため、アンプ回路２１乃至２４の定電流源ＭＯＳトランジスタのＶｇｓもバイアス発生回路１に近いアンプ回路２２、２３が最も小さくなり、このアンプ回路２２、２３を基準に設計すると、他のアンプ回路２１、２４の応答速度が遅くなることはない。
そして、アンプ回路ブロック２及びアンプ回路ブロック３に共通のバイアス発生回路１が、該アンプ回路ブロック２とアンプ回路ブロック３との間に介在し、且つ該アンプ回路ブロック２とアンプ回路ブロック３とにより電源電圧供給ノード３０及び接地電圧供給ノード４０から離間されることで、アンプ回路２１乃至２４での応答速度はバイアス発生回路１に対してほぼ対象になる。即ち、アンプ回路２１とアンプ回路２４とは応答速度がほぼ同一となり、アンプ回路２２とアンプ回路２３とは応答速度がほぼ同一となる。
また、電源配線抵抗がプロセスバラツキによって配線抵抗仕上がり値が変わっても、電源電圧ノード３７と基準電圧ノード５７との電位差、即ち、図６中の配線抵抗値が高いときの電位差５５１と低いときの電位差５５１’とはほぼ同じになり、且つ接地電圧ノード４７と基準電圧ノード６７との電位差、即ち、図６中の配線抵抗値が高いときの電位差５５２と低いときの電位差５５２’とはそれぞれほぼ同じになるため、アンプ回路２１内の定電流源ＭＯＳトランジスタのＶｇｓ、即ち、図６中の電位差５３１、５３１’、５３２、５３２’がアンプ回路２２の定電流源ＭＯＳトランジスタのＶｇｓよりも大きいため、応答速度が遅くならない。同様に、アンプ回路２４内の定電流源ＭＯＳトランジスタのＶｇｓ、即ち、図６中の、電位差５１１，５１１’、５１２、５１２’がアンプ回路２３の定電流源ＭＯＳトランジスタのＶｇｓよりも大きいため、応答速度が遅くならない。
さらに、配線抵抗値が大きく仕上がった場合を想定して設計すれば、配線抵抗値が小さくなった場合でも、電源供給側である電源電圧供給端子３０及び接地電圧供給端子４０に対し近端、即ち、バイアス発生回路１からは遠端の定電流源ＭＯＳトランジスタのＶｇｓは小さくなるため、消費電流は減少する。
（応用例）
前述した第１乃至第３の実施形態では最大２個のバイアス発生回路を設けたが、電源電圧供給端子及び接地電圧供給端子とバイアス発生回路との間に、そのバイアス発生回路で発生された基準電圧を使用するアンプ回路が配置される回路構成であれば、バイアス発生回路の数は限定する必要はない。
更に、前述した第３の実施形態において、電源電圧供給端子及び接地電圧供給端子をそれぞれ１箇所として、そこから分岐して２つのアンプ回路ブロック２、３へ電源電圧及び接地電圧を供給したが、２つのアンプ回路ブロック２、３への専用端子を設け別々に電源供給しても良い。そのとき、ＬＳＩ外部での電源及び接地の分岐点からの配線抵抗は、２つのアンプ回路ブロック２、３において互いに同一となるようにする。
前述した第１乃至第３の実施形態では、バイアス発生回路で発生された基準電圧をアンプ回路に供給する半導体集積回路の構成例を示したが、バイアス発生回路で発生された基準電圧をその他のアナログ回路に供給する半導体集積回路にも本発明を適用することができる。
更に、前述した第１乃至第３の実施形態では、バイアス発生回路は、電源電位とグランド電位に基づき基準電圧を発生する構成としたが、バイアス発生回路は、互いに異なる第１及び第２の定電位に基づき、互いに異なる第１及び第２の基準電位を発生させる構成であればよく、特に実施形態で例示した電位に限定するものではない。
更に、前述した第１乃至第３の実施形態では、配線抵抗を利用して電圧降下を引き起こしたが、該配線抵抗に加え或いはそれに代えて素子抵抗を利用して電圧降下を引き起こすことも可能である。
本発明の第１の実施形態に係る半導体集積回路の回路配置を示す等価回路図である。 図１の回路配置による電源電圧及び接地電圧と、基準バイアス電圧との関係を示す図である。 本発明の第２の実施形態に係る半導体集積回路の回路配置を示す等価回路図である。 図３の回路配置による電源電圧及び接地電圧と、基準バイアス電圧との関係を示す図である。 本発明の第３の実施形態に係る半導体集積回路の回路配置を示す等価回路図である。 図５の回路配置による電源電圧及び接地電圧と、基準バイアス電圧との関係を示す図である。
符号の説明
１ バイアス発生回路
２ アンプブロック
３ アンプブロック
１１ 入力端子
１２ 入力端子
１３ 入力端子
１４ 入力端子
２１ アンプ回路
２２ アンプ回路
２３ アンプ回路
２４ アンプ回路
３０ 電源電圧供給端子
３１ 電源電圧供給端子
３１’ 理想電源電圧
３２ ノード
３３ ノード
３４ ノード
３５ ノード
３６ 電源電圧ノード
３７ 電源電圧ノード
４０ 接地電圧供給端子
４１ 接地電圧供給端子
４１’理想接地電位
４２ ノード
４３ ノード
４４ ノード
４５ ノード
４６ 接地電圧ノード
４７ 接地電圧ノード
５２ ノード
５３ ノード
５４ ノード
５５ ノード
５６ 基準電圧ノード
５７ 基準電圧ノード
６２ ノード
６３ ノード
６４ ノード
６５ ノード
６６ ノード
６７ ノード
７１ 配線抵抗
７２ 配線抵抗
７３ 配線抵抗
７４ 配線抵抗
１０１ 配線抵抗
１０２ 配線抵抗
１０３ 配線抵抗
１０４ 配線抵抗
１０５ 配線抵抗
１０６ 配線抵抗
１１２ 配線抵抗
１１３ 配線抵抗
１１４ 配線抵抗
１１５ 配線抵抗
１２２ 配線抵抗
１２３ 配線抵抗
１２４ 配線抵抗
１２５ 配線抵抗
１３１ 配線抵抗
１３２ 配線抵抗
１３３ 配線抵抗
１３４ 配線抵抗
１３５ 配線抵抗
１３６ 配線抵抗
２０１ 出力端子
２０２ 出力端子
２０３ 出力端子
２０４ 出力端子
２１１ バイアス発生回路
３１１ 配線抵抗
３１２ 配線抵抗
３１３ 配線抵抗
３１４ 配線抵抗
５１１ 電位差
５１１’電位差
５１２ 電位差
５１２’電位差
５３１ 電位差
５３１’電位差
５３２ 電位差
５３２’電位差
５４１ 電位差
５４１’電位差
５４２ 電位差
５４２’電位差
５５１ 電位差
５５１’電位差
５５２ 電位差
５５２’電位差

Claims (26)

  1. 第１の定電位供給端子を有し、第１の定電位を供給する第１の定電位供給線と、
    第２の定電位供給端子を有し、第２の定電位を供給する第２の定電位供給線と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の定電位及び前記第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する第１のバイアス発生回路と、
    前記第１のバイアス発生回路に電気的に接続されると共に、前記第１の基準電位を供給する第１の基準電位線と、
    前記第１のバイアス発生回路に電気的に接続されると共に、前記第２の基準電位を供給する第２の基準電位線と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続され、且つ前記第１の定電位供給端子及び前記第２の定電位供給端子と前記第１のバイアス発生回路との間に配置される第１のアナログ回路と、
    を少なくとも含む半導体集積回路。
  2. 前記第１のバイアス発生回路は、前記第１の定電位供給端子との間の第１の抵抗を有すると共に前記第２の定電位供給端子との間の第２の抵抗を有し、
    前記第１のアナログ回路は、前記第１の抵抗より低い前記第１の定電位供給端子との間の第３の抵抗を有すると共に、前記第２の抵抗より低い前記第２の定電位供給端子との間の第４の抵抗を有する請求項１に記載の半導体集積回路。
  3. 前記第１の抵抗、前記第２の抵抗、前記第３の抵抗及び前記第４の抵抗は、配線抵抗からなる請求項１又は２に記載の半導体集積回路。
  4. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続され、且つ、前記第１のアナログ回路と前記第１のバイアス発生回路との間に配置される第２のアナログ回路を、
    更に含む請求項１乃至３のいずれかに記載の半導体集積回路。
  5. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の抵抗より低く前記第３の抵抗より高い前記第１の定電位供給端子との間の第５の抵抗を有し、前記第２の抵抗より低く前記第４の抵抗より高い前記第２の定電位供給端子との間の第６の抵抗を有し、且つ、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続される第２のアナログ回路を、
    更に含む請求項１乃至３のいずれかに記載の半導体集積回路。
  6. 前記第５の抵抗及び前記第６の抵抗は、配線抵抗からなる請求項５に記載の半導体集積回路。
  7. 前記第２のアナログ回路は、前記第１のアナログ回路が前記第１の定電位供給線と接続される第１のノードより前記第１のバイアス発生回路に近い第２のノードで前記第１の定電位供給線に接続され、前記第１のアナログ回路が前記第２の定電位供給線と接続される第３のノードより前記第１のバイアス発生回路に近い第４のノードで前記第２の定電位供給線に接続され、前記第１のアナログ回路が前記第１の基準電位線と接続される第５のノードより前記第１のバイアス発生回路に近い第６のノードで前記第１の基準電位線に接続され、前記第１のアナログ回路が前記第２の基準電位線と接続される第７のノードより前記第１のバイアス発生回路に近い第８のノードで前記第２の基準電位線に接続される請求項４乃至６のいずれかに記載の半導体集積回路。
  8. 前記第１のアナログ回路と前記第２のアナログ回路とは、それぞれ増幅回路からなる請求項４乃至７のいずれかに記載の半導体集積回路。
  9. 前記第１のバイアス発生回路と、前記第１のアナログ回路と、前記第２のアナログ回路とは、同一チップ内に集積される請求項１乃至８のいずれかに記載の半導体集積回路。
  10. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の定電位及び前記第２の定電位に基づき第３の基準電位と第４の基準電位とを発生し、且つ、前記第１のアナログ回路と前記第１及び第２の定電位供給端子との間に配置される第２のバイアス発生回路と、
    前記第２のバイアス発生回路に電気的に接続されると共に、前記第３の基準電位を供給する第３の基準電位線と、
    前記第２のバイアス発生回路に電気的に接続されると共に、前記第４の基準電位を供給する第４の基準電位線と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第３の基準電位線と前記第４の基準電位線とに電気的に接続され、且つ前記第１及び第２の定電位供給端子と前記第２のバイアス発生回路との間に配置される第３のアナログ回路と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第３の基準電位線と前記第４の基準電位線とに電気的に接続され、且つ、前記第１及び第２の定電位供給端子と前記第３のアナログ回路との間に配置される第４のアナログ回路と、
    を更に含む請求項１乃至９のいずれかに半導体集積回路。
  11. 前記第１のバイアス発生回路と、前記第１のアナログ回路と、前記第２のアナログ回路と、前記第２のバイアス発生回路と、前記第３のアナログ回路と、前記第４のアナログ回路とは、同一チップ内に集積される請求項１０に記載の半導体集積回路。
  12. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続され、且つ前記第１及び第２の定電位供給端子と前記第１のバイアス発生回路との間に配置される第３のアナログ回路と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続され、且つ、前記第１及び第２の定電位供給端子と前記第３のアナログ回路との間に配置される第４のアナログ回路と、
    を更に含む請求項１乃至９のいずれかに記載の半導体集積回路。
  13. 前記第１のバイアス発生回路と、前記第１のアナログ回路と、前記第２のアナログ回路と、前記第３のアナログ回路と、前記第４のアナログ回路とは、同一チップ内に集積される請求項１２に記載の半導体集積回路。
  14. 第１の定電位供給端子を有し、第１の定電位を供給する第１の定電位供給線と、
    第２の定電位供給端子を有し、第２の定電位を供給する第２の定電位供給線と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の定電位供給端子との間の第１の抵抗を有し、前記第２の定電位供給端子との間の第２の抵抗を有し、且つ、前記第１の定電位及び前記第２の定電位に基づき第１の基準電位と第２の基準電位とを発生する第１のバイアス発生回路と、
    前記第１のバイアス発生回路に電気的に接続されると共に、前記第１の基準電位を供給する第１の基準電位線と、
    前記第１のバイアス発生回路に電気的に接続されると共に、前記第２の基準電位を供給する第２の基準電位線と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の抵抗より低い前記第１の定電位供給端子との間の第３の抵抗を有し、前記第２の抵抗より低い前記第２の定電位供給端子との間の第４の抵抗を有し、且つ、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続される第１のアナログ回路と、
    を少なくとも含む半導体集積回路。
  15. 前記第１の抵抗、前記第２の抵抗、前記第３の抵抗及び前記第４の抵抗は、配線抵抗からなる請求項１４に記載の半導体集積回路。
  16. 前記第１のアナログ回路は、前記第１の定電位供給端子及び前記第２の定電位供給端子と前記第１のバイアス発生回路との間に配置される請求項１４又は１５に記載の半導体集積回路。
  17. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の抵抗より低く前記第３の抵抗より高い前記第１の定電位供給端子との間の第５の抵抗を有し、前記第２の抵抗より低く前記第４の抵抗より高い前記第２の定電位供給端子との間の第６の抵抗を有し、且つ、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続される第２のアナログ回路を、
    更に含む請求項１４乃至１６のいずれかに記載の半導体集積回路。
  18. 前記第５の抵抗及び前記第６の抵抗は、配線抵抗からなる請求項１７に記載の半導体集積回路。
  19. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続され、且つ、前記第１のアナログ回路と前記第１のバイアス発生回路との間に配置される第２のアナログ回路を、
    更に含む請求項１４乃至１６のいずれかに記載の半導体集積回路。
  20. 前記第２のアナログ回路は、前記第１のアナログ回路が前記第１の定電位供給線と接続される第１のノードより前記第１のバイアス発生回路に近い第２のノードで前記第１の定電位供給線に接続され、前記第１のアナログ回路が前記第２の定電位供給線と接続される第３のノードより前記第１のバイアス発生回路に近い第４のノードで前記第２の定電位供給線に接続され、前記第１のアナログ回路が前記第１の基準電位線と接続される第５のノードより前記第１のバイアス発生回路に近い第６のノードで前記第１の基準電位線に接続され、前記第１のアナログ回路が前記第２の基準電位線と接続される第７のノードより前記第１のバイアス発生回路に近い第８のノードで前記第２の基準電位線に接続される請求項１７乃至１９のいずれかに記載の半導体集積回路。
  21. 前記第１のアナログ回路と前記第２のアナログ回路とは、それぞれ増幅回路からなる請求項１７乃至１９のいずれかに記載の半導体集積回路。
  22. 前記第１のバイアス発生回路と、前記第１のアナログ回路と、前記第２のアナログ回路とは、同一チップ内に集積される請求項１７乃至２１のいずれかに記載の半導体集積回路。
  23. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第３の抵抗より低い前記第１の定電位供給端子との間の第７の抵抗を有し、前記第４の抵抗より低い前記第２の定電位供給端子との間の第８の抵抗を有し、前記第１の定電位及び前記第２の定電位に基づき第３の基準電位と第４の基準電位とを発生する第２のバイアス発生回路と、
    前記第２のバイアス発生回路に電気的に接続されると共に、前記第３の基準電位を供給する第３の基準電位線と、
    前記第２のバイアス発生回路に電気的に接続されると共に、前記第４の基準電位を供給する第４の基準電位線と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第７の抵抗より低い前記第１の定電位供給端子との間の第９の抵抗を有し、前記第８の抵抗より低い前記第２の定電位供給端子との間の第１０の抵抗を有し、前記第３の基準電位線と前記第４の基準電位線とに電気的に接続される第３のアナログ回路と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第９の抵抗より低い前記第１の定電位供給端子との間の第１１の抵抗を有し、前記第１０の抵抗より低い前記第２の定電位供給端子との間の第１２の抵抗を有し、前記第３の基準電位線と前記第４の基準電位線とに電気的に接続される第４のアナログ回路と、
    を更に含む請求項１４乃至２２のいずれかに記載の半導体集積回路。
  24. 前記第１のバイアス発生回路と、前記第１のアナログ回路と、前記第２のアナログ回路と、前記第２のバイアス発生回路と、前記第３のアナログ回路と、前記第４のアナログ回路とは、同一チップ内に集積される請求項２３に記載の半導体集積回路。
  25. 前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１の抵抗より低い前記第１の定電位供給端子との間の第１３の抵抗を有し、前記第２の抵抗より低い前記第２の定電位供給端子との間の第１４の抵抗を有し、且つ、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続される第３のアナログ回路と、
    前記第１の定電位供給線と前記第２の定電位供給線とに電気的に接続されると共に、前記第１３の抵抗より低い前記第１の定電位供給端子との間の第１５の抵抗を有し、前記第１４の抵抗より低い前記第２の定電位供給端子との間の第１６の抵抗を有し、且つ、前記第１の基準電位線と前記第２の基準電位線とに電気的に接続される第４のアナログ回路と、
    を更に含む請求項１４乃至２２のいずれかに記載の半導体集積回路。
  26. 前記第１のバイアス発生回路と、前記第１のアナログ回路と、前記第２のアナログ回路と、前記第３のアナログ回路と、前記第４のアナログ回路とは、同一チップ内に集積される請求項２５に記載の半導体集積回路。
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