JPH09505904A

JPH09505904A - 液晶ディスプレイの信号駆動回路

Info

Publication number: JPH09505904A
Application number: JP7511788A
Authority: JP
Inventors: キャラハン，マイケル・ジェイ，ジュニア; ラドゥン，クリストファー・エイ
Original assignee: クリスタル・セミコンダクター・コーポレイション
Priority date: 1993-10-18
Filing date: 1994-08-31
Publication date: 1997-06-10
Also published as: US5726676A; WO1995011506A1; US5719591A; US5703617A; KR100263781B1

Abstract

(57)【要約】本発明は、液晶ディスプレイ・パネルを駆動する信号ドライバ回路に関する。信号ドライバ回路は、回路内に液晶ディスプレイ・モジュールの電力消費を減少するためのレベル・シフトが提供され、一方それでも液晶ディスプレイ要素には広範なアナログ電圧を提供できる。復号化回路では、直列に接続される隣接した一連の復号入力トランジスタが利用される。更に、復号化回路（デコーダ回路）の物理的大きさを減少するため、データ・ワードの最上位ビットを復号する回路機構が多数の復号回路により共有される。セルは、最上位ビット・データが金属ラインを通してセル内に伝送され、最下位ビットが復号入力トランジスタのゲートとしても動作するポリシリコンで伝送されるようレイアウトされる。更に、復号セル入力トランジスタは、全て同じ電導率タイプとされる。

Description

【発明の詳細な説明】液晶ディスプレイの信号駆動回路本特許文書開示の一部には、マスク・ワーク保護の対象となる資料が含まれる。マスク・ワーク所有者は、特許・商標局の特許ファイル及び記録にあるすべての特許開示について、その複写再生に異議を申し立てるものではないが、それ以外は、マスク・ワークに関するあらゆる権利を保持するものである。技術分野本発明は、液晶ディスプレイ(“ＬＣＤ”)用信号駆動回路に係り、特にアプリケーションを駆動するＬＣＤ列のＬＣＤ画素のグレー・レベルを制御するためのデジタル・イン／アナログ・アウト信号駆動回路に関する。背景技術信号駆動回路は液晶ディスプレイと共に広く使用されている。駆動回路は、一般にデジタル映像データを入力として受け取り、各特定ＬＣＤ画素列にアナログ電圧を出力する。一般に、ＬＣＤ内の各列は、信号又は列ドライバにより個別にアドレス指令され、所望の透過率（即ち、所望の色合い又はグレー度）を得るため、適切なアナログ電圧を供給されなければならない。更に、駆動回路の出力電圧は、高い画素コントラスト比率を考慮して、広く取るのが望ましい。カラーＬＣＤでは、各画素が、赤、緑、青の原色を表す３種のサブ画素要素から成っている。例えば、解像度縦６４０×横４８０の個別にアドレス指令可能な画素を有するカラーＶＧＡパネルにおいて、３×６４０列、つまり１９２０列が提供される。一般に、信号駆動回路は、各列に一つのドライバ出力を有している。従って、ＬＣＤパネルの制御には、かなりの回路面積を使う多数のドライバ出力が必要である。回路の大きさは信号ドライバのコストに影響を与えるため、信号ドライバの大きさを減少させることが望ましい。ＬＣＤパネルの技術改良が進むにつれ、画像をより連続的なグレースケールで描写するか、或はより独自性の強い色を提供することが望ましくなっている。従って、信号ドライバから要求される電圧制御は、益々複雑になっている。一方、信号ドライバの物理的大きさを減少することによりそのコストを削減し、駆動回路の電力消費量を削減することも望ましい。従って、使用面積及び電力損を減少する必要性と、離散的なアナログ電圧レベルの数を増やす必要性とをバランスした信号ドライバを得ることが望ましい。発明の開示本発明は、電力消費が少なく、またチップ上で使用する面積も小さく、離散的なアナログ電圧レベルを多数生成可能な液晶ディスプレイ用信号ドライバを提供することにより、前記の所望事項を満足するものである。信号ドライバ面積を、独自のデコーダ・セル設計を使用することにより減少させ、信号ドライバ作動電圧のレベルをシフトすることにより、ＬＣＤの透過率を犠牲にすることなく、電力損を最少にする。よって、ＬＣＤモジュール及び信号ドライバは、必要な信号ドライバ出力電圧より少ない電圧での作動が可能となる。デコーダ・セルでは、デコーダ入力トランジスタ・ゲートを兼用するデータ入力バス・ラインが利用される。これらのゲートは、直列に接続され、ラッチ及びリセット回路と共に利用できる。復号（デコード）状態の最上位のビット(mosts ignificant bit)は、一つ以上の復号セルに共有される入力トランジスタにより復号することができる。また、各復号セルは、復号状態の最下位のビット(least significant bit)を復号する独自の入力トランジスタを有するようにしても良い。信号ドライバでは、様々なグレースケール電圧をデコーダ・セルに供給する独自の分配電圧抵抗器ディバイダも利用される。抵抗器ディバイダには、信号ドライバ・チップを横切って一定間隔で配置される抵抗器列が少なくとも２列含まれることが望ましい。これにより、電圧ディバイダからデコーダ・セルへの抵抗落下が最小となり、また信号ドライバ間のバラツキも最小となる。本発明の１実施例では、レベル・シフトが組み込まれている。レベル・シフトのために、ＬＣＤパネル駆動用信号駆動回路には、第１電圧レベルでの複数のデータ入力、第１電圧より高い第２電圧で作動可能なＬＣＤパネルへの複数のドライバ出力、各デコーダ・セルに接続された信号駆動回路内の電圧レベルのシフト用電圧レベル・シフタが含まれる。デコーダ・セルには、ラッチ及びリセット回路を含んでも良い。更に、デコーダ・セルには、最上位の入力トランジスタと最下位の入力トランジスタを含めることができ、少なくとも２つのデコーダ・セルが同じ最上位の入力トランジスタを共有する。本発明のもう一つの実施例では、ＬＣＤ信号ドライバ・チップ内に駆動回路が存在するものが提供される。この駆動回路では、第１電圧レベルで作動する複数のデータ入力ラインと、データ入力ラインに接続される複数のデコーダ・セルとが含まれる。また、デコーダ・セルにより制御される複数のスイッチも含まれる。これらのスイッチは、基準電圧を駆動回路の出力に切り換えるよう配置されている。基準電圧ラインは、第１供給電圧レベルより大きい電圧レベルで作動可能である。レベル・シフトは、第１供給電圧より大きい第２供給電圧を各デコーダ・セルの少なくとも一つのノードに接続することにより達成される。本発明には、更に第１電圧レベルで作動する入力データを複数の入力からサンプリングするステップと、第１電圧レベルでのデジタル復号状態をバスを介し伝達するステップと、デジタル・データを復号し、デコーダ出力の電圧レベルを第１電圧レベルより大きい第２電圧レベルにレベル・シフトするステップとを含む、ＬＣＤ信号ドライバ内で作動電圧レベルをレベル・シフトする方法が含まれるていることも注目すべきである。更に、本発明では、ＬＣＤドライバ内で使用されるデコーダ・セル用に独自の伝達手順も考慮されている。一実施例では、ＬＣＤドライバ内のデコーダ・セルか、ＬＣＤパネルに印加される複数の電圧のうち一つを選択するために使われている。このセルには、複数のトランジスタ・ゲートを形成する複数のデータ入力ラインが含まれる。データ入力ラインはまた、該セルを通り、隣接セルにデータを入力する。データ入力ラインは、セルの少なくとも一つの作動領域を横切る。スイッチが、複数のトランジスタ・ゲートの少なくとも一つにより作動領域に形成される一つのトランジスタの制御下で、複数電圧の一つをＬＣＤパネルに印加するよう作動可能になっている。本発明のもう一つの実施例では、ＬＣＤ信号駆動回路内に、信号駆動回路の出力に印加する電圧を選ぶためのプログラマブル・デコーダ・セルが含まれる。セルには、信号駆動回路の所望の出力電圧を表すデジタル数値を運ぶ複数の実質的に平行なデータ・バス・ラインが含まれる。更に、少なくとも一つのトランジスタ作動領域が提供され、バス・ラインがこの作動領域上を横切るようになっている。加えて、複数のプログラミング導線が複数のデータ・バス・ライン上を横切り、デコーダ・セルをプログラムするため、作動領域に選択的に接続される。本発明の別の実施例では、ＬＣＤドライバの出力に印加する複数の基準電圧の少なくとも一つを選ぶため、独自のデジタル状態を復号化するＬＣＤデコーダ回路が提供されることに注目すべきである。このデコーダ回路には、複数のデータ・ライン、複数の入力トランジスタ、第１の導電タイプを有し直列に接続される第１の複数の入力トランジスタが含まれ、第１の複数のトランジスタの各ゲートがデータ・ラインに電気的に接続されている。入力トランジスタには、第１の複数のトランジスタと同じ導電タイプを有する第２の複数のトランジスタも含まれ、第２の複数のトランジスタの各ゲートがデータ・ラインに電気的に接続され、並列に接続されている。デコーダ・セルにも、複数の入力トランジスタの少なくとも一つに接続される第２導電タイプのトランジスタが少なくとも一つ追加されている。本発明のある実施例によれば、少なくとも基準電圧入力を一つと、信号駆動回路の出力用に電圧を選択する複数の復号化セルと、抵抗器電圧ディバイダと、それに該抵抗器電圧ディバイダと該復号化セルの少なくとも一つ間で接続された導線を少なくとも一つとを含むＬＣＤパネル駆動用信号駆動回路が提供されることに注目すべきである。抵抗器電圧ドライバには、直列接続の複数の抵抗器を含む第１抵抗器系、更に直列接続の複数の抵抗器を含む第２抵抗器系が含まれる。上記の第１の複数の抵抗器の一つは、並列接続抵抗器を形成するため、複数の第２抵抗器の少なくとも一つに並列に接続される。そして、導線を並列接続の抵抗器の出力に接続できる。複数の復号化セルは、第１、第２抵抗器系間に位置する。更に別の実施例では、ＬＣＤパネルに複数の電圧レベルを提供する信号駆動回路が提供される。この場合、信号駆動回路には、回路を横切って一定間隔に配置された複数の復号化セルと、復号化セルに電圧を供給するようなっている複数の抵抗器電圧ディバイダとが含まれる。この複数の抵抗器電圧ディバイダは、回路内の複数の位置に形成され、これらの位置間に復号化セルの少なくとも一部が配置される。本発明の更に別の実施例では、第１電圧レベルでの入力データを提供するステップと、第１電圧レベルにおける復号状態のバスを介しての伝達ステップと、デコーダ・セル内の復号状態の復号化ステップと、第１電圧レベルより大きい第２の電圧レベルへのデコーダ出力の電圧レベルをレベル・シフトするステップとを含むＬＣＤ信号ドライバ内での電圧レベル・シフト方法が考慮されている。この方法には、デコーダ・セルへの復号状態のラッチングと、デコーダ・セルをリセット状態にするデコーダ・セルのリセッティングも含まれる。更に、この方法には、復号状態の最上位ビットの復号化と、その最下位ビットの復号化と、複数のデコーダ状態の一部を復号化するための復号化セル内で最上位ビットのデコーダを利用するステップとを含んでも良い。本発明のもう一つの実施例では、ＬＣＤドライバに印加する複数の電圧の一つを選ぶためのＬＣＤドライバ内のデコーダ・セルが提供される。このデコーダ・セルには、複数の第１トランジスタ・ゲートを形成する複数の第１データ入力ラインが含まれる。データ入力ラインは、セルの作動領域を横切り、第１トランジスタを形成する。更に、データ入力ラインは、他のデコーダ・セルの少なくとも一つにデータを入力する。複数の第２データ入力ラインが、複数の第２トランジスタ・ゲートに接続され、第２データ入力ラインも他のデコーダ・セルの少なくとも一つにデータを入力する。第１、第２トランジスタにより、ラッチ回路の一部が形成できる。また、第１トランジスタにより最下位ビットの入力トランジスタが形成され、第２トランジスタにより最上位ビットの入力トランジスタが形成されるようにすることができる。最上位ビットの入力トランジスタは、他のデコーダ・セルとの共有でも良い。本発明の更に別の実施例では、デコーダ・セルが、複数のデータ入力ラインと、データ入力ラインに接続したラッチ回路と、ラッチ回路に接続されたリセット回路とを含む、ＬＣＤドライバ内のデコーダ・セルが考慮されている。ラッチ回路によりデコーダ・セルのある復号状態が保持され、リセット回路によりラッチ回路がリセットされる。ラッチ回路には、複数の直列に接続された第１トランジスタを含むことができる。また、ラッチ回路には、複数の第２トランジスタも含まれ、第２トランジスタの少なくとも一つが第１トランジスタと直列に接続され、第２トランジスタの少なくとも一つのゲートが、一連の第１トランジスタと少なくとも一つの第２トランジスタ間のノードに接続されるようにしても良い。本発明では更に、信号駆動回路の出力に印加される電圧に対応する復号状態を選ぶためＬＣＤ信号駆動回路内復号化回路も開示されている。この復号化回路には、信号駆動回路の所望の出力電圧を示すデジタル数値を搬送し、信号駆動回路を通り少なくとも一つの隣接復号化回路まで伸びる複数の一般的に平行なデータ・バス・ラインが含まれる。データ・バス・ラインには、最上位ビットのデータ・バス・ライン及び最下位ビットのデータ・バス・ラインが含まれる。複数の最上位ビットのトランジスタは、最上位ビットのデータ・バス・ラインに接続されるゲートを有している。最上位ビットのトランジスタは、複数の最下位ビットのトランジスタの接続される作動領域において隣接した一連のトランジスタを形成する。最上位ビットのトランジスタは、少なくとも２つの復号状態を検出するために各最上位ビットのトランジスタが使用されるよう、複数の最下位ビットのトランジスタに接続される。更に、最下位ビットのデータ・バス・ラインを、選択的に作動領域を横切らせ最下位ビットのトランジスタを形成させることもできる。本発明には、また、復号化回路にデジタル復号状態を提供するステップと、復号化回路内の最上位ビットのデコーダで最上位ビットを復号するステップと、復号化回路内の複数の最下位ビットのデコーダで最下位ビットを復号するステップと、それに複数の復号状態を復号するために最上位ビットのデコーダを利用するステップとを含む複数の独自の復号状態を復号する方法も含まれる。ＬＣＤ信号ドライバの出力の電圧レベルに対応する独自の復号状態を復号する別の方法では、ディコータ・セルに復号状態を提供するステップと、ある独自の復号状態に応答して選択的にラッチするラッチ回路により該復号状態を復号するステップと、リセット回路でラッチ回路をリセットするステップとが含まれる。図面の簡単な説明図１は、液晶ディスプレイ・モジュールの作動環境を示す図である、図２は、液晶ディスプレイ・モジュール内の回路構成のブロック図である。図３は、本発明による信号ドライバの実施例内の回路構成を示すブロック図である。図３Ａは、本発明による信号ドライバ用のデコーダ回路の機能構成図ある。図３Ｂは、本発明内で使用されるデコーダ・ロジックの構成図である。図３Ｃは、分配された抵抗器系を有する信号ドライバ・チップのブロック図である。図３Ｄは、図３Ｃに示す抵抗器系の一部のブロック図である。図３Ｅは、図３Ｃに示す抵抗器系のレイアウトの実施例を示す図である。図４は、レベル変化を有する信号ドライバ回路のブロック図である。図５は、レベル変化を利用する信号ドライバ回路の別のブロック図である。図６は、デコーダ及びその関連回路構成の電気的概略図である。図７は、図６に示す構成図のセルのレイアウトを示す図である。図８は、図６に示す構成図の別のセルのレイアウトを示す図である。図８Ａは、図８のセルのレイアウトの一部の電気的概略図である。図８Ｂは、図８Ａに示す構成図のプログラマビリティを説明する電気的概略図である。図８Ｃは、図８に示すセルのレイアウトのプログラム化されたセルを示す図である。図９は、本発明のデコーダ及び関連回路構成の電気的概略の実施例を示す図である。図９Ａは、本発明のデコーダ及び関連回路構成の電気的概略の別の実施例を示す図である。図９Ｂは、本発明によるデコーダ及び関連回路構成の更に別の電気的概略の実施例を示す図である。図９Ｃは、本発明によるデコーダ及び関連回路構成の更に別の電気的概略の実施例を示す図である。図９Ｄは、図９Ｃに示すデコーダ及び関連回路構成に更にリセット回路を加えた実施例の電気的概略を示す図である。図９Ｅは、図９Ｄに示す構成実施例において、共有ＭＳＢ(most significantb it)回路を有する電気的概略図である。図９Ｆは、０〜７の種々のデコーダ用の共有ＭＳＢビットを示す表である。図１０は、図９Ｂに示す電気的概略図におけるセルのレイアウト図である。図１０Ａは、図１０に示すセルのレイアウトにおけるプログラム化されたセルを示す図である。図１１は、図１０に示すセルのレイアウトにおけるＮウェル、ソース・ドレイン（又は作動領域）、ポリシリコン・マスキング層を示す図である。図１２は、図１１に示すマスキング層に追加されたコンタクト及び金属１マスキング層を示す図である。図１３は、図１２に示すマスキング層に追加された経路及び金属２マスキング層を示す図である。図１４は、図９Ｅに示す電気的概略図におけるセルのレイアウトを示す図である。発明を実施するための最良の形態図１は、一般的なＬＣＤの利用を示す図である。一般に、中央処理装置(CPU) ２がグラフィックス・コントローラ４と相互に作用し、ユーザに対して視覚的にデータを表示するため,ＬＣＤモジュール６にデジタル・データが提供される。図２は、ＬＣＤモジュール６内に一般に含有される回路構成の概略を示す図である。例えば、ＬＣＤモジュール６には、ＬＣＤ制御ＡＳＩＣ８、電圧供給回路１０、カラーＬＣＤパネル１２をふくむことができる。ＬＣＤパネル１２は、例えば薄膜トランジスタＬＣＤ(“TFT-LCD”)で良い。ＬＣＤパネル１２は、一般に縦横ドライバによって駆動される。例えば、縦列は信号ドライバ１４に、横列はゲート・ドライバ１６により駆動される。通常、信号ドライバ１４は、ＬＣＤ制御ＡＳＩＣ８からバス９を介してデジタル映像データを、バス７を介して制御信号を、また供給電圧回路１０からバス１１を介してアナログ供給電圧を受け取る。しかし、本発明は図２に示す特定のＬＣＤモジュールに限定するわけではない。信号ドライバ１４からは、各縦列に対してアナログ電圧が出力される。更に、信号ドライバ１４は、ＬＣＤパネル１２内の画素に対して所望のグレー・スケールが得られるよう様々なアナログ出力電圧を提供する。一般に、ＬＣＤパネルの縦列を駆動するためには、複数の信号ドライバ・ユニットが使用される。例えば、１９２０列を有するＬＣＤパネルの場合、各信号ドライバが１９２列以上を駆動することができれば、１０個の信号ドライバ１４により駆動可能である。図３は、本発明の実施例による駆動回路の概略を示す図である。各信号ドライバ１４（ソース、データ、又はコラム・ドライバ）の各チャンネルにより、きわめて正確なアナログ電圧が生成され、ＬＣＤ１２に出力される。出力電圧レベルは、グラフィックス・コントローラ４からの対応するサブ画素データが基となる。チャンネルは、信号ドライバ出力（又は物理的ＬＣＤ画素）とその関連回路を意味する。カラー・フィルタ付きＬＣＤの場合、一つのチャンネルが、赤、緑、又は青といったサブ画素一つに対応する。単色ＬＣＤでは、一つのチャンネルが一つの画素に対応している。図３のブロック図は、次の７個の主要部から構成される信号ドライバ１４の内部構造を示す。つまり、制御ロジック・ユニット２０と、アドレス・シフト・レジスタ２１と、入力レジスタ２４と記憶レジスタ２５を含むデータ・レジスタ２２と、抵抗器系２６と、レベル・シフタ２８と、デコーダ／出力電圧ドライバ３０である。制御ロジック・ユニット２０は、信号ドライバの入出力機能を調整し、内部タイミング信号を生成し、自動スタンバイ・モードを提供する。スタンバイ・モード時には、信号ドライバ１４の内部回路のほとんどが、電力損を最少とするため、パワー・ダウンされる。アドレス・シフト・レジスタ２１には、Ｎビットのシフト・レジスタが含まれている（Ｎは信号ドライバ１４内の独自にアドレス指定可能なチャンネル数である）。移動レジスタ２１の移動方向は、ＤＩＲピンの論理状態により決定される。移動レジスタ２１はＤＣＬＫによりクロック測定される。信号ドライバ１４の第１実施例において、２０１個の入力レジスタ２４が存在し、それぞれ入力表示データの２０１個の６ビット・ワードをラッチする３組の６７個のラッチ回路から構成されている。第２の実施例では、１９２個の入力レジスタ２４が存在し、それぞれ表示データの１９２個の６ビット・ワードをラッチする３組の６４個のラッチ回路から構成されている。各ラッチ回路には、それぞれが入力表示データの有効性（重み）に対応する３つの６ビット平面が含まれる。（注：Ｄ₁₅は最上位ビット（most significant bit: ＭＳＢ）を表し、Ｄ₁₀ は最下位ビット（least significant bit: ＬＳＢ）を表す）。第１実施例において、記憶レジスタ２５が、１ライン期間において６ビット表示データを２０１チャンネル記憶し（第２実施例では６ビット・データを１９２チャンネル）、これによりデコーダ３０はライン時間Ｘからの表示データを使用可能となり、データの次のライン（ライン時間Ｘ＋１から）は入力レジスタ２４にロードされる。記憶レジスタ２５の内容は、ライン時間Ｘ＋１の終わりにＨＳＹＮＣ上で低から高への遷移後、入力レジスタ２４からの表示データの２０１個（又は１９２個）の６ビット・ワードの次のラインにより上書きされる。分電圧に用いる内部抵抗器系２６は、６４個から成る一連の抵抗器により構成可能であり、９つの電圧基準入力（Ｖ₀〜Ｖ₈）からの６４の別個の電圧レベルを生成する。各１組の隣接基準電圧入力間では、基準電圧間で８個の一連のレジスタを利用し、線形電圧レベルが生成される。デコーダ３０により、２０１個（又は１９２個）のチャンネルそれぞれに対し記憶レジスタ２５内のデータを基に所望の出力電圧が選ばれる。ラインＸ＋１の表示データが入力レジスタ２４内にロードされるので、デコーダ３０では、記憶レジスタ２５に記憶されたラインＸ＋１のデータが使用される。各出力電圧ドライバ３０は、表示データの対応する復号した情報（デコード）を基に６４個のアナログ電圧の一つを出力する。第１の実施例では、２０１個の出力電圧ドライバ３０が含まれ、第２の実施例では、１９２個含まれている。アナログ電圧は、ＨＳＹＮＣ上で低から高へ遷移する場合、全ての信号ドライバの全チャンネルからＬＣＤ１２の現在の横列に同時に出力される。図２と３に示すように、グラフィックス・コントローラ４は、ＬＣＤ１２モジュール６内の制御ＡＳＩＣ８に対して、水平同期（ＨＳＹＮＣ），垂直同期（ＶＳＹＮＣ）、画素クロック（ＰＣＬＫ）、そしてデータ・イネーブル(DATA-Enab le)信号と平行して３チャンネルの両素データＰ₁₇〜Ｐ₀₀（計１８ビットの１チャンネルにつき６ビット）を出力する。ＬＣＤ制御ＡＳＩＣ８は、画素データを再フォーマットし、平行に３チャンネルのデータを各信号ドライバ１４に出力する。本発明は、様々なＬＣＤ画素解像度、ＣＲＴ，ＬＣＤディスプレイのSimulsca nTM、更に様々なフレーム周波数をサポートする。加えて、本発明は、ＬＣＤのチャンネル（画素）を駆動するために、単一バンク、又は二重バンク構成で使用できる。ＬＣＤ制御ＡＳＩＣ８は、信号ドライバ１４の各バンクに対して、３つの６ビット・ワードを平行に（赤、緑、青サブ画素それぞれ６ビットの計１８ビット）出力する。信号ドライバ１４の２つのバンクが使用される場合（図２に示すように）、ＬＣＤ制御ＡＳＩＣ８は、データ・レートが入力画素データ・レートの半分になるよう、入力データを各バンク用の別個のデータ・ストリームに分割する。信号ドライバ１４の単一のバンクが使用される場合、データ・レートは入力画素データ・レートと等しくなる。ＬＣＤ制御ＡＳＩＣ８は、ＨＳＹＮＣとＤＣＬＫ信号を生成し、信号ドライバ１４に出力する。図３に示すように、信号ドライバ１４は次の信号を入力として受け取る。つまり、イネーブル・イン・／アウト(EI01#,EI02#)信号、データ移動方向制御（ＤＩＲ）信号、データ・クロック、データ（Ｄ₂₅〜Ｄ₂₀、Ｄ₁₅〜Ｄ₁₀、Ｄ₀₅〜Ｄ₀₀ ）、水平同期（ＨＳＹＮＣ）信号である。イネーブル入出力信号（ＥＩ０１＃，ＥＩ０２＃）は２つの機能を提供する。まず、ＥＩ０１＃及びＥＩ０２＃は信号ドライバ１４を「イネーブル化」する。信号ドライバ１４は、通常低電力スタンバイ・モードにあり、ＥＩ０ｘ＃（イネーブル・イン）入力の高から低への遷移により作動される。ＥＩ０ｘ＃上の高から低への遷移が検出され（そしてスタンバイ・モードから出る）た後、信号の入力データのラッチングが開始される。次に、ＥＩ０１＃及びＥＩ０２＃により、一旦２０１個（又は１９２個）のデータ・ワードがラッチされると、現在作動中の信号ドライバ１４がＥＩ０ｘ（イネーブル・アウト）出力を低く駆動することにより次の信号ドライバ１４のイネーブル化が可能となる。信号ドライバ１４の移動方向は、ＤＩＲ入力信号の状態により制御される。ＤＩＲ信号により、信号ドライバ１４は、チャンネル１からチャンネル２０１（又は１９２）或はチャンネル２０１（１９２）からチャンネル１のどちらか一方に表示データを入力する柔軟性を与えられる。ＤＩＲ信号がＶ_DDD（ＤＩＲ＝１）に接続されている場合、表示データ入力は、ＥＩ０２＃入力上で低位信号(low-going signal)によりイネーブル化される。３チャンネルのデータ（１８ビット）が、各ＤＣＬＫの立下がりエッジ(falling edge)でドライバ１４に入力される。全チャンネルの表示データが入力レジスタ２４にラッチされた後、信号ドライバ１４は自動的に低電力スタンバイ・モードに入り、ＥＩ０１＃信号が６７番目（又は６４番目）のＤＣＬＫの立下がりエッジで低く駆動される。ＥＩ０１＃信号は、HSYNC信号の次の低から高への移行により非作動状態（高）にリセットされる。２０１個（１９２個）のチャンネルの出力電圧は、それぞれHSYNCの上昇端上のＬＣＤ１２に同時に出力される。表示データの第１データ・ワードにより復号された電圧レベルは、ピンＶ_S201（又はＶ_S192）から出力され、表示データの最後のワードにより復号されたレベルはピンＶ_S1上で出力される。ＤＩＲ信号がＧＮＤ（ＤＩＲ＝０）に接続されている場合、表示データ入力はＥＩ０１＃入力上の低進行信号によりイネーブル化される。２０１個（１９２個）のチャンネルの表示データが入力レジスタ内にラッチされた後、信号ドライバ１４が自動的に低電力スタンバイ・モードに入り、ＥＩ０２＃信号は６７番目（６４番目）のＤＣＬＫの立下がりエッジで低く駆動される。ＥＩ０２＃信号は、ＨＳＹＮＣ信号の次の低から高への移行により非作動状態（高）にリセットされる。表示データの第１データ・ワードにより選ばれた出力電圧レベルはピンＶ_S1 から出力され、表示データの最後のワードにより選ばれたレベルはピンＶ_S201（Ｖ_S192）上で出力される。信号ドライバ１４は、ＤＣＬＫ信号の立下がりエッジでデータ信号のサンプル抽出を行う。ＬＣＤ制御ＰＡＳＩＣ８は、HSYNCの作動期間中は、ＤＣＬＫを閉鎖しなければならない。信号ドライバ１４がイネーブル化（ＥＩ０ｘ＃，イネーブル・インが低）される度に、３つのチャンネル用表示データの３個の６ビット・ワード・データ（Ｄ₂₅ 〜Ｄ₂₀、Ｄ₁₅〜Ｄ₁₀、Ｄ₀₅〜Ｄ₀₀）が、ＤＣＬＫの立下がりエッジで入力レジスタ２４内に平行にラッチされる。ＤＣＬＫの６７個（又は６４個）のトランジスタの後には、２０１個（１９２個）全てのチャンネル（３×６７、或は３×６４）のデータが入力されている。６７番目（又は６４番目）のＤＣＬＫパルスの後に、信号ドライバ１４が電力消費を最少にするためスタンバイ・モードに戻る。ＨＳＹＮＣ上の各低から高への移行により次の事項が引き起こされる。つまり、２０１（１９２）個の入力レジスタ２４の内容が記憶レジスタ２５に転送され、入力レジスタ２４は次のライン時間中に表示データの次のラインで満たすことが可能となる。出力電圧ドライバ３０が、２０１（１９２）個全部のチャンネルに対して同時にＬＣＤ１２への出力電圧を更新する。ＥＩ０１＃及びＥＩ０２＃信号が、非作動（高）状態にリセットされる。イネーブル・アウトのピンは、６７番目（６４番目）のＤＣＬＫの立下がりエッジで低く駆動される。イネーブル・アウトは、その後のデータが隣接ドライバ１４にロードされるよう、隣接の信号ドライバのイネーブル・インのピンに接続しても良い。第１信号ドライバ１４へのＥＩ０１＃入力は、接地される。これは、第１信号ドライバ１４が第１の利用可能クロックの立下がりエッジで表示データをラッチすることを意味する。システムの実施においては、データが第１の利用可能ＤＣＬＫで有効となるよう、データ・クロック（ＤＣＬＫ）入力がDispla y-Enable信号によりゲート制御されるよう保証する必要がある。６７番目（６４番目）のＤＣＬＫパルスの後に、信号ドライバ１４は電力消費を最少とするためスタンバイ・モードに戻る。各出力電圧ドライバ３０では、多数の正確なアナログ電圧（例えば、６４）が生成される。出力電圧ドライバ３０は、ＨＳＹＮＣの上昇端の後、２０１（１９２）個全部のチャンネルに対して、ＬＣＤパネル１２に多数の電圧の一つをそれぞれ同時の出力を開始する。デコーダ３０は、２０１（１９２）個の各チャンネル用に、記憶レジスタ２５内のデータを基に所望の出力電圧レベルを選択する。一連の６４個の抵抗器より構成される内部抵抗ＤＡＣ２６は、どの組の隣接基準電圧間にも線形電圧レベルを生成する。図２に示す供給電圧回路１０は、ＬＣＤパネル１２が要求する全ての電圧を生成する。信号ドライバ１４では、次の電源供給と基準電圧が要求される。つまり、一つのデジタル供給電圧（Ｖ_DDD）、一つのアナログ供給電圧（Ｖ_DDA）、９つの基準電圧（Ｖ₈〜Ｖ₀）である。図３に示す信号駆動回路１４は、２０１個のＬＣＤ縦列のそれぞれに最大６４個の電圧レベルを提供する。しかし、より多数又は少数の電圧値や、列が利用できることが分かるであろう。信号ドライバ１４内では、各列に特定の電圧を出力するために、デコーダ／出力電圧ドライバ３０が使用される。デコーダ／出力電圧ドライバ３０と抵抗器計２６間の相互作用は、図３Ａにより明瞭に示されている。図３Ａは、１列用のデコーダ回路とデコーダに利用される完全なデジタル・デコーダの設計を機能的に示している。図示の都合上、図３Ａでは、８つの電圧レベルのみ提供されている。よって、この８つの電圧レベルの選択には、３データ・ビットが必要となる。どのような数の電圧レベルでも選択可能であることを認識すべきである、例えば、信号ドライバ１４が、所望のレベルを選ぶのに６データ・ビットを必要とする６４個の電圧レベルを利用しても良い。一般には、２^N の電圧レベルが使用される（Ｎはデータ・ビットの数を表わす）。図３Ａにおいて、デジタル・データのビット・ライン４０及びその相補形(com plement)が一連のＮＡＮＤゲート４１に供給される。各ＮＡＮＤゲート４１は、８つの可能性のあるデジタル状態の一つを選ぶために接続される。ＮＡＮＤゲート４１には、アナログ・スイッチ４２が接続される。アナログ・スイッチ４２は、また抵抗系４３にも接続される。各所望の電圧出力のために、アナログ・スイッチ４２が一つ提供され、例えば、図３Ａに示すように、８つの可能性のある電圧出力には８つのスイッチ４２がある。従って、図３Ａに示す回路では、データ・ビット・ライン４０上のデジタル・データをアナログ電圧出力４４に変換するのに完全なデジタル・復号化ロジックが利用される。図３Ａには図示しないが、スイッチ４２では、ＮＡＮＤゲート４１の出力とＮＡＮＤゲート４１の反転出力の両方が利用できる。図３Ｂは、６４個のアナログ出力電圧Ｖ_in0〜Ｖ_in63の一つを選ぶため使用される完全なデジタル復号器ロジックを示す図である。６４個のＮＡＮＤゲート４１が６ビットのライン４０に接続され、各ＮＡＮＤゲート４１は６４の可能性のあるデジタル状態の一つを選ぶために接続される。図３Ｂに示すように、スイッチ４２に対して各ＮＡＮＤゲート４１の反転出力も提供される。図３Ｂに示すように、インバータ４５とＮＡＮＤゲート４１を共にデコーダ・セル４６と考えても良い。よって、６４個の可能性のあるアナログ出力に対して、６４個のデコーダ・セル（セル０〜６３）、６４個のアナログ・スイッチ、６４個のアナログ電圧が使用される。しかし、ここで使用されるデコーダ・セルにはスイッチ４２も含むことができることが分かるであろう。一般には、セルは、信号ドライバの出力に電圧を提供するため特定の復号状態を復号するのに使われる単なるくり返し構造である。図３Ａと３Ｂを参照し上記したように、列出力に交換される電圧レベルを供給するため、抵抗器系或は抵抗器電圧分圧器を使用できる。本発明の１実施例では、信号ドライバ・チップ接着パッドに供給される各９つの電圧基準電圧間に直列に８個の抵抗器を配置することにより、６４の別個の電圧レベルが利用される。この配置により、特定ＬＣＤパネルの透過率-電圧応答の非線形特性に適合するデジタル・コード-出力電圧曲線を生成するため複数のアナログ電圧が提供される。９つの電圧基準の利用により、所望のコード-電圧応答の８セグメントの部分的線形近似化が可能となる。電圧基準Ｖ₀及びＶ₈は、ドライバが提供可能な極値を示し、基準電圧Ｖ₁〜Ｖ₇は、部分線形的にＶ₀とＶ₈間の曲線形状を示す。従って、この抵抗器系のデジタル／アナログ変換コンバー（ＤＡＣ）の設計方法では、適度な電気値を有する別個の抵抗器が少なくとも６４個必要となる（それぞれ１実施例においておよそ４０オーム）。金属抵抗による著しい且つ不都合なエラーを避けるため、接着パッドから抵抗器系までの金属抵抗の合計を、ＤＡＣの一つの最下位ビットに対応する最小抵抗器セグメント（４０オーム）に比べて小さくしなければならない。所望のコード-電圧曲線が線形でなかった場合、パッドから系Ｖ₀ 及びＶ₈への金属抵抗を減少することな最も重要なため、抵抗器系の全体的電流を生み出したり、減少したりするにはＶ₀及びＶ₈が必要であり、Ｖ₁〜Ｖ₇からは一つも直流が供給されないことが理想的である。Ｖ₁〜Ｖ₇は線形の場合から逸脱しているため、Ｖ₀及びＶ₈が残りの系電流を供給する一方、これらは曲線形状の変更に必要な「相違」電流を生み出したり、或は減少させたりしなければならない。従って、他の基準に対してもその金属抵抗を最小にすることは重要である。信号ドライバ・チップが長いため、金属配線部分自体が相当な抵抗を有することもある。例えば、チップの１端から他端までの金属の最小幅の配線部が、７００〜８００オームとなる場合もある。チップのある１端に隣接して６４個の抵抗器を接地する場合、結果的に抵抗接着パッドから抵抗器及び／又は抵抗器系からデコーダ・セルまでの長い金属配線部となり、抵抗が容認できない高さになる可能性がある。更に、各９つの基準からの抵抗は、一般的な正確性の必要条件を満たすため、等価か或は少なくともある適度の最大幅の制限を受けるようにしなければならない。加えて、どのような出力に対しても、抵抗器からの金属抵抗が大きすぎる場合、チャンネル間で異なる遅延が次々に作り出され、目に見える縞模様が生成されてしまう。従って、抵抗パッドから抵抗器、或は抵抗器から出力、或はその両方の長い金属配線を避けるよう抵抗器系を配置することが望ましい。回路の中央に単一信号抵抗器系を配置すれば、直流抵抗誤差項が適度に小さくなり、また基準パッドを、チップ頂上を横切り中央ラインで左右対称に配置した場合、金属からの直流抵抗の最少化が容易に達成される。しかし、チップ中央の抵抗器系からチップ端隣接のデコーダ・セルまで金属ラインが伸びている場合、３５０〜４００オームに近い抵抗を有することになり、交流性能において認識できる相違を有する出力を生成する可能性がある。従って、本発明では、どのデコーダ・セルからの抵抗器までの最大距離もチップを横切り等価となるよう、２つの平行抵抗器系を有する分配抵抗器が利用される。これにより、直流抵抗を最小にでき、更にはチャンネル間の交流設定特性の相違を最少にすることができる。どの抵抗器からのどの出力においても、金属抵抗は、最悪の場合でも、回路の１端から他端までの金属抵抗の1/4である。更に、基準パッドをチップの垂直中央ラインで左右対称に配置することにより、パッドから抵抗器までの各基準金属抵抗を最少にし、等価とすることが可能である。３つの抵抗器系が使用されれば、最悪の場合でその距離は1/6、４つの系が使用されれば、1/8となることが分かるであろう。抵抗器からパッドまでの金属抵抗における相違を避けるもう一つの方法は、抵抗器系をＵ形構造内に折り込むことであり、これにより各抵抗器系への上下部両方の接続がチップ頂上に隣接して行え、またパッドと抵抗器間の金属距離が最小となる。例えば、９つの基準電圧の実施例に関して言えば、計９個の基準があるが、金属抵抗に最も敏感な２箇所は、最も多く電流を搬送するため上下部接続箇所となる。２個の基準レベルに対するこれらの低抵抗接続にも関らず、パッドから抵抗器まで異なる距離を横断する更に７つの基準が存在する。上記の折込み抵抗器配置により最悪の場合の小さい時定数を保持するため、抵抗器に基準電位を分配する水平金属バスを、その抵抗を低く保持するよう、できる限り幅広くする必要がある。ダイの大きさをできるだけ小さく保持するためには、各基準ラインを全体的な最悪の場合の金属抵抗を最少に保持するために必要な幅だけに設定する。この結果、幅の異なる色々な基準用の金属バスとなる。また、最小のダイ領域の拡大によって、時定数を最小に維持できる。縮尺は合っていないが、上記原理に基づく抵抗器系、或は電圧分圧器を使用する一般的信号ドライバ回路が図３Ｃ及び３Ｄに示されている。図３Ｃにおいて、信号ドライバ・チップ１４は、中央点３９を中心に配置された基準電圧Ｖ₀〜Ｖ₈ 用に９個の基準電圧接着パッド３５を有している。２個のＵ形抵抗器系３６が、チップ長を横切り、およそ1/4、3/4の位置に設置されている。復号化セル列とスイッチ（図示せず）は、抵抗器系３６間、そして各抵抗器３６と信号駆動回路１４の端部間に形成される。３個の系が使用される場合、隣接系間の距離が回路長の1/3となるよう、系は一定等間隔で配置すべきである。４個の系では、回路長の1/4というふうになる。従って、隣接系は回路長のおよそ１／ｎに一定間隔で配置されることが望ましい、この場合ｎは回路長を表し、回路のどちらか一方の端部上の系と回路端間の距離は1/2nである．各抵抗器系３６は、各基準電圧接着パッド（図示せず）に共に接続される電圧入力Ｖ₀〜Ｖ₈を有している。これにより、平行抵抗器系が作成される。図３Ｄに示すように、どの２つの隣接抵抗器系電圧入力間でも、８個の小さい抵抗器３７が形成される。６４本の導線３８が抵抗器系３６の各ノードを接続し、チップを横切るデコーダ・セルの各列に対して電圧入力Ｖ_inを提供する。図３Ｃは、抵抗器系の電気的概略を説明する図である。物理的レイアウトは多数の形態が可能である。例えば、図３Ｅに示すように、抵抗器系３６の抵抗器３７を織混ぜることも可能である。図３Ｅでは、Ｖ₀及びＶ₈に隣接の抵抗器系３６一部においてそのような織混ぜレイアウトが示されている。前記のように、抵抗器系の最も敏感な部分は上下部である（図３Ｃと３ＤのＶ₀ とＶ₁間、Ｖ₇とＶ₈間等）。従って、Ｖ₀接着パッドから各抵抗器３６のＶ₀接続までの距離は、およそ等価であることが特に望ましい。同様に、Ｖ₈の距離も等しいことが望ましい。これにより、Ｖ₀及びＶ₈の接着箇所が、回路の中央点に最も隣接した箇所となる。平行抵抗器系を形成し、所定の接着パッド３５から各抵抗器系３６の対応する入力ノードまでの距離をおよそ等しく保持することにより、接着パッドから各系３６（例えば、図３Ｃに示す左又は右の抵抗器系３６）までの金属リード抵抗がおよそ等しくなり、よってより正確な電圧分圧器が提供される。更に、もし接着パッドから抵抗器系入力までの金属ラインにおける抵抗を補償するために最初及び最後の抵抗器（即ち、Ｖ₀とＶ₈入力に隣接のもの）を少し調整するならば、より正確な電圧分圧器が得られる。よって、例えば、接着パッドからＶ₀入力までの抵抗と第１抵抗器を横切る抵抗までの抵抗が、系内の次の６２個の抵抗器を横切る抵抗に等しくなければならない。系内の最後の抵抗器も同様に調整できる。多くのＬＣＤモジュールにおいて、モジュールがよくバッテリ電源を使用するため、電力損が主要な問題となる。本発明によれば、ＬＣＤモジュールでの無視できない量の総電力損が、クロック上の寄生静電容量の帯電、そして図２に示すバス・ライン７、９等、ドライバ・チップへのデータ・ラインの帯電によって引き起こされることが分かる。このような容量性ラインの電圧は、周波数（ｆ）、電圧（Ｖ）でのキャパシタ（静電容量Ｃを有する）を充電、放電することにより消散される電力（Ｐ）は次の式により一般に表せるように、そのライン内での電力損に影響をあたえる。Ｐ＝ＣＶ²ｆ一般に低操作電圧は結果的に低電力損をもたらすため、信号ドライバのデジタル回路の操作電圧も電力損に影響を与える。よって、電力の損失を減少するには、ＬＣＤモジュールとドライバ回路をより低い電圧で操作することが望ましい。しかし、高いＬＣＤ画素のコントラスト率を得るためには、高いアナログ出力電圧幅、例えば５ボルトが、各ＬＣＤパネル列において一般に望まれる。更に、一般的には、アナログ・スイッチが特定のアナログ出力電圧、例えば５ボルトまで供給するようにすれば、スイッチへの制御入力もまたその電圧で作動しなければならない。従って、本発明によれば、信号ドライバが最大アナログ出力電圧より低い電圧で作動するよう、レベル・シフト回路、例えば図３に示すレベル・シフタ回路２８などが利用される。レベル・シフト回路により、アナログ出力が例えば５ボルト等のより高い幅を有する一方で、ＬＣＤモジュール、信号ドライバの一部（特に、高周波数部、高静電容量部）が、例えば３．３ボルト以下の低操作電圧で動作可能となる。本発明の他の実施例によれば、所望であれば、レベル・シフトが信号ドライバ内の他の様々な点達成できる。図４と５は、駆動回路１４の代わりのレベル・シフト実施例を示す図である。図４と５の駆動回路１４は、図３に示す駆動回路１４と同様であるが、レベル・シフト回路２８の配置が図３、図４、図５間で異なっている。レベル・シフト回路機構の配置の影響は、６４個の別個の電圧レベルで２０１個の出力を駆動する信号ドライバを考慮する時、より簡単に説明される。図３に示すように、レベル・シフト回路は、記憶レジスタ２２とデコーダ回路３０間に配置される。この実施例では、２０１×１２（２０１個の出力と各出力につき１２本のデータ・ライン）、又は２４１２本の別個のラインがレベル・シフトされなければならず、よって２４１２個のレベル・シフト回路が使用される。一方図４に示すように、レベル・シフタは、アドレス・シフタと記憶レジスタの前に設置することもでき、この場合、データ経路において１８個のみのレベル・シフタ回路が採用される（クロック、制御信号ではレベル・シフタが更にいくつか追加される）。最後に、図５に示すように、各アナログ出力において６４個のレベル・シフタが使用され、信号駆動回路１４内で使う計６４×２０１（＝１２８６４）レベルのシフタが提供されるよう、各特定のアナログ・スイッチを有するレベル・シフタを使用することもできる。上記のように、レベル・シフタの位置は、必要とされるレベル・シフタの数に影響を与える。また、レベル・シフタの位置は、特定電圧レベルで作動する回路機構の量にも影響を与え、よって回路の総電力損も影響を受ける。信号ドライバ・チップにより隣接して設置されるレベル・シフト回路機構では、必要とするレベル・シフタ数は少ないが、低電圧で操作する回路機構も減るため電力損に関する利点が減少する。例えば、３．３及び５ボルトの操作レベルが選ばれる場合、図４に示すブロック５０では３．３ボルトの回路機構が包含され、ブロック５２では５ボルトの回路機構が包含される。一方、図５の実施例に示すように、レベル・シフタが出力での各スイッチに関連している場合、ブロック５４のみが５ボルトで動作する必要がある。また、アドレス・シフタの前に配置された場合、レベル・シフタがより高い周波数で動作する必要があり、よってレベル・シフタ回路の複雑性が増加する。従って、レベル・シフタの任意の配置において影響を与える多数の要素が存在する。図６は、デコーダ・セルの構成をしめす図である。図６でのデコーダ・セルは、図３Ｂに示すデコーダ・セル４６として、或は図４に示すデコーダ・セルとして使用できる。図６において、デコーダ・セル１００は、ＮＡＮＤゲート１０２とインバータ１０４により構成される。例証のため、ここでは６データ・ビット回路（即ち、６４個の出力電圧）が使用されている。ＮＡＮＤゲートのデータ入力は、データ・ラインａ，ｂ，ｃ，ｄ，ｅ，ｆにより表される。ａ，ｂ，ｃ，ｄ，ｅ，ｆは例証のため選ばれたものであり、デコーダ・セルがどの６ビット数値を復号化するようプログラムされるかに応じ、ＮＡＮＤゲート入力として相補データ・ビットが提供可能である。ＮＡＮＤゲート１０２には、図６に示すように、お互いに平行に配置された複数のＰチャンネルＭＯＳデバイス１１０が含まれる。更に、ＮＡＮＤゲート１０２には、図６に示すように、直列に配置された複数のＮチャンネルＭＯＳデバイス１１２が含まれる。所望のアナログ出力電圧１０８がＬＣＤ列に供給されるよう、ＮＡＮＤゲート１０２の出力、反転出力（インバータ１０４）た次にスイッチ１０６に提供される。図６に示す構成の物理的レイアウトが図７に示される。このようなセルは、一般にシリコンでの従来のＩＣ製造技術を使い形成できる。図７において、データ・ビットａ，ｂ，ｃ，ｄ，ｅ，ｆが、第１組の平行導線１２０により各セルに提供される。反転（又は相補）データ・ビットは、第２組の平行導線１２２により各セルに提供される。導線１２０、１２２は第２金属層に形成されるのが望ましいが、他の導線も使用可能である。ブロック１２４が一般にインバータ１０４、スイッチ１０８を表している。ブロック１２６は、Ｎチャンネルのトランジスタ１１２が形成されるＮチャンネル・デバイス領域を表す。ブロック１３０は、Ｐチャンネル領域１２８と関連したＮウェル領域(N-well region)を表す。ここでの回路はその重量は図示されていない。例えば、当業者であれば分かるように、一般の回路レイアウト必要条件では、ブロック１２６等のＮチャンネル領域とブロック１３０等のＮウエル領域間には大きなスペースが必要とされる。再び図７において、導線１３２は、Ｎチャンネル・トランジスタ１１２とＰチャンネル・トランジスタ１１０のゲートとして使用されるポリシリコン製導線が望ましい。導線１３４は、Ｐチャンネル・トランジスタ１１０に共通のＶＤＤラインを提供する。Ｎチャンネル・トランジスタ１１２は、導線１３６とグラウンド１３８間で直列に接続される。導線１３６は、図７に示すように、各Ｐチャンネル・トランジスタと一つのＮチャンネル・トランジスタに接続される。従って、導線１３６は、ＮＡＮＤゲート構造の出力ラインとして作動する。導線１４０及び１４２へのコンタクト或はバイアス１４４は、データ・ライン１２０及び１２２上に存在する特定の６ビット数値を選ぶため、各デコーダ・セルをプログラム化するために使用される。導線１４０と１４２は第１金属層に形成されるのが望ましい。デコーダ・セルのプログラミングは、導線１２０と１４２の適切な交差箇所、そして導線１２２と１４０の交差箇所にバイアスを設置することにより達成される。例えば、図７に示すように、図示のセルが６ビットのａ補数，ｂ補数，ｃ補数，ｄ、ｅ，ｆを復号化するように形成される。よって、デコーダ・セルにより、データ・ライン上に存在するデジタル数値の復号が可能となり、次に対応する所望のアナログ電圧出力が出力４８に対して選ばれるように、セルがスイッチを選択する。図８は、図６に示すデコーダ・セルの別のセルのレイアウトを示す図である。図６と８の両方において、ブロック１６０はＮＡＮＤゲート回路機構１０２を表し、ブロック１６２には、スイッチ１０６とインバータ１０４の回路機構が含まれる。ブロック１６４は、Ｎチャンネル・トランジスタ１１２を含むＮチャンネル・トランジスタ作動領域である。ブロック１６６は、Ｐチャンネル・トランジスタ１１４（図６に示すトランジスタ１１０等）を含むＰチャンネル・トランジスタ作動領域である。ブロック１６８は、Ｐチャンネル領域１６６を伴うＮウェル領域である。データ・ビットａ，ｂ，ｃ，ｄ，ｅ，ｆ、そして補数にした（相補形にした）のデータ・ビットａ，ｂ，ｃ，ｄ，ｅ，ｆは、バス・ライン１７０、例えばポリシリコン製ライン、を通ってセル内に伝送される。よって、図８と８Ｃに示すように、セルはバス・ラインに対して作成されるコンタクトを必要としない。本発明は、図８に示すデータ・バス・ラインの順序に限定されるわけではない。例えば、データ・ビットとその補数（相補形）が互いに隣接して伝送されるよう、バス・ラインを配置可能である。またそれに代わって、全てのデータ・ビットを６本のバス・ラインにグループ化し、全ての補数を６本のバス・ラインにグループ化可能である。最後に、他の任意の順序も使用できる。信号駆動回路内において、図８に示すセルは、実質的にチップ高を横切るように、各列出力に対して６４回繰り返される。よって、例えば、バス・ライン１７０は、実質的に信号ドライバ１４の下部から上部まで伸びることができる。そして、セルは、このレイアウト内でお互い積層される。出力列の接着パッドが、チップの底部に沿って配置され、このようなパッドではユーザ定義の分離（１実施例で８０ミクロン）が必要なため、各セルの幅（図８での方向ｗ）は前もって定義される。これにより、セル面積を減少するためには、各セルの高さ（図８での方向ｈ）を減少しなければならない。従って、本発明によれば、高さの減少を強調したセル設計が提供されている。バス・ライン１７０は、Ｎチャンネル・トランジスタ１１２及びＰチャンネル・トランジスタ１１４のゲートとしても機能するポリシリコン製ラインである。ポリシリコンをバス・ラインとして用いることにより、金属製バス・ラインに比べてバス・ラインの抵抗が上昇するが、バス・ライン１７０上の信号はゆっくりと変化しているため、この特性はセルに対してそれ程大きな影響は与えない。図８に示すようなＮチャンネル・トランジスタ１１２、Ｐチャンネル・トランジスタ１１４のレイアウトは、結果的に図８Ａに示すような回路となる。よって、Ｎチャンネル・トランジスタ１１２は、グラウンド１７２とＮＡＮＤゲート出力１７４間で作動領域（又は、ドレイン源となる領域）を共有した、隣接した一連のトランジスタをしてレイアウトされる。一方プログラムされた場合、１２個のトランジスタ１１２のうち、デコーダ・セルが復号するようプログラムされた６ビット数値に対応する６個のトランジスタのみ、グラウンド１７２とＮＡＮＤゲート出力１７４間で直列に接続された状態を保持される。同様に、Ｐチャンネル・トランジスタ１１４も、作動領域を共有した、隣接した一連のトランジスタとしてレイアウトされる。プログラムされた場合、１２個のトランジスタ１１４のうち、デコーダ・セルが復号するようプログラムされた６ビット数値に対応する６個のトランジスタのみ、ＶＤＤＤとＮＡＮＤゲート出力間で並列に接続された状態に保持される。図８と８Ａに示す回路のプログラミングの方法は、図８Ｂと８Ｃを参照すればより明瞭に理解できる。特定の復号状態用の直列トランジスタとして使用されないトランジスタ１１２は、短絡される。未使用トランジスタ１１２は、トランジスタのソースとドレイン間の金属ストラップ１７８に隣接させ（突き合わせ）ることにより、ショートされる。例えば、図８Ｂと８Ｃに示すように、セルは６ビット数値ａ，ｂ，ｃ、ｄ補数，ｅ，ｆ補数を復号するようプログラムされており、従って金属ストラップ１７８とコンタクト１８２は、ゲートとしてポリシリコンのバス・ライン、ａ補数，ｂ補数，ｃ補数，ｅ，ｅ補数，ｆを有するトランジスタのソースとドレイン間に設置される。特定の復号状態用に使用されるＰチャンネル・トランジスタ１１４は、Ｖ_DDD とＮＡＮＤ出力ライン１７４間で並列に接続される。６個のＰチャンネル・トランジスタ１１４は、デコーダ・セルが復号するようプログラムされた６ビットの数値に対応するよう並列に接続される。所望のＰチャンネル・トランジスタは、Ｖ_DDDとＮＡＮＤ出力間でトランジスタを並列に接続するため必要なソースとドレインの位置にコンタクト１８２を配置することにより選択される。特定の復号状態用に使用されない残りのＰチャンネル・トランジスタは、コンタクト１８２の配置を通してＶ_DDDライン１８０、又はＮＡＮＤ出力ライン１７４のどちらか一方に短絡される。従って、図８Ｂと８Ｃに示すように、６ビットの復号状態Ａ，Ｂ，Ｃ，Ｄ補数，Ｅ、Ｆ補数に対応するＰチャンネル・トランジスタ１１４は、Ｖ_DDDライン１８０とＮＡＮＤ出力ライン１７４間で並列に接続される。一方、ａ補数，ｃ補数，ｄ，ｅ補数，ｆに対応するＰチャンネル・トランジスタは、Ｖ_DDDライン１８０にショートされ、補数ｂに対応するＰチャンネル・トランジスタはＮＡＮＤ出力ライン１７４にショートされる。一般に、所望のトランジスタが並列に接続され、所望でないトランジスタがショートされるように、Ｐチャンネル・トランジスタは、ライン１７４或は１８０にショートされる。図６に示すように、各デコーダ・セルには、平行Ｐチャンネル、直列ＮチャンネルのＮＡＮＤゲート入力構造と、ＰチャンネルとＮチャンネル・デバイスとの両方を有するインバータが含まれる。しかし、本発明によれば、全ての同じ導電率タイプの入力トランジスタを利用するＮＡＮＤゲート構造を利用可能である。一連の直列、並列入力トランジスタの両方に単一導電率タイプのトランジスタを利用することにより、異なる導電率タイプ間の回路レイアウト設計の必要条件、例えば、ＮウェルとＮチャンネル・デバイス間の設計規定最小距離等が直列、並列入力トランジスタ間で緩和されるため、セル面積が大幅に減少される。この結果、図８に示すように配置されるセルに対してそのセル面積がかなり縮小される（特に、セルの高さにおいて）。更に、ＮＡＮＤゲート入力としてＮチャンネル・トランジスタのみを使用することにより、一般に同じ駆動力を得るためにはＰチャンネル・トランジスタの大きさをＮチャンネル・トランジスタ以上にしなければならず、ＮＡＮＤゲートの入力静電容量が低下し、この結果ＮＡＮＤゲート入力でＰチャンネル・トランジスタを使う時、さらに静電容量が大きくなる（電力損も）。同じ導電率ＮＡＮＤゲート入力を使用するそのような一つの回路が図９に示されている。図９において、並列入力トランジスタ１９０と直列入力トランジスタ１９１とは全てＮチャンネルのトランジスタである。この配置では、直列トランジスタ１９０が、セルが復号するようプログラムされた復号状態に対応したデータを受け取り、並列トランジスタ１９１が、セルが復号するようプログラムされた復号状態に対応する補数（相補形）のデータを受け取る。従って、図９に示すように、セルは小さな復号データ、ａ，ｂ，ｃ，ｄ，ｅ，ｆに対してプログラムされる。トランジスタ１９２、１９３、１９４は、セルによりどのような静電流も引かれることなく、出力を提供し、補数出力を行うよう作動する。データ・ビットの入力としてＮチャンネルのトランジスタのみを使用する回路が図９Ａに示されている。この回路では、復号状態のラッチ型機能を果たすためのデバイス１９７、１９７ａ，１９８、１９８ａに結合されたデータ・ビットａ，ｂ，ｃ，ｄ，ｅ，ｆ（所望の復号状態が図示されている）を受け取る直列トランジスタが利用される。図９Ａの回路では一連の並列トランジスタは必要とされず、むしろトランジスタ１９７、１９７ａ，１９８，１９８ａが完全なＮＡＮＤ／ラッチ機能を果たし、出力２０６を提供し、補数２０８を出力する。ノード１９６ａにより、例えばＨＳＹＮＣに接続されるリセット・ノードが提供される。図９Ａに示す回路に代わるものとして、一連の並列トランジスタはそのままに、図９の直列トランジスタを排除して良い。図９Ｂでは、ＮＡＮＤゲートのデータ入力トランジスタとして同じ導電率タイプのトランジスタを利用する更に別の回路が示されている。図９Ｂにおける回路には、直列Ｎチャンネルのトランジスタ２００と並列Ｎチャンネルのトランジスタ２０２が組み合わさって設置されている。各直列Ｎチャンネル・トランジスタ２００はａ〜ｆのデータ・ビット・ラインにゲートを介して接続され、トランジスタ２０２はａ補数〜ｆ補数のデータ・ラインにゲートを介して接続される。このセルはまた、デコーダ・セルが復号するようプログラムされた６ビット数値に応じ、適切な直列Ｎチャンネル・トランジスタ２００のソース及びドレインが、例えば金属ストラップで短絡し、適切な並列Ｎチャンネル・トランジスタ２０２を図８Ｂと８Ｃに示すようには接続されないバス化ポリシリコン導線を利用しレイアウト可能である。図９や、図９Ａ、図９Ｂに示すように、これらの実施例で使われるセルでは、同じＮウェル２０４に適宜配置されるたった３個のＰチャンネル・デバイスのみ必要とされる。また、これらの回路により、スイッチ２１０が使用するＮＡＮＤ信号２０６と反転ＮＡＮＤ信号２０８も提供される。上記のように、３．３ボルト以下の低供給電圧で信号駆動回路を操作することが望ましい。しかし、スイッチが５ボルトまでのアナログ電圧供給可能とするためには、回路電圧レベルを更に上昇させなければならない。図９や、図９Ａ、図９Ｂに示す回路では、他のどの場所にもレベル・シフト回路を追加する必要なく、デコーダ・セル内に電圧レベルをシフトする便利な方法が提供される。更に、図示のデコーダ・セルにより、ノードをより高い電圧にもたらすことによりレベル・シフトが可能となる。従って、セル内でも追加のレベル・シフタ回路機構が最小化され、セル面積が節約される。図９において、レベル・シフトは、ノード１９５においてより高い操作電圧を提供することにより達成可能である。同様に、図９Ａでもノード１９６においてより高い操作電圧が提供される。図９Ｂでは、デコーダ・セルの出力内に融合される２個のＰチャンネル・デバイス２１４及び２１６を作動させるためノード２１２においてより高い電圧を提供することにより、レベル・シフトが実行される。これら２個のＰチャンネル・デバイスはデータ・ラインに接続されないため、スイッチのＰチャンネルの半分を含む同じＮウェルに位置付けされる。図９や図９Ａの回路でも同様に行われる。図９、図９Ａ、図９Ｂに示す回路ではレベル・シフトが必要とされないことが分かるであろう。ユーザは、ノード１９５、１９６、２１２（各図９，９Ａ，９Ｂに図示）に対して標準供給電圧を提供することにより、レベル・シフトを行うことなくこれらの回路を利用できる。これにより、ユーザ選定可能レベル・シフト回路が提供され、ユーザがたった１個の供給電圧の使用を望む場合でも、回路はそれでもその機能の実行可能であり、本発明の他の側面も適用可能である。レベル・シフトに関し、図９Ｂを参照しより詳しく説明する。図９Ｂの回路は、Ｐチャンネルのトランジスタ２１４、２１６のノード２１２用の供給電圧（Ｖ_suPPLY-2 が、データ・ビット及び補数データ・ビット・ライン用の供給電圧（例えば、３．３ボルト）より高い電圧（例えば、５ボルト）である場合、レベル・シフト回路として使用可能である。一般的な設計では、回路が状態を変更できるようにＮチャンネル・デバイスがＰチャンネルのトランジスタを圧倒できるよう、弱いプルアップデバイスとなるようその大きさが決定される。並列Ｎチャンネルのトランジスタ２０２が全て電源入りとなる時、直列Ｎチャンネルのトランジスタ２００も全てその電源が入りとなり、出力ライン２０６は低く引かれる。出力ライン２０６が低く引かれることによりトランジスタ２１６の電源が入り、次に出力補数ライン２０８がノード２１２でＶ_supply2まで引き上げられ、トランジスタ２１４の電源が切られる。直列トランジスタ２０１の電源が切られ、並列トランジスタ２０２の電源が入り場合はこれと逆である。よって、どちらの状態でも静電流は流れない。従って、データ・ビット及びその補数は３．３ボルトでのＶ_supply1からのデータであるが、５ボルトのＶ_supply2がノード２１２に接続されれば、ＮＡＮＤゲート出力と反転ＮＡＮＤゲート出力２０６、２０８が５ボルトの出力となる。これにより、およそ５ボルトの高い電圧範囲となるアナログ電圧出力２２０を供給するため、スイッチ２１０が動作される。しかし、本発明は、３．３、５ボルトに限定されるわけではなく、他の電圧及びレベル・シフト量が利用され、そのレベル・シフトは上或は下のどちらかとすることが可能である。図９と図９Ｂのデコーダ回路は、セルが復号するようプログラムされた１個の独自の復号状態がセルへの入力上にある場合、全ての直列Ｎチャンネル・デバイスの電源が入り、並列Ｎチャンネル・デバイスは全てその電源が切られるように機能する。これにより、セルが復号するようプログラムされた独自の復号状態に対応するデータ・ビットが直列トランジスタのゲートに提供され、補数データ・ビットが並列トランジスタ・ゲートに提供される。図９と図９Ｂに示すように、セルは、状態ａ，ｂ，ｃ，ｄ，ｅ，ｆを復号するようプログラムされている。特に図９Ｂにおいて、復号化セルにより、ＮＡＮＤ出力ライン２０６が引かれてグラウンドされ、ＮＡＮＤ出力補数ライン２０８が５ボルトに上昇され、スイッチ２１０が入れられる。同様に、セルが復号するようプログラムされた特定の復号状態がセルへの入力上にない場合、１個以上の直列デバイスも電源が切られ、１個以上の並列デバイスの電源が入れられる。これにより、出力ライン２０６が５ボルトまで引き上げられ、出力補数ライン２０８がグラウンドされ、スイッチが切られる。上記のように、図９Ｂに示す回路は、特定の状態を復号する間にレベル・シフトを達成するため利用可能である。図９Ｂに示す回路と同じ機能を果たす別の回路が図９Ｃと図９Ｄに示されている。図９Ｃと図９Ｄに示す回路では、使用するトランジスタ数が図９Ｂの回路より少なく、同様の物理的空間で実現可能である。図９Ｃの回路は、図９Ｂの並列デコーダ入力トランジスタ２０２が図９Ｃでは単一のトランジスタ４０２に交換されたいる以外、図９Ｂの回路と同様である。図９Ｂのトランジスタ２００と同様に、図９Ｃの回路も、データ・ビット・ラインにゲート接続される一連の復号入力トランジスタ４００（トランジスタＮ１〜Ｎ６）を有する。図示の例では、復号された状態がａ，ｂ，ｃ，ｄ，ｅ，ｆとなるよう、トランジスタ４００がａ，ｂ，ｃ，ｄ，ｅ，ｆのデータ・ビット・ラインにゲート接続される。図９Ｂの回路と同じく、図９Ｃの回路においても、出力信号４０６、反転出力信号４０８、ｐチャンネル・トランジスタ４１４及び４１６、電圧ノード４１２が含まれる。デコーダ出力のレベル・シフトは、データ・ビット・ライン用の供給電圧（例えば３．３ボルト）より高い電圧（例えば、５ボル）をノード４１２に印加することにより影響を受けることがある。図９Ｃ。９Ｄでは図示していないが、信号ライン４０６と４０８は、図９Ｂに示すスイッチ２１０等のスイッチに接続できる。図９Ｃに示す回路はラッチとして動作し、よってその操作は図９Ｂの回路操作とは若干異なることは理解できれであろう。図９Ｂの回路は直列トランジスタ２００、並列トランジスタ２０２の両方で同時に復号化を行い、１組のトランジスタ内で同時導電が可能となり、他方組のトランジスタ内では導電不可能となるが、図９Ｃの回路では、直列トランジスタ４００のみでの復号化が行われる。例えば、回路が当初ｐチャンネルのトランジスタ４１４が導電中の状態にある場合、反転出力ノード４２０は高く、出力ノード４２２は低くなり、直列トランジスタ４００を通る導電はノード４２０でプルダウンし、ｐチャンネルのトランジスタ４１４に対して引かれる。一連のｎチャンネル・トランジスタ４００にも関らず、ｐチャンネルのトランジスタ４１４を弱くすることにより、一連のｎチャンネル・トランジスタ４００が常にｐチャンネル・トランジスタ４１４を圧倒しラッチをはじくよう適切な関係が利用できる。次に、ノード４２０がグラウンドに落下するに従い、ｐチャンネル・トランジスタ４１６の電源が入り、出力ノード４２２が上昇し始める。ノード４２２がノード４１２での供給電圧に近づくに従い、ｐチャンネル・トランジスタ４１４の電源が切られる。この結果、安定したラッチされた状態が生じる。図９ｃに示す回路はラッチとして動作するため、回路を元の状態にリセットするにはリセット回路機構を追加する必要がある。図９Ｄにリセット回路機構４３０が示されている。リセット回路機構４３０には、例えば、ｐチャンネル・トランジスタ４３２、ｎチャンネル・トランジスタ４３４、リセット・ライン４３６が含まれる。他のリセット回路もまた利用できる。トランジスタ４３２、４３４は、通常の復号化中リセット・ライン４３６により高く保持される。各新しいデータ・ワードが復号される前に、図９Ｃの回路がトランジスタ４３２、４３４のゲートを取ることによりリセットされる。これにより、トランジスタ４００を復号する正確なデータがデータ・ビット・ライン上にある時でさえ、直列トランジスタ４００を通る電流が中断される。更に、リセット・ラインが低く取られた場合、トランジスタ４３２がノード４２０をノード４１２のプラスのレール電圧に引き戻す。次に、リセット信号が高い状態に戻され、これにより適切なデータ入力なしのデコーダがリセット状態に保持され、適切な入力を受けているデコーダが上記のように直列トランジスタを通り導電されることになる。図９Ｅに示す１実施例では、各デコーダ・セルの一部が共有されるよう、図９Ｄの数個の回路がグループ化される。図９Ｅに示す回路８つの別個の状態を復号するが、リセット回路機構と直列トランジスタの一部が１個以上のデコーダ・セルにより共有される。従って、より大きな復号セルが８個のより小さい復号セルの組合わせにより作成される。デコーダ回路機構の一部を共有とすることにより、全体的デコーダ回路機構の物理的大きさが減少される。図９Ｅでは、６ビット・データ・ワードの８個のデコーダで共有される回路機構を示している。図９Ｅにおいて、１個の独自の出力のみ、所定の独自の６ビット・ワード（即ち、全ての状態を復号するのに６４個のデコーダが必要とされる所）に対して高くなる。各デコーダは独自の６ビット・ワードを復号するが、所定ワードのあるビットが他のワード内のビットと同じになるため、デコーダの一部が共有可能となる。図９Ｆに示すように、６４個の可能なワードのうちある４グループ、例えば、ワード０、１、２、３が同じ最上位ビット（most significant bit: ＭＳＢ）を持つようになる。よって、この例では、ＭＢＳはビットａ、ｂ，ｃ，ｄである（図９Ｃ〜９Ｆで使用されるように、「ａ］ビットは０となり、「補数ａ」ビットは１、ｂ，ｃ，ｄ，ｅ，ｆも同様となる）。これら４個のワードは同じＭＳＢを有するため、ワード０、１、２、３用のデコーダにより共有されるこれらＭＳＢ用復号回路機構を有することが可能となる。復号を終えるためには、残り２個の最下位ビット（least significant bit: ＬＳＢ）、つまりデータ・ビットｅ及びｆ、の可能な４種の組合わせが復号されなければならない。ここで示すように、４個のＭＢＳが共有され、２個のＬＢＳが別個に復号されるが、ＭＳＢ及びＬＳＢ数の他の組合わせも利用できる。再び図９Ｅにおいて、図示の回路は、１０進数の出力０、１、２、３(MSB=000 0)、そして６０、６１、６２、６３(MSB=1111)を復号する８個のデコーダを有している。図９Ｃと図９ＤのトランジスタＮ１〜Ｎ６，図９Ｅのｎチャンネル直列トランジスタＮ１ａ，Ｎ２ａ，Ｎ３ａ，Ｎ４ａとして動作することにより、MSB= 0000を有する６ビットの２進ワードの４つのＭＳＢの復号が実行される。同様に、図９Ｃと図９ＤのトランジスタＮ１〜Ｎ６、図９Ｅのｎチャンネル直列トランジスタＮ１ｂ，Ｎ２ｂ，Ｎ３ｂ，Ｎ４ｂとして動作することにより、ＭＳ＝１１１１を有する６ビット２進ワードの４つのＭＳＢの復号が実行される。これら２個の一部復号はそれぞれ４個のＬＳＢデコーダにより共有され、その各ノード、Ｘａ，ＸｂＭを引いてグラウンドする役割を果たす。図９Ｃと図９Ｄのリセット・トランジスタと同様のリセット・トランジスタ４３４ａ又は４３４ｂは、４個のＬＳＢデコーダにも共有される。共有された回路機構は、別の場合各デコーダに必要な余分のトランジスタの必要性を排除することにより更に小さなセルとなる。ＬＳＢの可能な４種の組合わせそれぞれに対して、トランジスタＮ１ａ〜Ｎ４ａと関連した残りのＬＳＢが、各可能なＬＳＢ状態と関連した２個のトランジスタＮ６ａ，Ｎ７ａを通して復号される。同様に、トランジスタＮ６ａ，Ｎ７ａにより、トランジスタＮ１ｂ〜Ｎ４ｂに関連した復号を完了させる。上記のように、図９Ｅに示す回路は、回路機構の一部を共有する８個のデコーダを通して８個の６ビット・ワードを復号する。別個のＬＳＢに加えて、図９Ｅの回路は、共有されない追加の回路機構４５０を有しており、よって図９Ｅに示す例では、８個の繰り返し回路（各復号されたワードに一つ）より構成される。各デコーダに対して繰り返されるが、追加の回路機構は、１個のデコーダ、つまりデコーダ６３を参照に説明される。図９Ｄに示す回路のように、図９Ｅのデコーダ６３にも、ｎチャンネル・トランジスタ４０２、出力信号４０６、反転出力信号４０８、ｐチャンネル・トランジスタ４１４及び４１６、そして電圧ノード４１２が含まれる。更に、リセット・トランジスタ４３２も各デコーダに連関している。これらのトランジスタは、図９Ｃと図９Ｄを参照し上記した動作と同様に動作する。リセット・トランジスタ４３４ａ，４３４ｂは、図９Ｄに示す各連の最初よりもむしろ一連の直列ｎチャンネル・トランジスタ（それぞれＮ１ａ〜Ｎ６ａ、Ｎ１ｂ，Ｎ６ｂ）内に位置決めされる。しかし、ラッチ、リセットの操作は、図９Ｄに示すように回路の一部が共有される以外上記と同様である。図９Ｂに示す回路用のセルのレイアウトが図１０に示されている。図１０では、複数の直列Ｎチャンネル・トランジスタ２００のためにＮチャンネル領域２３０が提供され、複数の並列Ｎチャンネル・トランジスタ２０２のためにＮチャンネル領域２３２が提供される。図８と図８Ｃのセルと同様に、図１０においてデータ・ビットと反転データ・ビットがポリシリコン製バス２３４を通して各セル内に伝送される。ここでも、本発明は、図示のバス２３４内において特定のデータ・ビット順序に限定されるわけではない。図１０に示すセルのプログラミングは、図８や、図８Ａ、図８Ｂ、図８Ｃを参照し説明したプログラミング方法と同じように達成される。従って、セルが復号するためにプログラムされた特定の６ビット数値に応じ、一連のＮチャンネルの直列トランジスタ内で所望でないトランジスタのソースとドレインを短絡させるため金属ストラップが提供される。例えば、図１０Ａに示すように、データ・ビットａ，ｂ補数，ｃ，ｄ，ｅ補数，ｆ補数に対応するトランジスタのみグラウンド２４２とＮＡＮＤ出力信号２４４間に設置されるよう、金属ストラップ２３８、ソース・ドレイン・コンタクト２４０が提供される。同様に、Ｎチャンネル領域２３２内の適切な並列Ｎチャンネル・トランジスタが、セルが復号するようプログラムされた独自の復号状態に対応する６ビット数値の反転を復号するようプログラムされる。従って、適切なトランジスタがグラウンド・ライン２４６とＮＡＮＤ反転出力２４８間で平行に接続されるようプログラムされ、残りのトランジスタは、グラウンド・ライン２４６或はＮＡＮＤ反転出力２４８に短絡される。例えば、図１０に示すように、セルが状態ａ，ｂ補数、ｃ、ｄ、ｅ、ｆを復号するようプログラムされているため、データ・ビットａ，補数ｂ，ｃ、ｄ、ｅ補数、ｆ補数に対応するトランジスタが平行に接続される。この並列トランジスタのプログラミングは、適切なソース・ドレイン・コンタクトをグラウンド・ライン２４６とＮＡＮＤ反転出力ライン２４８に沿って配置することにより実行可能である。ライン２４６、２４８は金属製が望ましい。よって、図１０に示すように、データ・ラインａ補数，ｂ，ｃ補数，ｄ補数，ｅ，ｆに対応するトランジスタを平行に接続するためにコンタクト２５０が使用され、一方で残りのトランジスタ２００は、ライン２４６又は２４８のどちらかにショートされる。セル面積を節約するために、Ｐチャンネルのプルアップ・トランジスタ２１４及び２１６、そしてスイッチ２１０内のＰチャンネルのトランジスタ全てがＮウェル(N-well)２０４内に設置される。スイッチ２１０の出力は、出力ライン２６０である。出力ライン２６０は、ＬＣＤ列に提供されるアナログ出力である。図９Ｂに示す回路の半導体セルのレイアウトの実施例が、更に詳細に図１１〜１３に示されている。図１１〜１３において、セル・レイアウトの様々な層が連続的に示されている。図１１では、ブロック３００がＮウェル領域(N-well regi on)を表している。領域３０２は、作動領域（Ｎウェル内のＰ型ソース／ドレイン、Ｎウェル領域外のＮ型ソース／ドレイン）を表す。ポリシリコンは、影付き領域３０４により表される。データが６本のポリシリコンのデータ・ライン、ＤＳ０〜ＤＳ５、６本のポリシリコン補数（相補形）データ・ライン、ＤＳ０Ｂ〜ＤＳ５Ｂ（「Ｂ］は補数データ・ビットを表す）を介し伝送される。作動領域３０２ａは、直列Ｎチャンネル・トランジスタが形成される領域を表し、作動領域３０２ｂが、並列Ｎチャンネル・トランジスタが形成される領域を表す。図１２は図１１と同じレイアウトを示すが、コンタクト３１０（四角部）と金属の１本ライン（斜行平行線陰影部）が追加されている。コンタクト層と金属層はセルをプログラムするのに使用できる。特定復号状態のプログラミングをより明瞭に示すために、プログラミング用コンタクトと金属は両方とも、３１０ａ、３１０ｂ、３１０ｃ等、また３１２ａ、３１２ｂ、３１２ｃ等の符号を付けセル内そしてセル上に示されている。セル上に示されるコンタクト及び金属ストラップはセル内に含有され、図では単に例証目的でセル上に示されていることが理解できるであろう。図示のように、セルはデータ状態ＤＳ０Ｂ，ＤＳ１、ＤＳ２、ＤＳ３Ｂ、ＤＳ４Ｂ、ＤＳ５Ｂを復号するようプログラムされる。例えば、金属ストラップ３１２Ａが直列トランジスタＤＳ０をショートし、金属ストラップ３１２ｂが直列トランジスタＤＳ１Ｂをショートする。更に、コンタクト３１０ａ、３１０ｂが、グラウンド３１２ｆとＶ_DDD３１２ｇ間で並列トランジスタＤＳ０を平行に接続する。同様に、コンタクト３１０ｃ、３１０ｄが並列トランジスタＤＳ１をグラウンド３１２ｆにショートする。同じようにして、残りのプログラミングも図より見ることができる。Ｖｉｎもまた、導線３１２ｈ（例えば、図３Ｃ，３Ｄの導線３８）を通してセル内に伝送される。Ｎチャンネルのスイッチ・トランジスタ３２０、Ｐチャンネルのスイッチ・トランジスタ３２２、２個のＰチャンネルのプルアップ・トランジスタ３２４、３２６も提供される。図１３は図１２と同様であるが、バイアと金属２層が重畳される。従って、金属２グラウンド・ライン３１２、Ｖ_DDDライン３１４、アナログ出力ライン３１６、３１８の配置が示される。出力ライン３１６と３１８は、セル列の１端部の終わり等セルの外側でお互い接続される。図９Ｅに示す回路レイアウトの実施例が図１４に示されている。図１４に示すセルには８個のデコーダが含まれ、よって８つの状態が復号される。６４個の全部の状態を復号するには、図１４に示すセルと同じ８個のセルが利用される。そのレイアウトは、多くの信号が突き合わされた各隣接セルに接続できるため、便利なセルの積層が可能となるよう実施される。しかし、他の配置も可能である。図１４では、ポリシリコン・パターン５３０、金属パターン５３２、Ｐ＋作動領域５３４、Ｎ＋作動領域５３６の全てが示されている。図１４に示すように、ＭＳＢデータとその反転（この場合、２組の４個のＭＳＢ、ａ，ｂ，ｃ，ｄとａ補数，ｂ補数，ｃ補数，ｄ補数）が、金属ライン５００内の全セルを通して伝送される。従って、金属ライン５００は、どのような特定のセル上、及び／又はその下に８個のセルの積層を形成する全ての隣接セルを通ることになる。共有ＭＳＢデコーダのゲートに何等かのデータ・ビット或はその補数が必要な場合、ポリシリコン・ライン５０２が適当な金属ラインに接続される。図１４において、ポリシリコン・ライン５０２は従って、２組の選択ＭＳＢがａ，ｂ，ｃ，ｄ、及びａ補数，ｂ補数，ｃ補数，ｄ補数となるよう金属ライン５００に接する。残りのＭＳＢの組合わせは、同様に適当な金属データ・ラインにポリシリコンのゲート・ラインを接触させることにより、積層内の他７個のセルで選択される。次に、ポリシリコン・ライン５０２が作動領域５０４を横切り、ＭＳＢを復号するために使用される直列トランジスタＮ１ａ〜Ｎ４ａ，Ｎ１ｂ〜Ｎ４ｂを作成する。ＬＢＳとその反転は、ポリシリコン・ライン５１０によりセル積層の全てのデコーダ・セル（ここでの説明では８個）に伝送される。従って、図１４に示すように、データｅ、ｅ補数、ｆ、そしてｆ補数データがポリシリコン・ライン５１０により伝送される。ポリシリコン・ライン５１０が横切ってＬＳＢの復号トランジスタＮ６ａ〜Ｎ７ａ，Ｎ６ｂ〜Ｎ７ｂを形成するため、８つの作動領域５１２〜５１９が提供される。ポリシリコン・ライン５１０が作動領域を横切り、ＬＳＢの復号機能に必要でないトランジスタを形成する場合もある。必要とされないトランジスタは、その不必要なトランジスタのソースとドレインをショートする金属ラインによりショートすることができる。例えば、ｆ，ｆ補数，データ・ビット・ラインｅを有するゲートを持つトランジスタが作動領域５１２に形成される。しかし、所望の直列トランジスタＮ６ｂ、Ｎ７ｂは、ｅ、ｆのみを復号するだけである。よって、作動領域５１２では、ｆ補数データ・ビット・ラインのどちらか一方側上のソースとドレインが金属によりショートされる。同様に、作動領域５１３では、所望の直列トランジスタＮ６ａ、Ｎ７ｂがｆ補数とｅ補数のみを復号するだけである。従って、ｅデータ・ビット・ラインのどちらか一方側上のソースとドレインが、作動領域５１３の金属によりショートされる。残りの作動領域５１４〜５１９も同様にプログラムされる。リセット・ライン５２２もまたポリシリコン内の各セルを通され、リセット・トランジスタ４３４ａ、４３４ｂのゲートを形成する。各セルは追加の回路機構４５０も有している。追加の回路機構には、各復号されたワードのため、図９Ｅに示すようなリセット・トランジスタ４３２、ｐチャンネル・トランジスタ４１４と４１６、電圧ノード４１２、ｎチャンネル・トランジスタ４０２などが含まれる。この回路機構レイアウトの１実施例が図１４に示されているが、他の実施形態でも良い。図１４に示すように、追加の回路機構４５０には、グラウンド・ライン５３８、電源ライン５４０、リセット・ライン５４２も含まれている。以上、本発明の詳細を記載したが、当業者であれば分かるように、本発明の更なる修正、別の実施例が可能である。例えば、ここで記載したＮチャンネル、Ｐチャンネルのデバイスは、一般に好んで使用されるデバイスタイプである。一方、概念的には、Ｎチャンネルのトランジスタ全てがＰチャンネルのトランジスタと入れ替わり、またＰチャンネルのトランジスタ全てがＮチャンネルのトランジスタと入れ替えられても、本発明の回路機構は動作可能である。従って、本説明は単に例証となるものであり、当業者に本発明の実施方法を教示するのがその目的である。ここで記載した本発明の形態は、現時点で好適な実施例である。構成要素、或はデバイスの形、大きさ、配置並びに形態において、様々な変更が可能である。例えば、ここで例証し、記載した要素、材料には他の代替物が使用可能であり、また全て当業者に理解されるように、本発明の説明の利益を得たのちには、本発明のある特徴を、本発明の他の特徴から独立して用いうる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＪＰ，ＫＲ (72)発明者ラドゥン，クリストファー・エイアメリカ合衆国、78749 テキサス、オースティン、ウルフトラップ・ドライヴ 10416

Claims

【特許請求の範囲】１．ＬＣＤパネル駆動用信号ドライバ回路であって、前記ＬＣＤ上に表示される画像を示す入力データを受け取る前記回路への、第１のデジタル電圧レベルにある複数のデータ入力と、前記入力データから得られる駆動電圧を前記ＬＣＤパネルに提供するための複数のドライバ出力と、前記駆動電圧が前記第１電圧レベル以上の大きさを有することができるよう、前記信号ドライバ回路内のデジタル電圧レベルを第２のデジタル電圧レベルにシフトするための前記信号ドライバ回路内電圧レベル・シフタと、を含む信号ドライバ回路。２．請求項１記載の信号ドライバであって、前記複数のデータ入力から入力データを受け取るため接続され、複数の出力を有するデータ入力バッファを更に含み、前記バッファは前記第２のデジタル電圧レベル以下の電圧で作動し、前記レベル・シフタは前記バッファの前記複数の出力の電圧をシフトするため接続されることを特徴とする信号ドライバ。３．請求項２記載の信号ドライバであって、前記レベル・シフタが、前記データ入力の各々用に少なくとも１個のレベル・シフト回路を含むことを特徴とする信号ドライバ。４．請求項１記載の信号ドライバであって、前記複数のデータ入力からデータを受け取り、前記データ入力からの入力データを記憶するための複数のレジスタを更に含み、前記電圧レベル・シフタが、前記レジスタによる各デジタル数値出力の電圧レベルをシフトするためのレベル・シフト回路を少なくとも１個含むことを特徴とする信号ドライバ。５．請求項１記載の信号ドライバであって、複数のデコーダ・セルを更に含み、各デコーダ・セルが、少なくとも１個の前記ドライバ出力用に各アナログ電圧レベルを選ぶため前記入力データを復号するようプログラム可能であって、前記電圧レベル・シフタが、各前記デコーダ・セルに接続された各レベル・シフト回路をそれぞれ含むことを特徴とする信号ドライバ。６．請求項５記載の信号ドライバであって、各デコーダ・セルの制御下で、前記各アナログ電圧レベルをそれぞれ前記ドライバ出力にスイッチするための各前記デコーダ・セルに接続されたスイッチを更に含み、ここで、前記レベル・シフト回路が、前記各アナログ電圧レベルが前記デコーダ入力電圧レベルより高いときでも、前記スイッチが前記各アナログ電圧レベルをスイッチできるよう、デコーダ入力電圧レベルより高い電圧レベルでデコーダ出力を生成することを特徴とする信号ドライバ。７．請求項６記載の信号ドライバであって、各レベル・シフト回路が、前記各デコーダ・セル内にトランジスタを含むことを特徴とする信号ドライバ。８．請求項７記載の信号ドライバであって、各前記デコーダ・セルがＮＡＮＤゲートとインバータを含むことを特徴とする信号ドライバ。９．請求項８記載の信号ドライバであって、前記ＮＡＮＤゲートが複数の入力トランジスタを含み、各入力トランジスタが同じ導電率タイプを有することを特徴とする信号ドライバ。１０．請求項９記載の信号ドライバであって、各ＮＡＮＤデータ入力トランジスタがＮチャンネルであることを特徴とする信号ドライバ。１１．請求項１０記載の信号ドライバであって、前記複数の入力トランジスタの第１複数が直列に接続され、前記複数の入力トランジスタの第２複数が並列に接続されることを特徴とする信号ドライバ。１２．ＬＣＤ信号ドライバの出力に印加される複数の基準電圧の少なくとも１個を選ぶため独自のデジタル状態を復号するための該ＬＣＤ信号ドライバ内のデコーダ回路であって、前記基準電圧が最大電圧を有し、第１の供給電圧レベルで作動する複数のデータ入力ラインと、前記第１の供給電圧レベル以下又は同等の電圧で前記複数のデータ入力ラインからデータを受け取るための前記複数のデータ入力ラインに接続された複数のデコーダ・セルと、前記複数のデコーダ・セルに接続され、制御される複数のスイッチと、前記デコーダ・セルの制御下で、少なくとも１個の前記基準電圧を前記出力にスイッチするよう動作する前記複数のスイッチに接続される複数の基準電圧ラインと、前記第１の供給電圧レベルより高い第２の供給電圧レベルで作動する電圧供給源に接続された、各前記デコーダ・セル内にある少なくとも１個のノードと、を含むデコーダ回路。１３．ＬＣＤ信号ドライバ内の電圧レベルをレベル・シフトする方法であって、前記信号ドライバの複数の入力から、第１の作動電圧レベルにある入力データをサンプリングするステップと、前記作動第１電圧レベルで、前記信号ドライバの所望の列出力電圧を表すデジタル・データをデコーダ・セル内に搬送するステップと、前記デコーダ・セル内で前記デジタル・データを復号するステップと、前記第１の作動電圧レベルとは異なる第２の操作電圧レベルに前記デコーダ・セルのデコーダ出力の電圧レベルをレベル・シフトするステップと、を含む方法。１４．請求項１３記載の方法であって、前記レベル・シフトステップが、更に前記第２の作動電圧レベルを前記デコーダ・セルの少なくとも１個のノードに供給するステップを含むことを特徴とする方法。１５．請求項１４記載の方法であって、前記レベル・シフトされたデコーダ出力を前記列出力電圧を制御するスイッチに供給するステップを更に含むことを特徴とする方法。１６．ＬＣＤパネルに印加する複数の電圧のうち１個を選ぶためのＬＣＤドライバ内のデコーダ・セルであって、前記セルの少なくとも１の作動領域を横切り、複数のトランジスタ・ゲートを形成し、前記セルを通り隣接のセルにデータ入力を提供する複数のデータ入力ラインと、前記複数のトランジスタ・ゲートの少なくとも１により前記作動領域に形成される少なくとも１個のトランジスタの制御下で、前記複数の電圧の一つを前記ＬＣＤに印加するよう動作する制御可能スイッチとを含むことを特徴とするデコーダ・セル。１７．請求項１６記載のデコーダ・セルであって、前記複数のトランジスタ・ゲートが第１複数のトランジスタのゲートを形成し、前記第１複数のトランジスタの隣接トランジスタが共通の作動領域を共有することを特徴とするデコーダ・セル。１８．請求項１７記載のデコーダ・セルであって、前記複数のトランジスタ・ゲートが第２複数のトランジスタのゲートを形成し、前記第２複数のトランジスタの隣接トランジスタが共通の作動領域を共有することを特徴とするデコーダ・セル。１９．請求項１８記載のデコーダ・セルであって、前記第１複数のトランジスタが全て同じ導電率タイプであって、前記第２複数のトランジスタが全て同じ導電率タイプであることを特徴とするデコーダ・セル。２０．請求項１９記載のデコーダ・セルであって、前記第１複数のトランジスタがＮチャンネルのトランジスタであることを特徴とするデコーダ・セル。２１．請求項１９記載のデコーダ・セルであって、前記第１複数のトランジスタと前記第２複数のトランジスタが共にＮＡＮＤゲートを形成することを特徴とすデコーダ・セル。２２．請求項１８記載のデコーダ・セルであって、前記第１複数のトランジスタの選ばれたトランジスタのソース及びドレインを電気的にショートすることにより前記第１複数のトランジスタをプログラムするために接続される第１複数のプログラミング導線をさらに含むことを特徴とするデコーダ・セル。２３．請求項２２記載のデコーダ・セルであって、前記第１複数のトランジスタの選ばれたトランジスタが、前記第１複数のプログラミング導線により直列に接続されることを特徴とするデコーダ・セル。２４．請求項２２記載のデコーダ・セルであって、前記第２複数のトランジスタの選ばれたトランジスタのソース及びドレインを電気的にショートし、前記第２複数のトランジスタの選ばれたトランジスタを並列に電気的に接続することにより、前記第２複数のトランジスタをプログラムするため接続される第２複数のプログラミング導線をさらに含むことを特徴とするデコーダ・セル。２５．請求項２４記載のデコーダ・セルであって、前記第２複数のプログラミング・ラインが前記複数のデータ入力ラインを横切って伸びることを特徴とするデコーダ・セル。２６．前記信号駆動回路の出力の印加される電圧を選ぶためのＬＣＤ信号駆動回路内のプログラム可能なデコーダ・セルであって、前記信号駆動回路の所望の出力電圧を表すデジタル数を搬送する、複数の実質的に並列のデータ・バス・ラインと、前記複数のバス・ラインによって横断される、少なくとも一つのトランジスタ作動領域と、前記複数のデータ・バス・ラインの少なくとも１本を横断し、電圧を選ぶために前記デコーダ・セルをプログラムするため前記トランジスタ作動領域に選択的に接続される複数のプログラミング導線と、を含むプログラム可能なデコーダ・セル。２７．請求項２６記載のセルであって、前記少なくとも一つのトランジスタ作動領域が、前記複数のバス・ラインにより横断される第１トランジスタ作動領域と、前記複数のバス・ラインにより横断される第２トランジスタ作動領域と、を含み、前記複数のプログラミング導線が、複数の前記複数のバス・ラインを横断し、前記復号セルをプログラムするため前記第２トランジスタ作動領域に選択的に接続された、第１プログラミング導線と第２プログラミング導線と、複数の第３プログラミング導線と、を含み、前記第３の導線が前記複数のバス・ラインの少なくとも１本を横断し、前記復号セルをプログラムするため前記第１トランジスタ作動領域に選択的に接続されることを特徴とするセル。２８．請求項２６記載のセルであって、前記複数のバス・ラインが前記作動領域を横断する所で複数のトランジスタ・ゲートを形成し、一連のトランジスタが前記複数のトランジスタ・ゲートにより形成され、複数の前記トランジスタが各隣接のトランジスタとソース或はドレインを共有することを特徴とするセル。２９．請求項２９記載のセルであって、前記複数のバス・ラインがポリシリコン・ラインを含み、前記ポリシリコン・ラインが前記デコーダ・セルを通り隣接のデコーダ・セルまで伸びることを特徴とするセル。３０．請求項２６記載のセルであって、前記少なくとも一つのトランジスタ作動領域が第１及び第２トランジスタ作動領域を含み、前記複数のバスが、該バス・ラインが該第１トランジスタ作動領域を横断するところで、第１連の隣接したトランジスタを形成し、前記バス・ラインが該第２トランジスタ作動領域を横断するところで、第２連の隣接したトランジスタを形成することを特徴とするセル。３１．請求項３０記載のセルであって、前記複数のプログラミング導線が、前記第１トランジスタ作動領域内に直列接続のトランジスタを形成するため、前記第１連内の少なくとも１個のトランジスタのソース及びドレインに選択的に接続されることを特徴とするセル。３２．請求項３１記載のセルであって、前記複数のプログラミング導線の少なくとも２本が、前記第２トランジスタ作動領域内に並列接続のトランジスタを形成するため、前記第２連内の少なくとも２個のトランジスタのソース及びドレインに選択的に接続されることを特徴とするセル。３３．ＬＣＤドライバの出力に印加される複数の基準電圧のうち少なくとも一つを選ぶため独自のデジタル状態を復号するＬＣＤデコーダ回路であって、前記独自のデジタル状態を含有する入力データを前記デコーダ回路に供給する複数のデータ・ラインと、第１複数のトランジスタと第２複数のトランジスタとからなる複数の入力トランジスタと、ここで、前記第１複数のトランジスタは、第１の導電率タイプを有し、直列に接続され、前記第１複数のトランジスタの各ゲートは前記複数のデータ・ラインに電気的に接続され、前記第２複数のトランジスタは、前記第１の導電率タイプを有し、並列に接続され、前記第２複数のトランジスタの各ゲートは前記複数のデータ・ラインに電気的に接続され、前記複数の入力トランジスタの少なくとも１個に接続され、前記基準電圧の一つを選ぶためスイッチに接続される少なくとも１個の追加第２導電率タイプのトランジスタと、を含むＬＣＤデコーダ回路。３４．ＬＣＤパネル駆動用信号駆動回路であって、基準電圧に接続可能な少なくとも１個の基準電圧入力と、前記信号駆動回路の出力用に電圧を選ぶための複数の復号化セルと、直列接続の第１複数の抵抗器からなる第１抵抗器系と、直列接続の第２複数の抵抗器からなる第２抵抗器系と、各前記第１及び第２抵抗器系の各々に接続され、前記基準入力に接続された少なくとも１個の抵抗器電圧入力とを含む抵抗器分圧器と、ここで、前記第１複数の抵抗器の少なくとも１個が、並列接続の抵抗器を形成するため前記第２複数の抵抗器の少なくとも１個と並列に接続され、前記複数の復号化セルが、前記第１抵抗器系と前記第２抵抗器系の間に配置され、前記並列接続の抵抗器のうちの１個の出力に接続され、前記複数の復号化セルの少なくとも１個に接続される少なくとも１個の導線と、を含む信号駆動回路。３５．ＬＣＤパネルに複数の電圧レベルを提供する信号駆動回路であって、前記回路を横切り一定間隔で配置される複数の復号化セルと、前記複数の復号化セルに電圧を提供するよう構成された複数の抵抗器電圧分圧器とを含み、前記複数の抵抗器電圧分圧器が、前記回路内の複数の位置に形成され、前記複数の復号化セルの少なくとも一部が、前記複数の位置間に配置されることを特徴とする信号駆動回路。３６．請求項３５記載の信号駆動回路であって、隣接の前記位置間の距離が、前記回路の長さのおよそ１／ｎ倍（ｎは前記位置の数）であることを特徴とする信号駆動回路。３７．請求項３５記載の信号駆動回路であって、前記複数の抵抗器電圧分圧器が、前記回路の第１位置に形成される第１抵抗器電圧分圧器と、前記回路の第２位置に形成される第２抵抗器電圧分圧器とを含み、前記第１位置と前記回路の第１端間の距離が、前記第２位置と前記回路の第２端間の距離におよそ等しいことを特徴とする信号駆動回路。３８．請求項３５記載の信号駆動回路であって、前記回路の第１側に沿って配置される複数の基準電圧接着パッドと、第１端と第２端を有し、両端が前記第１側付近で終結する各前記電圧分圧器とをさらに含むことを特徴とする信号駆動回路。３９．請求項１３記載の方法であって、前記第２の作動電圧レベルが、前記第１作動電圧レベルより大きいことを特徴とする方法。４０．ＬＣＤパネル駆動用信号ドライバ回路であって、前記ＬＣＤ上に表示される画像を示す入力データを受け取るための前記回路への、第１のデジタル電圧レベルにある複数のデータ入力と、前記入力データから得られる複数の駆動電圧レベルを前記ＬＣＤパネルに提供するための複数のドライバ出力と、前記ドライバ出力の少なくとも一つに対し一つの駆動電圧レベルを選ぶため、前記入力データを復号するようプログラムされうる複数のデコーダ・セルと、前記デコーダ・セルの少なくとも１個内に少なくとも１個のノードと、をさらに含み、前記ノードはユーザ選択可能なデジタル電圧レベルで動作し、前記ユーザ選択可能な電圧レベルは、前記第１デジタル電圧レベルとは異なることが可能であって、前記少なくとも１個のデコーダ・セルのデジタル出力電圧レベルが、前記ユーザ選択可能な電圧レベルに依存することを特徴とする信号ドライバ回路。４１．請求項４０記載の信号ドライバ回路であって、前記ユーザ選択可能な電圧レベルが、前記第１のデジタル電圧レベルと同じに選ばれることを特徴とする信号ドライバ回路。４２．請求項４０記載の信号ドライバ回路であって、前記ユーザ選択可能な電圧レベルが、前記第１のデジタル電圧レベルと異なるように選ばれることを特徴とする信号ドライバ回路。４３．請求項４０記載の信号ドライバ回路であって、各ドライバ出力に接続されるデコーダ・セルの数が、少なくとも前記ドライバ電圧レベルと同じくらい大きいことを特徴とする信号ドライバ回路。４４．請求項４３記載の信号ドライバ回路であって、前記第１のデジタル電圧レベルより大きい少なくとも一つの駆動電圧レベルが、前記ドライバ出力の少なくとも１個に提供されるように、前記ユーザ選択可能な電圧レベルが前記第１デジタル電圧レベルより大きく選ばれることを特徴とする信号ドライバ回路。４５．ＬＣＤパネル駆動用信号ドライバ回路であって、前記信号ドライバ回路に接続される複数のデータ入力と、前記信号ドライバ回路に接続される複数のドライバ出力と、前記信号ドライバ回路内電圧レベル・シフタと、を含み、前記複数のドライバ出力での出力電圧レベルが、前記複数のデータ入力での入力電圧レベルより大きく設定可能なことを特徴とする信号ドライバ回路。４６．請求項４５記載の信号ドライバであって、前記ドライバ出力の少なくとも１個の各出力電圧レベルを選ぶため入力データを復号するようプログラム可能である複数のデコーダ・セルと、各前記デコーダ・セルに接続される各レベル・シフト回路を含む前記電圧レベル・シフタと、をさらに含むことを特徴とする信号ドライバ。４７．請求項４６記載の信号ドライバであって、各前記デコーダ・セルが、複数のデータ入力ラインと、前記データ入力ラインに接続された、前記データ入力ライン上の独自のデータ状態を選ぶようそれぞれプログラムされたラッチ回路と、前記ラッチ回路に接続され、前記ラッチ回路をリセットするためのリセット信号に応答するリセット回路と、を含むことを特徴とする信号ドライバ。４８．請求項４６記載の信号ドライバ回路であって、前記デコーダ・セルが、複数の最上位データ入力ライン接続される複数の最上位入力トランジスタと、複数の最下位データ入力ラインに接続される複数の最下位入力トランジスタとを含み、前記複数のデコーダ・セルの少なくとも２個が、前記複数の最上位入力トランジスタを共有することを特徴とする信号ドライバ回路。４９．請求項４６記載の信号ドライバであって、各デコーダ・セルの制御の下で、前記各出力電圧レベルを前記ドライバ出力にスイッチするための各前記デコーダ・セルに接続されるスイッチをさらに含み、各前記レベル・シフト回路が、デコーダ入力電圧レベルより高い電圧レベルでデコーダ出力を生成し、前記スイッチが、前記出力電圧レベルの各々をスイッチするよう動作することを特徴とする信号ドライバ。５０．ＬＣＤ信号ドライバ内の電圧レベルをレベル・シフトする方法であって、前記信号ドライバの複数の入力から、第１電圧レベルにある入力データを提供するステップと、前記第１電圧レベルでの復号状態をデコーダ・セル内に伝送するステップと、前記デコーダ・セル内の前記復号状態を復号するステップと、前記デコーダ・セルのデコーダ出力の電圧レベルを前記第１電圧レベルより大きい第２電圧レベルにレベル・シフトするステップと、を含む方法。５１．請求項５０記載の方法であって、前記レベル・シフトステップが、前記第２作動電圧レベルを前記デコーダ・セルの少なくとも１個のノードに供給するステップをさらに含むことを特徴とする方法。５２．請求項５１記載の方法であって、前記復号ステップが、前記復号状態を受け取るよう選択的にプログラムされるデコーダ・セル内に前記復号状態をラッチするステップと、前記デコーダ・セルをリセット状態にするよう前記デコーダ・セルをリセットするステップと、をさらに含むことを特徴とする方法。５３．請求項５１記載の方法であって、前記復号ステップが、前記デコーダ・セル内の最上位ビットのデコーダで前記復号状態の最上位ビットを復号するステップと、前記復号セル内の複数の最下位ビットのデコーダで前記復号状態の最下位ビットを復号するステップと、前記複数のディッコーダ状態の一部を復号するため、前記最上位ビットのデコーダを利用するステップと、をさらに含むことを特徴とする方法。５４．請求項５１記載の方法であって、前記レベル・シフトデコーダ出力を前記列出力電圧を制御するためのスイッチに供給するステップをさらに含むことを特徴とする方法。５５．ＬＣＤドライバの出力に印化する複数の基準電圧のうち少なくとも一つを選ぶため独自のデジタル状態を復号するＬＣＤデコーダ回路であって、前記独自のデジタル状態を含む入力データを前記デコーダ回路に供給する複数のデータ・ラインと、第１導電率タイプを有し、そのゲートが前記複数のデータ・ラインに電気的に接続され、直列に接続された第１複数のトランジスタを含む複数の入力トランジスタと、前記複数の入力トランジスタの少なくとも１個に接続される少なくとも１個の追加第２導電率タイプのトランジスタと、を含むＬＣＤデコーダ回路。５６．請求項５５記載のデコーダ回路であって、前記複数の入力トランジスタが、前記データ・ラインに接続されるラッチ回路の一部を形成し、前記ラッチ回路が、前記データ・ライン上の前記独自のデジタル状態を選ぶようプログラムされ、またリセット回路に接続されることを特徴とするデコーダ回路。５７．請求項５５記載のデコーダ回路であって、前記第１複数のトランジスタが、複数の最上位データ入力ラインに接続される複数の最上位入力トランジスタと、少なくとも１本の最下位データ入力ラインに接続される少なくとも１本の最下位入力トランジスタとを含み、各前記複数の最上位入力トランジスタが、前記複数の最下位入力トランジスタと直列に接続することにより、前記複数の独自のデジタル状態の一部を復号することを特徴とするデコーダ回路。５８．ＬＣＤパネルに印加する複数の電圧に１個を選ぶためのＬＣＤドライバ内デコーダ・セルであって、複数の第１トランジスタ・ゲートを形成し、前記セルの作動領域を横切り複数の第１トランジスタを形成し、他のデコーダ・セルの少なくとも１個にデータ入力を提供する複数の第１データ入力ラインと、前記１個の他のデコーダ・セルにデータ入力を提供し、複数の第２トランジスタ・ゲートに接続される複数の第２データ入力ラインと、前記複数の第１及び第２トランジスタの制御の下で、前記ＬＣＤパネルに前記複数の電圧の１個を印加するよう動作する制御可能スイッチと、を含むデコーダ・セル。５９.請求項５２記載のデコーダ・セルであって、前記複数の第１及び第２トランジスタが、ラッチ回路の一部を形成し、前記ラッチ回路が、前記データ入力ライン上で独自のデータ状態を選ぶようプログラムされることを特徴とするデコーダ・セル。６０.請求項５２記載のデコーダ・セルであって、前記第１複数のトランジスタが、複数の最下位入力トランジスタを形成し、前記第２複数のトランジスタが、複数の最上位入力トランジスタを形成し、前記少なくとも１個の他デコーダ・セルが、前記複数の最上位入力トランジスタを共有することを特徴とするデコーダ・セル。６１.請求項６０記載のデコーダ・セルであって、前記最上位入力トランジスタが、前記最上位入力トランジスタのゲートを前記複数の第２データ入力ラインに選択的に接続することによりプログラムされることを特徴とするデコーダ・セル。６２．請求項６１記載のデコーダ・セルであって、前記最下位入力トランジスタが、前記第１データ入力ラインを前記作動領域を選択的に横断させることによりプログラムされることを特徴とするデコーダ・セル。６３．ＬＣＤパネル駆動用信号ドライバ回路であって、最上位データ入力ラインと最下位データ入力ラインとを含む複数のデータ入力ラインと、前記複数のデータ入力ラインに接続される複数のデコーダ・セルと、を含み、ここで、前記デコーダ・セルが、前記最上位データ入力ラインに接続される複数の最上位入力トランジスタと、前記最下位データ入力ラインに接続される複数の最下位入力トランジスタとを含み、ここで、前記複数のデコーダ・セルの少なくとも２個が、前記複数の最上位入力トランジスタを共有することを特徴とする信号ドライバ回路。６４．請求項６３記載の信号ドライバ回路であって、各前記デコーダ・セルの前記最上位ビットのトランジスタと前記最下位ビットのトランジスタが、直列に接続されることを特徴とする信号ドライバ回路。６５．請求項６３記載の信号ドライバ回路であって、前記複数のデータ入力ラインが、複数の非反転データ入力ラインと反転データ入力ラインとをさらに含むことを特徴とする信号ドライバ回路。６６．請求項６３記載の信号ドライバ回路であって、各前記デコーダ・セルが、リセット回路機構をさらに含むことを特徴とする信号ドライバ回路。６７．請求項６３記載の信号ドライバ回路であって、前記デコーダ・セルの少なくとも２個が、前記リセット回路機構の少なくとも一部を共有することを特徴とする信号ドライバ回路。６８．請求項６３記載の信号ドライバ回路であって、前記デコーダ・セルが、電圧レベル・シフト回路をさらに含むことを特徴とする信号ドライバ回路。６９．ＬＣＤドライバ内デコーダ・セルであって、複数のデータ入力ラインと、前記データ入力ラインに接続されるラッチ回路と、前記ラッチ回路に接続されるリセット回路と、を含み、前記ラッチ回路が、前記デコーダ・セルの復号状態を保持し、前記リセット回路が、前記ラッチ回路をリセットすることを特徴とするデコーダ・セル。７０．請求項６９記載のデコーダ・セルであって、前記ラッチ回路が、直列に接続される複数の第１トランジスタと、前記複数の入力ラインに接続される前記第１トランジスタのゲートとを含むことを特徴とするデコーダ・セル。７１．請求項７０記載のデコーダ・セルであって、前記ラッチ回路が、複数の第２トランジスタをさらに含み、前記第２トランジスタの少なくとも１個が、前記第１トランジスタと直列に接続され、前記第２トランジスタの少なくとも１個のゲートが、前記一連の第１トランジスタと前記第２トランジスタの少なくとも１個間のノードに接続されることを特徴とするデコーダ・セル。７２．請求項７１記載のデコーダ・セルであって、前記ラッチ回路が、第３トランジスタと、前記ノードに接続される前記第３トランジスタのゲートとを含むことを特徴とするデコーダ・セル。７３．請求項７２記載のデコーダ・セルであって、前記複数の第１トランジスタと前記第３トランジスタが、同じ導電率タイプであることを特徴とするデコーダ・セル。７４．請求項７１記載のデコーダ・セルであって、前記リセット回路が、第１リセット・トランジスタと、ここで、前記第１リセット・トランジスタのソース及びドレインは、前記第２トランジスタの１個の各ソース及びドレインに接続され、前記第１複数のトランジスタと前記第２トランジスタの１個と直列に接続される第２リセット・トランジスタと、を含むことを特徴とするデコーダ・セル。７５．請求項７４記載のデコーダ・セルであって、前記第１リセット・トランジスタのゲートと前記第２リセット・トランジスタのゲートに接続されるリセット信号ラインをさらに含むことを特徴とするデコーダ・セル。７６．ＬＣＤパネル駆動用信号ドライバ回路であって、それぞれが請求項７０記載のデコーダ・セルを含む複数のデコーダ・セルと、最上位ビットのトランジスタと最下位ビットのトランジスタを含む前記複数の第１トランジスタを含み、前記複数のデコーダ・セルの少なくとも２個が、少なくとも１個の最上位ビットのトランジスタを共有することを特徴とする信号ドライバ回路。７７．請求項７６記載の信号ドライバ回路であって、前記複数のデコーダ・セルの各々が、各非共有の最下位ビットのトランジスタを有することを特徴とする信号ドライバ回路。７８．請求項７７記載の信号ドライバ回路であって、複数の第２トランジスタと、前記第２トランジスタの少なくとも１個が、前記第１トランジスタと直列に接続され、前記第２トランジスタの少なくとも１個のゲートが、前記一連の第１トランジスタと前記第２トランジスタの少なくとも１個間のノードに接続され、第１リセット・トランジスタと、前記第１リセット・トランジスタのソース及びドレインが、前記第２トランジスタの１個の各ソースとドレインに接続され、前記第１複数のトランジスタと前記第２トランジスタの１個と直列に接続される第２リセット・トランジスタをさらに含み、前記複数のデコーダ・セルの少なくとも２個が、共通の第２リセット・トランジスタを共有することを特徴とする信号ドライバ回路。７９．請求項７８記載の信号ドライバであって、前記第２リセット・トランジスタが、前記第１複数のトランジスタの少なくとも２個の間で直列に接続されることを特徴とする信号ドライバ。８０．前記信号ドライバ回路の出力に印加される電圧に対応する復号状態を選ぶためのＬＣＤ信号ドライバ回路内デコーダ回路であって、前記信号ドライバ回路の所望の出力電圧を表すデジタル数値を搬送し、前記デコーダ回路を通り少なくとも１個の隣接デコーダ回路まで伸びる複数の一般に並列なデータ・バス・ラインと、前記データ・バス・ラインが、最上位ビットのデータ・バス・ラインと最下位ビットのデータ・バス・ラインとを含み、前記最上位ビットのデータ・バス・ラインに接続されるゲートを有する複数の最上位ビットのトランジスタと、前記最上位ビットのトランジスタが、少なくとも２つの復号状態を復号するため複数の最下位ビットのトランジスタに接続され、前記ゲートが前記最上位ビットのトランジスタの隣接連を形成するため横断する作動領域とを含み、前記作動領域が、複数の最下位ビットのトランジスタに接続されることを特徴とするデコーダ回路。８１．請求項８０記載の回路であって、前記最下位ビットのデータ・バス・ラインが、前記最下位ビットのトランジスタを形成するため、選択的に前記作動領域を横断することを特徴とする回路。８２．請求項８１記載の回路であって、前記最下位ビットのデータ・バス・ラインにより形成される不必要なトランジスタのソースとドレインを接続する導線をさらに含むことを特徴とする回路。８３．請求項８１記載の回路であって、前記最上位ビットのデータ・バス・ラインが、第１導線タイプ内の前記デコーダ回路を通され、第２導線タイプにより前記ゲートに接続されることを特徴とする回路。８４．ＬＣＤ信号ドライバの出力の電圧レベルに対応する複数の独自の復号状態を復号する方法であって、復号回路にデジタル復号状態を提供するステップと、最上位ビットを前記復号回路内の最上位ビットのデコーダで復号するステップと、最下位ビットを前記復号回路内の複数の最下位ビットのデコーダで復号するステップと、複数の前記デコーダ状態を復号するため、前記最上位ビットのデコーダを利用するステップと、を含む方法。８５．ＬＣＤ信号ドライバの出力の電圧レベルに対応する独自の復号状態を復号する方法であって、前記信号ドライバの所望の出力電圧を表す復号状態をデコーダ・セルに提供するステップと、前記復号状態を、前記独自の復号状態の一つに応答し選択的にラッチングするラッチ回路で復号するステップと、前記ラッチ回路をリセット回路でリセットするステップと、を含む方法。