KR100786982B1 - 디스플레이 디바이스 및 디스플레이 디바이스 제조 방법 - Google Patents

디스플레이 디바이스 및 디스플레이 디바이스 제조 방법 Download PDF

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KR100786982B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

디스플레이 디바이스를 이용하는 전자 장치와 저렴한 디스플레이 디바이스가 제공될 수 있다. 화소부 및 구동 회로가 똑같은 절연 표면상에 포함되는 디스플레이 디바이스에서, 구동 회로는 디코더(100) 및 버퍼부(101)를 포함한다. 디코더(100)는 각각이 서로 병렬로 접속된 p 채널 TFT들(104 내지 109) 및 서로 직렬로 접속된 다른 p 채널 TFT들(107 내지 109)을 각각 포함하는 복수의 NAND 회로들을 포함한다. 버퍼부(101)는 각각이 3 개의 p 채널 TFT들(114 내지 116)을 포함하는 복수의 버퍼들을 포함한다.
화소 전극, 스위칭 TFT, 디코더, 실링, 발광 디바이스

Description

디스플레이 디바이스 및 디스플레이 디바이스 제조 방법{Display device and method for fabricating the same}
도 1은 게이트측 구동 회로의 구조도.
도 2는 디코더 입력 신호들의 타이밍도.
도 3은 소스측 구동 회로의 구조도.
도 4는 발광 디바이스(light emitting device) 화소부의 회로 구조도.
도 5는 발광 디바이스 화소부의 단면도.
도 6은 발광 디바이스 화소부의 평면도.
도 7a 및 도 7b는 각각 발광 디바이스 화소부의 또다른 단면도
도 8a 내지 도 8d는 발광 디바이스의 다양한 제조 단계들을 도시한 도면.
도 9a 내지 도 9c는 발광 디바이스의 다양한 제조 단계들을 도시하는 도면.
도 10은 발광 디바이스 화소부의 또다른 회로 구조도.
도 11은 발광 디바이스 화소부의 또다른 회로 구조도.
도 12a 내지 도 12c는 발광 디바이스의 다양한 제조 단계들을 도시한 도면.
도 13은 발광 디바이스 화소부의 또다른 평면도.
도 14a 내지 도 14c는 발광 디바이스 다양한 제조 단계들을 도시하는 도면.
도 15a는 발광 디바이스 화소부의 또다른 평면도.
도 15b는 발광 디바이스 화소부의 또다른 단면도.
도 16a 및 도 16b는 발광 디바이스의 화소부의 또다른 회로 구조도.
도 17a 및 도 17b는 발광 디바이스 화소부의 또다른 회로 구조도.
도 18은 EL 층을 형성하기 위한 박막 형성 장치를 도시하는 도면.
도 19a 및 도 19b는 LCD 디바이스의 외형을 도시하는 도면.
도 20a 내지 도 20f는 각각 전자 장치의 특정 예들을 도시하는 도면.
도 21a 내지 도 21d는 각각 전자 장치의 특정 예들을 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
100 : 디코더 302 : 래치
307 : 단위 유닛 308 : 출력 라인
304 : 소스 배선 501 : 투명 기판
523 : 화소 전극 525 : 전류 공급 라인
508 : p 형 반도체 영역 606 : 스위칭 TFT
602 : 전류제어 TFT 801 : 유리 기판
803 : 다결정 실리콘막 813 : 드레인 배선
811 : 게이트 전극 812 : 소스 배선
1. 발명의 분야
본 발명은 발광 재료가 전극들 사이에 삽입된 소자(element)를 갖는 디바이스(이하, 이러한 디바이스는 발광 디바이스로 언급되고, 이러한 소자는 발광 소자(light emitting element)로 언급됨)에 관한 것이다. 특히, 본 발명은 하나의 동일 절연 표면 상에 화소부 및 이 화소부에 신호를 전달하기 위한 구동 회로를 포함하는 디바이스에 관한 것이다. 또한, 본 발명은 전극들 사이에 액정이 삽입된 소자를 갖는 디바이스(이하, 이러한 디바이스는 LCD 디바이스로 언급되고, 이러한 소자는 액정 소자(liquid crystal element)로 언급됨)에 이용될 수 있다. 본 명세서에서, 발광 디바이스 및 LCD 디바이스는 총괄하여 디스플레이 디바이스라 부른다.
본 발명에 이용될 수 있는 발광 재료들은 싱글리트 여기(singlet excitation)나 트리플리트 여기(triplet excitation), 또는 이들 여기들 모두를 통해 광(인광 및/또는 형광)을 방출하는 발광 재료들 모두를 포함한다.
2. 관련 기술의 설명
최근에, EL(Electro Luminescence)을 제공할 수 있는 발광 재료를 이용하는 발광 소자를 포함하는 발광 디바이스의 개발이 진행되고 있다(이하, 이러한 발광 디바이스는 간단히 발광 디바이스로 언급되고, 이러한 발광 소자는 EL 소자로 언급됨). 발광 디바이스는 EL 재료로 구성된 박막이 음극 및 양극 사이에 삽입되는 EL 소자를 갖춘 구조를 갖는다.
EL 발광 디바이스의 개발은, 주로 수동 매트릭스형 디바이스에 초점이 맞춰지고 있지만, 높은 EL 소자의 휘도를 필요로 하는 고정밀 화소부에서는 충분한 신뢰도(EL 소자의 긴 수명)를 확보할 수 없다는 점에서 수동 매트릭스(passive-matrix)형 발광 디바이스들의 단점이 존재한다. 상기 상황으로부터, 능동 매트릭스(active-matrix)형 발광 디바이스들은 최근에 고정밀 디스플레이를 실현하는데에 있어 많은 관심을 일으키고 있다. 능동 매트릭스형 발광 디바이스는 각각의 화소 내부에 능동 소자를 배치하여 EL 소자가 입력 신호에 따라 빛을 방출하도록 하는 점에 특징이 있다. 능동 소자로서 보통 TFT(Thin Film Transistor)가 사용된다.
능동 매트릭스형 발광 디바이스의 화소 구조를 나타내는 도 4를 참조한다. 도 4에서, 참조번호 401은 소스 배선을 나타내고, 402는 게이트 배선을 나타내고, 403은 스위칭 소자로서 기능하는 TFT(이하, 스위칭 TFT)를 나타내고, 404는 스위칭 TFT(403)의 드레인에 전기 접속된 커패시터를 내타낸다.
스위칭 TFT(403)의 드레인은 전류 제어 TFT(405)의 게이트 전극에 전기 접속된다. 전류 제어 TFT(405)의 소스는 전류 공급 라인(406)에 전기 접속되는 반면에, 드레인은 EL 소자(407)에 전기 접속된다. 즉, 전류 제어 TFT(405)는 EL 소자(407)를 통해 흐르는 전류를 제어하기 위한 소자로서의 기능을 할 수 있다.
이와 같이 EL 소자의 휘도는 각 화소에 배치된 서로 다른 기능들을 갖는 두 개의 TFT에 의하여 제어될 수 있다. 결과적으로, 발광 기간은 실질적으로 한 프레임 주기(one frame period)에 상응할 수 있고, 영상(image)은 고정밀 화소부에서도 휘도가 억제된 상태로 디스플레이 될 수 있다. 또한, 능동 매트릭스형 디바이스의 이점은 화소부에 신호를 전달하기 위한 구동 회로로서, 샘플링 회로 또는 시프트 레지스터(shift register) 등을 TFT와 동일 기판 상에 형성할 수 있는 이점이 있다. 따라서 매우 컴팩트한 발광 디바이스의 제조를 가능하게 한다.
하지만, 능동 매트릭스형 발광 소자에 있어, 동일 기판 상에 복수의 TFT들을 형성해야 하기 때문에 보다 단순한 구조를 갖는 수동 매트릭스형 디바이스에 비해 능동 매트릭스형 발광 디바이스는 충분한 생산수율의 확보에 어려움이 있다. 특히, 구동 소자가 동일 기판 상에 제공되는 경우에 있어, 동작 불량으로 인하여 한 라인(line)의 화소가 동작하지 않는 라인 결점(line defect)이 일어날 수 있다. 또한, TFT들의 제조 단계들이 상대적으로 복잡하기 때문에, 수동 매트릭스형 디바이스에 비해 능동 매트릭스형 디바이스의 제조 단가가 높아질 가능성이 크다. 이러한 경우에, 디스플레이부에 능동 매트릭스형 발광 디바이스를 사용하는 전자 장치의 가격이 상승하는 단점이 생길 수 있다.
따라서, 본 발명의 목적은 저렴한 디스플레이 디바이스를 제공하기 위해 능동 매트릭스형 디스플레이 디바이스의 제조 단가를 줄이는데 있다. 또한, 본 발명의 목적은 본 발명에 따른 디스플레이 디바이스를 사용한 저렴한 전자 장치를 제공하는데 있다.
본 발명에 따라, 능동 매트릭스형 디스플레이 디바이스의 제조 단가를 줄이기 위해, 화소부에 사용되는 모든 TFT들을 한 종류의 도전형 TFT(p 채널 TFT 또는 n 채널 TFT를 나타냄)로 하고, 또한 구동 회로를 모두 화소부와 동일한 도전형의 TFT로 형성한다. 따라서, 제조 공정은 상당히 감소될 수 있고, 제조 단가를 줄일 수 있다.
상기 목적을 위해, 본 발명의 일 특성에 따라, 소스 배선, 게이트 전극, 게이트 배선(게이트 전극에 신호를 전달하는 라인), 및 전류 공급 라인 모두가 동시에 형성된다. 즉, 동일한 전기 도전(이하, 간단히 "도전(conductive)"로 언급함)막(film)이 동일 기판 상에 형성된다. 또한, 본 발명의 다른 특성에 따라, 복수의 독립적으로 형성된 게이트 배선들을 상호 접속시키기 위한 라인(line) 또는 소스 배선, 또는 전류 공급 라인에 TFT를 접속시키는 라인(본 명세서에서 접속 배선으로 언급됨)이, 전류 제어 TFT의 드레인 배선과 동일한 표면에 동일한 도전막으로 형성된다.
또한, 본 발명의 또다른 특성에 따라, 구동 회로는 하나의 동일한 도전형 TFT로 형성된다. 즉, 일반적으로 n 채널 및 p 채널 TFT가 서로 상보적으로 결합된 CMOS 회로에 기초하여 설계되는 종래의 구동 회로와 대조적으로, 본 발명에 따른 구동 회로는 p 채널 TFT 또는 n 채널 TFT 만을 결합함으로써 형성된다.
도 1 및 2를 참조하여, 본 발명에 이용될 구동 회로를 설명한다. 본 발명에 따라, 보통의 시프트 레지스터 대신에 도 1에 도시된 바와 같이 p 채널 TFT를 사용하는 디코더(decoder)가 사용된다. 도 1은 게이트측 구동 회로의 예를 도시한다.
도 1에서, 참조번호 100은 게이트측 구동 회로의 디코더를 나타내고 101은 게이트측 구동 회로의 버퍼부를 나타낸다. 여기서, 버퍼부는 복수의 버퍼들(버퍼 증폭기들)이 집적된 부(section)를 뜻한다. 또한, 버퍼는 후단(subsequent stage)의 어떠한 악영향을 전단(previous stage)에 제공함이 없이 구동 성능을 나타낼 수 있는 회로를 뜻한다.
게이트측 디코더(100)를 상술한다. 참조번호 102는 디코더(100)의 입력 신호 라인들(이하 선택 라인들로 언급됨)을 나타내고 더 상세하게는 A1,
Figure 112007050282480-pat00001
(A1에 대해 반대 극성을 갖는 신호)와, A2,
Figure 112007050282480-pat00002
(A2에 대해 반대 극성을 갖는 신호)와,...., An,
Figure 112007050282480-pat00004
(An에 대해 반대 극성을 갖는 신호)를 나타낸다. 즉, 2n 선택 라인(selection line)들이 정렬된다고 생각할 수 있다.
선택 라인들의 수는 게이트측 구동 회로로부터 출력될 게이트 배선들의 수에 기초하여 결정된다. 예를 들어, VGA 디스플레이용 화소부가 제공되는 경우에 있어, 480개의 게이트 배선이 요구되고 9비트들(n=9인 경우에 해당)에 대해 제공될 총 18개의 선택 라인들을 필요로한다. 선택 라인들(102)은 도 2에서 타이밍도로 도시된 신호를 전송한다. 도 2에 도시된 바와 같이, A1의 주파수를 1로 정규화하면, A2의 주파수는 2-1로서 표현되고, A3의 주파수는 2-2로서 표현되고, An의 주파수는 2-(n-1)로서 표현될 수 있다.
참조 번호 103a는 제 1 단(first-stage)의 NAND 회로(또한, NAND cell로서 언급됨)를 나타내고, 반면에 103b 및 103c는 제 2 단 및 n단의 NAND 회로들을 각각 나타낸다. 요구된 NAND 회로들의 수는 게이트 배선들의 수와 같고, 특히 n개의 NAND 회로들이 여기서 필요하다. 달리 말해서, 본 발명에 따른 디코더(100)는 복수의 NAND 회로들로 구성된다.
NAND 회로들(103a 내지 103c) 각각에서, p 채널 TFT들(104 내지 109)은 NAND 회로를 형성하기 위해 조합된다. 실제로, 2n 개의 TFT들이 NAND 회로들(103) 각각에 사용된다. 또한, p 채널 TFT들(104 내지 109) 각각의 게이트는 선택 라인들(102)(A1,
Figure 112001004446890-pat00003
, A2,
Figure 112001004446890-pat00005
,..., An,
Figure 112001004446890-pat00006
) 중 하나에 접속된다.
이 경우에, NAND 회로(103a)에서, 각각 A1, A2,..., An(포지티브 선택 라인들로 언급됨) 중 임의의 것에 접속된 게이트들을 갖는 p 채널 TFT들(104 내지 106)은 병렬로 서로 접속되고, 공통 드레인으로서 출력 라인뿐만 아니라 공통 소스로서 포지티브 전원 배선(VDH)(110)에 접속된다. 반면, 각각의
Figure 112006014502608-pat00007
,
Figure 112006014502608-pat00008
,...,
Figure 112006014502608-pat00009
(네거티브 선택 라인들로서 언급됨) 중 임의의 것에 접속된 게이트들을 갖는 남은 p 채널 TFT들(107 내지 109)은 서로 직렬 접속되고, 상기 회로의 한쪽 단부에 위치된 p 채널 TFT(109)의 소스는 네거티브 전원 배선(VDL)(112)에 접속되는 반면에 상기 회로의 다른쪽 단부에 위치된 p 채널 TFT(107)의 드레인은 출력 라인(111)에 접속된다.
상기에 상술한 바와 같이, 본 발명에 따른 NAND 회로는 직렬로 접속된 하나의 n개의 도전형 TFT들(이 경우에 p 채널 TFT들) 및 병렬로 접속된 다른 n개의 일 도전형 TFT들(이 경우에 p 채널 TFT들)을 포함한다. n개의 NAND 회로들(103a 내지 103c)에서 p 채널 TFT들과 선택 라인의 조합들(combinations) 각각은 서로 다르다는 것에 주의 해야한다. 즉, 출력 라인들(111)은 그들 중 하나만이 선택되도록 구성되고, 신호들은 출력 라인(111)이 한 측으로부터 순차적으로 선택되도록 선택 라인들에 입력된다.
그후에, 버퍼(101)는 NAND 회로들(113a 내지 113c)에 각각 대응하기 위한 복수의 버퍼들(113a 내지 113c)로 구성된다. 버퍼들(113a 내지 113c)은 동일한 구조를 갖는다.
또한, 버퍼들(113a 내지 113c)은 일 도전형의 TFT들로서 p 채널 TFT들(114 내지 116)로 형성된다. 디코더로부터의 출력 라인(111)은 해당 p 채널 TFT(114)(제 1의 일 도전형 TFT)의 게이트로서 입력된다. p 채널 TFT(114)는 소스로서 접지 전원라인(GND)(117)을 이용하고, 드레인으로서 게이트 배선(118)을 이용한다. 또한, p 채널 TFT(115)(제 2의 일 도전형 TFT)는 게이트로서 접지 전원 라인(117)을, 소스로서 포지티브 전원 라인(VDH)을, 드레인으로서 게이트 배선(118)을 이용한다. p 채널 TFT(115)는 항상 ON 상태에 있다.
즉, 본 발명에 따른 버퍼들(113a 내지 113c) 각각은 제 1의 일 도전형 TFT(p 채널 TFT(114))를 포함하고, 또한 상기 제 1의 일 도전형 TFT에 직렬로 접속되며 상기 제 1의 일 도전형 TFT의 게이트를 드레인으로서 이용하는 제 2의 일 도전형 TFT(p 채널 TFT(115))를 포함한다.
또한, p 채널 TFT(116)(제 3의 일 도전형 TFT)은 게이트로서 리셋 신호라인(Reset)을, 소스로서 포지티브 전원 라인(119)을, 및 드레인으로서 게이트 배선(118)을 이용한다. 접지 전원 라인(117)은 네거티브 전원 라인(화소의 스위칭 소자로서 사용되는 p 채널 TFT를 ON 상태로 하는 전압을 제공하는 전원 라인)과 교체될 수 있다는 것에 주의 해야한다.
이 경우에, p 채널 TFT(115)의 채널 폭(W1으로 나타냄) 및 p 채널 TFT(114)의 채널 폭(W2로서 나타냄)은 W1〈 W2 의 관계를 만족한다. 채널 폭은 채널 길이에 직각 방향으로 측정된 채널 형성 영역의 길이를 나타낸다.
버퍼(113a)는 다음과 같이 동작한다. 포지티브 전압이 출력 라인(111)에 인가되는 기간 동안, p 채널 TFT(114)는 OFF 상태(즉, 이것의 채널이 형성되지는 않음)에 있다. 한편, p 채널 TFT(115)는 항상 ON 상태에 있고, 포지티브 전원 라인(119)의 전압이 게이트 배선(118)에 인가된다.
한편, 네거티브 전압이 출력 라인(111)에 인가되는 경우에, p 채널 TFT(114)는 ON 상태로 된다. 이 경우에, p 채널 TFT(114)의 채널 폭은 p 채널 TFT(115)의 채널 폭보다 넓으므로, 게이트 배선(118)의 전위는 p 채널 TFT(114) 측의 출력에 의해 유도되고 결국 접지 전원 라인(117)의 전위가 게이트 배선(118)에 인가된다.
따라서, 게이트 배선(118)은 네거티브 전압이 출력 라인(111)에 인가될 때 네거티브 전압(화소의 스위칭 소자로서 사용되는 p 채널 TFT가 ON인 상태인 전압)을 출력하는 반면에 포지티브 전압이 출력 라인(111)에 인가될 때 포지티브 전압(화소의 스위칭 소자로서 사용되는 p 채널 TFT가 OFF인 상태인 전압)을 항상 출력한다.
p 채널 TFT(116)는 네거티브 전압이 인가되는 게이트 배선(118)을 강제하여 포지티브 전압으로 끌어올리는 리셋 스위치로서 사용된다. 즉, 게이트 배선(118)의 선택 기간이 종료된 후, 리셋 신호가 입력되어 포지티브 전압이 게이트 배선(118)에 인가된다. p 채널 TFT(116)는 생략될 수 있다.
상술한 방법으로 동작하는 게이트측 구동 회로에 의해 게이트 배선들이 순차적으로 선택된다. 다음, 소스측 구동 회로의 구조를 도 3에 도시한다. 도 3에 도시된 바와 같이 소스측 구동 회로는 디코더(301), 래치(302), 및 버퍼(303)를 포함한다. 디코더(301) 및 버퍼(303)는 각각 게이트측 구동 회로의 구조와 동일 구조를 가지며, 상세한 설명은 생략한다.
도 3에 도시된 소스측 구동 회로의 경우에, 래치(302)는 제 1 단 래치(304) 및 제 2 단 래치(305)로 구성된다. 제 1 단 래치(304) 및 제 2 단 래치(305) 각각은 각각 m개의 p 채널 TFT들(306a 내지 306c)로 구성된 복수의 단위 유닛(basic unit ;307)을 포함한다. 디코더(301)로부터 출력 라인(308)은 단위 유닛(307)을 형성하는 각각 m개의 p 채널 TFT들(306a 내지 306c)의 게이트에 입력된다. m은 임의의 정수이다.
예를 들어, VGA 디스플레이의 경우에, 소스 배선의 수는 640이다. 여기서 m=1 인 경우에, 필요한 NAND 회로의 수 또한 640이며, 반면 20개의 선택 라인들(10 비트에 해당함)이 필요하다. 그러나, m=8일 때, 필요한 NAND 회로들의 수는 80이고 필요한 선택 라인들의 수는 14(7비트에 해당함)이다. 즉, 소스 배선들의 수는 M으로 하면, 필요한 NAND 회로들의 수는 M/m으로서 표현될 수 있다.
p 채널 TFT들(306a 내지 306c)의 소스들은 각각 비디오 신호 라인들(V1, V2 ,..., Vk)(309)에 접속된다. 즉, 네거티브 전압이 출력 라인(308)에 인가될 때, 모든 p 채널 TFT들(306a 내지 306c)은 동시에 ON 상태로 놓이게 되어, 비디오 신호들이 각각 해당 p 채널 TFT들(306a 내지 306c)에 수용된다. 또한 수용된 비디오 신호들은 각각 p 채널 TFT들(306a 내지 306c)에 접속된 커패시터들(310a 내지 310c)에 보유된다.
또한, 제 2 단 래치(305)는 각각이 m개의 p 채널 TFT들(311a 내지 311c)로 구성된 단위 유닛들(307b)을 포함한다. p 채널 TFT들(311a 내지 311c)의 모든 게이트들은 래치 신호 라인(312)에 접속되어, 네거티브 전압이 래치 신호 라인(312)에 인가될 때, 모든 p 채널 TFT들(311a 내지 311c)이 동시에 턴온된다.
결과적으로, 커패시터(310a 내지 310c)에 보유된 신호들은 p 채널 TFT들(311a 내지 311c)에 접속된 커패시터(313a 내지 313c)에 각각 보유됨과 동시에 버퍼(303)에 출력된다. 따라서, 도 1에서 설명한 바와 같이, 이들 신호들은 버퍼를 경유하여 소스 배선(314)에 출력된다. 상술한 방법으로 동작하는 소스측 구동 회로에 의해, 소스 배선들이 순차적으로 선택된다.
상기 설명한 바와 같이, p 채널 TFT들만으로 소스측 구동 회로 및 게이트측 구동 회로를 구성함으로써, 화소부들 및 구동 회로들을 모두 p 채널 TFT들로 형성할 수 있다. 따라서, 능동 매트릭스형 디스플레이 디바이스의 제조에 있어, 제조 생산성 및 TFT 공정의 수월이 상당히 향상될 수 있고, 결국 제조 단가를 줄일 수 있다.
본 발명은 소스측 구동 회로 또는 게이트측 구동 회로, 또는 둘 모두를 외부적으로 부착될 IC 칩화하는 경우에도 적용될 수 있다.
실시예 1
본 발명에서, 구동 회로와 화소부는 전적으로 p 채널 TFT들로 구성된다. 그래서, 본 실시예에서, 도 1 및 3에 도시된 바와 같이 구동 회로에 의해 전송된 신호들에 따라 영상을 디스플레이하기 위한 화소부의 구조가 상술된다.
본 발명에 따른 능동 매트릭스형 발광 디바이스의 화소 구조가 도 5 및 6에 도시된다. 도 5는 한 화소의 단면도 이고, 반면 도 6은 인접한 두 화소들의 평면도이다. 도 5는 도 6의 A-A'를 따라 자른 단면도를 도시하고, 동일한 구성요소는 동일한 참조번호로 나타낸다. 또한, 도 6에 도시된 두 화소들은 전류 공급 라인(525)에 대하여 서로에 대칭적이고, 그 결과 서로 동일한 구조를 갖는다.
도 5에서, 참조번호 501은 가시광선에 대해 투명한 기판을 나타내고, 502는 실리콘 함유 절연막을 나타낸다. 가시광선에 투명한 기판(501)로서, 유리 기판, 석영 기판, 결정 유리 기판, 또는 플라스틱 기판(플라스틱막을 포함)이 사용될 수 있다. 실리콘 함유 절연막(502)으로서, 실리콘 산화막, 실리콘 옥시나이트라이드(oxynitride)막 또는 실리콘 질화물막이 사용될 수 있다.
본 명세서에서, TFT들은 절연 기판 상에 형성된다. 절연기판으로서, 절연막(보통, 실리콘 함유 절연막) 또는 절연체로 구성된 기판(보통, 석영 기판)이 사용될 수 있다. 따라서, "절연 기판 상(on the insulating surface)"이란 표현은 "절연막 상(on the insulating film)" 또는 "절연 재료로 이루어진 기판 상(on the substrate made of the insulating material)"의 의미이다.
실리콘 함유 절연막(502) 상에서, 스위칭 TFT(601) 및 전류 제어 TFT(602)가 p 채널 TFT로 형성된다.
스위칭 TFT(601)는, p 형 반도체로 만들어진 영역들(이하, p형 반도체 영역들로서 언급됨)(503 내지 505) 및 진성 또는 실질적으로 진성 반도체로 만들어진 영역들(이하, 채널 형성 영역들로서 언급됨)(506 내지 507)을 포함하는 반도체 영역을 능동형으로서 이용한다. 한편, 전류 제어 TFT(602)는 p 형 반도체 영역들(508 및 509) 및 채널 형성 영역(510)을 포함하는 반도체 영역을 능동형으로서 이용한다.
p 형 반도체 영역(503 또는 505)은 스위칭 TFT(601)의 소스 영역 또는 드레인 영역으로서 기능한다. 또한, p 형 반도체 영역(508)은 전류 제어 TFT(602)의 소 스 영역으로서 기능하는 반면에, p 형 반도체 영역(509)은 전류 제어 TFT(602)의 드레인 영역으로서 기능한다.
스위칭 TFT(601) 및 전류 제어 TFT(602)의 능동층들은 게이트 절연막(511)으로 덮여지고, 또한 여기에 소스 배선(512), 게이트 전극(513a), 게이트 전극(513b), 드레인 배선(514) 및 게이트 전극(515)이 형성된다. 이들 구성요소는 동일한 재료로 동시에 형성된다. 이들 라인 또는 전극의 구성 재료로서, 탄탈늄, 텅스텐, 몰리브덴, 니오븀(niobium), 티타늄, 또는 이들 금속의 질화물이 사용될 수 있다. 대안으로, 이들 금속들이 조합된 합금 또는 이들 금속들의 실리사이드가 사용될 수 있다.
또한, 도 6에 도시된 바와 같이, 드레인 배선(514)은 게이트 전극(515)과 일체화된다. 또한, 게이트 전극(513a 및 513b)은 동일 전압이 항상 이들 게이트 전극들(513a 및 513b)에 인가되도록 공유 게이트 배선(516)과 일체화된다.
또한, 도 5에서, 참조번호 517은 실리콘 옥시나이트라이드막 또는 실리콘 질화물막으로 이루어진 보호막을 나타내고, 층간(interlayer) 절연막(518)이 여기에 형성된다. 층간 절연막(518)으로서, 실리콘 함유 절연막 또는 유기 수지막(organic resin film)이 사용된다. 유기 수지막으로서, 폴리이미드막(polyimide film), 폴리아미드막(polyamode film), 아크릴 수지막 또는 BCB(benzocyclobutene)막이 사용될 수 있다.
또한, 층간 절연막(518) 상에서, 투명 도전막으로 이루어진 접속 배선들(519 내지 522) 및 전극(523)이 형성된다. 동시에, 도 6에 도신된 바와 같이 라인(524) 이 형성된다. 투명 도전막으로서, 인듐 옥사이드로 이루어진 박막, 틴(tin) 옥사이드 및 아연 옥사이드, 인듐 옥사이드 및 틴 옥사이드의 화합물, 인듐옥사이드와 아연옥사이드의 화합물 또는 이들 재료들에 갈륨(gallium)을 첨가한 화합물이 사용될 수 있다.
이 경우에, 접속 배선(520)은 소스 배선(512)과 p 형 반도체 영역(503)을 전기적으로 접속하는 라인인 반면, 접속 배선(521)은 p 형 반도체 영역(505)과 드레인 영역(514)을 전기적으로 접속하는 라인이다. 또한, 접속 배선(522)은 소스 영역(508)과 전류 공급 라인(도 6 참조)(525)을 전기적으로 접속하는 라인이다.
접속 배선(519)은 복수의 패턴들로 분할되고 형성된 게이트 배선들(516)을 접속시키는 라인이고, 소스 배선(512) 및 전류 공급 라인(525)을 오버패스(overpass)하여 제공된다. 게이트 배선을 오버패스하도록 형성된 접속 배선으로 복수의 부분들로 분할된 전류 공급 라인 또는 소스 배선을 접속시키는 것이 가능하다.
전극(523)은 EL 소자의 양극(anode)이고, 본 명세서에서 화소 전극 또는 양극으로서 언급된다. 화소 전극(523)은 전류 제어 TFT(602)의 드레인 영역(509)에 전기적으로 접속된다. 도 6에서, 화소 전극(523)은 전류 제어 TFT(602)의 드레인 배선으로서 생각될 수 있다.
도 7a는 도 6을 B-B'를 따라 절개한 단면도이다. 도 7a에 도시된 바와 같이, 접속 배선(524)은 전류 공급 라인(525)을 오버패스하여 게이트 배선(516)을 상호 접속시킨다. 또한, 도 7b는 도 6을 C-C'을 따라 절개한 단면도이다. 도 7b에 도시된 바와 같이, 접속 배선(522)은 전류 공급 라인(525)과 전류 제어 TFT(602)의 p 형 반도체 영역(508)을 전기적으로 접속시킨다.
실제 디바이스에서, 이후 화소 전극(523) 상에 EL 층(도시되지 않음) 및 음극(cathode)(도시되지 않음)을 형성하여 능동 매트릭스형 발광 디바이스가 완성된다. EL 층 및 음극은 알려진 기술로서 형성될 수 있다.
더욱이, 탑(tpo) 게이트 구조를 갖는 TFT(특히 평면형 TFT)가 상기에서 예로서 설명되었지만 본 발명은 이러한 TFT 구조의 종류에 제한되지 않는다. 대안으로, 본 발명은 바텀(bottom) 게이트 구조를 갖는 TFT에 응용될 수 있다. 보통, 역 스태거(reverse-stagger)형 TFT에 본 발명을 구현할 수 있다.
상기에 상술한 화소 구조로서, 능동 매트릭스형 발광 디바이스의 제조 공정은 상당히 단순화될 수 있고, 저렴한 능동 매트릭스형 발광 디바이스가 생산될 수 있다. 또한, 이러한 발광 디바이스를 디스플레이 부(section)에 이용하는 전기 장치를 실현할 수 있다.
실시예 2
본 실시예에서, 화소부 및 화소부에 신호를 전송하기 위한 구동 회로가 동일 절연 표면 상에 형성되는 능동 매트릭스형 발광 디바이스의 제조 공정을 도 8a 내지 도 8d 및 도 9a 내지 도 9c를 참조하여 상술한다.
우선, 도 8a에 도시된 바와 같이, 하지막(underlying film;절연체)(802)은 유리 기판(801) 상에 형성된다. 본 실시예에서, 하지막(802)은 유리 기판(801)의 근접한 측으로부터 50nm 두께를 갖는 제 1 실리콘 옥시나이트라이드막 및 200nm 두께를 갖는 제 2 실리콘 옥시나이트라이드막을 순차적으로 적층함으로서 형성된다. 제 1 실리콘 옥시나이트라이드막의 질소 함유량은 유리 기판(801)으로부터 알칼리 금속의 확산을 억제하기 위해 제 2 실리콘 옥시나이트라이드막의 질소 함유량보다 크다.
다음, 40nm 두께를 갖는 비정질 실리콘막(도시되지 않음)이 플라즈마 CVD 방법에 의해 하지막(802) 상에 형성된다. 그후, 비정질 실리콘 막에 레이저광을 조사하여 결정화함으로서 다결정 실리콘막(폴리실리콘막)(803)을 형성한다. 미세결정 실리콘막 또는 비정질 실리콘 게르마늄막이 비정질 실리콘막 대신에 형성될 수 있다. 또한, 결정화 방법은 레이저 결정화 방법에 제한되지 않으며, 임의의 다른 알려진 결정화 방법이 사용될 수 있다.
다음, 도 8b에 도시된 바와 같이, 다결정 실리콘막(803)은 각각 독립적으로 고립된 반도체 층(804 내지 806)을 형성하기 위해 패턴된다. 완성시에, 참조 번호(804)로 나타내어진 반도체 층은 구동 회로를 형성하는 TFT(이 TFT는 구동 TFT로서 언급됨)의 능동층이 된다. 한편, 참조 번호(805)로 표시된 반도체 층은 스위칭 TFT의 능동층이 되고 참조 번호(806)로 나타내어진 반도체 층은 전류 제어 TFT의 능동층이 된다.
그후, 실리콘 산화막으로 이루어진 80nm 두께의 게이트 절연막(807)이 고립된 반도체 층(804 내지 806)을 덮기 위해 플라즈마 CVD 방법에 의해 형성된다. 또한, 350nm의 두께를 갖는 텅스텐 막(도시되지 않음)이 게이트 절연막(807) 상에 스퍼터링 방법에 의해 형성된 후 패터닐되어 게이트 전극들(808, 809, 810a 및 810b)을 형성한다. 동시에, 스위칭 TFT의 소스 배선(812) 및 드레인 배선(813)이 형성된 다. 물론, 드레인 배선(813) 및 게이트 전극(811)은 일체로 형성된다.
다음, 주기율표에서 13족에 속하는 원소들이 게이트 전극들(808, 809, 810a, 810b), 소스 배선(812) 및 드레인 배선(813)을 마스크로 이용하여 첨가한다. 임의의 알려진 방법이 상기 목적을 위해 사용될 수 있다. 본 실시예에서, 5×1019 내지 1×1021 atoms/cm3의 농도의 보론(boron)이 플라즈마 도핑 방법에 의해 첨가된다. 따라서, p 형 도전성을 갖는 반도체 영역들(이하, p 형 반도체 영역들로서 언급됨)(814 내지 821)이 형성된다. 또한, 채널 형성 영역들(822 내지 826)이 게이트 전극들(808, 809, 810a 및 810b) 바로 아래에 형성된다.
본 실시예에서 p형 반도체 층(814 및 816)이 구동 회로를 형성하는 p 채널 TFT들의 소스 영역들로서 기능하는 반면에, p 형 반도체 영역(815)은 구동 회로를 형성하는 p 채널 TFT의 드레인 영역으로서 기능한다.
다음, p 형 반도체 영역들에 포함된 주기율표 13족의 원소들을 활성화시기 위해 열처리를 행한다. 이 활성화 공정은 노(furnace) 어닐링 방법, 레이저 어닐링 방법, 및 램프 어닐링 방법, 또는 이것의 임의 조합 중 한 방법에 의해 수행될 수 있다. 본 실시예에서, 열처리는 질소 분위기에서 4시간 동안 500℃로 수행된다. 이 경우에, 질소 분위기 중의 산소 농도를 가능한 낮은 레벨로 줄이는 것이 바람직하다. TFT들의 능동층은 상기 활성화 공정에 의해 형성된다.
활성화 공정이 완성된 후, 200nm 두께를 갖는 실리콘 옥시나이트라이드막이 보호막(827)으로서 형성되고, 반도체 층들의 수소화 공정이 행해진다. 임의의 알려진 수소 어닐링 기술 또는 플라즈마 수소화 기술이 수소화 공정을 위해 사용될 수 있다. 이와 같은 공정에 따라서, 도 8c에 도시된 바와 같은 구조가 얻어질 수 있다.
그후, 도 8d에 도시된 바와 같이, 수지로 이루어진 층간 절연막(828)이 800nm 두께로 형성된다. 이 목적을 위한 수지로서, 폴리이미드, 폴리아미드, 아크릴 수지, 또는 BCB가 사용될 수 있다. 대안으로, 무기(inorganic) 절연막이 또한 사용될 수 있다.
접촉홀(contact hole)들은 층간 절연막(828)에 형성되고, 접촉 배선들(829 내지 835) 및 화소 전극(836)이 형성된다. 본 실시예에서, 인듐 옥사이드과 틴 옥사이드의 화합물(Indium Tin Oxide;ITO)로 이루어진 도전막이 접촉 배선들(829 내지 835) 및 화소 전극(836)을 형성하기 위해 사용된다. 물론, 가시광선에 대해 투명한 다른 재료들로 이루어진 임의의 도전막들이 이 목적을 위해 사용될 수 있다.
접속 배선들(829 및 831)은 구동 회로를 형성하는 p 채널 TFT들의 소스 배선들로서 기능하는 반면, 접속 배선(830)은 구동 회로를 형성하는 p 채널 TFT의 드레인 배선으로서 기능한다. 그래서, 본 실시예에서, 구동 회로는 p 채널 TFT들로 형성된 PMOS 회로에 기초하여 형성된다.
상술한 상태에서, 화소부의 전류 제어 TFT와 스위칭 TFT 뿐만 아니라 구동 회로를 형성하는 p 채널 TFT들이 완성된다. 본 실시예에서, 모든 TFT들은 p 채널형이다. 스위칭 TFT는 그 게이트 전극이 두 개의 다른 위치에서 능동층을 오버패스하도록 형성되어 두 개의 채널 형성 영역들이 서로 직렬 접속된다. 이러한 구조는 OFF 전류 값(즉, TFT가 OFF 상태 일 때 흐르는 전류)을 효과적으로 억제할 수 있다.
다음, 도 9a에 도시된 바와 같이, 수지로 만들어진 절연체들(837 및 838)이 화소 전극(836)의 단부들 및 요부(concave portion)(접촉 홀들로 인해 형성된 오목부) 들을 피복하도록 형성될 수 있다. 이들 절연체(837 및 838)는 수지로 이루어진 절연막을 형성하고 그후 막을 패터닝함으로써 형성될 수 있다. 이 경우에, 화소 전극(836)의 표면에서 절연체(838)의 상부까지 높이(d)를 300nm 이하(바람직하게는 200nm 이하)로 설정하는 것이 요구된다. 절연체들(837 및 838)은 생략 가능하다.
절연체(837)는 화소 전극(836)의 단부를 피복할 목적으로 형성되어, 그 결과 단부에 전계(electric field)가 집중하는 부작용을 피할 수 있다. 따라서, EL 층의 열화(deterioration)가 방지될 수 있다. 한편, 절연체(838)는 접촉홀들로 인해 형성된 화소 전극의 요부들을 매립(bury)할 목적으로 형성된다. 따라서, 차후에 형성될 EL층의 임의 피복 불량이 방지 될 수 있고, 화소 전극과 차후에 형성될 음극의 단락이 방지될 수 있다.
다음, 70nm 의 두께를 갖는 EL층(839) 및 300nm 의 두께를 갖는 음극(840)이 증착 방법에 의해 형성된다. 본 실시예의 구조에서, 20nm의 두께를 갖는 구리 프탈록시아닌(phthalocyanine) 층(홀 주입층) 및 50nm의 두께를 갖는 Alq3 층(발광층)이 EL층(839)으로서 형성된다. 홀 주입층, 홀 전달층, 전자 전달층 또는 전자 주입층이 조합된 임의의 알려진 구조를 발광층용으로 사용할 수 있다.
본 실시예에서, 먼저 구리 프탈록시아닌(phthalocyanine) 층이 모든 화소 전극들을 피복하도록 형성되고, 그후 적색 발광층, 녹색 발광층 또는 청색 발광층이 적, 녹, 및 청색에 대응하는 각각의 화소에 대해 형성된다. 상기 층이 형성되는 영역들은 쉐도우 마스크(shadow mask)에 의한 증착시에 선택될 수 있다. 따라서, 컬러 디스플레이가 가능하게 된다.
녹색 발광층이 형성될 때, Alq3(tris-8-quinolinolato aluminum complex)가 발광층의 모재로서 사용되고, 퀴나크리돈(quinacridon) 또는 코우마린(coumarine;6)이 불순물(dopant)로서 사용된다. 적색 발광층이 형성될 때, Alq3는 발광층의 모재로서 사용되고, DCJT, DCM1, 또는 DCM2가 불순물로서 사용된다. 청색 발광층이 형성될 때, BAlq3(2-메틸(methyl)-8-퀴놀리놀(quinolinol) 및 페놀 유도체의 혼합 리간드(ligand)를 갖는 5 배위 콤플렉스)는 발광층의 모재로서 사용되고, 페릴렌(perlyene)이 불순물로서 사용된다.
본 발명은 상기 언급된 유기 재료들의 사용에 제한되지 않고, 임의의 알려진 저분자형 유기 EL 재료, 고분자형 유기 EL 재료, 또는 무기 EL 재료가 사용될 수 있다. 대안으로, 이들 재료들의 임의 조합물이 또한 사용될 수 있다. 또한, 고분자형 유기 EL 재료가 사용되는 경우에, 코팅 방법이 사용될 수 있다.
상술한 방법에서, 화소 전극(양극)(836), EL 층(839) 및 음극(840)으로 구성된 EL 소자가 형성된다(도 9b 참조).
다음, 피복재(cover member)(842)는 부착제(841)에 의해 결합된다. 본 실시 예에서, 유기 기판이 피복재(842)로서 사용된다. 대안으로, 가소성 플라스틱 막, 석영 기판, 플라스틱 기판, 금속 기판, 실리콘 기판, 또는 세라믹 기판이 사용될 수 있다. 주변 공기에 노출된 표면을 탄소막 또는 실리콘막을 함유하는 절연막으로 피복하여 산소와 물의 유입을 방지하거나 마찰로 인해 야기된 긁힘에 대한 보호를 제공하는 것이 바람직하다.
부착제(841)로서, UV 경화수지 또는 열 경화수지가 보통 사용된다. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티렐(butyral)), 또는 EVA(에틸렌 비닐 아세테이드)가 사용될 수 있다. EL 소자를 보았을 때 부착제(841)가 관측자 측에 위치하는 경우에, 부착제는 광을 투과하는 재료로 구성되어야 한다. 또한, EL 소자의 열화를 방지하기 위해 부착제(841) 내부에 수분 흡수 재료(바람직하게는 바륨 산화물) 및/또는 산화방지(anti-oxidization) 재료(즉, 산소를 흡수하는 재료)를 제공하는 것이 바람직하다.
상술한 구조로서, EL 소자는 주위의 공기로부터 완전히 차폐될 수 있다. 따라서, 산화로 인한 EL 재료의 열화는 실질적으로 완전히 억제될 수 있어, 결국 EL 소자의 신뢰도가 상당히 향상될 수 있다.
상술한 방법으로 제조된 능동형 발광 디바이스는 도 10에 도시된 바와 같은 회로 구조를 포함하는 화소부를 갖는다. 특히, 도 10에서, 참조 번호 1001은 소스 배선을 나타내고, 1002는 게이트 배선을 나타내고, 1003은 스위칭 TFT를 나타내고, 1004는 전류 제어 TFT을 나타내고, 1005는 전류 공급 라인을 나타내고, 1006은 EL소자를 나타낸다. 본 실시예에서, 각각의 스위칭 TFT(1003) 및 전류 제어 TFT(1004)는 p 채널 TFT로 형성된다.
전류 제어 TFT(1004)의 게이트 커패시턴스는 종래의 기술에서 이용된 커패시터(즉, 도 4에서 커패시터(404))와 동일한 기능을 한다. 시분할 그레이 스케일 디스플레이가 디지털 구동에 의해 수행되는 경우에, 1 프레임 기간(또는 1 필드 기간)이 짧음으로 필요한 전하는 전류 제어 TFT의 게이트 커패시턴스만으로 보유될 수 있기 때문이다.
상술한 바와 같이 본 발명에 따른 능동 매트릭스형 발광 디바이스는 패터닝 단계들을 행하기 위해 총 5개의 마스크만을 요구하여(이 수는 절연체들(837 및 838)이 생략될 때 4개로 감소될 수 있음), 높은 제조 생산성 및 낮은 제조 단가를 달성할 수 있다.
실시예 3
상기 언급된 실시예 2에서, 도 10에 도시된 화소부의 회로 구조는 도 11에 도시된 바와 같이 변형될 수 있다. 특히, 도 11에서, 참조 번호 1101은 소스 배선을 나타내고, 1102는 게이트 배선을 나타내고, 1103은 스위칭 TFT를 나타내고, 1104는 전류 제어 TFT를 나타내고, 1105는 전류 공급 라인을 나타내고, 1106은 EL 소자를 나타낸다. 본 실시예에서, 각각의 스위칭 TFT(1103) 및 전류 제어 TFT(1104)는 p 채널 TFT로 형성된다.
이 경우에, 게이트 배선(1102) 및 전류 공급 라인(1105)은 다른 층들에 배치되기 때문에, 층간 절연막을 사이에 두고 상기 배선(1102)과 전류 공급 라인(1105)이 오버랩(overlap)하도록 하는 것이 바람직하다. 따라서, 이들 라인이 점유하는 면적은 실질적으로 공통화되어, 화소의 유효 발광 면적이 증가될 수 있다.
실시예 4
본 실시예에서, 능동 매트릭스형 발광 디바이스는 실시예 1에서 상술된 것과는 다른 방법으로 제조된다. 제조공정은 도 12a 내지 도 12c를 참조로 아래에 상술된다.
우선, 도 8d에 도시된 바와 같은 공정까지의 제조 공정 단계들은 접속 배선들(1201 내지 1207) 및 드레인 배선(1208)을 형성하기 위해 실시례 2와 관련하여 이미 상술된 바와 같이 행해진다. 본 실시예에서, 이들 접속 배선들은 금속막으로 형성된다. 임의의 재료가 금속막으로 사용될 수 있지만, 알루미늄막이 티타늄막들 사이에 샌드위치된 3 층 구조를 갖는 적층막이 본 실시예에서 이용될 수 있다.
그후, 도 12b에 도시된 바와 같이, 투명 도전막으로 이루어진 화소 전극(1209)이 형성된다. 이 경우에, 화소 전극(1209)은 일부가 드레인 배선(1208)과 접촉하도록 형성된다. 따라서 전류 제어 TFT 및 화소 전극은 서로 전기적으로 접속될 수 있다. 도 13은 상술한 구조의 평면도를 도시한다. 도 12b는 도 13을 A-A'를 따라 절개한 단면도 이다.
본 실시예에서, 접속 배선들(1201 내지 1207)은 금속막으로 만들어질 수 있다. 따라서, 이전의 본 실시예에서의 ITO막 등과 같은 투명 도전막에 비하여, 접촉 저항의 감소뿐만 아니라 배선 저항의 감소가 가능하다. 또한, 구동 회로에서 다양한 회로 부분들에 접속하기 위한 모든 라인들은 저 저항 금속막으로 만들어질 수 있고, 그에 따라, 높은 동작 속도를 행할 수 있는 구동 회로가 실현될 수 있다.
접속 배선들(1201 내지 1027) 및 드레인 배선(1208)이 완성된 후 화소 전극(1209)이 형성되지만, 이 제조 순서는 역순이 될 수 있다. 즉, 금속막으로 이루어진 접속 배선들 및 드레인 배선은 투명 도전막으로 이루어진 화소 전극이 형성된 후 형성될 수 있다.
그후, 실시예 2에서와 같이, 수지로 이루어진 절연체(1210)가 형성되고, EL 층(1211) 및 음극(1212)이 연속해서 형성된다. 또한, 피복재(1214)는 부착제(1213)와 함께 형성된다. 따라서, 도 12c에 도시된 바와 같은 능동 매트릭스형 발광 디바이스가 완성된다.
실시예 5
본 실시예에서, 플라스틱 기판 또는 플라스틱막을 갖는 본 발명에 따른 능동 매트릭스형 발광 디바이스의 제조 예가 상술된다. 본 실시예에 사용될 수 있는 플라스틱들은 PES(polyethylene sulfile), PC(polycarbonate), PET(polyethylene terephthalate) 또는 PEN(polyethylene naphthalate)을 포함한다.
우선, TFT들 및 EL 소자는 실시예 2에서 상술한 바와 같은 제조 단계들에 따라 유리 기판(801) 상에 형성된다. 하지만, 본 실시예에서, 박리층(peeling layer)(1401)은 유리 기판(801) 및 하부막(802) 사이에 형성된다. 반도체 막은 박리층(1401)으로서 사용될 수 있다. 보통, 비정질 실리콘 막이 상기 목적을 위해 사용될 수 있다.
또한, 본 실시예에서, 피복재(1403)는 제 1 부착제(1402)에 의해 부착된다. 수지(보통, 폴리이미드, 아크릴 수지, 폴리아미드, 또는 에폭시 수지)로 이루어진 절연막은 제 1 부착제(1402)로서 사용된다. 제 1 부착제(1402)용 재료가 할로겐 플로라이드(fluoride)를 함유하는 가스에 의해 박리층(1401)을 에칭 시에 충분한 선택비를 실현하기 위해 요구된다. 제 1 부착제(1402)를 이용하여 부착될 피복재(1403)로서, PET 막이 본 실시예에서 사용된다.
그후, 소자가 형성된 전체 기판은 할로겐 플로라이드를 함유하는 가스에 노출된다. 이 열처리로 박리층(1401)이 선택적으로 제거될 수 있다. 할로겐 플로라이드는 XFn(여기서, X는 플로린(fluorine)이라기 보다는 할로겐을 나타내고, n은 정수이다.)의 화학식으로서 표현될 수 있는 물질을 나타낸다. 예를 들어, 할로겐 플로라이드로서, 클로린 모노플로라이드(chlorine monofluoride;CIF), 클로린 트리 플로라이드(chlorine trifluoride;CIF3), 브로민 모노프롤라이드(bromine monofluoride; BrF), 브로민 트리플로라이드(bromine trifluoride; BrF3), 아이오딘 모노플로라이드(iodine monofluoride: IF), 아이오딘 트리플로라이드(iodine trifluoride: IF3)가 사용될 수 있다.
할로겐 플로라이드는 실리콘 막 및 실리콘 산화막 사이에서 큰 선택비를 나타내고, 그 결과 실리콘 막의 선택적인 에칭이 가능하게 된다. 또한, 이 에칭 반응은 실온에서 쉽게 진행될 수 있어, 상기 처리는 낮은 내열성을 갖는 EL 소자가 형성된 후 수행될 수 있다.
실리콘 막이 상술한 할로겐 플로라이드에 노출되어야만 에칭될 수 있지만, 다른 플로라이드들(탄소 테트라플로라이드(CF4) 또는 질소 트리플로라이드)은 플라즈마 상태에 있는한 본 발명에서 사용될 수 있다.
본 실시예에서, 클로린 트리플로라이드(ClF3)는 할로겐 플로라이드로서 사용되고, 질소는 희석가스(dilution gas)용으로 사용된다. 아르곤, 헬륨, 또는 네온은 희석가스로서 사용될 수 있다. 가스들의 유량(flow rates)은 500sccm(8.35×10-6m3/s)로 설정될 수 있고, 반응압력은 1 내지 10 Torr(1.3×102 내지 1.3×10 3Pa)의 범위에서 설정될 수 있다. 또한, 열처리 온도는 실온(보통, 20 내지 27℃의 범위)으로 설정될 수 있다.
그후, 도 14c에 도시된 바와 같이, 플라스틱 기판 또는 플라스틱 수지로 이루어진 기판(결합 기판)(1405)은 제 2 부착제(1404)에 의해 부착된다. 본 실시예에서, PET 막이 결합 기판(1405)으로서 사용된다. 피복재(1403) 및 결합 기판(1405)은 응력 균형 상태를 만족시키는 순서로 서로 동일한 재료로 만들어지는 것이 요구된다.
그래서, TFT들 및 EL 소자가 플라스틱막에 의해 샌드위치된 능동 매트릭스형 발광 디바이스가 얻어질 수 있다. TFT들이 본 실시예에서 형성된 후 플라스틱막이 형성되기 때문에, 제조 공정 상에 이용되는데 제한이 없다. 예를 들어, TFT들을 형성하는데 있어 내열성을 고려하여 제작하는 것과 같은 제한은 없다.
또한, 유연하고 경량의 발광 디바이스가 얻어질 수 있으므로, 본 실시예에서의 디바이스는 이동전화, 전자 데이터북 등과 같은 휴대용 정보 장비의 디스플레이부에 적합하다.
본 실시예에서 상술한 바와 같은 구조는 실시예 1 내지 4에서의 임의 구조와 자유롭게 조합될 수 있다.
실시예 6
본 발명에서, 기판의 한측 또는 양측 상에 또는 TFT들 및 EL 소자가 형성될 피복재에 DLC(diamond-like carbon) 막을 제공하는 것이 바람직하다. 이러한 DLC막의 두께는 너무 두꺼우면 막의 투과율이 감소될 수 있으므로 50nm이하인 것이 바람직하다(10 내지 20nm 범위가 보다 바람직함). 또한, DLC 막은 스퍼터링 방법 또는 ECR 플라즈마 CVD 방법에 의해 형성될 수 있다.
DLC 막은 약 1550cm-1에서 비대칭 피크 및 약 1300cm-1에서 숄더(shoulder)을 포함하는 라이만 스페트럼 분포(Raman spectrum distribution)를 특징으로 한다. 또한, DLC막은 미세경도계(micro-hardness tester)에 의해 측정할 때, 15 내지 25 Pa의 범위의 경도를 특징으로 한다. 또한, DLC 막이 피복재 또는 기판에 비하여 높은 열 도전성 및 높은 경도를 갖기 때문에, 표면 보호 및/또는 열 분산을 위해 보호막으로서 DLC 막을 제공하는 것이 바람직하다.
본 실시예에서 상술한 바와 같은 구조는 실시예 1 내지 5에서 임의의 구조들과 자유롭게 조합될 수 있다.
실시예 7
본 발명에서, 본 발명에 따른 발광 디바이스의 외관(external appearance view)들이 상술된다. 도 15a는 본 발명의 발광 디바이스의 평면도를 도시하는 반면, 도 15b는 단면도를 도시한다.
도 15a에서, 참조 번호 1501는 기판을 나타내고, 1502는 화소부를 나타내고, 1503은 소스측 구동 회로를 나타내고, 1504는 게이트측 구동 회로를 나타낸다. 이들 각각의 구동 회로는 배선(1505)을 경유하여 FPC(flexible printed circuit)에 접속되어, 차례로 외부 장치에 접속된다. 도 1에 도시된 게이트측 구동 회로는 도 15a에서 소스측 구동 회로(1504)에 이용되고 도 3에 도시된 소스측 구동 회로는 도 15a에서 소스측 구동 회로(1503)에 이용된다. 또한, 도 5에 도시된 화소부는 도 15a의 화소부(1502)로 이용된다. 이 경우에, 제 1 실링재(sealing member)(1511), 피복재(1512), 부착제(1513)(도 15b 참조), 및 제 2 실링재(1514)가 화소부(1502), 소스측 구동 회로(1503), 및 게이트측 구동 회로(1504)를 둘러싸도록 형성된다.
도 15b는 도 15a를 A-A'를 따라 절개한 단면도이다. 이 경우에, 점선(1500)으로 둘러싸인 영역은 도 9c에 도시된 단면도에 해당하고, 따라서 상세한 설명은 생략한다.
EL 소자의 음극은 참조 번호 1514로 나타내어진 영역에서 배선(1505)에 전기적으로 접속된다. 배선(1505)은 음극에 소정의 전압을 공급하기 위해 제공되고, 이방성 도전막(1515)을 경유하여 FPC(1506)에 전기적으로 접속된다, 또한, 제 1 실링재(1511) 및 제 1 실링재(1511)에 의해 기판(1501)에 결합되는 피복재(1512)로 EL 소자를 둘러싼다. 부착제(1513)로 EL 소자를 캡슐화 시킨다.
또한, 스페이서(spacer)는 부착제(1513)에 포함될 수 있다. 이 경우에, 스페이서가 바륨 산화물로 형성되면, 스페이서는 스스로 수분 흡수성을 갖게 된다. 스페이서가 제공되는 경우에, 음극, 즉 스페이서로부터의 압력을 줄이기 위한 완충층으로서 수지막을 제공하는 것이 바람직하다.
배선(1505)은 이방성 도전막(1515)을 경유하여 FPC에 전기적으로 접속된다. 배선(1505)은 화소부(1502), 소스측 구동 회로(1503), 및 게이트측 구동 회로(1504)에 제공될 신호를 FPC에 전달한다. 배선(1505)은 FPC(1506)에 의해 외부 장치에 전기적으로 접속된다.
또한, 본 실시예에서, 제 2 실링재(1514)는 제 1 실링재(1511)의 노출된 부분 및 FPC(1506)의 노출된 부분을 피복하기 위해 제공되어, EL 소자는 주위 공기로부터 완전히 차폐될 수 있다. 따라서 도 15b에 도시된 단면 구조를 갖는 발광 디바이스가 얻어신다. 본 실시예에서 발광 디바이스는 실시예 1 내지 6에서의 임의 구조들과 쉽게 조합될 수 있다.
실시예 8
본 실시예에서, 본 발명에 따른 발광 디바이스의 화소 구조는 도 16a 및 도 16b를 참조로 상술된다. 본 실시예에서, 참조번호 1601은 스위칭 TFT(1602)의 소스 배선을 나타내고, 1603은 스위칭 TFT(1602)의 게이트 배선을 나타내고, 1604는 전류 제어 TFT를 나타내고, 1605는 커패시터(생략가능함)를 나타내고, 1606은 전류 공급 라인을 나타내고. 1607은 전원제어라인을 나타내고, EL 소자를 나타내고, 1609는 전원 제어형 TFT를 나타낸다. 이 경우에, 소스 배선(1601), 게이트 배선(1603), 전류 공급 라인(1606), 전원제어라인(1609)은 동일한 층에서 동일한 도전막으로 형성된다.
전원 제어형 TFT(1607)의 동작에 관하여, 일본 특원평 제 11-341272를 참조할 수 있다. 본 실시예에서, 전원 제어형 TFT는 전류 제어 TFT의 구조와 동일 구조를 갖는 p 채널형으로서 형성된다.
전원 제어형 TFT(1607)가 본 실시예에서 전류 제어 TFT(1604) 및 EL 소자(1608) 사이에 제공되었지만, 전원 제거형 TFT(1607) 및 EL 소자(1608) 사이에 전류 제어 TFT(1604)를 제공하는 것이 가능하다. 또한, 전류 제어 TFT(1607)는 전류 제어 TFT(1604)와 동일한 구조를 갖거나, 동일한 능동층을 이용하며 전류 제어 TFT(1604)와 직렬로 접속되도록 형성되는 것이 바람직하다.
도 16a는 전류 공급 라인(1606)이 두 개의 화소와 공유되는 예를 설명한다. 특히, 두 개의 화소들은 전류 공급 라인(1606)에 대하여 서로 대칭으로 형성된다. 이 경우에, 필요한 전류 공급 라인들의 수는 감소될 수 있고, 따라서 화소부는 보다 정밀하게 형성될 수 있다.한편, 도 16b는 전류 공급 라인(1610)이 게이트 배선(1603)에 병렬로 배열되고, 전류 제어 라인(1611)이 소스 배선(1601)에 병렬로 배열된 예를 도시한다.
본 실시예에서 상술한 바와 같은 구조는 실시예 1 내지 7에서의 임의 구조들과 자유롭게 조합될 수 있다.
실시예 9
본 실시예에서, 본 발명에 따른 발광 디바이스의 화소 구조는 도 17a 및 도 17b를 참조하여 상술된다. 본 실시예에서, 참조번호 1701은 스위칭 TFT(1702)의 소스 배선을 나타내고, 1703은 스위칭 TFT(1702)의 게이트 배선을 나타내고, 1704는 전류 제어 TFT를 나타내고, 1705는 커패시터(생략 가능함)를 나타내고, 1706은 전류 공급 라인을 나타내고, 1707은 소거 TFT를 나타내고, 1708은 소거 게이트 배선을 나타내고, 1709는 EL 소자를 나타낸다. 이 경우에, 소스 배선(1701), 게이트 배선(1703), 전류 공급 라인(1706), 및 소거 게이트 배선(1708)은 동일한 층에서 동일 도전막으로 형성된다.
소거 TFT(1707)의 동작에 관하여, 일본 특원평 제 11-338786을 참조할 수 있다. 본 실시예에서, 전원 제어형 TFT는 전류 제어 TFT의 구조와 동일한 구조를 갖는 p 채널형으로서 형성된다. 상기 언급된 일본 특원평 제 11-338786에서, 소거 게이트 배선은 소거 게이트 신호 라인으로서 언급된다.
소거 TFT(1707)의 드레인은 전류 제어 TFT(1704)의 게이트에 접속되어, 전류 제어 TFT(1704)의 게이트 전압은 강제적으로 변화될 수 있다. OFF 전류가 감소될 수 있도록 스위칭 TFT(1702)와 동일한 구조를 갖는 p 채널 TFT로서 소거 TFT(1707)를 형성하는 것이 바람직하다.
도 17a는 전류 공급 라인(1706)이 두 개의 화소 사이에 공유되는 예를 보여준다. 즉, 두 개의 화소들은 전류 공급 라인(1706)에 대해서 서로 대칭으로 형성된다. 이 경우에, 필요한 전류 공급 라인들의 수는 감소되고, 따라서 화소부는 보다 정밀하게 형성될 수 있다. 한편, 도 17b는 전류 공급 라인(1710)이 게이트 배선(1703)에 병렬로 배열되고, 소거 게이트 배선(1711)이 소스 배선(1701)에 병렬로 배열되는 예를 도시한다.
본 실시예에서 상술된 바와 같은 구조는 실시예 1 내지 7에서 임의의 구조들과 자유롭게 조합될 수 있다.
실시예 10
본 발명에 따른 발광 디바이스는 여러 개의 TFT들이 한 화소 내에 제공되는 구조를 가질 수 있다. 실시예 8 및 9가 세 개의 TFT들이 한 화소에 제공되는 예들을 상술했지만, 4 내지 6 개의 TFT들이 제공될 수 있다. 본 발명은 발광 디바이스의 화소 구조에 제한되지 않고, 다른 구조들에 사용될 수 있다.
본 실시예에서 상술된 바와 같은 구조는 실시예 1 내지 7에서 임의의 구조들과 자유롭게 조합될 수 있다.
실시예 11
본 실시예에서, EL층 및 음극을 형성하기 위해 사용될 성막 장치(film foramtion apparatus)가 도 18을 참조하여 상술된다. 특히, 도 18에서, 참조번호 1801은 반송 챔버(A)를 나타내며, 이 챔버(A)(1802)는 기판(1803)을 반송하기 위하여 제공된다. 반송 챔버(A)(1801)는 감압되어 있으며 게이트들에 의해 다른 처리 챔버들로부터 차단된다. 기판은 해당 게이트가 오픈(open)되는 때에 반송 메커니즘(A)에 의해 반송 챔버(A)에서 다른 처리 챔버들로 운반된다.
저온 펌프(cryopump)가 반송 챔버(1801)(A)의 압력을 줄이기 위해 사용된다. 배기 포트(exhaust port)(1804)가 반송 챔버(A)(1801)의 측면 상에 제공되고, 배기 펌프는 배기 포트(1804) 아래에 배치된다. 이러한 구조는 배기 펌프의 유지보수(maintenance)를 쉽게 할 수 있는 이점이 있다.
각각의 처리 챔버들은 아래에 상술된다. 반송 챔버(A)(1801)가 감압된 분위기를 포함하므로, 반송 챔버(A)(1801)에 직접 결합된 모든 처리 챔버들은 배기 펌프(도시되지 않음)와 함께 제공된다. 배기 펌프로서, 오일 회전 펌프, 기계적인 부스터(booster) 펌프, 터보 분자 펌프, 또는 저온 펌프가 사용될 수 있다.
참조번호 1805는 기판이 탑재된 스톡(stock) 챔버를 나타낸다. 이 챔버는 또한 로드락 챔버(load-lock chamber)로서 언급된다. 스톡 챔버(stock chmber; 1805)는 게이트(1811a)에 의해 반송 챔버(A)(1801)로부터 차폐되고, 기판(1803)이 탑재된 운반체(도시되지 않음)가 이 챔버에 배치된다. 또한 스톡 챔버(1805)는 질소 가스 또는 스톡 챔버(1805)에 고순도의 내부 가스를 유입하기 위한 정화 라인(purge line)뿐만 아니라 상기 언급된 배기 펌프와 함께 제공된다.
본 실시예에서, 기판(1803)은 아래를 향한 소자 형성면을 갖는 운반체 상에 설정된다. 이는 막들이 나중에 증착 방법에 의해 형성될 때 아래쪽 방향을 편리하게 하기 위해 의도된 것이다. 아래쪽을 향한 방향에서, 아래를 향한 소자 형성면을 갖는 기판 상에 막들이 형성된다. 이 방향은 기판의 소자 형성면에 먼지가 부착하는 것을 억제할 수 있다.
참조번호 1806은 게이트(1800b)를 경유하여 스톡 챔버(1805)에 결합되는 반송 챔버(B)를 나타낸다. 반송 챔버(B)(1806)는 반송 메커니즘(B)(1807)을 포함한다. 참조번호 1808는 게이트(1800c)를 경유하여 반송 챔버(B)에 결합되는 베이킹 챔버(baking chamber)(베이크 챔버)를 나타낸다.
베이킹 챔버(1808)는 업사이드다운(upside-down) 방식으로 기판 방향을 반전시키는 메커니즘을 포함한다. 즉, 페이스다운(face-down) 방향으로 반송된 기판은 일단 베이킹 챔버(1808)에서 페이스업(face-up) 방향으로 변경된다. 이는 페이스업 방향으로 수행될 그 다음의 스핀 코우터 챔버(spin coater chamber; 1809)에서 처리를 가능하게 하기 위함이다. 스핀 코우터 챔버(1809)에서의 처리가 완성된 후, 기판은 다시 페이스다운 방향으로 업사이드다운 반전될 베이크 챔버(1808)로 되돌아간다.
스핀 코우터 챔버(1809)는 게이트(1800d)를 경유하여 반송 챔버(B)(1806)에 결합된다. 스핀 코우터 챔버(1809)는 기판에 EL 재료를 함유하는 솔루션을 도포하여 EL 재료를 함유하는 막을 성막하는 성막 챔버이다. 스핀 코우터 챔버(1809)에서, 고분자형(폴리머형) 유기 EL 재료가 주로 형성된다. 이 경우에, 성막 챔버는 항상 질소 또는 아르곤과 같은 불활성 가스로 채워진다. 특히, 막이 1 내지 5 atoms(바람직하게는 1.5 내지 3 atoms)의 증가된 압력 분위기에서 형성되면, 산소 또는 수분이 성막 챔버로 유지되는 것을 효과적으로 방지할 수 있다.
형성될 EL 재료는 발광층으로서 사용될 뿐만 아니라 전자 주입층 또는 전자 전달층으로서 사용될 수 있다. 임의의 알려진 고분자형 유기 EL 재료가 또한 사용될 수 있다. 발광층으로서 기능하는 전형적인 유기 EL 재료는 PPV(polyparaphenylene vinylene) 유도체, PVK(polyvinyl carbazole) 유도체 또는 폴리플로린(polyfluorene) 유도체를 포함한다. 이들 재료들은 또한 π-공역(conjugated) 폴리머로서 언급된다. 또한, 전자 주입층으로서, PEDOT(polythiophene) 또는 PAni(polyaniline)가 사용될 수 있다.
참조번호 1810은 EL 소자의 화소 전극으로서 기능하는 양극 또는 음극에 대 한 표면 처리를 행하기 위한 처리 챔버(이하, 이 챔버는 전처리(pre-treatment) 챔버로서 언급됨)를 나타낸다. 전처리 챔버(1810)는 게이트(1800e)에 의해 반송 챔버(A)(1801)로부터 차폐된다. 전처리 챔버는 수행될 EL 소자의 제조 공정에 기초하여 다양한 방식들로 변형될 수 있다. 본 실시예에서, 전처리 챔버(1810)는 UV 광으로 화소전극의 표면을 조사하는 동안 100 내지 120℃로 화소 전극을 가열하도록 구성된다. 이러한 전처리는 EL 소자의 양극 기판이 처리되는 때에 효과적이다.
참조번호 1811은 도전막 또는 EL 재료를 증착 방법에 의해 형성하기 위한 증착 챔버를 나타낸다. 증착 챔버(1811)는 게이트(1800f)를 경유하여 반송 챔버(A)(1801)에 결합된다. 증착 챔버(1811)는 복수의 증착 소스들을 포함할 수 있다. 또한, 의도된 막을 형성하기 위하여 증착 소스들이 전자 빔 또는 저항 가열에 의해 증발되도록 하는 것이 가능하다.
증착 챔버(1811)에서 형성될 도전막은 EL 소자의 음극 측 상의 전극으로서 제공된다. 이러한 목적을 위해, 상대적으로 작은 일함수를 갖는 금속, 보통은 주기율표에서 1족 또는 2족에 속하는 금속(전형적으로, 리튬, 마그네슘, 세슘, 칼슘, 포타슘(potassium), 바륨, 소디움(sodium), 또는 베릴륨), 또는 여기에 가까운 일함수를 갖는 금속이 사용될 수 있다. 대안으로, 알루미늄, 구리, 또는 은이 저(low)저항 도전막을 형성하기 위해 배치될 수 있다. 또한, 인듐 옥사이드과 틴 옥사이드의 화합물로 이루어진 도전막, 또는 인듐 옥사이드과 아연 옥사이드의 화합물로 이루어진 도전막은 투명 도전막으로서 증착 방법에 의해 형성될 수 있다.
증착 챔버(1811)에서, 임의의 알려진 EL 재료들(특히, 저분자형 유기 EL 재료들)이 형성될 수 있다. 발광층에 대한 전형적인 예들은 Alq3(tri-8-quinolinolato aluminum complex) 또는 DSA(distyl allylene dervative)를 포함하는 반면, 전하 주입층에 대한 전형적인 예들은 CuPc(copper phthalocyanine), LiF(lithium fluoride), 또는 acacK(potassium acetylacetonate)를 포함한다. 또한, 전하 전달층에 대한 전형적인 예들은 TPD(triphenylamine derivative) 또는 NPD(anthracene derivative)를 포함한다.
또한, 상기 언급된 EL 재료 및 형광 재료(전형적으로, 코마린 6(coumarine 6), 루브린(rubrene), 나일 레드(Nile red), DCM, 퀴나크리던(quinacridon) 등)의 공-증착(co-vapor deposition)을 행하는 것이 또한 가능하다. 형광 재료로서, 임의의 알려진 재료들이 사용될 수 있다. 또한, EL 재료 및 주기율표에서 1족 또는 2족에 속하는 원소의 공동증착을 행하는 것이 가능하므로, 발광층 부분은 전하 전달층 또는 전하 주입층으로서의 기능을 나타낼 수 있다. 공-증착은 복수의 증착 소스들이 막 형성 단계 동안 동시에 가열되어 서로 다른 재료들을 혼합하는 증착방법이다.
어느 한 경우에 있어, 증착 챔버(1811)는 게이트(1800f)에 의해 반송 챔버(A)(1801)로부터 차폐되고, EL 재료 또는 도전막의 성막이 증기 상태에서 실행될 수 있다. 막 형성은 페이스다운 방향으로 행해진다.
참조 번호 1812는 게이트(1800g)를 경유하여 반송 챔버(A)(1801)에 결합된 캡슐화 챔버(encapsulation chamber)(또한 실링 챔버 또는 그로브 박스(grove box)로서 언급됨)를 나타낸다. 캡슐화 챔버(1812)에서, EL 소자를 밀폐된 공간으로 최종적으로 봉인(sealing)하기 위한 공정이 행해진다. 이 공정은 형성된 EL 소자를 산소 또는 수분으로부터 보호하기 위해 의도된 것이다. 이 목적을 위해, EL 소자는 피복재에 의해 기계적으로 봉인된다. 대안으로, 또한 열경화성 수지 또는 UV 광 경화성 수지에 의해 EL 소자를 봉인하는 것이 가능하다.
피복재는 열경화성 수지 또는 UV광 경화성 수지에 의해 기판 위에 형성된 EL 소자와 함께 기판에 부착된다. 상기 수지는 밀폐된 공간을 형성하기 위해 열처리 또는 UV 조사(irrdiation)처리를 통해 경화된다.
도 18에 도시된 성막 장치에서, UV 조사를 위한 메커니즘(1813)(이하, 이러한 메커니즘은 UV 조사 메커니즘(1813)으로서 언급됨)은 캡슐화 챔버(1812) 내부에 제공된다. 그래서, UV 경화 수지는 UV 조사 메커니즘으로부터 방사된 UV 광에 의해 경화될 수 있다. 캡슐화 챔버(1812)의 내부 압력은 소거 펌프를 제공함으로써 감소될 수 있고 또는 고순도의 내부 가스 또는 질소 가스로 내부 공간을 정화하는 동안 증가될 수 있다.
리시빙(receiving) 챔버(경로 박스)(1814)는 캡슐화 챔버(1812)에 결합된다. 리시빙 챔버(1814)는 캡슐화 챔버(1812)에서 EL 소자의 캡슐화가 완성된 기판을 리시빙 챔버(1814)에 전달하기 위해 반송 메커니즘(C)(1815)을 포함한다. 리시빙 챔버(1814)의 내부 압력은 소거 펌프를 제공함으로써 또한 감소될 수 있다. 리시빙 챔버(1814)는 캡슐화 챔버가 주위 공기에 직접적 노출되는 것을 방지하기 위해 의도된 것이며, 기판은 리시빙 챔버(1814)로부터 꺼내진다.
상술한 바와 같이, 도 18에 도시된 성막 장치는 EL 소자가 주위 공기에 노출됨이 없이 밀폐된 공간에 완전히 봉인되도록 하고, 따라서 높은 신뢰도를 갖는 발광 디바이스의 제조가 가능해진다.
실시예 12
도 1에 도시된 바와 같이 게이트측 구동 회로 및 도 3에 도시된 바와 같이 소스측 구동 회로는 발광 디바이스뿐만 아니라 액정 디스플레이 디바이스에 이용될 수 있다. 본 발명에 따른 액정 디스플레이 디바이스의 외관은 도 19a에 도시되는 반면, 도 19b는 화소의 단면도를 도시한다.
도 19a에서, 화소부(1901), 게이트 구동 회로(1902), 및 소스측 구동 회로(1903)는 기판(1900) 상에 형성된다. 이 경우에, 도 5에 도시된 화소부는 화소부(1901)로서 사용된다. 또한, 도 1에 도시된 게이트측 구동 회로는 게이트측 구동 회로(1902)로서 사용되며, 도 3에 도시된 소스측 구동 회로(1903)로서 사용된다.
게이트 배선(1904) 및 소스 배선(1905)은 각각 게이트측 구동 회로(1902) 및 소스측 구동 회로(1903)로부터 신장(extend)하고, 화소 TFT(1906)는 게이트 배선(1904) 및 소스 배선(1905)의 교차점(crossing point)에 형성된다. 화소 TFT(1906)에, 보유(retaining) 커패시턴스(1907) 및 액정 소자(1908)가 병렬로 접속된다. 또한, 접속 배선들(1910 및 1911)은 FPC(1909)로부터 구동 회로의 내부 단자들로 연장된 상태로 형성된다. 참조번호 1912는 대향(counter) 기판을 나타낸다.
도 19b에 도시된 화소 구조에서, 구동 회로를 형성하는 p 채널 TFT(1913) 및 스위칭 소자로서 기능하는 p 채널 TFT(1914)는 상술된 실시예 2에 따라 제조될 수 있다. 참조 번호 1915는 방향막을 나타내고, 1916은 대향 기판을 나타내고, 1917은 광 차폐막을 나타내고, 1918은 대향 전극을 나타내고, 1919는 방향막을 나타내고, 1920은 밀봉재를 나타내고, 1921은 수지로 이루어진 스페이서(spacer)를 나타내고, 1922는 액정을 나타낸다. 이 구성요소들은 알려진 방법에 의해 형성될 수 있다. 또한, 액정 소자의 구조는 본 실시예에 상술된 것에 제한되지 않는다.
실시예 13
화소부 및 구동 회로가 p 채널 TFT들로 형성되는 예는 실시예 1 내지 10 및 12에서 상술되었고, n 채널 TFT들만으로 화소부 및 구동 회로를 형성하는 것이 또한 가능하다. 이 경우에, 구동 회로들은 예를 들어 전원 라인들의 극성이 반전되도록 다소의 변경이 필요하다.
이러한 경우에, 양극과 음극은 서로 교체되어, EL 소자의 구조가 반전된다. wmr, 음극이 전류 제어 TFT의 드레인에 접속되는 구조가 가능하다. 실시예 8 내지 10에서, 스위칭 TFT 및 전류 제어 TFT 이외의 모든 TFT들은 그들이 화소에 존재할 때 n 채널 TFT로서 형성된다.
실시예 14
실시에 1에서 상술된 바와 같은 발광 디바이스에서, 하지막(502)으로서 실리콘 옥시나이트라이드막 또는 실리콘 질화물막을 제공하고, 실리콘 질화물막 또는 실리콘 옥시나이트라이드막을 포함하는 보호막(517)으로 스위칭 TFT(601) 및 전류 제어 TFT(602)를 피복하는 것이 바람직하다.
이러한 구조에서, 스위칭 TFT(601) 및 전류 제어 TFT(602)는 실리콘 질화물막 또는 실리콘 나이트라이드막 사이에 샌드위치된다. 따라서, 수분 또는 유동 이온들이 외부 환경으로부터 상기 디바이스에 들어가는 것이 방지될 수 있다.
또한, 화소 전극(523)과 보호막(517) 상에 형성된 유기 수지로 이루어진 평탄화막(518) 사이에 DLC(diamond-like carbon)막 또는 실리콘 질화물막을 제공하고, 또한 전술한 실리콘 질화물 막 또는 DCL 막을 음극 상에 제공하는 것이 바람직하다.
이러한 구조에서, EL 소자는 실리콘 질화물막들 또는 DLC 막들 사이에 샌드위치된다. 따라서, 외부 환경으로부터 수분이나 유동 이온들 뿐만 아니라 산소가 상기 디바이스에 들어가는 것을 효과적으로 방지할 수 있다. EL 소자의 발광층 등으로 사용될 유기 재료들이 쉽게 산화되어 열화될 것 같지만, 본 실시예의 구조로 인해 상기 디바이스의 신뢰도가 상당히 향상될 수 있다.
상술한 바와 같이, 전체 발광 디바이스의 신뢰도는 EL 소자를 보호하기 위한 조치뿐만 아니라 TFT들을 보호하기 위한 조치를 제공함으로써 향상될 수 있다.
본 실시예에서 상술한 바와 같은 구조는 실시예 1 내지 10에서 임의의 구조와 자유롭게 조합될 수 있다.
실시예 15
본 발명을 구현함으로써 형성된 디스플레이 디바이스는 다양한 종류의 전기 장비들의 디스플레이 부분으로서 사용될 수 있다. 예를 들어, 텔레비전 방송 등을 생각볼 때, 본 발명에 따른 대각선이 20 내지 60 인치인 디스플레이 디바이스를 포함한 기기가 사용될 수 있다. 개인용 컴퓨터 디스플레이, 텔레비전 방송 수신 디스플레이, 및 공고(announcement)를 디스플레이 하기 위한 디스플레이와 같은 모든 정보를 표시하는 디스플레이가 케이싱에서 내장된 디스플레이 디바이스를 갖는 디스플레이에 포함될 수 있다.
본 발명의 다른 전기 장비들로서 비디오 카메라, 디지털 카메라, 고글형 디스플레(헤드 장착된 디스플레이), 내비게이션 시스템, 오디오 재생 디바이스(자동차용 오디오 스테레오 또는 오디오 컴포넌트 스테레오), 노트북형 개인용 컴퓨터, 게임기, 휴대 정보 단말기(이동 컴퓨터, 휴대폰, 휴대용 게임기, 또는 전자북), 및 기록 매체(특히, 기록 매체에서 영상들을 재생하고 영상을 디스플레이하는 디스플레이 부분과 함께 제공된 디바이스)를 갖춘 영상 재생 디바이스가 주어질 수 있다. 이들 전기 장비들의 특정 예들은 도 20 및 21에 도시된다.
도 20a는 케이싱에 내장된 디스플레이 디바이스를 갖춘 디스플레이를 도시하고, 상기 디스플레이는 케이싱(2001),지지 스탠드(2002), 디스플레이부(2003) 등을 포함한다. 본 발명의 디스플레이 디바이스는 디스플레부(2003)로서 사용될 수 있다.
도 20b는 본체(2101), 디스플레이부(2101), 사운드 입력부(2103), 동작 스위치들(2104), 배터리(2105), 영상 수신부(2106)들을 포함한다. 본 발명의 디스플레이 디바이스는 디스플레이부(2102)로서 사용될 수 있다.
도 20c는 헤드 장착된 EL 디스플레이부(오른쪽)이고, 주요 본체(2201), 신호 케이블(2202), 헤드 고정 밴드(2203), 디스플레이부(2204), 광학 시스템(2205), 발광 디바이스(2206) 등을 포함한다. 본 발명은 자기 방사 디바이스(self-emitting device; 2206) 등을 포함한다. 본 발명은 자기 방사 디바이스(2206)에 이용될 수 있다.
도 20d는 기록 매체(특히, DVD 재생 디바이스)를 갖춘 영상 재생 디바이스이고, 본체(2301), 기록 매체(DVD 등)(2302), 동작 스위치들(2303), 디스플레이부(a)(2304), 디스플레이부(b)(2305) 등을 포함한다. 디스플레이부(a)(2304)는 주로 영상 정보를 디스플레이하기 위해 사용된다. 디스플레이부(b)(2305)는 주로 문자 정보를 디스플레이하기 위해 사용된다. 본 발명의 디스플레이 디바이스는 디스플레이부(a)(2304) 및 디스플레이부(b)(2305)로서 사용될 수 있다. 기록 매체를 갖춘 영상 재생 디바이스는 가정용 게임기와 같은 디바이스들을 포함한다.
도 20e는 휴대용 컴퓨터를 도시하고, 본체(2401), 카메라부(2402), 영상 수신부(2403), 동작 스위치들(2404), 디스플레이부(2405) 등을 포함한다. 본 발명의 디스플레이 디바이스는 디스플레이부(2405)로서 사용될 수 있다.
도 20f는 개인용 컴퓨터이고, 주요 본체(2501), 케이싱(2502), 디스플레이부(2503), 키보드(2504) 등을 포함한다. 본 발명의 디스플레이 디바이스는 디스플레이부(2503)로서 사용될 수 있다.
도 21a는 주요 본체(2601), 광학 소스(2602), 액정 디스플레이 디바이스(2603), 극성 빔 스플리터(polarization beam splitter)(2604), 반사기들(2605 및 2606) 및 스크린(2607)을 포함하는 배위형 투사기(rear type projector)(투사 TV)를 도시한다. 본 발명은 액정 디스플레이 디바이스(2603)에 응용될 수 있다.
도 21b는 본체(2701), 광학 소스(2702), 액정 디스플레이 디바이스(2703), 광학 시스템(2704) 및 스크린(2705)을 포함하는 전위형(front type) 투사기를 도시한다. 본 발명은 액정 디스플레이 디바이스(2703)에 응용될 수 있다.
장래에 휘도가 증가된다면, 도시되지는 않았지만, 본 발명의 발광 디바이스를 렌즈, 출력 영상 정보를 포함하는 광을 광섬유 등으로 확장하여 투사함으로써 전위형 또는 후위형 투사기에 사용할 수 있다.
또한, 발광 디바이스가 발광부에서 전력을 소비하므로, 발광부가 가능한 작도록 정보를 디스플레이 하는 것이 바람직하다. 결국, 휴대용 정보 단말기, 특히 휴대용 전화기 또는 오디오 재생 디바이스와 같은 문자 정보용 디스플레이부에 발광 디바이스를 사용할 때, 비 발광 부분들이 배경(background)으로서 설정되는 동안 발광부들에 의해 문자 정보를 형성하기 위해 발광 디바이스를 구동하는 것이 바람직하다.
도 21c는 휴대 전화기를 도시하고, 본체(2801), 사운드 출력부(2802), 사운드 입력부(2803), 디스플레이부(2804), 동작 스위치들(2805), 및 안테나(2806)를 포함한다. 본 발명의 발광 디바이스는 디스플레이부(2804)로서 사용될 수 있다. 검은색 배경에 흰색 문자를 디스플레이함으로써, 디스플레이부(2804)가 휴대용 전화기의 전력 소비를 억제할 수 있다. 물론, 디스플레이부(2804)에 본 발명에 따른 액정 디스플레이 디바이스를 사용하는 것이 가능하다.
도 21d는 오디오 재생 디바이스, 특히 자동차 오디오 스테레오를 도시하고, 본체(2901), 디스플레이부(2902), 및 동작 스위치들(2903 및 2904)을 포함한다. 본 발명의 발광 디바이스가 디스플레이부(2902)로서 사용될 수 있다. 또한, 자동차 오디오 스테레오가 이 실시예에서 도시되지만, 휴대형 또는 가정용 오디오 재생 디바이스에 사용될 수 있다. 검은색 배경에 흰색 문자를 디스플레이함으로써, 디스플레이부(2904)는 전력소비를 억제할 수 있다. 이는 특히 휴대형 오디오 재생 디바이스에 효과적이다. 물론, 디스플레이부(2804)에 본 발명에 따른 액정 디스플레이 디바이스를 사용하는 것이 가능하다.
따라서, 본 발명은 모든 분야의 전기 장비에 이용될 수 있어 그 응용 영역이 극히 넓다. 또한, 본 실시예의 전기 장비들은 실시예 1 내지 14의 구성들 중 어느 하나를 갖는 발광 디바이스를 이용할 수 있다.
따라서, 본 발명에 따라, 디스플레이 디바이스는 매우 적은 수의 제조 단계들로 제조될 수 있다. 따라서, 제조 생산성을 높일 수 있는 반면, 제조 단가를 줄일 수 있어, 결국 저렴한 디스플레이 디바이스가 제조된다.
또한, 저렴한 디스플레이 디바이스가 제공되기 때문에, 그들 디스플레이부로 상기 저렴한 디스플레이 디바이스를 이용하는 다양한 전기 장치들이 저가로 제공될 수 있다.

Claims (40)

  1. 디스플레이 디바이스로서,
    표면상에 접촉하여 형성된 소스 배선; 및
    상기 표면상에 접촉하여 형성된 게이트 배선을 포함하며,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 게이트 배선은 접속 배선을 경유하여 상기 소스 배선을 오버패스(overpass)하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  2. 디스플레이 디바이스로서,
    표면상에 접촉하여 형성된 소스 배선; 및
    상기 표면상에 접촉하여 형성된 게이트 배선을 포함하며,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 소스 배선은 접속 배선을 경유하여 상기 게이트 배선을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  3. 디스플레이 디바이스로서,
    표면상에 접촉하여 형성된 소스 배선;
    상기 표면상에 접촉하여 형성된 게이트 배선; 및
    상기 표면상에 접촉하여 형성된 전류 공급 라인을 포함하며,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 전류 공급 라인은 상기 도전막으로 형성되고,
    상기 게이트 배선은 접속 배선을 경유하여 상기 소스 배선 및 상기 전류 공급 라인을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  4. 디스플레이 디바이스로서,
    표면상에 접촉하여 형성된 소스 배선;
    상기 표면상에 접촉하여 형성된 게이트 배선; 및
    상기 표면상에 접촉하여 형성된 전류 공급 라인을 포함하며,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 전류 공급 라인은 상기 도전막으로 형성되고,
    상기 소스 배선은 접속 배선을 경유하여 상기 게이트 배선 및 상기 전류 공급 라인을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  5. 디스플레이 디바이스로서,
    절연 표면상에 형성되는 화소부 및 구동 회로를 포함하며,
    상기 화소부는 표면상에 접촉하여 형성된 게이트 배선 및 상기 표면상에 접촉하여 형성된 소스 배선을 포함하고,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 구동 회로는 제 1 도전형의 TFT로 각각 형성된 복수의 NAND 회로들을 포함하는 디코더를 포함하는, 디스플레이 디바이스.
  6. 디스플레이 디바이스로서,
    절연 표면상에 형성되는 화소부 및 구동 회로를 포함하며,
    상기 화소부는 표면상에 접촉하여 형성된 게이트 배선 및 상기 표면상에 접촉하여 형성된 소스 배선을 포함하고,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 구동 회로는 제 1 도전형의 TFT로 각각 형성된 복수의 NAND 회로들을 포함하는 디코더를 포함하고,
    상기 NAND 회로들 각각은 서로 직렬로 접속된 상기 제 1 도전형의 n TFT들 및 서로 병렬로 접속된 상기 제 1 도전형의 n TFT들을 포함하는, 디스플레이 디바이스.
  7. 디스플레이 디바이스로서,
    절연 표면상에 형성되는 화소부 및 구동 회로를 포함하며,
    상기 화소부는 표면상에 접촉하여 형성된 게이트 배선 및 상기 표면상에 접촉하여 형성된 소스 배선을 포함하고,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 구동 회로는 제 1 도전형의 TFT들로 형성된 버퍼를 포함하고,
    상기 버퍼는:
    상기 제 1 도전형의 제 1 TFT; 및
    상기 제 1 TFT에 직렬로 접속되고 상기 제 1 TFT의 드레인을 게이트로서 이용하는, 상기 제 1 도전형의 제 2 TFT를 포함하는, 디스플레이 디바이스.
  8. 디스플레이 디바이스로서,
    절연 표면상에 형성되는 화소부 및 구동 회로를 포함하며,
    상기 화소부는 표면상에 접촉하여 형성된 게이트 배선 및 상기 표면상에 접촉하여 형성된 소스 배선을 포함하고,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 구동 회로는:
    제 1 도전형의 TFT로 각각 형성된 복수의 NAND 회로들을 포함하는 디코더; 및
    상기 제 1 도전형의 TFT들로 형성된 버퍼를 포함하고,
    상기 버퍼는:
    상기 제 1 도전형의 제 1 TFT; 및
    상기 제 1 TFT에 직렬로 접속되고 상기 제 1 TFT의 드레인을 게이트로서 이용하는 상기 제 1 도전형의 제 2 TFT를 포함하는, 디스플레이 디바이스.
  9. 디스플레이 디바이스로서,
    절연 표면상에 형성되는 화소부 및 구동 회로를 포함하며,
    상기 화소부는 표면상에 접촉하여 형성된 게이트 배선 및 상기 표면상에 접촉하여 형성된 소스 배선을 포함하고,
    상기 게이트 배선은 도전막으로 형성되고,
    상기 소스 배선은 상기 도전막으로 형성되고,
    상기 구동 회로는:
    제 1 도전형의 TFT로 각각 형성된 복수의 NAND 회로들을 포함하는 디코더; 및
    상기 제 1 도전형의 TFT들로 형성된 버퍼를 포함하고,
    상기 NAND 회로들 각각은 서로 직렬로 접속된 상기 제 1 도전형의 n TFT들 및 서로 병렬로 접속된 상기 제 1 도전형의 n TFT들을 포함하고,
    상기 버퍼는:
    상기 제 1 도전형의 제 1 TFT; 및
    상기 제 1 TFT에 직렬로 접속되고 상기 제 1 TFT의 드레인을 게이트로서 이용하는 상기 제 1 도전형의 제 2 TFT를 포함하는, 디스플레이 디바이스.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 TFT의 소스 배선 및 드레인 배선은 투명 도전막으로 이루어진, 디스플레이 디바이스.
  11. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 도전형의 TFT는 p 채널 TFT인, 디스플레이 디바이스.
  12. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 도전형의 TFT는 n 채널 TFT인, 디스플레이 디바이스.
  13. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 화소부는:
    게이트 배선; 및
    상기 게이트 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는 소스 배선을 포함하고,
    상기 게이트 배선은 접속 배선을 경유하여 상기 소스 배선을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  14. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 화소부는:
    게이트 배선; 및
    상기 게이트 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는 소스 배선을 포함하고,
    상기 소스 배선은 접속 배선을 경유하여 상기 게이트 배선을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  15. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 화소부는:
    게이트 배선; 및
    상기 게이트 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는 소스 배선 및 전류 공급 라인을 포함하며,
    상기 게이트 배선은 접속 배선을 경유하여 상기 소스 배선 및 상기 전류 공급 라인을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  16. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 화소부는:
    게이트 배선; 및
    상기 게이트 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는 소스 배선 및 전류 공급 라인을 포함하며,
    상기 소스 배선은 접속 배선을 경유하여 상기 게이트 배선 및 상기 전류 공급 라인을 오버패스하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  17. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 접속 배선은 상기 게이트 배선 및 상기 소스 배선과 다른 층에 형성되는, 디스플레이 디바이스.
  18. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 접속 배선은 투명 도전막으로 이루어진, 디스플레이 디바이스.
  19. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 소스 배선에 전기적으로 접속된 스위칭 TFT 및 상기 전류 제어 TFT 각각은 p 채널 TFT들인, 디스플레이 디바이스.
  20. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디스플레이 디바이스는 발광 디바이스인, 디스플레이 디바이스.
  21. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디스플레이 디바이스는 액정 디스플레이 디바이스인, 디스플레이 디바이스.
  22. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디스플레이 디바이스는 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 내비게이션 시스템, 오디오 재생 디바이스, 노트북형 개인용 컴퓨터, 게임기, 휴대용 정보 단말기, 및 기록 매체를 갖춘 영상 재생 디바이스로 구성된 그룹으로부터 선택된 전기 장비에 내장되는, 디스플레이 디바이스.
  23. 디스플레이 디바이스를 제조하는 방법으로서,
    절연 표면상에 반도체 층을 형성하는 단계;
    상기 반도체 층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 접촉하여 소스 배선을 형성하는 단계;
    상기 게이트 절연막 상에 접촉하여 게이트 배선을 형성하는 단계;
    상기 절연막 상에 전류 공급 라인을 형성하는 단계;
    상기 반도체 층에 p 형 반도체 영역을 형성하는 단계;
    상기 소스 배선, 상기 게이트 배선, 및 상기 전류 공급 라인 상에 층간 절연층을 형성하는 단계;
    상기 소스 배선, 상기 p 형 반도체 영역, 및 상기 전류 공급 라인에 각각 도달하는 접촉 홀들을 형성하는 단계; 및
    상기 소스 배선과 상기 p 형 반도체 영역 사이 또는 상기 전류 공급 라인과 상기 p 형 반도체 영역 사이를 전기 접속하는 접속 배선을 형성하는 단계를 포함하는 디스플레이 디바이스 제조 방법.
  24. 디스플레이 디바이스를 제조하는 방법으로서,
    절연 표면상에 반도체 층을 형성하는 단계;
    상기 반도체 층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 접촉하여 소스 배선을 형성하는 단계;
    상기 게이트 절연막 상에 접촉하여 게이트 배선을 형성하는 단계;
    상기 절연막 상에 접촉하여 전류 공급 라인을 형성하는 단계;
    상기 반도체 층에 p 형 반도체 영역을 형성하는 단계;
    상기 소스 배선, 상기 게이트 배선, 및 상기 전류 공급 라인 상에 층간 절연층을 형성하는 단계;
    상기 소스 배선, 상기 p 형 반도체 영역, 및 상기 전류 공급 라인에 각각 도달하는 접촉 홀들을 형성하는 단계; 및
    상기 소스 배선을 오버패스하고, 복수의 게이트 배선들을 서로 접속시키는 접속 배선을 형성하는 단계를 포함하는 디스플레이 디바이스 제조 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스 제조 방법.
  26. 제 23 항 또는 제 24 항에 있어서,
    상기 디스플레이 디바이스는 발광 디바이스인, 디스플레이 디바이스 제조 방법.
  27. 제 23 항 또는 제 24 항에 있어서,
    상기 디스플레이 디바이스는 액정 디스플레이 디바이스인, 디스플레이 디바이스 제조 방법.
  28. 제 23 항 또는 제 24 항에 있어서,
    상기 디스플레이 디바이스는 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 내비게이션 시스템, 오디오 재생 디바이스, 노트북형 개인용 컴퓨터, 게임기, 휴대용 정보 단말기, 및 기록 매체를 갖춘 영상 재생 디바이스로 구성된 그룹으로부터 선택된 전기 장비에 내장되는, 디스플레이 디바이스 제조 방법.
  29. 디스플레이 디바이스로서,
    표면상에 접촉하여 형성된 게이트 배선;
    상기 표면상에 접촉하여 형성된 소스 배선;
    상기 게이트 배선 및 상기 소스 배선 상에 형성된 층간 절연막; 및
    상기 절연막 상에 형성된 접속 배선을 포함하며,
    상기 소스 배선은 도전막으로 형성되고,
    상기 게이트 배선은 상기 도전막으로 형성되고,
    상기 게이트 배선은 상기 접속 배선을 경유하여 상기 소스 배선을 오버패스하여 신장(extend)하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  30. 제 29 항에 있어서,
    상기 접속 배선은 투명 도전막으로 이루어진, 디스플레이 디바이스.
  31. 제 29 항에 있어서,
    상기 소스 배선에 전기적으로 접속된 스위칭 TFT 및 상기 전류 제어 TFT 각각은 p 채널 TFT들인, 디스플레이 디바이스.
  32. 제 29 항에 있어서,
    상기 디스플레이 디바이스는 발광 디바이스인, 디스플레이 디바이스.
  33. 제 29 항에 있어서,
    상기 디스플레이 디바이스는 액정 디스플레이 디바이스인, 디스플레이 디바이스.
  34. 제 29 항에 있어서,
    상기 디스플레이 디바이스는 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 내비게이션 시스템, 오디오 재생 디바이스, 노트북형 개인용 컴퓨터, 게임기, 휴대용 정보 단말기, 및 기록 매체를 갖춘 영상 재생 디바이스로 구성된 그룹으로부터 선택된 전기 장비에 내장되는, 디스플레이 디바이스.
  35. 디스플레이 디바이스로서,
    표면상에 접촉하여 형성된 게이트 배선;
    상기 표면상에 접촉하여 형성된 소스 배선;
    상기 게이트 배선 및 상기 소스 배선 상에 형성된 층간 절연막; 및
    상기 절연막 상에 형성된 접속 배선을 포함하며,
    상기 소스 배선은 도전막으로 형성되고,
    상기 게이트 배선은 상기 도전막으로 형성되고,
    상기 소스 배선은 상기 접속 배선을 경유하여 상기 게이트 배선을 오버패스하여 신장하고,
    상기 접속 배선은 전류 제어 TFT의 드레인 배선과 동일한 도전막에 의해 동일한 표면상에 형성되는, 디스플레이 디바이스.
  36. 제 35 항에 있어서,
    상기 접속 배선은 투명 도전막으로 이루어진, 디스플레이 디바이스.
  37. 제 35 항에 있어서,
    상기 소스 배선에 전기적으로 접속된 스위칭 TFT 및 상기 전류 제어 TFT 각각은 p 채널 TFT들인, 디스플레이 디바이스.
  38. 제 35 항에 있어서,
    상기 디스플레이 디바이스는 발광 디바이스인, 디스플레이 디바이스.
  39. 제 35 항에 있어서,
    상기 디스플레이 디바이스는 액정 디스플레이 디바이스인, 디스플레이 디바이스.
  40. 제 35 항에 있어서,
    상기 디스플레이 디바이스는 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 내비게이션 시스템, 오디오 재생 디바이스, 노트북형 개인용 컴퓨터, 게임기, 휴대용 정보 단말기, 및 기록 매체를 갖춘 영상 재생 디바이스로 구성된 그룹으로부터 선택된 전기 장비에 내장되는, 디스플레이 디바이스.
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