JP2005283777A

JP2005283777A - 液晶駆動回路

Info

Publication number: JP2005283777A
Application number: JP2004095134A
Authority: JP
Inventors: Takuya Kawakami; 卓也川上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-03-29
Filing date: 2004-03-29
Publication date: 2005-10-13
Also published as: US20050212739A1; TWI279761B; TW200606785A; KR20060044850A; KR100638781B1

Abstract

【課題】隣接するデコーダ間で同一論理のトランジスタを共通化し、トランジスタ素子の削減を図った液晶駆動回路を提供する。
【解決手段】液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、ダイナミック回路で構成され、階調電圧を選択するデコーダ回路部を備え、デコーダ回路部は、隣接のデコーダを構成する同一論理のトランジスタ４を共通化しトランジスタ素子数を削減する。表示データに応じた電圧レベルがアナログスイッチ２を全てＯＦＦ状態にセットし、アナログスイッチ２がＯＦＦ状態に遷移する瞬間と、次の表示データによるアナログスイッチ２がＯＮする瞬間の出力電圧の重なりを防止する。
【選択図】図１

Description

本発明は、液晶駆動回路であり、特にデコーダ回路部により必要な階調データを選択し、階調表示を行うことが可能な液晶駆動回路に関するものである。

従来の液晶駆動回路を説明する。図２は、従来の液晶駆動回路の一例を示したものである。液晶駆動回路に入力されるディジタル表示データは、例えばＲＧＢ（色の三原色、Ｒ（赤）、Ｇ（緑）、Ｂ（青））各６ビットの２６万色表示データであれば、［００００００］、［０００００１］・・・［１１１１１０］、［１１１１１１］の６４種類のディジタルデータが入力されることになる。

入力されたディジタルデータに応じて、デコーダ回路部が、６４個のアナログスイッチ２のうち、１個のアナログスイッチをオンさせて表示データに応じた電圧レベルを選択し、液晶素子に印加される。

通常、アナログスイッチ２は、Ｐｃｈ（チャネル）トランジスタとＮｃｈ（チャネル）トランジスタを抱き合わせた構成をとるが、表示解像度の増大と液晶パネルのガラスの上に搭載するＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）による搭載エリア縮小化（画縁縮小化）による、液晶駆動回路ＩＣのチップサイズ縮小化が要求されている。そのため、従来は、図２の破線領域のように、デコーダ回路部をダイナミック回路構成にすることで、回路の簡素化とチップサイズの縮小化を図っている。

特許文献１は、素子数削減という目的は同じであるが、デコーダ回路部を構成するトランジスタを削減するという意味には捕らえられない。もともと８ビットデコーダであったものを６ビットにし、上位２ビットのデータを後段にあるスイッチトキャパシターのスイッチをＯＮ，ＯＦＦし、６ビットデコーダから選択された電圧との組み合わせで、アンプと並列に接続されているコンデンサーとの積分器を構成し、液晶素子に印加電圧を出力する回路である。
特開平１１−２３１８３９号公報

液晶駆動ＩＣは、液晶パネルの解像度に対応するため、液晶パネルのソース側（データ側）の解像度分だけ液晶駆動回路を内蔵し、同じ数だけの出力端子を持つことになる。例えば、図３のような２４０×３（ＲＧＢ）×３２０のカラーＱＶＧＡ（ＱｕａｒｔｅｒＶＧＡ，ＶＧＡ：４８０×３（ＲＧＢ）×６４０）の場合、２４０×３＝７２０個分の回路と７２０の出力端子とをもつ。このように、液晶駆動ＩＣを構成する液晶駆動回路は、同じ回路が整然と、上記の例でいえば７２０個が配置されることになるが、チップサイズによる液晶パネルの狭額縁化に伴い、チップサイズの縮小化、最適化が必要であり、トランジスタ素子の低減化は大きなインパクトを与えるものである。

前記記載のダイナミック回路構成によるデコーダ回路部は、各階調電圧を出力するアナログスイッチ２にそれぞれ独立にデータバスビット分のトランジスタがあり、共通部分が多く無駄に回路面積を取っており、面積が大きくなるという問題があった。

本発明は、このような課題を解決するために、隣接するデコーダ間で同一論理のトランジスタを共通化し、トランジスタ素子の削減を図った液晶駆動回路を提供することを目的とする。

本発明は、液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、ダイナミック回路で構成され、階調電圧を選択するデコーダ回路部を備え、該デコーダ回路部は、隣接のデコーダを構成する同一論理のトランジスタを共通化してトランジスタ素子数を削減する液晶駆動回路である。

また、本発明は、液晶素子に印加する前に、表示データに応じた電圧レベルがアナログスイッチを全てＯＦＦ状態にセットし、アナログスイッチがＯＦＦ状態に遷移する瞬間と、次の表示データによるアナログスイッチがＯＮする瞬間の出力電圧の重なりを防止する液晶駆動回路である。

本発明による効果は、液晶駆動回路を構成していた１出力当りのデコーダ回路部のトランジスタ素子を４４８個から１２７個と約２８％に削減可能となった。本発明のトランジスタの削減は、チップサイズ低減をも可能とし、チップコストはもちろんのこと、搭載される液晶パネルの搭載領域の低減が可能となり、狭額縁化が可能となる。

また、液晶パネルの狭額縁化は、液晶パネルを作製するガラスの原版からの取れ数を増加させることも可能となり、液晶パネルのコスト削減をも可能となる。

本発明を実施するための最良の形態を説明する。
本発明の液晶駆動回路の実施例について、図面を用いて説明する。

実施例の液晶駆動回路について、従来の液晶駆動回路と比較しながら説明する。図１は実施例の液晶駆動回路であり、図２は従来の液晶駆動回路の一例であり、以下６ビット構成を例に説明する。

従来の液晶駆動回路においては、電圧レベルが６４個（Ｖ０〜Ｖ６３）で、そして、１電圧レベルに対し７個のトランジスタで構成されているので、１出力当り、
（６４電圧レベル）×（７トランジスタ）＝４４８個
のトランジスタから構成される。

一方、本実施例の液晶駆動回路は、その出力は６４個（Ｖ０〜Ｖ６３）の電圧レベルが有り、その電圧レベルを選択するアナログスイッチ２とデコーダ回路を構成する６個のトランジスタと、デコーダ出力を制御するトランジスタ１個との合計７個と液晶駆動電圧の重なりを防止するプリチャージ用トランジスタから構成されている。

本実施例の液晶駆動回路は、従来技術の図２における隣接するデコーダの同一論理のトランジスタを順次共通化したものであり、隣接２個のデコーダの下位２ビット目のトランジスタを共通化する。そして、隣接４個のデコーダの下位３ビット目のトランジスタ、隣接８個のデコーダの下位４ビット目のトランジスタ、隣接１６個のデコーダの下位５ビット目のトランジスタ、隣接３２個のデコーダの下位６ビット目のトランジスタ、及び隣接６４個の選択決定信号（ＰＲＥＢ）のトランジスタを、それぞれ共通化するため、６４＋３２＋１６＋８＋４＋２＋１＝１２７個のトランジスタが必要になる。すなわち、図２の破線部に存在する従来技術の４４８個のトランジスタと比較して、図１に示すように、１２７個に削減されることになる。

液晶駆動回路において、表示データである６ビットのデータは、各電圧レベルにつきそれぞれ６個のトランジスタに接続されており、出力制御トランジスタをＯＮさせると、６個のトランジスタが全てＯＮ状態にある電圧レベルのアナログスイッチがＯＮし、液晶駆動回路から選択された電圧レベルが出力される。

例えば、Ｖ１の電圧レベルが出力される場合、入力される表示データは、［Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５］＝［１０００００］というディジタルデータが入力されるが、Ｖ１が接続されている表示データを受ける６個のトランジスタには、Ｄ０＝“１”，Ｄ１Ｂ＝“１”，Ｄ２Ｂ＝“１”，Ｄ３Ｂ＝“１”，Ｄ４Ｂ＝“１”，Ｄ５Ｂ＝“１”がそれぞれ入力される。ここで、Ｄ１Ｂは、Ｄ１の反転信号を意味する。

表示データに応じた電圧レベルが、液晶素子に印加される前、アナログスイッチ２を全てＯＦＦ状態にセット（図１及び図２のノードＡがＶＤＤレベルとなり、アナログスイッチ２が全てＯＦＦとなる）し、アナログスイッチ２がＯＦＦ状態に推移する瞬間と、次の表示データによるアナログスイッチ２がＯＮする瞬間の出力電圧の重なりを防止する（同時タイミングを防止する）必要が有る。このため、ＰＲＥＡ信号における１水平走査期間の先頭にプリチャージ期間（図４参照）を有する。ＰＲＥＡが“０”のとき、ＰＲＥＡ信号が接続されているＰｃｈトランジスタをＯＮ状態にし、全てのアナログスイッチ２をＯＦＦ状態にする。

次に入力されたディジタルデータ［Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５］＝［１０００００］は、Ｖ１が接続されている表示データを受ける６個のトランジスタのみが全てＯＮ状態になり、しかるタイミングでＰＲＥＢに接続されているトランジスタをＯＮすることで、Ｖ１のアナログスイッチ２がＯＮし、Ｖ１が選択され、ＯｕｔｐｕｔよりＶ１の電圧レベルが出力されることになる。

なお、図４に示す液晶駆動回路の動作タイミング例において、ＰＲＥＡが“１”となったときから次のＰＲＥＡが“１”となるときまでが１水平走査期間であり、ＰＲＥＡが“０”となったときからＰＲＥＢが“１”となるときまでがＨｉ−Ｚ（ハイ・インピーダンス）期間である。

実施例の液晶駆動回路の説明図。従来の液晶駆動回路の説明図。液晶パネルの一例の説明図。液晶駆動回路の動作タイミング例の説明図。

符号の説明

１インバータ
２アナログスイッチ
３Ｐチャネルトランジスタ
４Ｎチャネルトランジスタ
５液晶パネル
６液晶駆動ＩＣ

Claims

液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、
ダイナミック回路で構成され、階調電圧を選択するデコーダ回路部を備え、該デコーダ回路部は、隣接のデコーダを構成する同一論理のトランジスターを共通化してトランジスター素子数を削減することを特徴とする液晶駆動回路。
液晶素子に印加する前に、表示データに応じた電圧レベルがアナログスイッチを全てＯＦＦ状態にセットし、アナログスイッチがＯＦＦ状態に遷移する瞬間と、次の表示データによるアナログスイッチがＯＮする瞬間の出力電圧の重なりを防止する請求項１記載の液晶駆動回路。