JP2021002000A - 液晶表示装置 - Google Patents

Abstract

【課題】液晶の劣化を抑制可能なＭＩＰ方式の液晶表示装置を提供すること。【解決手段】一実施形態によれば、液晶表示装置は、映像信号を記憶するための画素メモリ回路を有する画素と、極性制御信号により制御され、画素に極性信号を供給する複数の極性信号出力回路とを有する液晶パネルと、液晶パネルに極性制御信号を供給するコントローラと、を備え、各極性信号出力回路は、コントローラより供給される極性制御信号にしたがった極性の極性信号を順番に出力し、コントローラは、一定期間毎に、各極性信号出力回路を駆動するためのクロック信号を液晶パネルに出力する。【選択図】 図７

Description

本発明の実施形態は、液晶表示装置に関する。

近年、ＭＩＰ（Memory In Pixel）方式を採用した構成の画素を有する液晶パネルが普及し始めている。この液晶パネルは、各画素がメモリ回路を有し、例えば静止画像を表示するような場合においては、メモリ回路に記憶された映像信号を用いて映像を表示することができるので、消費電力の点において優れている。

しかしながら、静止画像を表示するにあたっては、液晶組成物に直流電圧が印加され続けてしまうため、例えば焼き付き等が生じ、液晶が劣化してしまう可能性がある。

特開２０１７−０８３７６８号公報

そこで、本発明が解決しようとする課題は、液晶の劣化を抑制可能なＭＩＰ方式の液晶表示装置を提供することにある。

一実施形態によれば、液晶表示装置は、映像信号を記憶するための画素メモリ回路を有する画素と、極性制御信号により制御され、前記画素に極性信号を供給する複数の極性信号出力回路とを有する液晶パネルと、前記液晶パネルに前記極性制御信号を供給するコントローラと、を備え、前記各極性信号出力回路は、前記コントローラより供給される前記極性制御信号にしたがった極性の極性信号を順番に出力し、前記コントローラは、一定期間毎に、前記各極性信号出力回路を駆動するためのクロック信号を前記液晶パネルに出力する。

図１は、実施形態に係る表示装置の概略構成例を示す図である。 図２は、液晶表示パネルの構成の一例を示す図である。 図３は、図２に示す映像信号出力回路に含まれるブロックの構成例を示す図である。 図４は、図３に示すブロックに含まれるラッチ回路ユニットの構成例を示す図である。 図５は、図４に示すバッファ回路の構成例を示す図である。 図６は、表示領域に配置される副画素の構成の一例を示す図である。 図７は、制御部および極性信号出力回路による各種信号の出力タイミングを示すタイミングチャートである。 図８は、極性信号シフトレジスタに含まれる回路構成の一例を示す図である。 図９は、制御部および極性信号シフトレジスタによる各種信号の出力タイミングを示すタイミングチャートである。 図１０は、画素周辺の回路の構成例を示す図である。 図１１は、画素電極の配置の一例を示す図である。 図１２は、画素周辺の回路の別の構成例を示す図である。 図１３は、画素電極の配置の別の例を示す図である。 図１４は、表示装置におけるスルーホールの位置を説明するための回路のレイアウトを示す図である。 図１５は、図１４に示すＡ−Ａ線に沿った断面図である。 図１６は、図１４に示すＢ−Ｂ線に沿った断面図である。

いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

図１は、本実施形態に係る表示装置１の概略構成例を示す。図１に示すように、表示装置１は、液晶表示パネル１０と、制御部３００（コントローラ）と、を備える。液晶表示パネル１０および制御部３００は、フレキシブル回路基板６０、中継基板６３およびフレキシブル回路基板６５により電気的に接続される。フレキシブル回路基板６０および６５は、フレキシブルプリント回路基板（FPC board: Flexible Printed Circuit board）と称されても良い。

液晶表示パネル１０は、画像を表示する表示領域２０ａおよび当該表示領域２０ａを囲む額縁状の非表示領域（表示領域２０ａの周辺に位置する領域）２０ｂを有する。液晶表示パネル１０が有する表示領域２０ａには、複数の画素１００が例えばマトリクス状に配列されている。複数の画素１００の各々は、スイッチング素子を含む。スイッチング素子としては、薄膜トランジスタ（TFT: Thin Film Transistor）が用いられる。また、詳細については後述するが、複数の画素１００の各々は、映像信号（データ信号）を記憶可能なメモリ回路を備えるＭＩＰ（Memory In Pixel）方式を採用した構成を有しており、メモリ回路の他には例えば反射電極を備えている。このため、表示装置１は、反射型メモリ内蔵表示装置と称され、画像を表示するためのバックライトを必要としない上に、静止画像等はメモリ回路に記憶された映像信号を使用して表示可能であることから、省電力化を実現することができ、消費電力の点において優れている。

液晶表示パネル１０は、図１に示すように、走査信号出力部３０および映像信号出力部５０を備えている。走査信号出力部３０は走査線駆動回路と称されても良い。映像信号出力部５０は信号線駆動回路と称されても良い。

走査信号出力部３０は、複数の画素１００の各々に含まれるスイッチング素子のゲート電極と、走査線を介して電気的に接続されている。走査信号出力部３０は、画素１００への映像信号の書き込み動作を制御するための走査信号を出力する。

映像信号出力部５０は、複数の画素１００の各々に含まれるスイッチング素子のソース電極と、映像信号線を介して電気的に接続されている。映像信号出力部５０は、画素１００に書き込む映像信号と各種表示制御信号を出力する。

なお、複数の画素１００の各々に含まれるスイッチング素子のドレイン電極は、後述するメモリ回路と電気的に接続されている。

フレキシブル回路基板６０は、液晶表示パネル１０と中継基板６３とを電気的に接続する。フレキシブル回路基板６５は、制御部３００と中継基板６３とを電気的に接続する。中継基板６３は、図中左右方向に２つ並んで配置され、各中継基板６３は、液晶表示パネル１０側で複数のフレキシブル回路基板６０と接続し、制御部３００側で１つのフレキシブル回路基板６５と接続する。制御部３００から出力される各種信号や電源電圧は、フレキシブル基板６５、中継基板６３およびフレキシブル基板６０を介して、液晶表示パネル１０に出力される。

制御部３００は、図１に示すように外部装置４００と接続する。制御部３００および外部装置４００は、制御部３００側のコネクタ３９０、外部装置４００側のコネクタ４１０、およびケーブル６７により電気的に接続されている。

外部装置４００は、電源電圧、映像信号および制御信号等の各種信号を制御部３００に出力する。制御部３００は、外部装置４００より出力される各種信号を液晶表示パネル１０に適合するように処理し、当該処理後の各種信号を液晶表示パネル１０に出力する。

例えば、外部装置４００より出力される一般的な映像信号は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の副画素で構成される画素に対応し、各色毎の階調を６ビット以上のデジタルデータで表している。これに対し、本実施形態における表示装置１（反射型メモリ内蔵表示装置）においては、詳細については後述するが、画素１００を構成する副画素は３色以上のｎ色であり、階調を表現するビット数は６ビット以下のｍビットである場合を想定している。

したがって、制御部３００は、上記したように、外部装置４００より出力される一般的な映像信号やその他各種信号を、本実施形態における表示装置１に対応する形態に加工して（適合するように処理して）、液晶表示パネル１０に出力する。

以下では、画素１００を構成する副画素が４色であり、階調を表現するビット数が３ビットである場合を想定して説明するが、画素１００を構成する副画素の数や、階調を表現するビット数の数は、これに限るものではない。

制御部３００は、図１に示すように、映像信号制御回路３１０と、転送信号受信回路３６０と、電源電圧回路３７０と、システム制御回路３８０とを備えている。また、映像信号制御回路３１０は、図１に示すように、タイミング生成回路３２０と、映像信号処理回路３３０と、記憶回路３４０と、インタフェース回路３５０とをさらに含む。

映像信号制御回路３１０は、外部装置４００より出力される映像信号を、表示装置１（反射型メモリ内蔵表示装置）に対応する映像信号に変換し、これを液晶表示パネル１０に出力する。また、映像信号制御回路３１０は、表示に必要なタイミング信号を生成し、これを液晶表示パネル１０に出力する。

映像信号制御回路３１０のインタフェース回路３５０はシステム制御回路３８０と制御信号の授受を行い、記憶回路３４０は制御信号や映像信号を記憶し、映像信号処理回路３３０は映像信号を反射型メモリ内蔵表示装置に対応した形態に変換し、タイミング生成回路３２０は変換後の映像信号の表示に必要なタイミング信号を生成する。

転送信号受信回路３６０は、外部装置４００より出力される、短距離高速伝送に使用されるＬＶＤＳ（Low Voltage Differential Signaling）等の規格にしたがった映像信号を受信する。

電源電圧回路３７０は、外部装置４００より出力される電源電圧（例えば直流１２Ｖの電源電圧）を、表示装置１（反射型メモリ内蔵表示装置）に必要な電圧に変換し、これを液晶表示パネル１０に出力する。

システム制御回路３８０は、制御部３００に含まれる各部の動作を制御する。具体的には、システム制御回路３８０は、転送信号受信回路３６０を制御して外部装置４００からの映像信号を受信し、映像信号制御回路３１０を制御して転送信号受信回路３６０によって受信された映像信号を表示装置１に対応する映像信号に変換し、電源電圧回路３７０を制御して表示装置１に必要な電圧を生成し、コネクタ３９０を介して外部装置４００と制御信号の送受信を行う。

本実施形態における表示装置１は、上記した各種回路を備える反射型メモリ内蔵表示装置であり、映像信号制御回路３１０によって出力される映像信号を液晶表示パネル１０に表示するための第１駆動モード（以下、コントロールモードと表記する）と、メモリ回路に記憶された映像信号を液晶表示パネル１０に表示するための第２駆動モード（以下、メモリモードと表記する）とを有している。第１駆動モードおよび第２駆動モードは、コントロールモードおよびメモリモードの代わりに、動画像モードおよび静止画像モードと称されても良い。

次に、図２を参照して、液晶表示パネル１０の構成の一例について説明する。液晶表示パネル１０は、上記したように画像を表示する表示領域２０ａおよび当該表示領域２０ａを囲む非表示領域２０ｂを備えている。液晶表示パネル１０は、表示領域２０ａにおいて、複数の映像信号線２５と、複数の走査線３５と、複数の極性信号線４５と、複数の画素１００と、等を備えている。なお、図２では、図が煩雑になることを避けるために、１つの画素１００のみを図示し、その他の画素１００の図示は省略している。

複数の画素１００は、第１方向Ｘおよび第２方向Ｙによって規定されるＸ−Ｙ平面において、マトリクス状に配列されている。例えば、液晶表示パネル１０の解像度が１９２０×１０８０である場合、第１方向Ｘに１９２０個の画素１００が並んで配置され、第２方向Ｙに１０８０個の画素１００が並んで配置される。

画素１００は、カラー画像を構成する最小単位である。画素１００は、複数の副画素１１０を備えている。図２では、画素１００が、第１方向Ｘおよび第２方向Ｙに２つずつ並んで配置された４つの副画素１１０を備えている場合を例示している。

複数の走査線３５は、第２方向Ｙに並べて配置されるように走査信号出力部３０に接続されている。走査信号出力部３０は非表示領域２０ｂに２つ形成され、２つの走査信号出力部３０は表示領域２０ａを挟んで対向するように配置される。この場合、一方の走査信号出力回路３０には奇数行の走査線３５が接続され、他方の走査信号出力回路３０には偶数行の走査線３５が接続される。つまり、複数の走査線３５は２つの走査信号出力部３０に交互に接続される。

各走査信号出力部３０は、走査シフトレジスタ２００およびバッファ回路２５０を備えている。走査シフトレジスタ２００は、走査信号を出力するタイミングを規定するためのタイミング信号を生成し、これをバッファ回路２５０に出力する。バッファ回路２５０は、走査シフトレジスタ２００から出力されるタイミング信号にしたがって、対応する走査線３５に走査信号を出力する。走査信号は、図中上方向に位置する走査線３５から下方向に位置する走査線３５に向かって順に出力されても良いし、図中下方向に位置する走査線３５から上方向に位置する走査線３５に向かって順に出力されても良い。

走査信号出力部３０には、第２方向Ｙに配置される副画素１１０の数と同数の走査線３５が接続される。上記したように、ここでは、画素１００が、第１方向Ｘおよび第２方向Ｙに２つずつ並んで配置された４つの副画素１１０を備えている場合を想定しているので、第２方向Ｙに配置される副画素１１０の数は２であり、上記したように液晶表示パネル１０の解像度が１９２０×１０８０である場合、液晶表示パネル１０において走査信号出力部３０に接続される走査線３５の数は、２×１０８０＝２１６０となる。

なお、詳細については後述するが、副画素１１０に設けられるスイッチング素子は、極性が互いに反転した２つの信号によって制御される。このため、実際には、図２に示す走査線３５の各々はこれら２つの信号を出力するための２本の信号線により構成される。これら２本の信号線は共に第１方向Ｘに延出し第２方向Ｙに並んで配置される。

複数の映像信号線２５は、第２方向Ｙと交差する第１方向Ｘに並べて配置されるように映像信号出力部５０に接続されている。映像信号出力部５０は、非表示領域２０ｂの図中下部に形成される。

映像信号出力部５０は、図２に示すように、映像信号出力回路６００、極性信号出力回路６３０、極性信号シフトレジスタ６５０、レベルシフタ６６０、静電破壊防止回路６７０、等を備えている。

映像信号出力回路６００は、対応する映像信号線２５に映像信号を出力する。
極性信号出力回路６３０は、対応する極性信号線４５に極性信号を出力する。極性信号は、液晶組成物に直流電圧が印加されることにより生じる劣化を防止するための信号であり、一定周期毎に（一定期間毎に）、基準電圧に対して極性が反転した電圧が極性信号として画素１００に出力される。

詳細については後述するが、上記したように、本実施形態の表示装置１には、ＭＩＰ方式の画素１００が設けられており、画素１００に設けられるメモリ回路には２値のデータ信号（映像信号）が記憶され、静止画像等はこの２値のデータ信号を使用して表示される。しかしながら、２値のデータ信号を使用して静止画像を表示するにあたっては、液晶組成物に直流電圧が印加され続けてしまうため、液晶に焼き付き等の問題が生じてしまう。この問題を解消するために、本実施形態の表示装置１は、一定周期毎に、基準電圧に対して極性が反転した電圧を極性信号として画素１００に出力可能な極性信号出力回路６３０を備えている。

極性信号シフトレジスタ６５０は、極性信号を出力するタイミングを規定するためのタイミング信号であって、極性信号を一度に全ての画素１００に出力せずに順番に出力させるためのタイミング信号を極性信号出力回路６３０に出力する。

レベルシフタ６６０は、映像信号を、映像信号出力回路６００を駆動可能な電圧・電流に変換する。静電破壊防止回路６７０は、非表示領域２０ｂに形成される入力端子６８０に接続され、静電破壊を防止するための保護回路である。

映像信号出力部５０には、第１方向Ｘに配置される副画素１１０の数と、各色毎の階調を表現するビット数とに応じた数の映像信号線２５が接続される。ここでは、画素１００が、第１方向Ｘおよび第２方向Ｙに２つずつ並んで配置された４つの副画素１１０を備えている場合を想定しているので、１つの画素１００において第１方向Ｘに配置される副画素１１０の数は２である。また、ここでは、各色毎の階調を表現するビット数が３ビットである場合を想定しているので、１つの副画素１１０に対して必要な映像信号線２５の数は３である。つまり、１つの画素１００において第１方向Ｘに隣接して配置される２つの副画素１１０に対して必要な映像信号線２５の数は、２×３＝６となる。

これによれば、上記したように液晶表示パネル１０の解像度が１９２０×１０８０である場合、液晶表示パネル１０において映像信号出力部５０に接続される映像信号線２５の数は、６×１９２０＝１１５２０となる。

なお、１つの画素１００において第２方向Ｙに隣接する副画素１１０においては、映像信号線２５は共用される。

図２に示す液晶表示パネル１０の場合、映像信号制御回路３１０は、１１５２０本の映像信号線２５に出力する映像信号をシリアルデータで映像信号出力回路６００に転送する。映像信号出力回路６００は、映像信号制御回路３１０より出力されるシリアルデータをラッチして、映像信号線２５に出力する。

詳細については後述するが、液晶表示パネル１０は、第１方向Ｘに並ぶ８画素列毎に、ラッチ回路ユニットを有し、４８本（＝８×２×３（＝画素の数×副画素の数×ビット数））の映像信号線２５毎に映像信号が映像信号制御回路３１０からシリアルに転送されて来る。

映像信号出力回路６００は、後述する図３に示すように、２４個のラッチ回路ユニットにより１つのブロック６１０を形成し、１０個のブロック６１０を有している。つまり、映像信号出力回路６００は、２４０個（＝２４×１０）のラッチ回路ユニットを含み、そのそれぞれに４８本の映像信号線２５が接続されているため、４８×２４×１０＝１１５２０個の出力を有している。なお、ここでは、ラッチ回路ユニットの数が２４であり、ブロック６１０の数が１０である場合を想定したが、これらの数は映像信号線２５の数に応じて任意に変更されて構わない。

なお、液晶表示パネル１０は、上記した各種回路の他に、図２に示すように、走査信号出力部３０用のタイミング信号を生成する走査タイミング信号生成部２０３、走査タイミング信号生成部２０３用のレベルシフタ６６３、走査タイミング信号生成部２０３用の静電破壊防止回路６７３、および走査信号出力部３０用の静電破壊防止回路６７５、等をさらに備えおり、これら各種回路は非表示領域２０ｂに形成される。

図３は、映像信号出力回路６００に含まれるブロック６１０の構成例を示す。図３に示すように、ブロック６１０は、２４個のラッチ回路ユニット６２０を有している。ラッチ回路ユニット６２０の各々は、一端で４８本の映像信号線２５と接続し、他端で入力線６１３と接続する。上記したように、映像信号は、シリアルデータで映像信号制御回路３１０より転送されて来るため、入力線６１３は１本である。

図４は、図３に示すブロック６１０に含まれるラッチ回路ユニット６２０の構成例を示す。図４に示すように、ラッチ回路ユニット６２０は、映像信号線２５の数よりも１つ多い４９個のラッチ回路６４１が直列に接続されたシフトレジスタ回路６４０を備え、入力線６１３は、このシフトレジスタ回路６４０に含まれる４９番目のラッチ回路６４１に接続される。入力線６１３を介して４９番目のラッチ回路６４１に逐次入力される映像信号は、転送クロック線６４３を介して入力される転送クロックに同期して、１番目から４８番目のラッチ回路６４１に順に転送される。４８個の映像信号がラッチ回路６４１に保持されると、これら映像信号は、第１読み込み（Ｌｏａｄ）信号線６４５を介して入力される第１読み込み信号にしたがって、シフトレジスタ回路６４０から第１段ラッチ回路６２９に同時に転送される。

映像信号制御回路３１０からは映像信号が逐次転送され、４８個の映像信号が再度ラッチ回路６４１に保持されると、これら映像信号は、第１読み込み信号線６４５を介して入力される第１読み込み信号にしたがって、シフトレジスタ回路６４０から第１段ラッチ回路６２９に同時に転送される。

最初にシフトレジスタ回路６４０から転送された４８個の映像信号は、次の映像信号が転送されて来る前に、第２読み込み信号線６４７を介して入力される第２読み込み信号にしたがって、第１段ラッチ回路６２９から第２段ラッチ回路６２７に転送される。これによれば、第１段ラッチ回路６２９と第２段ラッチ回路６２７の双方で４８個の映像信号を保持することが可能である。

映像信号が第１段ラッチ回路６２９および第２段ラッチ回路６２７に保持されると、書き込み信号線６４９を介して入力される書き込み信号にしたがってスイッチ回路６２５が導通状態になり、映像信号はバッファ回路６２１に転送される。バッファ回路６２１には、まず第２段ラッチ回路６２７に保持されている映像信号が転送され、その後、第１段ラッチ回路６２９に保持されている映像信号が第２段ラッチ回路６２７を介して転送される。バッファ回路６２１は、転送されて来る映像信号を対応する映像信号線２５に出力し、画素１００への映像信号の書き込みを行う。

一般的な表示装置では、映像信号線に出力される映像信号は、表示する階調に対応する電圧を有する信号、つまり、アナログ信号であるが、本実施形態における表示装置１はＭＩＰ方式を採用しているため、映像信号線２５に出力される映像信号は、２値の電圧を有する信号、つまり、デジタル信号（データ信号）である。なお、映像信号線２５に出力される２値の電圧の一方は、画素１００において液晶分子を駆動可能な電圧または液晶分子を駆動可能な電圧に近い電圧である。

すなわち、液晶分子の駆動には、例えば１０Ｖ程度の電圧が使用され、画素１００に供給される映像信号（に応じた電圧）は、画素１００内のメモリ回路にて保持されるが、画素１００内にレベルシフタを設けるスペースがないので、画素１００に供給される映像信号に応じた電圧は、液晶分子を駆動可能な電圧または液晶分子を駆動可能な電圧に近い電圧が用いられる。

図５は、図４に示すバッファ回路６２１の構成例を示す。図５に示すように、バッファ回路６２１は、レベルシフタ回路６２２および出力インバータ回路６２３を備えている。レベルシフタ回路６２２は、上記した第２段ラッチ回路６２７から転送されて来る映像信号（に応じた電圧）を、出力インバータ回路６２３を駆動可能な電圧に昇圧している。なお、図５中のＶＳＨは、バッファ回路６２１のハイ電圧側の電源電圧線であり、ＶＳＳは、バッファ回路６２１のロー電圧側の電源電圧線である。

出力インバータ回路６２３は、液晶分子を駆動可能な電圧を電源電圧として有する複数のインバータ回路によって構成される。出力インバータ回路６２３を構成するトランジスタは、映像信号線２５の負荷を十分に駆動可能なサイズであり、例えばチャネル幅は３００μｍ以上であって、ラッチ回路ユニット６２０を構成するトランジスタ（電源電圧が５Ｖ系のトランジスタ）の７０倍以上である。

このため、上記したスイッチ回路６２５が導通状態となった瞬間に出力インバータ回路６２３に流れる貫通電圧（貫通電流）は非常に大きく、制御部３００の電源電圧回路３７０に大きな負荷がかかってしまうという問題がある。

この問題を解消するために、本実施形態における映像信号出力回路６００は、各スイッチ回路６２５が導通状態となるタイミングをずらすことで電源電圧回路３７０にかかる負荷を分散させ、軽減している。具体的には、液晶表示パネル１０を左右に２つに分けて、２つの中継基板６３を介して２系統の電源電圧を液晶表示パネル１０の左側と右側とにそれぞれ供給し、左側に配置されたラッチ回路ユニット６２０と、右側に配置されたラッチ回路ユニット６２０との出力タイミングをずらすことで、電源電圧回路３７０にかかる負荷を分散させ、軽減している。
本実施形態においては、映像信号出力回路６００が２４０個のラッチ回路ユニット６２０を含む場合を想定しているので、左側に配置された１２０個のラッチ回路ユニット６２０と、右側に配置されたラッチ回路ユニット６２０との出力タイミングをずらすことで、電源電圧回路３７０にかかる負荷を分散させ、軽減している。この動作を実現するために、映像信号制御回路３１０は、左側に配置された１２０個のラッチ回路ユニット６２０と、右側に配置された１２０個のラッチ回路ユニット６２０との出力タイミングをずらすような書き込み信号を生成し、これを書き込み信号線６４９に出力する。

ここでは、液晶表示パネル１０の右側に配置されたラッチ回路ユニット６２０と、左側に配置されたラッチ回路ユニット６２０との出力タイミングをずらす場合を例示したが、例えば、液晶表示パネル１０に設けられる２４０個のラッチ回路ユニット６２０の出力タイミング全てをそれぞれずらすとしても構わない。

ところで、本発明者らの検討によれば、液晶表示パネル１０に設けられる全ての極性信号出力回路６３０から極性信号が一斉に出力された場合、上記した映像信号出力回路６００の場合と同様に、電源電圧回路３７０に大きな負荷がかかるという問題がある。このため、本実施形態における極性信号シフトレジスタ６５０は、各極性信号出力回路６３０による極性信号の出力タイミングがずれるようにタイミング信号を出力することで、電源電圧回路３７０にかかる負荷を分散させ、軽減している。具体的な構成としては、例えば、極性信号シフトレジスタ６５０を極性信号出力回路６３０と同数の段数だけ形成し、各段に対応する極性信号出力回路６３０に順にタイミング信号を出力することで、極性信号出力回路６３０による極性信号の出力タイミングをずらしている。

図６は、副画素１１０の構成の一例を示す。図６に示すように、副画素１１０は、画素駆動スイッチ回路１２０、画素メモリ回路１３０および書き込みスイッチ回路１４０を備えている。なお、図６中の３７および３９は走査線３５を構成する２つの書き込み制御信号線を示し、４５は極性信号線を示し、４７は基準電圧線を示し、５５はコモン信号線を示し、５７および５９はメモリ電源線を示している。

画素メモリ回路１３０は、図６に示すように、直列に接続された２つのインバータ回路１３３，１３５を含み、インバータ回路１３５の出力端子は、書き込みスイッチ回路１４０に含まれるトランスファゲート１４５を介してインバータ回路１３３の入力端子に接続している。

画素メモリ回路１３０は、映像信号線２５を介して入力されるデータ信号（論理値「１」または論理値「０」の２値のデータ）を１ビット分記憶する。データ信号は、書き込みスイッチ回路１４０に含まれる２つのトランスファゲート１４３，１４５に接続する書き込み制御信号線３７，３９によりトランスファゲート１４３が導通状態になると画素メモリ回路１３０に入力し、トランスファゲート１４３が非導通状態になり、かつ、トランスファゲート１４５が導通状態になると画素メモリ回路１３０に記憶される。

画素駆動スイッチ回路１２０を構成する２つのトランスファゲート１２７，１２９は、画素メモリ回路１３０を構成するインバータ回路１３３の出力（つまり、画素メモリ回路１３０に記憶されているデータ信号）に応じて一方が導通状態になる。

具体的には、画素メモリ回路１３０を構成するインバータ回路１３３の出力が「０」の場合（換言すると、画素メモリ回路１３０にメモリ電源線５９によりロー電圧が供給される場合）、画素駆動スイッチ回路１２０のトランスファゲート１２９が導通状態になり、極性信号が、極性信号線４５を介して画素電極１５０に供給される。つまり、極性信号に応じた電圧が画素電極１５０に印加される。

一方、画素メモリ回路１３０を構成するインバータ回路１３３の出力が「１」の場合（換言すると、画素メモリ回路１３０にメモリ電源線５７によりハイ電圧が供給される場合）、画素駆動スイッチ回路１２０のトランスファゲート１２７が導通状態になり、基準信号が、基準信号線４７を介して画素電極１５０に供給される。つまり、基準電圧が画素電極１５０に印加される。

図６に示すように、画素電極１５０に対向してコモン電極１５５が形成されており、画素電極１５０とコモン電極１５５との間に液晶組成物が配置される。画素電極１５０とコモン電極１５５との電位差により、液晶分子の配向が変化することにより画像が表示される。

例えば、画素電極１５０とコモン電極１５５との間に電位差を生じさせ、画素電極１５０とコモン電極１５５との間の電気力線に沿って液晶分子を配向させ、液晶組成物中を通過する光の偏光方向を変化させずに、液晶組成物を挟む２つの偏光素子の偏光方向を交差させた場合に、表示は黒（透過量：小）となる。一方で、画素電極１５０とコモン電極１５５との間に電位差を生じさせずに、液晶分子が捻じれて配向し、液晶組成物中を通過する光の偏光方向が９０度回転した場合に、表示は白（透過量：大）となる。

本実施形態においては、画素電極１５０とコモン電極１５５との間の電位差が５Ｖ程度である場合を想定し、上記したように、静止画像を表示する際には（換言すると、メモリモードの場合）、液晶組成物に直流電圧が印加され続けるのを防ぐために、一定周期で画素電極１５０に印加する電圧の極性を反転させている。

一例として、コモン電極１５５に印加する電圧は５Ｖとし、画素電極１５０に印加される極性信号に応じた電圧は０Ｖまたは１０Ｖとすることが可能である。この場合、画素駆動スイッチ回路１２０のトランスファゲート１２７，１２９を導通状態にするために、画素メモリ回路１３０には、メモリ電源線５７で約１０Ｖ、メモリ電源線５９で約０Ｖの電圧が供給される。

また、映像信号線２５から供給される映像信号（データ信号）のハイ電圧は約１０Ｖとなり、ロー電圧は約０Ｖとなる。したがって、上記した出力インバータ回路６２３の電源電圧もＶＳＨが約１０Ｖとなり、ＶＳＳは約０Ｖとなる。

図７は、制御部３００から極性信号シフトレジスタ６５０に対して出力される各種信号と、極性信号出力回路６３０から出力される極性信号との出力タイミングを示すタイミングチャートである。

まず、制御部３００（の映像信号出力回路３１０）はスタート信号ＳＴＰが立ち上がると、極性信号シフトレジスタ６５０に対して極性制御信号ＰＯＬを出力する。スタート信号ＳＴＰが立ち上がる間隔（スタート信号ＳＴＰの出力間隔）は、任意に設定可能であり、本実施形態ではその間隔が８秒である場合を想定している。極性制御信号ＰＯＬは、極性の変更（切り替え）を制御（指示）するための信号である。図７では、まず、ハイ電圧の極性制御信号ＰＯＬ（極性がハイの極性制御信号ＰＯＬ）が極性信号シフトレジスタ６５０に出力されていることが示されている。

なお、制御部３００はスタート信号ＳＴＰが立ち上がると、上記した極性制御信号ＰＯＬの他に、極性信号出力回路６３０と同数のクロック信号ＣＫＰを極性信号シフトレジスタ６５０に対して順に出力する。クロック信号ＣＫＰは、極性信号出力回路６３０を順に駆動させるための信号である。極性信号シフトレジスタ６５０は、制御部３００からのクロック信号ＣＫＰに合わせて、極性信号ＰＯＬＡｎの出力タイミングを規定するためのタイミング信号を極性信号出力回路６３０に順に出力する。また、詳細については後述するが、極性信号シフトレジスタ６５０は、極性制御信号ＰＯＬの極性を反転させた極性信号ＰＯＬＡｎ’を極性信号出力回路６３０に出力する。

極性信号出力回路６３０は、極性信号シフトレジスタ６５０から出力されるタイミング信号にしたがって、極性信号シフトレジスタ６５０から出力される極性信号ＰＯＬＡｎ’（に応じた電圧）を昇圧することで得られる極性信号ＰＯＬＡｎを、対応する極性信号線４５に出力する。ここでは図示を省略するが、極性信号出力回路６３０は、図５に示したバッファ回路６２１と同様な構成の回路を有しており、極性信号シフトレジスタ６５０から出力される極性信号ＰＯＬＡｎ’（に応じた電圧）は昇圧され、昇圧後の電圧が極性信号ＰＯＬＡｎとして極性信号線４５に出力される。

例えば、図７の極性信号ＰＯＬＡ１は、１番目の極性信号出力回路６３０から出力される極性信号であり、上記したように、極性制御信号ＰＯＬの極性とは反対の極性（図７の場合ロー）に応じた電圧を有する極性信号ＰＯＬＡ１が最初のクロック信号ＣＫＰに同期して出力されていることが示される。同様に、図７の極性信号ＰＯＬＡ２は、２番目の極性信号出力回路６３０から出力される極性信号であり、極性制御信号ＰＯＬの極性とは反対の極性に応じた電圧を有する極性信号ＰＯＬＡ２が２番目のクロック信号ＣＫＰに同期して出力されていることが示される。なお、図７に示す極性信号ＰＯＬＡ３，ＰＯＬＡ２３９，ＰＯＬＡ２４０もまた、上記した極性信号ＰＯＬＡ１，ＰＯＬＡ２と同様であるため、ここではその詳しい説明は省略する。

このように、極性信号出力回路６３０から画素１００に対して順に極性信号ＰＯＬＡｎが出力される構成とすることにより、電源電圧回路３７０にかかる負荷を分散軽減することが可能となる。

なお、本実施形態の表示装置１を構成する制御部３００は、図７に示すように、極性信号出力回路６３０と同数のクロック信号ＣＫＰを極性信号シフトレジスタ６５０に出力し終えてから、次のスタート信号ＳＴＰが立ち上がるまでの間、クロック信号ＣＫＰを出力しない休止期間ＢＴを有している。この休止期間ＢＴは、例えば、スタート信号ＳＴＰが一度立ち上がってから再度立ち上がるまでの期間がＴであり、当該期間Ｔにおいてｎ個のクロック信号ＣＫＰが出力される場合、Ｔ／ｎより長い期間であることが望ましい。

一般的には、スタート信号ＳＴＰが一度立ち上がってから再度立ち上がるまでの間に、所定回数（ここでは２４０回）のクロック信号ＣＫＰが丁度出力されるように、クロックの幅が調整されて出力される。しかしながら、クロックの幅を基本クロックの幅から調整する場合、回路規模が肥大化してしまうという問題がある。一方で、所定回数（２４０回）のクロック信号ＣＫＰが基本クロックの幅をもって丁度出力されるように、スタート信号ＳＴＰの出力間隔を短く設定する場合、表示装置１が動作している時間が増加してしまうため消費電力の観点から望ましくないという問題がある。

そこで、本実施形態においては、スタート信号ＳＴＰの出力間隔を液晶に焼き付きが生じない程度の間隔（例えば、液晶に焼き付きが生じる直前の間隔）に設定して、省電力化を図りつつも、所定回数のクロック信号ＣＫＰが出力された後は、クロック信号ＣＫＰを出力しない休止期間ＢＴが設けられることで、基本クロックを使用可能とし、回路規模の肥大化を抑制することを可能としている。

なお、極性信号出力回路６３０の出力ＰＯＬＡｎは、図７に示すように、極性信号シフトレジスタ６５０からのタイミング信号を受けた時点での極性制御信号ＰＯＬの極性にしたがった値（換言すると、上記したように極性信号シフトレジスタ６５０からの極性信号ＰＯＬＡｎ’と同一極性の値）となり、次のタイミング信号を受けるまで当該値は維持され、次のタイミング信号を受けると、この時点での極性制御信号ＰＯＬの極性にしたがった値（換言すると、上記したように極性信号シフトレジスタ６５０からの極性信号ＰＯＬＡｎ’と同一極性の値）に切り替えられる。つまり、極性信号出力回路６３０の出力は、極性信号シフトレジスタ６５０からのタイミング信号で切り替わるだけでなく、次のタイミング信号を受けるまで維持する必要がある。

図８は、極性信号シフトレジスタ６５０に含まれる回路構成の一例を示す。図８では、極性信号シフトレジスタ６５０に含まれるｎ段目の回路構成を示している。

図８に示すように、極性信号シフトレジスタ６５０は、レジスタ回路６５１と、２つのインバータ回路６５３，６５５と、メモリ回路６９０とを備えている。メモリ回路６９０は、２つのインバータ回路６９３，６９９と、２つのスイッチング素子６９５，６９７とにより構成される。

ｎ段目のレジスタ回路６５１の一端は、前段のレジスタ回路６５１と接続し、他端は、インバータ回路６５３と接続する。また、レジスタ回路６５１は制御部３００と接続し、レジスタ回路６５１には制御部３００からのクロック信号ＣＫＰが入力される。

インバータ回路６５３の出力端は、もう１つのインバータ回路６５５およびメモリ回路６９０を構成するスイッチング素子６９５に接続する。インバータ回路６５５の出力端は、メモリ回路６９０を構成するスイッチング素子６９７に接続する。

メモリ回路６９０を構成するスイッチング素子６９７の一端は、制御部３００と接続し、制御部３００からの極性指示信号ＰＯＬはスイッチング素子６９７を介してメモリ回路６９０に入力される。スイッチング素子６９７の他端は、インバータ回路６９９に接続する。

インバータ回路６９９の出力端は、対応する極性信号出力回路６３０と、スイッチング素子６９５の一端に接続する。スイッチング素子６９５の他端は、もう１つのインバータ回路６９３に接続し、インバータ回路６９３の出力端は、インバータ回路６９９に接続する。

このような構成によれば、スイッチング素子６９５が導通状態の場合に、直列に接続された２つのインバータ回路６９３，６９９により極性制御信号ＰＯＬの値を保持することができる。

図９は、制御部３００から極性信号シフトレジスタ６５０に対して出力される各種信号と、極性信号シフトレジスタ６５０から出力される極性信号ＰＯＬＡｎ’との出力タイミングを示すタイミングチャートである。

図９のタイミングチャートに示されるように、ｎ段目のレジスタ回路６５１は、前段（ｎ−１段）からの入力信号ＩＮを受けると、次のクロック信号ＣＫＰに同期して出力ＯＵＴをハイ電圧にする。出力ＯＵＴがハイ電圧になると、インバータ回路６５３によりロー電圧がスイッチング素子６９５に供給され、スイッチング素子６９５は非導通状態になる。一方、出力ＯＵＴがハイ電圧になると、インバータ回路６５３，６５５によりハイ電圧がスイッチング素子６９７に供給され、スイッチング素子６９７が導通状態になる。スイッチング素子６９７が導通状態になると、制御部３００からの極性制御信号ＰＯＬがメモリ回路６９０に入力され、メモリ回路６９０に含まれるインバータ回路６９９により当該極性制御信号ＰＯＬとは反対の極性の極性信号ＰＯＬＡｎ’が、対応する極性信号出力回路６３０に出力される。図９では、出力ＯＵＴがハイ電圧になった時の極性制御信号ＰＯＬの極性がローである場合を想定しているので、極性信号ＰＯＬＡｎ’の極性はハイになる。

その後、ｎ段目のレジスタ回路６５１の出力ＯＵＴがロー電圧になると、インバータ回路６５３によりハイ電圧がスイッチング素子６９５に供給され、スイッチング素子６９５は導通状態になる。一方、出力ＯＵＴがロー電圧になると、インバータ回路６５３，６５５によりロー電圧がスイッチング素子６９７に供給され、スイッチング素子６９７は非導通状態になる。これによれば、メモリ回路６９０において、直前に入力された極性制御信号ＰＯＬの値（この場合、ロー電圧の極性制御信号ＰＯＬ）が保持される。

図１０に、画素周辺の回路のブロック図を示す。図１０では、２行２列に並べられた４つの副画素を示している。

書き込みスイッチ回路１４０を挟んで、書き込み制御信号線３７と３９とが図中上下に配置されている。なお、図２では書き込み制御信号線３７と３９を１本にまとめて走査線３５として表して説明している。

画素メモリ回路１３０の上下にもメモリ電源線５７と５９が形成されている。従って、メモリ電源線５７と５９は、図２に示す表示領域２０ａの左右から供給されることになる。

映像信号線２５は２本毎に図中上下方向に延伸しており、副画素２列おきに形成されている。

極性信号線４５と基準電圧線４７は表示領域２０ａの上下方向に延伸しており、極性信号と基準電圧は図中下側から供給されている。極性信号線４５と基準電圧線４７は電圧供給能力強化のために、映像信号線２５に比較して太く形成されている。

図１０中の８２０は画素駆動スイッチ回路１２０と画素電極１５０とを接続するスルーホールの位置を示す。

映像信号線２５を介して供給された映像信号は、書き込み制御信号線３７と３９により導通状態となった書き込みスイッチ回路１４０を介して画素メモリ回路１３０に記憶される。画素メモリ回路１３０にはメモリ電源線５７と５９により、電源電圧が供給されており、画素メモリ回路１３０の出力により画素駆動スイッチ回路１２０のオン・オフが制御される。

画素駆動スイッチ回路１２０は画素メモリ回路１３０の出力に従って、極性信号線４５または基準電圧線４７によって供給される電圧を画素電極１５０に印加する。

次に、図１１に、画素電極１５０の配置を示す。図中、縦に２つの画素が並んでいる。１つの画素は、４色のカラーフィルタに対応するように、副画素の画素電極１５０が形成されている。各色の副画素は画素電極１５０の面積の広さが１：２：４となるように形成されており、３ビットのデータ信号（デジタルデータ）を面積階調を用いて表示する。

図１１中の１５０Ｒ１、１５０Ｒ２、１５０Ｒ３は、赤色のカラーフィルタに対応する画素電極で、画素電極１５０Ｒ１は、３ビットの赤色のデータの（下位から数えて）１ビット目の値が書き込まれる。同じく、画素電極１５０Ｒ２は、赤色のデータの２ビット目の値が書き込まれ、画素電極１５０Ｒ３は、赤色のデータの３ビット目の値が書き込まれる。

次に、画素電極１５０Ｂ１は、青色のデータの１ビット目の値が書き込まれ画素電極１５０Ｂ２は、青色のデータの２ビット目の値が書き込まれ、画素電極１５０Ｂ３は、青色のデータの３ビット目の値が書き込まれる。

図１１中の１５０ＹＧ１、１５０ＹＧ２、１５０ＹＧ３と、 １５０ＢＧ１、１５０ＢＧ２、１５０ＢＧ３とは、緑色のデータの値が書き込まれる画素電極であるが、画素電極１５０ＹＧ１〜３と、画素電極１５０ＢＧ１〜３とは、同じ緑色の帯域の光でも、異なる波長の光を透過するカラーフィルタに対応する。

図中、画素電極１５０の大きさが異なるにもかかわらず、スルーホール８２０は画素電極１５０と重なる位置に配置できている。例えば画素電極１５０Ｂ１に対して、画素電極１５０Ｂ２の面積は２倍になっており、画素電極１５０Ｂ２はスルーホール８２０の位置から一旦下方に伸びて、自らを駆動する画素メモリ回路１３０と重なるように形成された後、画素電極１５０Ｂ１を駆動する画素メモリ回路１３０と重なる位置に向かって（図中左側に）延伸するように形成されている。

さらに、画素電極１５０Ｂ１に対して、画素電極１５０Ｂ３の面積は４倍になっており、画素電極１５０Ｂ３はスルーホール８２０の位置から一旦下方に伸びて、自らを駆動する画素メモリ回路１３０及び書き込みスイッチ回路１４０と重なるように形成された後、（図中下側の）隣の画素の画素電極１５０ＢＧ３を駆動する書き込みスイッチ回路１４０-２から画素電極１５０ＢＧ１を駆動する書き込みスイッチ回路１４０-２と重なるように、（図中左側に）延伸するように形成されている。

図１２に、メモリ電源線５７と５９とを、極性信号線４５と基準電圧線４７に沿って、図中、上下方向に延伸するよう配置した構成を示す。

図１０に示す構成では、メモリ電源線５７と５９とが映像信号線２５と交差しており、映像信号線２５との間でカップリング容量が形成されていた。そのため、映像信号線２５の電圧が、例えば高電圧側１０Ｖ、定電圧側０Ｖで振幅すると、メモリ電源線５７と５９の電位が変動するという問題が生じていた。

メモリ電源線５７と５９の電位が変動すると、画素駆動スイッチ回路１２０をオン・オフする電圧が変動することとなり、例えば、トランスファゲート１２７と１２９とが同時にオン状態となり、極性信号線４５と基準電圧線４７とがショートして表示に不良が生じる怖れがある。

そのため、メモリ電源線５７と５９とが映像信号線２５と交差しないように、図１２に示す、メモリ電源線５７と５９とを、図中、上下方向に延伸するよう配置する構成とした。

メモリ電源線５７と５９とを、図中、上下方向に延伸する配置とした場合に、映像信号線２５を構成する導電層と同層（同材料）でメモリ電源線５７と５９とを形成することが可能である。図１０に示す、メモリ電源線５７と５９とを映像信号線２５と交差して形成する構成の場合は、メモリ電源線５７と５９とを書き込み制御信号線３７と３９と同層の導電層で形成している。書き込み制御信号線３７と３９は、プロセス上の理由で比較的高抵抗なＭｏＷ等の高融点金属およびその合金で形成されるのに対して、映像信号線２５はアルミ等の低抵抗な金属およびその合金で形成されるため、メモリ電源線５７と５９を書き込み制御信号線３７と３９よりも低抵抗な導電層で形成することで電源供給能力の強化が図れている。

また、メモリ電源線５７と５９とを、ブロック毎に形成された入力端子６８０から直線的、かつ短距離で配置することができることでも電源供給能力が強化されている。

図１３に、メモリ電源線５７と５９とを、極性信号線４５と基準電圧線４７に沿って４本並べて配置した場合の反射電極の位置を示す。図中横方向に２本配線を追加することとなり、各回路の横方向の幅が狭くなっている。各回路を形成可能な横幅が狭くなることにより、画素駆動スイッチ回路１２０と画素電極１５０とを接続するスルーホール８２０を形成する位置が画素電極１５０の端部に接近するという問題が生じる。

例えば、緑色のデータの１ビット目の値が書き込まれる画素電極１５０Ｂ１と、画素駆動スイッチ回路１２０とを接続するスルーホール８２０が、画素電極１５０Ｂ１の端部に近接している。そのため、スルーホール８２０の位置を移動させる必要が生じた。

図１４に、スルーホール８２０の位置を説明するための、回路のレイアウトを示す。図中左上は画素電極１５０ＹＧ１、右上は画素電極１５０ＢＧ１、左下は画素電極１５０Ｒ１、右下は画素電極１５０Ｂ１に対応する、画素駆動スイッチ回路１２０と画素メモリ回路１３０のレイアウトを示す。

画素メモリ回路１３０はインバータ回路１３３と１３５で構成され、インバータ回路１３３と１３５共通に半導体層１３１０がリング状に形成され、インバータ回路１３３の出力がインバータ回路１３５の入力と接続し、インバータ回路１３３のゲート電極１３２０がトランスファゲート１２７と１２９の一方のゲート電極１２２０に接続し、インバータ回路１３３の出力とインバータ回路１３５の入力とが、トランスファゲート１２７と１２９の他方のゲート電極１２２５に接続している。

画素駆動スイッチ回路１２０も半導体層１２１０がリング状に形成されているが、画素電極１５０ＹＧ１と画素電極１５０Ｒ１とに対応する画素駆動スイッチ回路１２０では、スルーホール８２０ａは、半導体層１２１０と重ならないように、半導体層１２１０のリングの穴の位置に形成されている。対して、画素電極１５０ＢＧ１と画素電極１５０Ｂ１とに対応する画素駆動スイッチ回路１２０では、スルーホール８２０ｂは半導体層１２１０のリングの中央から、画素電極１５０ＹＧ１と画素電極１５０Ｒ１側へ移動しており、スルーホール８２０ｂは半導体層１２１０と重なる位置に形成されている。

スルーホール８２０ｂは半導体層１２１０と重なる位置にまで移動させることで、画素電極１５０ＢＧ１と画素電極１５０Ｂ１との接続の位置に裕度を持たせることが可能になっている。

図１５に、図１４のＡ−Ａ線の断面図を示す。画素電極１５０は、アルミ等で形成される反射電極１５１０と反射電極１５１０を覆って、ＩＴＯ等で形成される透明電極１５２０から形成される。

図１５中の１２４０はガラス・樹脂等で形成される基板で、基板１２４０の上にはＳｉＯやＳｉＮで形成される下地膜１２５０が形成され、下地膜１２５０の上にリング状に半導体層１２１０が形成されている。半導体層１２１０の上には絶縁膜１２６０が形成され、絶縁膜１２６０の上には画素駆動スイッチ回路１２０のゲート電極１２２０と１２２５が形成されている。

ゲート電極１２２０と１２２５の上には絶縁膜１２７０が形成されており、絶縁膜１２７０の上には、中継電極１２３０が形成されている。絶縁膜１２７０と１２６０には、スルーホール１２３５が形成され、中継電極１２３０と、ゲート電極１２２０および１２２５とを接続している。

中継電極１２３０の上には絶縁膜１２８０が形成され、絶縁膜１２８０にはスルーホール８２０ａが形成され、中継電極１２３０と反射電極１５１０とを接続している。

図１５に示すＡ−Ａ断面では、スルーホール８２０ａはリング状の半導体層１２１０の中間付近に形成されているが、図１６に示すＢ−Ｂ断面では、スルーホール８２０ｂはリング状の半導体層１２１０の一方に重なるように、中央から一方の半導体層１２１０に偏った位置に形成されている。

以上説明したように、本実施形態の表示装置１は、一定周期毎に、基準電圧に対して極性が反転した電圧を極性信号として画素１００に出力可能な極性信号出力回路６３０を備えているので、画素メモリ回路１３０に記憶された映像信号（に応じた電圧）を使用して静止画像を表示するとしても、液晶組成物に直流電圧が印加され続けるのを防ぐことができ、液晶に焼き付き等の問題が生じてしまうことを抑制すること、つまり、液晶の劣化を抑制することが可能である。

また、本実施形態の表示装置１は、上記した極性信号を出力するタイミングを規定するためのタイミング信号であって、極性信号を一度に全ての画素１００に出力せずに順番に出力させるためのタイミング信号を極性信号出力回路６３０に出力可能な極性信号シフトレジスタ６５０を備えているので、電源電圧回路３７０にかかる負荷を分散軽減させることが可能である。

ここで、メモリモード時に映像信号出力回路３１０の動作を停止させる構成について説明する。静止画像等を表示するメモリモード時においては、映像信号出力回路３１０は映像信号を出力する必要がないため、消費電力の点において、その動作を停止する方が望ましい。しかしながら、上記したように、映像信号出力回路３１０は極性制御信号ＰＯＬ等、表示に必要な各種信号を出力しているため、たとえメモリモードであったとしても、その動作を停止することができないという問題がある。

上記問題を解決するために、システム制御回路３８０が、制御部３００に含まれる各部の動作の制御の他に、メモリモード時に、表示に必要な各種信号を生成し、これらを液晶表示パネル１０に出力する機能をさらに有する。この場合、システム制御回路３８０には、例えばＭＣＵ（Micro Control Unit）を用いることが可能である。この場合、システム制御回路３８０は、例えば、ＣＰＵと、上記した機能を実現させるためのプログラムを格納するメモリと、入出力部とを備え、メモリに格納されたプログラムがＣＰＵにより実行されることで、上記した表示に必要な信号が生成され、これが入出力部を介して液晶表示パネル１０に出力される。

つまり、コントロールモードの場合、制御部３００は映像信号制御回路３１０を動作させる。この場合、映像信号制御回路３１０のインタフェース回路３５０はシステム制御回路３８０と制御信号の授受を行い、記憶回路３４０は制御信号や映像信号を記憶し、映像信号処理回路３３０は映像信号を反射型メモリ内蔵表示装置に対応した形態に変換し、タイミング生成回路３２０は変換後の映像信号の表示に必要なタイミング信号を生成する。

一方、メモリモードの場合、制御部３００は消費電力の観点から映像信号制御回路３１０の動作を停止させる。この場合、システム制御回路３８０がメモリ回路に記憶された映像信号の表示に必要なタイミング信号を生成し、これを液晶表示パネル１０に出力する。

これによれば、メモリモード時に映像信号制御回路３１０の動作を停止させることが可能となり、映像信号線２５への映像信号の出力の他に、映像信号線２５に出力される映像信号の生成も停止させることが可能となるため、メモリモード時の消費電力を大幅に削減することが可能となる。

なお、システム制御回路３８０が極性信号出力回路６３０および極性信号シフトレジスタ６５０を駆動する場合においても、極性信号出力回路６３０および極性信号シフトレジスタ６５０は、上記映像信号出力回路３１０が駆動する場合と同様に動作可能であるため、もちろん上記映像信号出力回路３１０が駆動する場合と同様な効果を得ることもできる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…表示装置、１０…液晶表示パネル、５０…映像信号出力部、１００…画素、１３０…画素メモリ回路、３００…制御部、３１０…映像信号出力回路、３２０…タイミング生成回路、３３０…映像信号処理回路、３７０…電源電圧回路、３８０…システム制御回路、６００…映像信号出力回路、６３０…極性信号出力回路、６５０…極性信号シフトレジスタ。

Claims (7)

1. 映像信号を記憶するための画素メモリ回路を有する画素と、極性制御信号により制御され、前記画素に極性信号を供給する複数の極性信号出力回路とを有する液晶パネルと、
   前記液晶パネルに前記極性制御信号を供給するコントローラと、
   を備え、
   前記各極性信号出力回路は、前記コントローラより供給される前記極性制御信号にしたがった極性の極性信号を順番に出力し、
   前記コントローラは、一定期間毎に、前記各極性信号出力回路を駆動するためのクロック信号を前記液晶パネルに出力する、
   液晶表示装置。
2. 前記コントローラは、所定の一定期間において、前記極性信号出力回路と同数のクロック信号を出力した後、次の一定期間が来るまで前記クロック信号の出力を停止する、
   請求項１に記載の液晶表示装置。
3. 前記クロック信号の出力を停止する休止期間は、前記所定の一定期間におけるクロック信号の出力回数をｎとし、前記所定の一定期間の長さをＴとした場合、Ｔ／ｎよりも長い、
   請求項２に記載の液晶表示装置。
4. 前記一定期間は、前記液晶パネルに直流電圧が印加されることによる劣化が生じる期間よりも短い、
   請求項１〜請求項３のいずれか１項に記載の液晶表示装置。
5. 前記画素は、画素電極と、前記画素電極に対向するコモン電極と、前記画素電極と前記コモン電極との間に配置される液晶組成物とを有し、
   前記極性信号は、前記コモン電極に印加される電圧に対して極性が反転した電圧を前記画素電極に供給するための信号である、
   請求項１〜請求項４のいずれか１項に記載の液晶表示装置。
6. 前記液晶パネルは、
   前記コントローラから継続的に供給されている映像信号を用いて映像を表示する第１モードと、
   前記画素メモリ回路に記憶されている前記映像信号を用いて映像を表示する第２モードとを有し、
   前記コントローラは、
   前記映像信号を出力する映像信号出力回路と、
   前記映像信号出力回路を制御するマイクロコンピュータとを有し、
   前記第１モードにおいて、前記映像信号出力回路が前記極性制御信号を出力し、前記第２モードにおいて、前記マイクロコンピュータが前記極性制御信号を出力する、
   請求項１〜請求項５のいずれか１項に記載の液晶表示装置。
7. 前記第１モードは、動画像の表示に適用されるモードであり、
   前記第２モードは、静止画像の表示に適用されるモードである、
   請求項６に記載の液晶表示装置。

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