CN101908381B - 移位寄存器 - Google Patents

Abstract

一种移位寄存器包括多级移位寄存器电路，用以分别输出多个移位输出信号，多级移位寄存器电路中的第m级移位寄存器电路包括节点、移位寄存器单元及控制电路。节点上具有致能于第m个期间的第一控制信号。移位寄存器单元受控于第m-1级移位寄存器电路提供的第m-1级输出信号及时钟信号，于第m个期间中提供致能的第m级输出信号，并受控于第m+1级移位寄存器电路提供的第m+1级第二控制信号，于第m+1个期间中提供非致能的第m级输出信号。控制电路受控于时钟信号，根据第m级第一控制信号提供第m级第二控制信号输出至第m-1级移位寄存器电路。其中m为大于1的自然数。

Description

移位寄存器

技术领域

本发明是有关于一种移位寄存器，且特别是有关于一种其中的各级移位寄存器电路具有控制电路，用以提供控制信号对前一级移位寄存器电路进行补偿控制的移位寄存器。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视、计算机屏幕、笔记本型计算机、移动电话或个人数字助理等。液晶显示器包括源极驱动器(Source Driver)、栅极驱动器(GateDriver)及液晶显示面板，其中液晶显示面板中具有像素阵列，而栅极驱动器用以依序开启像素阵列中对应的像素列，以将数据驱动器输出的像素数据栅极至像素，进而显示出欲显示的图像。

现今的技术多以移位寄存器(Shift Register)来实现出可依序开启像素阵列中对应的像素列的栅极驱动器。由于栅极驱动器对液晶显示器的显示画面质量影响甚巨，因此如何设计出输出信号失真轻微的移位寄存器，以提升栅极驱动器的效能与液晶显示器的显示画面质量乃业界所致力的方向之一。

发明内容

本发明是有关于一种移位寄存器，其中的各级移位寄存器电路包括控制电路，用以提供控制信号对各级移位寄存器电路的前一级移位寄存器电路进行补偿控制。如此，相较于传统移位寄存器，本发明相关的移位寄存器具有可有效地降低各级移位寄存器电路输出信号的负载及提升各级移位寄存器电路的输出信号的信号失真的优点。

根据本发明提出一种移位寄存器包括多级移位寄存器电路，用以分别输出多个移位输出信号，多级移位寄存器电路中的第m级移位寄存器电路包括第m级第一节点、第m级移位寄存器单元及第m级控制电路。第m级第一节点上具有致能于第m个期间的第m级第一控制信号。第m级移位寄存器单元受控于第m-1级移位寄存器电路提供的致能于第m-1个期间的第m-1级输出信号及第一时钟信号，于第m个期间中提供致能的第m级输出信号，并受控于第m+1级移位寄存器电路提供的第m+1级第二控制信号，于第m+1个期间中提供非致能的第m级输出信号。第m级控制电路受控于第一时钟信号，根据第m级第一控制信号提供第m级第二控制信号输出至第m-1级移位寄存器电路。其中m为大于1的自然数。

根据本发明提出一种栅极驱动器(Gate Driver)，用以驱动显示面板。栅极驱动器包括移位寄存器，移位寄存器包括多级移位寄存器电路，用以分别输出多个移位输出信号，多级移位寄存器电路中的第m级移位寄存器电路包括第m级第一节点、第m级移位寄存器单元及第m级控制电路。第m级第一节点上具有致能于第m个期间的第m级第一控制信号。第m级移位寄存器单元受控于第m-1级移位寄存器电路提供的致能于第m-1个期间的第m-1级输出信号及第一时钟信号，于第m个期间中提供致能的第m级输出信号，并受控于第m+1级移位寄存器电路提供的第m+1级第二控制信号，于第m+1个期间中提供非致能的第m级输出信号。第m级控制电路受控于第一时钟信号，根据第m级第一控制信号提供第m级第二控制信号输出至第m-1级移位寄存器电路。其中m为大于1的自然数。

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示应用本发明第一实施例的移位寄存器的栅极驱动器的方块图。

图2绘示乃图1的移位寄存器的相关信号时序图。

图3绘示乃图1的移位寄存器电路的详细电路图。

图4绘示乃图3的移位寄存器电路的相关信号时序图。

图5绘示乃图1的移位寄存器电路的另一详细电路图。

图6绘示乃图1的移位寄存器电路的再一详细电路图。

图7绘示乃图1的移位寄存器电路的再一详细电路图。

图8绘示乃图7的移位寄存器电路的相关信号时序图。

图9A-9D绘示乃图7的移位寄存器电路的信号仿真图。

图10绘示应用本发明第二实施例的移位寄存器的栅极驱动器的方块图。

图11绘示乃图10的移位寄存器的相关信号时序图。

图12绘示乃图10的移位寄存器电路的详细电路图。

图13绘示乃图12的移位寄存器电路的相关信号时序图。

图14绘示乃图10的移位寄存器电路的另一详细电路图。

图15绘示乃图10的移位寄存器电路的再一详细电路图。

图16绘示乃图10的移位寄存器电路的再一详细电路图。

图17绘示应用本发明第二实施例的移位寄存器的栅极驱动器的另一方块图。

图18绘示乃图17的移位寄存器的相关信号时序图。

图19绘示乃图17的移位寄存器电路的详细电路图。

图20绘示乃图19的移位寄存器电路的相关信号时序图。

图21绘示本发明上述实施例的栅极驱动器驱动的显示面板的布局示意图。

图22绘示本发明上述实施例的栅极驱动器驱动的显示面板的另一布局示意图。

图23绘示本发明上述实施例的栅极驱动器驱动的显示面板的再一布局示意图。

[主要元件标号说明]

1、2、3：栅极驱动器

10、SH_o、SH_e、SH′_o、SH′_e：移位寄存器

S_1-S_N、S_m、S_m′、S_m″、So_1-So_n、Se_1-Se_n、So′_1-So′_n、Se′_1-Se′_n：移位寄存器电路

CU1、CU1′、CU2、CU2′、CU3：控制电路

SU1、SU1′、SU1″、SU2、SU2′、SU2″、SU3：移位寄存器单元

SU1a、SU1b、SU1b′、SU1b″、SU2a、SU2b、SU2b′、SU2b″、SU3a、SU3b：驱动单元

SU1c、SU1d、SU2c、SU2d、SU3c、SU3d：电平控制单元

NT1、NT2：节点

T1、T2、T3：晶体管

22：奇数序栅极驱动单元

24：偶数序栅极驱动单元

100、200、300：显示面板

Cc11、Cc12：子像素行

Dr11-Dr3：数据线

Ga1-Ga6：栅极线

具体实施方式

本实施例的移位寄存器中的各级移位寄存器电路包括控制电路，用以提供控制信号对各级移位寄存器电路的前一级移位寄存器电路进行补偿控制操作。

第一实施例

本实施例的移位寄存器被应用来实现栅极驱动器(Gate Driver)。请参照图1及图2，图1绘示应用本发明第一实施例的移位寄存器的栅极驱动器的方块图，图2绘示乃图1的移位寄存器的相关信号时序图。栅极驱动器1包括移位寄存器10，移位寄存器10用以响应于起始信号STV，提供栅极信号G(1)、G(2)、G(3)、G(4)、…、G(N)来驱动显示面板(未绘示)的N列像素。其中N为大于1的自然数，在一个例子中，N为偶数。

移位寄存器10包括移位寄存器电路S_1、S_2、S_3、…、S_N。在一个例子中，移位寄存器10中各级移位寄存器电路S_1-S_N具有相似的电路结构，接下来，是仅以移位寄存器10中用以驱动显示面板中的第m列像素的移位寄存器电路S_m的操作为例作说明，其中m为小于或等于N的自然数。

请参照图3及图4，图3绘示乃图1的移位寄存器电路的详细电路图，图4绘示乃图3的移位寄存器电路的相关信号时序图。移位寄存器电路S_m包括节点NT1、移位寄存器单元SU1及控制电路CU1。节点NT1上具有控制信号SC1(m)。移位寄存器单元SU1受控于移位寄存器电路S_m-1提供的栅极信号G(m-1)及时钟信号CLK，于期间TP_m中提供致能的栅极信号G(m)。移位寄存器单元SU1还受控于移位寄存器电路S_m+1(即是用以提供栅极信号G(m+1)的移位寄存器电路)提供的控制信号CB(m+1)，于期间TP_m+1中提供非致能的栅极信号G(m)。在一个例子中，移位寄存器单元SU1包括驱动单元SU1a及SU1b与电平控制单元SU1c及SU1d。电平控制单元SU1c用以提供时钟信号CLK作为栅极信号G(m)。驱动单元SU1a与电平控制单元SU1c的输入端耦接于节点NT1。驱动单元SU1a响应于栅极信号G(m-1)的前缘(FrontEdge)，于期间TP_m-1及TP_m中提供致能的控制信号SC1(m)以导通电平控制单元SU1c提供时钟信号CLK作为栅极信号G(m)。

于期间TP_m中，驱动单元SU1a应用电容的电荷耦合效应(Coupling)驱动控制信号SC1(m)具有高于系统高电压信号VDD的电平，以驱动电平控制单元SU1c根据电平接近系统高电压信号VDD的时钟信号CLK产生电平实质上等于系统高电压信号VDD的栅极信号G(m)。举例来说，此时控制信号SC1(m)的电平等于VDD-Vth1+ΔV，其中差值电压ΔV满足：

$\mathrm{\ΔV}=\frac{C_{\mathrm{gs}}}{C_{p1}+C_{\mathrm{gs}}}(\mathrm{VDD}-\mathrm{VSS})$

其中Cgs为电平控制单元SU1c中的晶体管的内部寄生电容，而Cp1为节点NT1看到的等效电容。

驱动单元SU1a还受控于移位寄存器电路S_m+1提供的控制信号CB(m+1)，于期间TP_m+1提供非致能的控制信号SC1(m)以关闭电平控制单元SU1c。

电平控制单元SU1d用以提供参考电压信号VSS作为栅极信号G(m)。举例来说，参考电压信号VSS为低电压电平。驱动单元SU1b响应于控制信号SC1(m)的前缘，于期间TP_m-1及TP_m中提供非致能的控制信号SC2(m)以非致能电平控制单元SU1d。驱动单元SU1b还响应于控制信号SC1(m)的后缘(Rear Edge)，于期间TP_m+1中提供致能的控制信号SC2(m)，以致能电平控制单元SU1d，并使栅极信号G(m)的电平等于参考电压信号VSS的电平。

控制电路CU1受控于时钟信号CLK，根据控制信号SC1(m)提供控制信号CB(m)输出至移位寄存器电路S_m-1。举例来说，控制电路CU1包括节点NT2、晶体管T1及T2，节点NT2具有控制信号CB(m)。

在一个例子中，晶体管T1及T2例如为N型金属氧化物半导体(N-typeMetal Oxide Semiconductor，NMOS晶体管。晶体管T1的漏极(Drain)耦接至节点NT1，源极(Source)耦接至节点NT2，栅极(Gate)接收时钟信号CLK。晶体管T2的漏极耦接至节点NT2，源极接收参考电压信号VSS，栅极接收时钟信号CLKB。其中时钟信号CLK及CLKB例如为彼此反相(Inversed)。

更详细地说，在期间TP_m-1及TP_m+1中，时钟信号CLKB及CLK分别等于高电压信号VDD及参考电压信号VSS。此时，晶体管T2为导通而晶体管T1为关闭，如此，使得控制信号CB(m)等于参考电压信号VSS。

在期间TP_m中，时钟信号CLK及CLKB分别等于高电压信号VDD及参考电压VSS。此时，晶体管T1为导通而晶体管T2为关闭，如此，晶体管T1提供电平等于VDD-Vth1+ΔV的控制信号SC1(m)作为控制信号CB(m)输出。

在本实施例中，虽仅以控制电路CU1包括节点NT2及晶体管T1与T2的情形为例作说明，然，本实施例的控制电路CU1并不局限于此。在另一个例子中，控制电路CU1’还包括晶体管T3，如图5所示。于期间TP_m-1中，晶体管T 3导通，以提升控制信号SC1(m)具有电平VDD-Vth。于期间TP_m中，晶体管T3为关闭。于期间TP_m+1中，晶体管T3为导通，以协助驱动单元SU1a将控制信号SC1(m)拉低至参考电压信号VSS的电平。

在本实施例中，虽仅以移位寄存器电路S_m具有如图3所示的电路的情形为例作说明，然，本实施例的移位寄存器电路S_m并不局限于此。在其它例子中，其它形式的移位寄存器单元亦可搭配本实施例的控制电路CU1来达到实质上相近的移位信号输出操作。

在一个例子中，本实施例的移位寄存器电路S_m亦可具有如图6所示的电路。在这个例子中，驱动单元SU1b’是选用另一种输出缓冲器结构，其仍用以响应于控制信号SC1(m)提供与控制信号SC1(m)实质上互为反相的控制信号SC2(m)。

在另一个例子中，本实施例的移位寄存器电路S_m亦可具有如图7所示的电路。在这个例子中，驱动单元SU1b”是选用另一种控制电路的结构，此时移位寄存器电路S_m’”的相关信号时序图如图8所示。驱动单元SU1b”包括电容C2及晶体管TC。晶体管TC在期间TP_m-1及TP_m-2中受控于具有高电压电平的控制信号SC1(m)导通，以控制控制信号SC2’(m)实质上等于参考电压信号VSS。

而在期间TP_m-1及TP_m-2以外的期间，晶体管TC持续地为关闭，而控制信号SC2’(m)的电平随着电容C2接收的时钟信号CLK而切换于高电压信号VDD与参考电压信号VSS之间。

在分辨率为QVGA，而电阻电容负载值为15千欧姆(KΩ)及37奈法拉(pF)的模拟条件下对图7的移位寄存器电路S_m’”进行仿真，得到的控制信号SC1(m)、SC2’(m)、栅极信号G(m)与控制信号CB(m+1)的结果分别如图9A、图9B、图9C及图9D所示。如此，可知本实施例的移位寄存器电路S_m’”可有效地响应于控制信号CB(m+1)，在期间TP_m+1将栅极信号G(m)拉低至参考电压信号VSS的电平，而控制信号CB(m+1)的电平实质上接近栅极信号G(m)的电平(即是接近高电压信号VDD)。

第二实施例

本实施例的移位寄存器被应用来实现双边栅极驱动器(Scan Driver)中的奇数序栅极驱动单元及偶数序栅极驱动单元。请参照图10及图11，图10绘示应用本发明第二实施例的移位寄存器的栅极驱动器的方块图，图11绘示乃图10的移位寄存器的相关信号时序图。与第一实施例的栅极驱动器1不同地，本实施例的栅极驱动器2包括奇数序栅极驱动单元22及偶数序栅极驱动单元24，其分别响应于起始信号STV_o来提供栅极信号G’(1)-G’(N)中的奇数序栅极信号G’(1)、G’(3)、G’(5)、…、G’(N-1)及响应于起始信号STV_e来提供栅极信号G’(1)-G’(N)中的偶数序栅极信号G’(2)、G’(4)、G’(6)、…、G’(N)。

举例来说，栅极信号G’(1)-G’(N)为包括预先充电(Pre-cha rge)功能的栅极信号，各栅极信号G’(1)-G’(N)的致能期间包括预先充电期间及数据写入期间。就栅极信号G’(2)而言，其的致能期间T_2包括预先充电期间T2p及数据写入期间T2d中。其中预先充电期间T2p对应至栅极信号G’(1)的数据写入期间，数据写入期间T2d对应至栅极信号G’(3)的预先充电期间。

在预先充电期间T2p(即是栅极信号G’(1)的数据写入期间)中，数据驱动器(Data Driver)(未绘示)提供对应至显示面板的第1列像素的像素数据，此些对应至第1列像素的像素数据被写入第1列像素使其显示对应的图像画面。而此些对应至第1列像素的像素数据亦被写入第2列像素，以对第2列像素进行数据预先充电操作。

在数据写入期间T2d(即是栅极信号G’(3)的预先充电期间)中，数据驱动器提供对应至第2列像素的像素数据，此些像素数据被写入第2列像素使其显示对应的图像画面。而此些对应至第2列像素的像素数据亦被写入第3列像素，以对第3列像素进行数据预先充电操作。

本实施例的奇数序及偶数序栅极驱动单元22及24分别由移位寄存器SH_o及SH_e来实现，其中移位寄存器SH_o及SH_e分别包括n级移位寄存器电路So_1、So_2、So_3、…、So_n及n级移位寄存器电路Se_1、Se_2、Se_3、…、Se_n，n例如等于N/2。在一个例子中，移位寄存器SH_o与SH_e中各级移位寄存器电路具有相似的电路结构，接下来，是仅以用以驱动显示面板中的第M列像素的移位寄存器SH_o中的第m级移位寄存器电路So_m的操作为例作说明，其中m为小于或等于n的自然数，M为小于或等于N的自然数。

请参照图12及图13，图12绘示乃图10的移位寄存器电路的详细电路图，图13绘示乃图12的移位寄存器电路的相关信号时序图。移位寄存器电路So_m包括节点NT1、移位寄存器单元SU2及控制电路CU2。本实施例的移位寄存器单元SU2包括驱动单元SU2a及SU2b与电平控制单元SU2c及SU2d，其分别与移位寄存器单元SU1中的驱动单元SU1a及SU1b与电平控制单元SU1c及SU1d具有相近的电路结构，于此，不再对其进行赘述。

本实施例的移位寄存器SU2与移位寄存器SU1不同之处在于移位寄存器SU2受控于第m-1级移位寄存器电路So_m-1(即是用以提供栅极信号G’(M-2)的移位寄存器电路)提供的第M-2级栅极信号G’(M-2)及时钟信号CLK_o于期间TP_M中提供致能的栅极信号G’(M)，并受控于第m+1级移位寄存器电路So_m+1(即是用以提供栅极信号G’(M+2)的移位寄存器电路)提供的控制信号CB(M+2)于期间TP_M+1中提供非致能的栅极信号G’(M)。

控制电路CU2受控于时钟信号CLK_o，根据控制信号SC1(M)提供控制信号CB(M)输出至第m-1级移位寄存器电路So_m-1。举例来说，控制电路CU2与第一实施例的控制电路CU1具有相近的电路，于此，并不再对其进行赘述。

相似于第一实施例，本实施例的移位寄存器电路So_m亦可作若干电路上的调整，如图14、图15及图16所示。

在本实施例中，虽仅以栅极信号G’(1)-G’(N)具有预先充电(Pre-charge)功能的情形为例作说明，然，本实施例的移位寄存器2并不局限于产生具有预先充电功能的栅极信号G’(1)-G’(N)。在另一个例子中，应用本实施例的移位寄存器的栅极驱动器2亦可产生一般不具预先充电功能的栅极信号G”(1)-G”(N)，如图17、图18、图19及图20所示。如此可知，本实施例移位寄存器亦可应用在双边栅极驱动器3中，并提供不具有预先充电功能的栅极信号G”(1)-G”(N)。

本发明上述实施例的移位寄存器中各级移位寄存器电路包括控制电路，用以提供控制信号对各级移位寄存器电路的前一级移位寄存器电路进行补偿控制。如此，相较于传统移位寄存器，本发明相关的移位寄存器具有可有效地降低各级移位寄存器电路输出信号的负载及提升各级移位寄存器电路的输出信号的信号失真的优点。

应用本发明上述实施例的移位寄存器的栅极驱动器可用以各种不同布局方式的显示面板进行驱动。

请参照图21，其绘示本发明上述实施例的栅极驱动器驱动的显示面板的布局示意图。在一个例子中，显示面板100中各条数据线Dr1、Dr2及Dr3对应至两个子像素行(Column)，并对其进行像素数据的写入操作。举例来说，数据线Dr1对应至子像素行Cc11及Cc12，其中子像素行Cc11中的各个子像素是受控于奇数序栅极线Ga1、Ga3及Ga5上的栅极信号而至能，而像素行Cc12中的各个子像素是受控于偶数序栅极线Ga2、Ga4及Ga6上的栅极信号而致能。换言之，在对应至相同像素阵列大小的情形下，应用双栅极布局的显示面板所需的数据线的数量(即是数据驱动器的输出通道数量)仅为传统显示面板所序的数据线的数量的一半，如此，数据驱动器与显示器的成本可对应地降低。

请参照图22，其绘示本发明上述实施例的栅极驱动器驱动的显示面板的另一布局示意图。图22所示的显示面板200与图21所示的显示面板100不同之处在于图22所示的例子还应用像素作错置(Delta)的布局，使得两相邻子像素列中的各子像素是偏差1.5个子像素的位置。

请参照图23，其绘示本发明上述实施例的栅极驱动器驱动的显示面板的再一布局示意图。图23所示的显示面板300与图21所示的显示面板100不同之处在于图23的例子中是应用像素转置(Triple-gate)布局，其中各像素中的三个子像素是沿着数据线的方向依序排列(而非沿着栅极线的方向进行排列)。如此，在对应至相同像素阵列大小的情形下，应用双栅极及像素转置布局的显示面板所需的数据线的数量(即是数据驱动器的输出信道数量)仅为传统显示面板所序的数据线的数量的六分之一。这样一来，显示器的数据驱动器的输出信道数量可降低为六分之一，如此，数据驱动器与显示器的成本可对应地降低。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (12)

1.一种移位寄存器包括多级移位寄存器电路，用以分别输出多个移位输出信号，该多级移位寄存器电路中的第m级移位寄存器电路包括：

第m级第一节点，该第m级第一节点上具有致能于第m个期间的第m级第一控制信号；

第m级移位寄存器单元，受控于第m-1级移位寄存器电路提供的致能于第m-1个期间的第m-1级输出信号及第一时钟信号，于该第m个期间中提供致能的第m级输出信号，该第m级移位寄存器单元还受控于第m+1级移位寄存器电路提供的第m+1级第二控制信号，于第m+1个期间中提供非致能的该第m级输出信号，该第m级移位寄存器单元包括：

第一电平控制单元，用以提供该第一时钟信号作为该第m级输出信号，

第一驱动单元，与该第一电平控制单元的输入端耦接于该第m级第一节点，该第一驱动单元用以响应于该第m-1级输出信号的前缘于该第m个及该第m+1个期间中导通该第一电平控制单元，并根据该第m+1级第二控制信号于该第m+2个期间关闭该第一电平控制单元，

第二电平控制单元，用以提供参考电压信号作为该第m级输出信号，及

第二驱动单元，响应于该第m级第一控制信号的前缘于该第m-1个及该第m个期间中非致能该第二电平控制单元，并响应于该第m级第一控制信号的后缘导通该第二电平控制单元；以及

第m级控制电路，受控于该第一时钟信号，根据该第m级第一控制信号提供第m级第二控制信号输出至该第m-1级移位寄存器电路，该第m级控制电路包括：

第二节点，该第二节点上具有该第m级第二控制信号，

第一晶体管，第一输入端耦接至该第m级第一节点，第二输入端耦接至该第二节点，控制端接收该第一时钟信号，及

第二晶体管，第一输入端耦接至该第二节点，第二输入端接收参考电压信号，控制端接收第二时钟信号，

其中m为大于1的自然数，该第一及该第二时钟信号彼此反相。

2.根据权利要求1所述的移位寄存器，其中该第m级控制电路还包括：

第三晶体管，第一输入端接收该第m-1级输出信号，第二输入端耦接至该第m级第一节点，控制端接收该第二时钟信号。

3.根据权利要求1所述的移位寄存器，其中该第m+1级移位寄存器电路包括：

第m+1级第一节点，该第m+1级第一节点上具有致能于该第m+1个期间的第m+1级第一控制信号；

第m+1级移位寄存器单元，受控于该第m级移位寄存器电路提供的该第m级输出信号及第二时钟信号，于该第m+1个期间中提供致能的第m+1级输出信号，该第m+1级移位寄存器单元还受控于第m+2级移位寄存器电路提供的第m+2级第二控制信号，于第m+2个期间中提供非致能的该第m+1级输出信号；及

第m+1级控制电路，受控于该第二时钟信号，根据该第m+1级第一控制信号提供该第m+1级第二控制信号输出至该第m级移位寄存器电路。

4.根据权利要求1所述的移位寄存器，其中该第m-1级移位寄存器电路包括：

第m-1级第一节点，该第m-1级第一节点上具有致能于该第m-1个期间的第m-1级第一控制信号；

第m-1级移位寄存器单元，受控于第m-2级移位寄存器电路提供的第m-2级输出信号及第二时钟信号，于该第m-1个期间中提供致能的第m-1级输出信号，该第m-1级移位寄存器单元还受控于该第m级移位寄存器电路提供的该第m级第二控制信号，于该第m个期间中提供非致能的该第m-1级输出信号；及

第m-1级控制电路，受控于该第二时钟信号，根据该第m-1级第一控制信号提供该第m-1级第二控制信号输出至该第m-2级移位寄存器电路。

5.根据权利要求1所述的移位寄存器，其中该N个移位寄存器电路提供的该N个移位输出信号用以作为驱动显示面板的奇数序栅极信号，该第m-1级、该第m级与该第m+1级输出信号分别对应驱动该显示面板中的第j列、第j+2列及第j+4列像素，其中j为奇数。

6.根据权利要求1所述的移位寄存器，其中该N个移位寄存器电路提供的该N个移位输出信号用以作为驱动显示面板的偶数序栅极信号，该第m-1级、该第m级与该第m+1级输出信号分别对应驱动该显示面板中的第i列、第i+2列及第i+4列像素，其中i为偶数。

7.根据权利要求1所述的移位寄存器，其中该N个移位寄存器电路提供的该N个移位输出信号用以作为驱动显示面板的栅极信号，该第m-1级、该第m级与该第m+1级输出信号分别对应驱动该显示面板中的第k列、第k+1列及第k+2列像素，其中k为奇数。

8.一种栅极驱动器，用以驱动显示面板，该栅极驱动器包括：

移位寄存器，包括多级移位寄存器电路，用以分别输出多个移位输出信号，该些级移位寄存器电路中的第m级移位寄存器电路包括：

第m级第一节点，该第m级第一节点上具有致能于第m个期间的第m级第一控制信号；

第m级移位寄存器单元，受控于第m-1级移位寄存器电路提供的致能于第m-1个期间的第m-1级输出信号及第一时钟信号，于该第m个期间中提供致能的第m级输出信号，该第m级移位寄存器单元还受控于第m+1级移位寄存器电路提供的第m+1级第二控制信号，于第m+1个期间中提供非致能的该第m级输出信号，该第m级移位寄存器单元包括：

第一电平控制单元，用以提供该第一时钟信号作为该第m级输出信号，

第一驱动单元，与该第一电平控制单元的输入端耦接于该第m级第一节点，该第一驱动单元用以响应于该第m-1级输出信号的前缘于该第m个及该第m+1个期间中导通该第一电平控制单元，并根据该第m+1级第二控制信号于该第m+2个期间关闭该第一电平控制单元，

第二电平控制单元，用以提供参考电压信号作为该第m级输出信号，及

第二驱动单元，响应于该第m级第一控制信号的前缘于该第m-1个及该第m个期间中非致能该第二电平控制单元，并响应于该第m级第一控制信号的后缘导通该第二电平控制单元；以及

第m级控制电路，受控于该第一时钟信号，根据该第m级第一控制信号提供第m级第二控制信号输出至该第m-1级移位寄存器电路，该第m级控制电路包括：

第二节点，该第二节点上具有该第m级第二控制信号，

第一晶体管，第一输入端耦接至该第m级第一节点，第二输入端耦接至该第二节点，控制端接收该第一时钟信号，及

第二晶体管，第一输入端耦接至该第二节点，第二输入端接收参考电压信号，控制端接收第二时钟信号，

其中m为大于1的自然数，该第一及该第二时钟信号彼此反相。

9.根据权利要求8所述的栅极驱动器，其中该第m级控制电路还包括：

第三晶体管，第一输入端接收该第m-1级输出信号，第二输入端耦接至该第m级第一节点，控制端接收该第二时钟信号。

10.根据权利要求8所述的栅极驱动器，其中该显示面板为应用双栅极布局的显示面板。

11.根据权利要求8所述的栅极驱动器，其中该显示面板为应用像素转置布局的显示面板。

12.根据权利要求8所述的栅极驱动器，其中该显示面板为应用像素错置布局的显示面板。

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