CN111341250B - 移位寄存器与电子装置 - Google Patents

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Abstract

一种移位寄存器包含输入电路、第一输出电路、第二输出电路与稳压控制电路。当致能电压被提供至第一输出电路的第一节点时，第一输出电路输出第一时钟脉冲群组中对应的一者作为第二控制信号，并输出第二时钟脉冲群组中对应的一者作为第一控制信号。第一时钟脉冲群组与第二时钟脉冲群组具有不同的负载比。当致能电压被提供至第一节点时，第二输出电路输出第一参考电压作为第三控制信号。当禁能电压被提供至第一节点时，第二输出电路输出第二参考电压作为第三控制信号。输入电路用于提供致能电压。稳压控制电路用于依据第一时钟脉冲群组中对应的另一者提供禁能电压。

Description

移位寄存器与电子装置
技术领域
本发明有关一种移位寄存器与电子装置，尤指一种产生维持于不同电压的不同信号的移位寄存器。
背景技术
市面上的有机发光二极管(Organic Light-Emitting Diode，简称OLED)显示器和微发光二极管(Micro-LED)显示器经常使用两类的控制信号来控制像素。其中一类控制信号长时间维持于禁能电位，且用于更新和重置像素内部节点的电压。另一类控制信号长时间维持于致能电位，且用于决定像素是否发光。由于这两类控制信号长时间维持于不同的电压电位，业界现行的做法是利用两种不同的移位寄存器电路来分别产生这两类控制信号，且两种不同的移位寄存器分别设置于显示器相对的两侧。然而，在某些电子产品的显示器中，用于排列像素的主动区内具有开口或通孔，这些开口或通孔会增加将信号线由主动区的一侧走线至另一侧的难度。在此情况下，现行利用不同的移位寄存器产生不同控制信号的作法将不利于提升产品的良率和生产速度。
发明内容
本发明提供一种电子装置，其包含主动区和多个移位寄存器。主动区包含多个像素。每个移位寄存器用于输出第一控制信号、第二控制信号和第三控制信号至多个像素中的部份像素。第三控制信号的负载比大于第二控制信号的负载比，第二控制信号的负载比大于第一控制信号的负载比。多个移位寄存器中的一部份移位寄存器与另一部份移位寄存器对称地分别设置于主动区的二侧。
本发明提供一种移位寄存器，其包含输入电路、第一输出电路、第二输出电路、以及稳压控制电路。第一输出电路包含第一节点。当致能电压被提供至第一节点时，第一输出电路输出第一时钟脉冲群组中对应的一者作为第二控制信号，并输出第二时钟脉冲群组中对应的一者作为第一控制信号。第一时钟脉冲群组与第二时钟脉冲群组具有不同负载比。当致能电压被提供至第一节点时，第二输出电路输出第一参考电压作为第三控制信号。当禁能电压被提供至第一节点时，第二输出电路输出第二参考电压作为第三控制信号。输入电路用于提供致能电压至第一节点。稳压控制电路用于依据第一时钟脉冲群组中对应的另一者提供禁能电压至第一节点。
上述的电子装置和移位寄存器具有结构简单和电路面积小的优点。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为根据本发明一实施例的电子装置简化后的示意图。
图2为依据本发明一实施例的栅极驱动电路简化后的功能方块图。
图3为依据本发明一实施例的移位寄存器的示意图。
图4为图2的栅极驱动电路在一实施例中的时序图。
图5A为图3的移位寄存器于第一时段的等效电路示意图。
图5B为图3的移位寄存器于第二时段的等效电路示意图。
图5C为图3的移位寄存器于第三时段的等效电路示意图。
图6为依据本发明另一实施例的移位寄存器简化后的示意图。
图7为依据本发明另一实施例的栅极驱动电路简化后的功能方块图。
图8为图7的栅极驱动电路在一实施例中的波形示意图。
图9为依据本发明又一实施例的栅极驱动电路简化后的功能方块图。
图10为图9的栅极驱动电路在一实施例中的时序图。
图11为依据本发明又一实施例的移位寄存器的示意图。
其中，附图标记：
100：电子装置
110：主动区
120：周边区
130a、130b、200、800：栅极驱动电路
140：控制电路
150：通孔
D1：第一方向
D2：第二方向
PX：像素
SB：基板
2101～210n、300、600、7101～710n、9101～910n、1100：移位寄存器
CK1～CK4、CKA～CKD：时钟脉冲信号
G1[1]～G1[n]：第一控制信号
G2[1]～G2[n]：第二控制信号
G3[1]～G3[n]：第三控制信号
CG1：第一时钟脉冲群组
CG2：第二时钟脉冲群组
STV：垂直启动信号
IN1～IN5：第一输入端～第五输入端
OUT1～OUT3：第一输出端～第三输出端
310：第一输出电路
320：稳压控制电路
330、1130：输入电路
340、640：第二输出电路
T1～T12：第一晶体管～第十二晶体管
VGH：第一参考电压
VGL：第二参考电压
N1：第一节点
N2：第二节点
N3：第三节点
T1～T4：第一时段～第四时段
Pe：预设时间长度
Pw：脉冲宽度
U2D：第一方向信号
D2U：第二方向信号
具体实施方式
以下将配合附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图1为根据本发明一实施例的电子装置100简化后的示意图。电子装置100包含基板SB、非矩形的主动区110、以及围绕主动区110的周边区120。主动区110包含多个像素PX，多个像素PX于主动区110中沿着第一方向D1和第二方向D2排列成一非矩形形状(Non-Rectangular Shape)，其中第一方向D1和第二方向D2互相正交。电子装置100还包含位于主动区110内的通孔150，且多个像素PX围绕着通孔150排列。电子装置100另包含第一栅极驱动电路130a、第二栅极驱动电路130b、以及控制电路140。第一栅极驱动电路130a和第二栅极驱动电路130b具有沿着主动区110边缘延伸的圆弧形状，且用于使沿着第一方向D1排列的多列像素PX在第二方向D2上依序更新。控制电路140用于依据外部输入的图像数据，提供显示与更新画面所需的各种信号至多个像素PX、第一栅极驱动电路130a、以及第二栅极驱动电路130b。为使图面简洁而易于说明，电子装置100中的其他元件与连接关系并未示出于图1中。
第一栅极驱动电路130a和第二栅极驱动电路130b分别位于主动区110的左右两侧，且分别用于驱动主动区110左半部与右半部的像素PX。因此，主动区110内的信号线无需为了到达通孔150的另一侧而以环绕通孔150的方式进行布线，进而降低了主动区110中的电路复杂度。在本实施例中，控制电路140、第一栅极驱动电路130a、以及第二栅极驱动电路130b是设置于周边区120，但控制电路140亦可设置于不同于基板SB的其他基板上。虽然图1的主动区110为圆形，但主动区110亦可依据实际需求而设计为其他形状，例如椭圆形、多边形、或是在至少一部份包含曲线的形状。同样地，周边区120亦可依据实际需求而设计为其他形状。
在某些实施例中，多个像素PX排列成的形状无需与主动区110的形状互相对应。
例如，在像素PX为液晶像素电路的一实施例中，主动区110的形状可以由设置于薄膜晶体管层(Thin-Film Transistor Layer)上方的黑色矩阵层(Black Matrix Layer，未示出于图1中)的开口形状来决定。多个像素PX可以排列成矩形阵列，而黑色矩阵层的开口形状则可以为非矩形，以形成非矩形的主动区110。
又例如，在像素PX为OLED像素电路的一实施例中，主动区110的形状可以由保护面板(Cover Lens，未示出于图1中)的透光区域所决定。多个像素PX可以排列成矩形阵列，而保护面板的透光区域则可以为非矩形，以形成非矩形的主动区110。
实作上，电子装置100可以是电子手表或电子时钟。基板SB可以是表面或钟面，且通孔150可用于使驱动指针的转轴穿过基板SB。在某些实施例的电子装置100中，通孔150被省略，且电子装置100会以主动区110显示时间资讯。
图2为依据本发明一实施例的栅极驱动电路200简化后的功能方块图。图1的第一栅极驱动电路130a和第二栅极驱动电路130b分别可由栅极驱动电路200来实现。栅极驱动电路200包含多个移位寄存器2101～210n，且用于输出第一控制信号G1[1]～G1[n]、第二控制信号G2[1]～G2[n]、以及第三控制信号G3[1]～G3[n]，且这些控制信号可用于控制图1的多个像素PX。移位寄存器2101～210n的每一者包含第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第一输出端OUT1、第二输出端OUT2、以及第三输出端OUT3。为了图示的简洁，图2将移位寄存器2101～210n的排列方式由圆弧状简化为直线状。
以移位寄存器210i(亦即第i级移位寄存器)为例，移位寄存器210i的第一输出端OUT1、第二输出端OUT2、以及第三输出端OUT3分别用于输出第一控制信号G1[i]、第二控制信号G2[i]、以及第三控制信号G3[i]，其中i和n为大于0的正整数，且i小于或等于n。移位寄存器210i的第一输入端IN1用于接收第一时钟脉冲群组CG1中对应的一者。移位寄存器210i的第二输入端IN2用于接收第二时钟脉冲群组CG2中对应的一者。移位寄存器210i的第三输入端IN3用于接收第一时钟脉冲群组CG1中对应的另一者。移位寄存器210i的第四输入端IN4用于接收移位寄存器210i-1的第二控制信号G2[i-1]。
在一些实施例中，移位寄存器210i的第四输入端IN4用于接收移位寄存器210i-1的第一控制信号G1[i-1]。
另外，若i等于1，则移位寄存器210i的第四输入端IN4是用于接收垂直启动信号STV。
在一些实施例中，第一时钟脉冲群组CG1、第二时钟脉冲群组CG2、以及垂直启动信号STV是由图1的控制电路140所提供，但本发明不以此为限。这些信号的至少其中一者亦可由不同于控制电路140的一外部电路所提供。
在本实施例中，第一时钟脉冲群组CG1包含时钟脉冲信号CK1、时钟脉冲信号CK2、以及时钟脉冲信号CK3。第二时钟脉冲群组CG2包含时钟脉冲信号CKA和时钟脉冲信号CKB。当i为3的倍数时，第一输入端IN1用于接收时钟脉冲信号CK3，第三输入端IN3用于接收时钟脉冲信号CK1。当i为(3x+2)时，第一输入端IN1用于接收时钟脉冲信号CK2，第三输入端IN3用于接收第三时钟脉冲信号CK3，其中x为大于或等于零的整数。当i为(3x+1)时，第一输入端IN1用于接收时钟脉冲信号CK1，第三输入端IN3用于接收时钟脉冲信号CK2。
另外，当i为奇数时，第二输入端IN2用于接收时钟脉冲信号CKA。当i为偶数时，第二输入端IN2用于接收时钟脉冲信号CKB。
在本实施例中，第一时钟脉冲群组CG1的每一者具有第一负载比，第二时钟脉冲群组CG2的每一者具有第二负载比，且第一负载比大于第二负载比。
图3为依据本发明一实施例的移位寄存器300的示意图。图2的移位寄存器2101～210n的每一者可以由移位寄存器300来实现。移位寄存器300包含第一输出电路310、稳压控制电路320、输入电路330、以及第二输出电路340。为了说明上的方便，后续段落将以移位寄存器300的第一输入端IN1、第二输入端IN2、和第三输入端IN3是分别接收时钟脉冲信号CK1、时钟脉冲信号CKA、以及时钟脉冲信号CK2为例进行说明。
第一输出电路310耦接于第一节点N1和第二节点N2，且包含第一晶体管T1、第二晶体管T2、第三晶体管T3、以及第四晶体管T4。第一晶体管T1的第一端用于通过第二输入端IN2接收第二时钟脉冲群组CG2中对应的一者(例如，时钟脉冲信号CKA)，第二端与控制端分别耦接于第一输出端OUT1和第一节点N1。第二晶体管T2的第一端用于通过第一输入端IN1接收第一时钟脉冲群组CG1中对应的一者(例如，时钟脉冲信号CK1)，第二端与控制端分别耦接于第二输出端OUT2和第一节点N1。第三晶体管T3的第一端和控制端分别耦接于第一输出端OUT1和第二节点N2，第二端用于接收第一参考电压VGH。第四晶体管T4的第一端和控制端分别耦接于第二输出端OUT2和第二节点N2，第二端用于接收第一参考电压VGH。其中第一输出端OUT1和第二输出端OUT2分别用于输出第一控制信号G1[i]和第二控制信号G2[i]。
稳压控制电路320包含第五晶体管T5、第六晶体管T6、以及第七晶体管T7。第五晶体管T5的第一端和控制端用于通过第三输入端IN3接收第一时钟脉冲群组CG1中对应的另一者(例如，时钟脉冲信号CK2)，第二端耦接于第二节点N2。第六晶体管T6的第一端和控制端分别耦接于第二节点N2和第一节点N1，第二端用于接收第一参考电压VGH。第七晶体管T7的第一端和控制端分别耦接于第一节点N1和第二节点N2，第二端用于接收第一参考电压VGH。
在一些实施例中，稳压控制电路320还可以包含一第一电容，该第一电容的一端耦接于第七晶体管T7的控制端，该第一电容的另一端则用于接收第一参考电压VGH。
输入电路330包含第八晶体管T8。第八晶体管T8的第一端耦接于第一节点N1；第二端用于接收第二参考电压VGL；控制端耦接于第四输入端IN4，并通过第四输入端IN4接收来自前一级的第二控制信号G2[i-1]，或是接收垂直启动信号STV。
第二输出电路340包含第九晶体管T9与第十晶体管T10。第九晶体管T9的第一端用于接收第二参考电压VGL，第二端和控制端分别耦接于第三输出端OUT3和第二节点N2。第十晶体管T10的第一端和控制端分别耦接于第三输出端OUT3和第一节点N1，第二端用于接收第一参考电压VGH。其中第三输出端OUT3用于输出第三控制信号G3[i]。
在一些实施例中，第二输出电路340还可以包含一第二电容，该第二电容耦接于第九晶体管T9的控制端与第三输出端OUT3之间。
在本实施例中，第一参考电压VGH高于第二参考电压VGL，且第一晶体管T1至第十晶体管10可以用P型薄膜晶体管(thin-film transistor，简称TFT)或是其他合适种类的P型晶体管来实现。
在另一实施例中，第一参考电压VGH低于第二参考电压VGL，则第一晶体管T1至第十晶体管T10是用N型薄膜晶体管或是其他合适种类的N型晶体管来实现。
图4为栅极驱动电路200在一实施例中的波形示意图。如图4所示，于第一时段T1中，时钟脉冲信号CK1和时钟脉冲信号CK2分别具有第一电压电位(例如，高电压电位)和第二电压电位(例如，低电压电位)。前一级的第二控制信号G2[i-1]具有第一电压电位。
图5A为移位寄存器300于第一时段T1的等效电路示意图。请同时参考图4与图5A，第五晶体管T5会被时钟脉冲信号CK2导通，使稳压控制电路320将一致能电压(例如，低电压)提供至第二节点N2。因此，第三晶体管T3、第四晶体管T4、第七晶体管T7、以及第九晶体管T9会处于导通状态。
稳压控制电路320会通过导通后的第七晶体管T7将一禁能电压(例如，高电压)提供至第一节点N1。此时，由于第八晶体管T8被前一级的第二控制信号G2[i-1]关断，第一晶体管T1、第二晶体管T2、第六晶体管T6、以及第十晶体管T10会处于关断状态。
如此一来，第一输出电路310会于第一输出端OUT1输出第一参考电压VGH作为第一控制信号G1[i]，且会于第二输出端OUT2输出第一参考电压VGH作为第二控制信号G2[i]。第二输出电路340会于第三输出端OUT3输出第二参考电压VGL作为第三控制信号G3[i]。
在图4的第二时段T2中，时钟脉冲信号CK1和时钟脉冲信号CK2都具有第一电压电位。前一级的第二控制信号G2[i-1]具有第二电压电位。
图5B为移位寄存器300于第二时段T2的等效电路示意图。请同时参考图4与图5B，由于第八晶体管T8会被前一级的第二控制信号G2[i-1]导通，输入电路330会将致能电压提供至第一节点N1。因此，第一晶体管T1、第二晶体管T2、第六晶体管T6、以及第十晶体管T10会处于导通状态。
由于第五晶体管T5会被时钟脉冲信号CK2关断，稳压控制电路320会通过导通的第六晶体管T6将禁能电压提供至第二节点N2。因此，第三晶体管T3、第四晶体管T4、第七晶体管T7、以及第九晶体管T9会处于关断状态。
如此一来，第一输出电路310会于第一输出端OUT1输出时钟脉冲信号CKA作为第一控制信号G1[i]，并于第二输出端OUT2输出时钟脉冲信号CK1作为第二控制信号G2[i]。第二输出电路340会于第三输出端OUT3输出第一参考电压VGH作为第三控制信号G3[i]。
在图4的第三时段T3中，时钟脉冲信号CK1和时钟脉冲信号CK2分别具有第二电压电位和第一电压电位。前一级的第二控制信号G2[i-1]具有第一电压电位。
图5C为移位寄存器300于第三时段T3的等效电路示意图。请同时参考图4与图5C，移位寄存器300在第二时段T2与第三时段T3具有相似的等效电路。差异在于，第八晶体管T8于第三时段T3中由导通状态切换为关断状态，使得第一节点N1维持于致能电压，且第二节点N2维持于禁能电压。
因此，第一输出电路310会输出时钟脉冲信号CKA与时钟脉冲信号CK1来分别做为第一控制信号G1[i]和第二控制信号G2[i]。第二输出电路340会于第三输出端OUT3输出第一参考电压VGH作为第三控制信号G3[i]。
在图4的第四时段T4中，时钟脉冲信号CK1和时钟脉冲信号CK2分别具有第一电压电位和第二电压电位。前一级的第二控制信号G2[i-1]具有第一电压电位。移位寄存器300于第四时段T4和第一时段T1中的等效电路相同，为简洁起见，在此不重复赘述。
由上述可知，当致能电压被提供至第一节点N1时，第一输出电路310会输出第一时钟脉冲群组CG1中的对应的一者作为第二控制信号G2[i]，并输出第二时钟脉冲群组CG2中的对应的一者作为第一控制信号G1[i]。此时，第二输出电路340会输出第一参考电压VGH作为第三控制信号G3[i]。
另一方面，当禁能电压被提供至第一节点N1时，第一输出电路310会输出第一参考电压VGH作为第一控制信号G1[i]和第二控制信号G2[i]。此时，第二输出电路340会输出第二参考电压VGL作为第三控制信号G3[i]。
另外，如图4所示，当第三控制信号G3[i]具有第二电压电位时，前一级的第二控制信号G2[i-1]、第一控制信号G1[i]、和第二控制信号G2[i]会具有第一电压电位。当第三控制信号G3[i]具有第一电压电位时，前一级的第二控制信号G2[i-1]、第一控制信号G1[i]、和第二控制信号G2[i]会依序由第一电压电位切换至第二电压电位。
此外，第三控制信号G3[i]会于一预设时间长度Pe中维持于第一电压电位，且预设时间长度Pe为第一时钟脉冲群组CG1中任一者具有第二电压电位时的脉冲宽度Pw的两倍。经由将第一控制信号G1[i]、第二控制信号G2[i]、以及第三控制信号G3[i]三者具有第二电压电位的时间长度分别除以一个周期，可知第三控制信号G3[i]具有最大的负载比，第二控制信号G2[i]具有次之的负载比，而第一控制信号G1[i]具有最小的负载比。
综上所述，移位寄存器300能产生长时间维持于第一电压电位的信号(例如，第一控制信号G1[i]和第二控制信号G2[i])，也能产生长时间维持于第二电压电位的信号(例如，第三控制信号G3[i])。相较之下，习知技术中长时间维持于不同电压电位的不同种类信号必需分别由不同的移位寄存器产生。因此，移位寄存器300具有结构简单和节省电路面积的优点。
图6为依据本发明一实施例的移位寄存器600简化后的示意图。图2的移位寄存器2101～210n的每一者可以由移位寄存器600来实现。移位寄存器600相似于移位寄存电路300，差异在于，移位寄存器600是利用第二输出电路640输出第三控制信号G3[i]。
第二输出电路640包含第九晶体管T9、第十晶体管T10、第十一晶体管T11、以及第十二晶体管T12。第九晶体管T9的第一端用于接收第二参考电压VGL，第二端和控制端分别耦接于第三节点N3和第二节点N2。第十晶体管T10的第一端和控制端分别耦接于第三节点N3和第一节点N1，第二端用于接收第一参考电压VGH。第十一晶体管T11的第一端用于接收第二参考电压VGL，第二端和控制端分别耦接于第三输出端OUT3和第三节点N3。第十二晶体管T12的第一端和控制端分别耦接于第三输出端OUT3和第一节点N1，第二端用于接收第一参考电压VGH。其中第三输出端OUT3用于输出第三控制信号G3[i]。
前述移位寄存器300的其余连接方式、元件、实施方式以及优点，皆适用于移位寄存器600，为简洁起见，在此不重复赘述。
在一些实施例中，移位寄存器300和移位寄存器600的第八晶体管T8的控制端，是通过第四输入端IN4接收前一级的第一控制信号G1[i-1]。
在另一些实施例中，移位寄存器300和移位寄存器600的第八晶体管T8的第二端与控制端都耦接于第四输入端IN4，以通过第四输入端IN4接收前一级的第一控制信号G1[i-1]或第二控制信号G2[i-1]。
在又一些实施例中，移位寄存器300和移位寄存器600的第五晶体管T5的第一端是用于接收第二参考电压VGL，控制端则耦接于第三输入端IN3。
图7为依据本发明一实施例的栅极驱动电路700简化后的功能方块图。图1的第一栅极驱动电路130a和第二栅极驱动电路130b分别可由栅极驱动电路700来实现。栅极驱动电路700包含多个移位寄存器7101～710n，且用于输出第一控制信号G1[1]～G1[n]、第二控制信号G2[1]～G2[n]、以及第三控制信号G3[1]～G3[n]，且这些控制信号可用于控制图1的多个像素PX。移位寄存器7101～710n的每一者包含第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第一输出端OUT1、第二输出端OUT2、以及第三输出端OUT3。
在一些实施例中，移位寄存器7101～710n的每一者可由图3的移位寄存器300或图6的移位寄存器600来实现。
以移位寄存器710i(亦即第i级移位寄存器)为例，移位寄存器710i的第一输出端OUT1、第二输出端OUT2、以及第三输出端OUT3分别用于输出第一控制信号G1[i]、第二控制信号G2[i]、以及第三控制信号G3[i]，其中i和n为大于0的正整数，且i小于或等于n。移位寄存器710i的第一输入端IN1用于接收第一时钟脉冲群组CG1中对应的一者。移位寄存器710i的第二输入端IN2用于接收第二时钟脉冲群组CG2中对应的一者。移位寄存器710i的第三输入端IN3用于接收第一时钟脉冲群组CG1中对应的另一者。移位寄存器710i的第四输入端IN4用于接收移位寄存器710i-1的第二控制信号G2[i-1]。
在一实施例中，移位寄存器710i的第四输入端IN4用于接收移位寄存器710i-1的第一控制信号G1[i-1]。
另外，若i等于1，则移位寄存器710i的第四输入端IN4是用于接收垂直启动信号STV。
在本实施例中，第一时钟脉冲群组CG1包含时钟脉冲信号CK1、时钟脉冲信号CK2、时钟脉冲信号CK3、以及时钟脉冲信号CK4。第二时钟脉冲群组CG2包含时钟脉冲信号CKA、时钟脉冲信号CKB、以及时钟脉冲信号CKC。当i为4的倍数时，第一输入端IN1用于接收时钟脉冲信号CK4，第三输入端IN3用于接收时钟脉冲信号CK2。当i为(4x+3)时，第一输入端IN1用于接收时钟脉冲信号CK3，第三输入端IN3用于接收时钟脉冲信号CK1，其中x为大于或等于零的整数。当i为(4x+2)时，第一输入端IN1用于接收时钟脉冲信号CK2，第三输入端IN3用于接收时钟脉冲信号CK4。当i为(4x+1)时，第一输入端IN1用于接收时钟脉冲信号CK1，第三输入端IN3用于接收时钟脉冲信号CK3。
另外，当i为3的倍数时，第二输入端IN2用于接收时钟脉冲信号CKC。当i为(3x+2)时，第二输入端IN2用于接收时钟脉冲信号CKB。当i为(3x+1)时，第二输入端IN2用于接收时钟脉冲信号CKA。
图8为栅极驱动电路700在一实施例中的时序图。如图8所示，当移位寄存器710i的第三控制信号G3[i]具有第二电压电位(例如，低电压电位)时，前一级的第二控制信号G2[i-1]、第一控制信号G1[i]、第二控制信号G2[i]、以及后一级的第一控制信号G1[i+1]会具有第一电压电位(例如，高电压电位)。
另外，当第三控制信号G3[i]具有第一电压电位时，前一级的第二控制信号G2[i-1]、第一控制信号G1[i]、第二控制信号G2[i]、以及后一级的第一控制信号G1[i+1]会依序由第一电压电位切换至第二电压电位。
此外，第三控制信号G3[i]会于一预设时间长度Pe中维持于第一电压电位，且预设时间长度Pe为第一时钟脉冲群组CG1中任一者具有第二电压电位时的脉冲宽度Pw的三倍。
在一些实施例中，当第三控制信号G3[i]具有第一电压电位时，图1中对应的像素PX会停止发光并更新自身内部的节点电压，而当第三控制信号G3[i]具有第二电压电位时，图1中对应的像素PX会发光。因此，在预设时间长度Pe较长的情况下，像素PX获得更长的操作时间而得以利用额外的控制信号(例如，后一级的第一控制信号G1[i+1])进行额外的操作(例如，泄流OLED发光单元的残余电荷)，进而可提升电子装置100的显示品质。
图9为依据本发明一实施例的栅极驱动电路900简化后的功能方块图。图1的第一栅极驱动电路130a和第二栅极驱动电路130b分别可由栅极驱动电路900来实现。栅极驱动电路900包含多个移位寄存器9101～910n，且用于输出第一控制信号G1[1]～G1[n]、第二控制信号G2[1]～G2[n]、以及第三控制信号G3[1]～G3[n]，且这些控制信号可用于控制图1的多个像素PX。移位寄存器9101～910n的每一者包含第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、第一输出端OUT1、第二输出端OUT2、以及第三输出端OUT3。
以移位寄存器910i(亦即第i级移位寄存器)为例，移位寄存器910i的第一输出端OUT1、第二输出端OUT2、以及第三输出端OUT3分别用于输出第一控制信号G1[i]、第二控制信号G2[i]、以及第三控制信号G3[i]，其中i和n为大于0的正整数，且i小于或等于n。移位寄存器910i的第一输入端IN1用于接收第一时钟脉冲群组CG1中对应的一者。移位寄存器710i的第二输入端IN2用于接收第二时钟脉冲群组CG2中对应的一者。移位寄存器710i的第三输入端IN3用于接收第二时钟脉冲群组CG2中对应的另一者。移位寄存器710i的第四输入端IN4用于接收移位寄存器710i-1的第一控制信号G1[i-1]。移位寄存器710i的第五输入端IN5用于接收移位寄存器710i+1的第一控制信号G1[i+1]。
另外，若i等于1，则移位寄存器910i的第四输入端IN4是用于接收垂直启动信号STV。
在本实施例中，第一时钟脉冲群组CG1包含时钟脉冲信号CK1、时钟脉冲信号CK2、以及时钟脉冲信号CK3。第二时钟脉冲群组CG2包含时钟脉冲信号CKA、时钟脉冲信号CKB、时钟脉冲信号CKC、以及时钟脉冲信号CKD。当i为3的倍数时，第一输入端IN1用于接收时钟脉冲信号CK3。当i为(3x+2)时，第一输入端IN1用于接收时钟脉冲信号CK2，其中x为大于或等于零的整数。当i为(3x+1)时，第一输入端IN1用于接收时钟脉冲信号CK1。
另外，当i为4的倍数时，第二输入端IN2用于接收时钟脉冲信号CKD，第三输入端IN3用于接收时钟脉冲信号CKB。当i为(4x+3)时，第二输入端IN2用于接收时钟脉冲信号CKC，第三输入端IN3用于接收时钟脉冲信号CKA。当i为(4x+2)时，第二输入端IN2用于接收时钟脉冲信号CKB，第三输入端IN3用于接收时钟脉冲信号CKD。当i为(4x+1)时，第二输入端IN2用于接收时钟脉冲信号CKA，第三输入端IN3用于接收时钟脉冲信号CKC。
图10为栅极驱动电路900在一实施例中的时序图。如图10所示，当移位寄存器910i的第三控制信号G3[i]具有第二电压电位(例如，低电压电位)时，前一级的第一控制信号G1[i-1]、第一控制信号G1[i]、以及第二控制信号G2[i]会具有第一电压电位(例如，高电压电位)。
另外，当第三控制信号G3[i]具有第一电压电位时，前一级的第一控制信号G1[i-1]、第一控制信号G1[i]、以及第二控制信号G2[i]会依序由第一电压电位切换至第二电压电位。
图11为依据本发明一实施例的移位寄存器1100的示意图。图9的移位寄存器9101～910n的每一者可以由移位寄存器1100来实现，为了说明上的方便，后续段落将以移位寄存器1100的第一输入端IN1、第二输入端IN2、和第三输入端IN3是分别接收时钟脉冲信号CK1、时钟脉冲信号CKA、以及时钟脉冲信号CKC为例进行说明。
移位寄存器1100相似于移位寄存电路300，差异在于，移位寄存器1100是利用输入电路1130来设置第一节点N1的电压。输入电路1130包含第八晶体管T8、第十三晶体管T13、以及第十四晶体管T14。其中第八晶体管T8、第十三晶体管T13、以及第十四晶体管T14皆包含第一端、第二端、以及控制端。第八晶体管T8的第一端耦接于第一节点N1，第二端则用于接收第二参考电压VGL。第十三晶体管T13的第一端耦接于第八晶体管T8的控制端，第二端用于通过第四输入端IN4接收前一级的第一控制信号G1[i-1]，控制端则用于接收第一方向信号U2D。第十四晶体管T14的第一端耦接于第八晶体管T8的控制端，第二端用于通过第五输入端IN5接收后一级的第一控制信号G1[i+1]，控制端则用于接收第二方向信号D2U。
在本实施例中，第一方向信号U2D与第二方向信号D2U互为反相信号。
在移位寄存器9101～910n的每一者是由移位寄存器1100来实现的实施例中，第一方向信号U2D与第二方向信号D2U用于决定移位寄存器9101～910n的扫描方向。例如，当第一方向信号U2D为低电压电位时，第二方向信号D2U为高电压电位，且移位寄存器9101～910n由移位寄存器9101开始输出控制信号。又例如，当第一方向信号U2D为高电压电位时，第二方向信号D2U为低电压电位，且移位寄存器9101～910n由移位寄存器910n开始输出控制信号。
请同时参考图10与图11，移位寄存器1100会输出时钟脉冲信号CK1作为第二控制信号G2[i]。在需要降低画面更新频率的某些实施例中，藉由降低时钟脉冲信号CK1的频率，可以使第二控制信号G2[i]维持于高电压电位，进而使图1中对应的像素电路PX暂时停止更新其节点电压以达到省电的功效。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的「和/或」的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (23)

1.一种电子装置，其特征在于，包含：
一主动区，包含多个像素；以及
多个移位寄存器，其中每个移位寄存器用于输出一第一控制信号、一第二控制信号和一第三控制信号至该多个像素中的部份像素，该第三控制信号的负载比大于该第二控制信号的负载比，该第二控制信号的负载比大于该第一控制信号的负载比；
其中，该多个移位寄存器中的一部份移位寄存器与另一部份移位寄存器对称地分别设置于该主动区的二侧；
该多个移位寄存器的每一者包含：
一第一输出电路，包含一第一节点，其中当一致能电压被提供至该第一节点时，该第一输出电路输出一第一时钟脉冲群组中对应的一者作为该第二控制信号，并输出一第二时钟脉冲群组中对应的一者作为该第一控制信号，其中该第一时钟脉冲群组与该第二时钟脉冲群组具有不同负载比；
一第二输出电路，其中当该致能电压被提供至该第一节点时，该第二输出电路输出一第一参考电压作为一第三控制信号，当一禁能电压被提供至该第一节点时，该第二输出电路输出一第二参考电压作为该第三控制信号；
一输入电路，用于提供该致能电压至该第一节点；以及
一稳压控制电路，用于依据该第一时钟脉冲群组中对应的另一者提供该禁能电压至该第一节点。
2.如权利要求1所述的电子装置，其特征在于，另包含一通孔，其中该多个像素围绕该通孔排列。
3.如权利要求2所述的电子装置，其特征在于，该第一输出电路包含：
一第一晶体管，包含一第一端、一第二端和一控制端，其中该第一晶体管的该第一端用于接收该第二时钟脉冲群组的该对应的一者，该第一晶体管的该第二端耦接于一第一输出端，该第一晶体管的该控制端耦接于该第一节点；
一第二晶体管，包含一第一端、一第二端和一控制端，其中该第二晶体管的该第一端用于接收该第一时钟脉冲群组的该对应的一者，该第二晶体管的该第二端耦接于一第二输出端，该第二晶体管的该控制端耦接于该第一节点；
一第三晶体管，包含一第一端、一第二端和一控制端，其中该第三晶体管的该第一端耦接于该第一输出端，该第三晶体管的该第二端用于接收该第一参考电压，该第三晶体管的该控制端耦接于一第二节点；以及
一第四晶体管，包含一第一端、一第二端和一控制端，其中该第四晶体管的该第一端耦接于该第二输出端，该第四晶体管的该第二端用于接收该第一参考电压，该第四晶体管的该控制端耦接于该第二节点；
其中该第一输出端和该第二输出端分别用于输出该第一控制信号和该第二控制信号。
4.如权利要求3所述的电子装置，其特征在于，该稳压控制电路包含：
一第五晶体管，包含一第一端、一第二端和一控制端，其中该第五晶体管的该第一端用于接收该第一时钟脉冲群组的该对应的另一者或接收该第二参考电压，该第五晶体管的该控制端用于接收该第一时钟脉冲群组的该对应的另一者，该第五晶体管的该第二端耦接于该第二节点；
一第六晶体管，包含一第一端、一第二端和一控制端，其中该第六晶体管的该第一端耦接于该第二节点，该第六晶体管的该第二端用于接收该第一参考电压，该第六晶体管的该控制端耦接于该第一节点；以及
一第七晶体管，包含一第一端、一第二端和一控制端，其中该第七晶体管的该第一端耦接于该第一节点，该第七晶体管的该第二端用于接收该第一参考电压，该第七晶体管的该控制端耦接于该第二节点。
5.如权利要求4所述的电子装置，其特征在于，该输入电路包含：
一第八晶体管，包含一第一端、一第二端和一控制端，其中该第八晶体管的该第一端耦接于该第一节点，该第八晶体管的该控制端用于接收一前一级移位寄存器的该第一控制信号或用于接收该前一级移位寄存器的该第二控制信号；
其中该第八晶体管的该第二端耦接于该第八晶体管的该控制端，或用于接收该第二参考电压。
6.如权利要求5所述的电子装置，其特征在于，该第二输出电路包含：
一第九晶体管，包含一第一端、一第二端和一控制端，其中该第九晶体管的该第一端用于接收该第二参考电压，该第九晶体管的该控制端耦接于该第二节点；以及
一第十晶体管，包含一第一端、一第二端和一控制端，其中该第十晶体管的该第一端耦接于该第九晶体管的该第二端，该第十晶体管的该第二端用于接收该第一参考电压，该第十晶体管的该控制端耦接于该第一节点。
7.如权利要求6所述的电子装置，其特征在于，该第二输出电路还包含：
一第十一晶体管，包含一第一端、一第二端和一控制端，其中该第十一晶体管的该第一端用于接收该第二参考电压，该第十一晶体管的该控制端耦接于该第九晶体管的该第二端；以及
一第十二晶体管，包含一第一端、一第二端和一控制端，其中该第十二晶体管的该第一端耦接于该第十一晶体管的该第二端，该第十二晶体管的该第二端用于接收该第一参考电压，该第十二晶体管的该控制端耦接于该第一节点。
8.如权利要求4所述的电子装置，其特征在于，该输入电路包含：
一第八晶体管，包含一第一端、一第二端和一控制端，其中该第八晶体管的该第一端耦接于该第一节点，该第八晶体管的该第二端用于接收该第二参考电压；
一第十三晶体管，包含一第一端、一第二端和一控制端，其中该第十三晶体管的该第一端耦接于该第八晶体管的该控制端，该第十三晶体管的该第二端用于接收一前一级移位寄存器的该第一控制信号，该第十三晶体管的该控制端用于接收一第一方向信号；以及
一第十四晶体管，包含一第一端、一第二端和一控制端，其中该第十四晶体管的该第一端耦接于该第八晶体管的该控制端，该第十四晶体管的该第二端用于接收一后一级移位寄存器的该第一控制信号，该第十四晶体管的该控制端用于接收一第二方向信号。
9.如权利要求5所述的电子装置，其特征在于，当该移位寄存器的该第三控制信号具有一第一电压电位时，该前一级移位寄存器的该第二控制信号、该移位寄存器的该第一控制信号、以及该移位寄存器的该第二控制信号依序由该第一电压电位切换至一第二电压电位。
10.如权利要求9所述的电子装置，其特征在于，该移位寄存器的该第三控制信号于一预设时间长度中维持于该第一电压电位，该第一时钟脉冲群组的每一者具有该第二电压电位时具有一第一脉冲宽度，该预设时间长度为该第一脉冲宽度的两倍。
11.如权利要求8所述的电子装置，其特征在于，当该移位寄存器的该第三控制信号具有一第一电压电位时，该前一级移位寄存器的该第二控制信号、该移位寄存器的该第一控制信号、该移位寄存器的该第二控制信号、以及该后一级移位寄存器的该第一控制信号依序由该第一电压电位切换至一第二电压电位。
12.如权利要求11所述的电子装置，其特征在于，该移位寄存器的该第三控制信号于一预设时间长度中维持于该第一电压电位，该第一时钟脉冲群组的每一者具有该第二电压电位时具有一第一脉冲宽度，该预设时间长度为该第一脉冲宽度的三倍。
13.一种移位寄存器，其特征在于，包含：
一第一输出电路，包含一第一节点，其中当一致能电压被提供至该第一节点时，该第一输出电路输出一第一时钟脉冲群组中对应的一者作为一第二控制信号，并输出一第二时钟脉冲群组中对应的一者作为一第一控制信号，其中该第一时钟脉冲群组与该第二时钟脉冲群组具有不同负载比；
一第二输出电路，其中当该致能电压被提供至该第一节点时，该第二输出电路输出一第一参考电压作为一第三控制信号，当一禁能电压被提供至该第一节点时，该第二输出电路输出一第二参考电压作为该第三控制信号；
一输入电路，用于提供该致能电压至该第一节点；以及
一稳压控制电路，用于依据该第一时钟脉冲群组中对应的另一者提供该禁能电压至该第一节点。
14.如权利要求13所述的移位寄存器，其特征在于，该第一输出电路包含：
一第一晶体管，包含一第一端、一第二端和一控制端，其中该第一晶体管的该第一端用于接收该第二时钟脉冲群组的该对应的一者，该第一晶体管的该第二端耦接于一第一输出端，该第一晶体管的该控制端耦接于该第一节点；
一第二晶体管，包含一第一端、一第二端和一控制端，其中该第二晶体管的该第一端用于接收该第一时钟脉冲群组的该对应的一者，该第二晶体管的该第二端耦接于一第二输出端，该第二晶体管的该控制端耦接于该第一节点；
一第三晶体管，包含一第一端、一第二端和一控制端，其中该第三晶体管的该第一端耦接于该第一输出端，该第三晶体管的该第二端用于接收该第一参考电压，该第三晶体管的该控制端耦接于一第二节点；以及
一第四晶体管，包含一第一端、一第二端和一控制端，其中该第四晶体管的该第一端耦接于该第二输出端，该第四晶体管的该第二端用于接收该第一参考电压，该第四晶体管的该控制端耦接于该第二节点；
其中该第一输出端和该第二输出端分别用于输出该第一控制信号和该第二控制信号。
15.如权利要求14所述的移位寄存器，其特征在于，该稳压控制电路包含：
一第五晶体管，包含一第一端、一第二端和一控制端，其中该第五晶体管的该第一端用于接收该第一时钟脉冲群组的该对应的另一者或者接收该第二参考电压，该第五晶体管的该控制端用于接收该第一时钟脉冲群组的该对应的另一者，该第五晶体管的该第二端耦接于该第二节点；
一第六晶体管，包含一第一端、一第二端和一控制端，其中该第六晶体管的该第一端耦接于该第二节点，该第六晶体管的该第二端用于接收该第一参考电压，该第六晶体管的该控制端耦接于该第一节点；以及
一第七晶体管，包含一第一端、一第二端和一控制端，其中该第七晶体管的该第一端耦接于该第一节点，该第七晶体管的该第二端用于接收该第一参考电压，该第七晶体管的该控制端耦接于该第二节点。
16.如权利要求15所述的移位寄存器，其特征在于，该输入电路包含：
一第八晶体管，包含一第一端、一第二端和一控制端，其中该第八晶体管的该第一端耦接于该第一节点，该第八晶体管的该控制端用于接收一前一级移位寄存器的该第一控制信号或用于接收该前一级移位寄存器的该第二控制信号；
其中该第八晶体管的该第二端耦接于该第八晶体管的该控制端，或用于接收该第二参考电压。
17.如权利要求16所述的移位寄存器，其特征在于，该第二输出电路包含：
一第九晶体管，包含一第一端、一第二端和一控制端，其中该第九晶体管的该第一端用于接收该第二参考电压，该第九晶体管的该第二端耦接于一第三节点，该第九晶体管的该控制端耦接于该第二节点；以及
一第十晶体管，包含一第一端、一第二端和一控制端，其中该第十晶体管的该第一端耦接于该第九晶体管的该第二端，该第十晶体管的该第二端用于接收该第一参考电压，该第十晶体管的该控制端耦接于该第一节点。
18.如权利要求17所述的移位寄存器，其特征在于，该第二输出电路另包含：
一第十一晶体管，包含一第一端、一第二端和一控制端，其中该第十一晶体管的该第一端用于接收该第二参考电压，该第十一晶体管的该控制端耦接于该第九晶体管的该第二端；以及
一第十二晶体管，包含一第一端、一第二端和一控制端，其中该第十二晶体管的该第一端耦接于该第十一晶体管的该第二端，该第十二晶体管的该第二端用于接收该第一参考电压，该第十二晶体管的该控制端耦接于该第一节点。
19.如权利要求18所述的移位寄存器，其特征在于，该输入电路包含：
该第八晶体管的该第二端用于接收该第二参考电压；
一第十三晶体管，包含一第一端、一第二端和一控制端，其中该第十三晶体管的该第一端耦接于该第十二晶体管的该控制端，该第十三晶体管的该第二端用于接收一前一级移位寄存器的该第一控制信号，该第十三晶体管的该控制端用于接收一第一方向信号；以及
一第十四晶体管，包含一第一端、一第二端和一控制端，其中该第十四晶体管的该第一端耦接于该第十二晶体管的该控制端，该第十四晶体管的该第二端用于接收一后一级移位寄存器的该第一控制信号，该第十四晶体管的该控制端用于接收一第二方向信号。
20.如权利要求16所述的移位寄存器，其特征在于，当该移位寄存器的该第三控制信号具有一第一电压电位时，该前一级移位寄存器的该第二控制信号、该移位寄存器的该第一控制信号、以及该移位寄存器的该第二控制信号依序由该第一电压电位切换至一第二电压电位。
21.如权利要求20所述的移位寄存器，其特征在于，该移位寄存器的该第三控制信号于一预设时间长度中维持于该第一电压电位，该第一时钟脉冲群组的每一者具有该第二电压电位时具有一第一脉冲宽度，该预设时间长度为该第一脉冲宽度的两倍。
22.如权利要求20所述的移位寄存器，其特征在于，当该移位寄存器的该第三控制信号具有该第一电压电位时，该前一级移位寄存器的该第二控制信号、该移位寄存器的该第一控制信号、该移位寄存器的该第二控制信号、以及该后一级移位寄存器的该第一控制信号依序由该第一电压电位切换至该第二电压电位。
23.如权利要求22所述的移位寄存器，其特征在于，该移位寄存器的该第三控制信号于一预设时间长度中维持于该第一电压电位，该第一时钟脉冲群组的每一者具有该第二电压电位时具有一第一脉冲宽度，该预设时间长度为该第一脉冲宽度的三倍。
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