TWI740596B - 移位暫存器與電子裝置 - Google Patents

Abstract

一種移位暫存器包含第一輸出電路、第二輸出電路、輸入電路與穩壓控制電路。第一輸出電路輸出第一時脈群組的一者作為第二控制訊號，並輸出第二時脈群組的一者作為第一控制訊號。第一與第二時脈群組具有不同負載比。第二輸出電路輸出第一與第二參考電壓之一作為第三控制訊號。輸入電路和穩壓控制電路分別提供致能和禁能電壓至第一輸出電路的第一節點。第一至第三控制訊號各自被切換於第一和第二電壓準位之間。就對應於第二電壓準位的負載比而言，第三控制訊號最大，第二控制訊號次之，且第一控制訊號最小。若第三控制訊號為第二電壓準位，第一和第二控制訊號維持第一電壓準位。

Description

移位暫存器與電子裝置

本揭示文件有關一種移位暫存器與電子裝置，尤指一種產生維持於不同電壓之不同訊號的移位暫存器。

市面上的有機發光二極體(Organic Light-Emitting Diode，簡稱OLED)顯示器和微發光二極體(Micro-LED)顯示器經常使用兩類的控制訊號來控制畫素。其中一類控制訊號長時間維持於禁能準位，且用於更新和重置畫素內部節點的電壓。另一類控制訊號長時間維持於致能準位，且用於決定畫素是否發光。由於這兩類控制訊號長時間維持於不同的電壓準位，業界現行的做法是利用兩種不同的移位暫存器電路來分別產生這兩類控制訊號，且兩種不同的移位暫存器分別設置於顯示器相對的兩側。然而，在某些電子產品的顯示器中，用於排列畫素的主動區內具有開口或通孔，這些開口或通孔會增加將訊號線由主動區的一側走線至另一側的難度。在此情況下，現行利用不同的移位暫存器產生不同控制訊號的作法將不利於提升產品的良率和生產速度。

本揭示文件提供一種電子裝置，其包含主動區與多個移位暫存器。主動區包含多個畫素。每個移位暫存器用於輸出各自被切換於不同的第一電壓準位和第二電壓準位之間的第一控制訊號、第二控制訊號和第三控制訊號至多個畫素中的部份畫素。第三控制訊號具有第二電壓準位時的負載比大於第二控制訊號具有第二電壓準位時的負載比，第二控制訊號具有第二電壓準位時的負載比大於第一控制訊號具有第二電壓準位時的負載比。多個移位暫存器中的一部份移位暫存器與另一部份移位暫存器對稱地分別設置於主動區的二側，且若第三控制訊號具有第二電壓準位，則第一控制訊號和第二控制訊號維持於第一電壓準位。

本揭示文件提供一種移位暫存器，其包含第一輸出電路、第二輸出電路、輸入電路以及穩壓控制電路。第一輸出電路包含第一節點，且當致能電壓被提供至第一節點時，第一輸出電路輸出第一時脈群組中對應的一者作為第二控制訊號，並輸出第二時脈群組中對應的一者作為第一控制訊號，而第一時脈群組與第二時脈群組具有不同負載比。當致能電壓被提供至第一節點時，第二輸出電路輸出第一參考電壓作為第三控制訊號。當禁能電壓被提供至第一節點時，第二輸出電路輸出第二參考電壓作為第三控制訊號。輸入電路用於提供致能電壓至第一節點。穩壓控制電路用於依據第一時脈群組中對應的另一者提供禁能電壓至第一節點。第一控制訊號、第二控制訊號和第三控制訊號各自被切換於不同的第一電壓準位和第二電壓準位之間。第三控制訊號具有第二電壓準位時的負載比大於第二控制訊號具有第二電壓準位時的負載比，第二控制訊號具有第二電壓準位時的負載比大於第一控制訊號具有第二電壓準位時的負載比。若第三控制訊號具有第二電壓準位，則第一控制訊號和第二控制訊號維持於第一電壓準位。

上述多個實施例的優點，是結構簡單且電路布局面積小。

以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。

第1圖為根據本揭示文件一實施例的電子裝置100簡化後的示意圖。電子裝置100包含基板SB、非矩形的主動區110、以及圍繞主動區110的周邊區120。主動區110包含多個畫素PX，多個畫素PX於主動區110中沿著第一方向D1和第二方向D2排列成一非矩形形狀(Non-Rectangular Shape)，其中第一方向D1和第二方向D2互相正交。電子裝置100還包含位於主動區110內的通孔150，且多個畫素PX圍繞著通孔150排列。電子裝置100另包含第一閘極驅動電路130a、第二閘極驅動電路130b、以及控制電路140。第一閘極驅動電路130a和第二閘極驅動電路130b具有沿著主動區110邊緣延伸的圓弧形狀，且用於使沿著第一方向D1排列的多列畫素PX在第二方向D2上依序更新。控制電路140用於依據外部輸入的圖像資料，提供顯示與更新畫面所需的各種訊號至多個畫素PX、第一閘極驅動電路130a、以及第二閘極驅動電路130b。為使圖面簡潔而易於說明，電子裝置100中的其他元件與連接關係並未繪示於第1圖中。

第一閘極驅動電路130a和第二閘極驅動電路130b分別位於主動區110的左右兩側，且分別用於驅動主動區110左半部與右半部的畫素PX。因此，主動區110內的訊號線無需為了到達通孔150的另一側而以環繞通孔150的方式進行佈線，進而降低了主動區110中的電路複雜度。在本實施例中，控制電路140、第一閘極驅動電路130a、以及第二閘極驅動電路130b是設置於周邊區120，但控制電路140亦可設置於不同於基板SB的其他基板上。雖然第1圖的主動區110為圓形，但主動區110亦可依據實際需求而設計為其他形狀，例如橢圓形、多邊形、或是在至少一部份包含曲線的形狀。同樣地，周邊區120亦可依據實際需求而設計為其他形狀。

在某些實施例中，多個畫素PX排列成的形狀無需與主動區110的形狀互相對應。

例如，在畫素PX為液晶畫素電路的一實施例中，主動區110的形狀可以由設置於薄膜電晶體層(Thin-Film Transistor Layer)上方的黑色矩陣層(Black Matrix Layer，未繪示於第1圖中)的開口形狀來決定。多個畫素PX可以排列成矩形陣列，而黑色矩陣層的開口形狀則可以為非矩形，以形成非矩形的主動區110。

又例如，在畫素PX為OLED畫素電路的一實施例中，主動區110的形狀可以由保護面板(Cover Lens，未繪示於第1圖中)的透光區域所決定。多個畫素PX可以排列成矩形陣列，而保護面板的透光區域則可以為非矩形，以形成非矩形的主動區110。

實作上，電子裝置100可以是電子手錶或電子時鐘。基板SB可以是錶面或鐘面，且通孔150可用於使驅動指針的轉軸穿過基板SB。在某些實施例的電子裝置100中，通孔150被省略，且電子裝置100會以主動區110顯示時間資訊。

第2圖為依據本揭示文件一實施例的閘極驅動電路200簡化後的功能方塊圖。第1圖的第一閘極驅動電路130a和第二閘極驅動電路130b分別可由閘極驅動電路200來實現。閘極驅動電路200包含多個移位暫存器2101~210n，且用於輸出第一控制訊號G1[1]~G1[n]、第二控制訊號G2[1]~G2[n]、以及第三控制訊號G3[1]~G3[n]，且這些控制訊號可用於控制第1圖的多個畫素PX。移位暫存器2101~210n的每一者包含第一輸入端IN1、第二輸入端IN2、第三輸入端IN3、第四輸入端IN4、第一輸出端OUT1、第二輸出端OUT2、以及第三輸出端OUT3。為了圖示的簡潔，第2圖將移位暫存器2101~210n的排列方式由圓弧狀簡化為直線狀。

以移位暫存器210i(亦即第i級移位暫存器)為例，移位暫存器210i的第一輸出端OUT1、第二輸出端OUT2、以及第三輸出端OUT3分別用於輸出第一控制訊號G1[i]、第二控制訊號G2[i]、以及第三控制訊號G3[i]，其中i和n為大於0之正整數，且i小於或等於n。移位暫存器210i的第一輸入端IN1用於接收第一時脈群組CG1中對應的一者。移位暫存器210i的第二輸入端IN2用於接收第二時脈群組CG2中對應的一者。移位暫存器210i的第三輸入端IN3用於接收第一時脈群組CG1中對應的另一者。移位暫存器210i的第四輸入端IN4用於接收移位暫存器210i-1的第二控制訊號G2[i-1]。

在一些實施例中，移位暫存器210i的第四輸入端IN4用於接收移位暫存器210i-1的第一控制訊號G1[i-1]。

另外，若i等於1，則移位暫存器210i的第四輸入端IN4是用於接收垂直啟動訊號STV。

在一些實施例中，第一時脈群組CG1、第二時脈群組CG2、以及垂直啟動訊號STV是由第1圖的控制電路140所提供，但本揭示文件不以此為限。這些訊號的至少其中一者亦可由不同於控制電路140的一外部電路所提供。

在本實施例中，第一時脈群組CG1包含時脈訊號CK1、時脈訊號CK2、以及時脈訊號CK3。第二時脈群組CG2包含時脈訊號CKA和時脈訊號CKB。當i為3的倍數時，第一輸入端IN1用於接收時脈訊號CK3，第三輸入端IN3用於接收時脈訊號CK1。當i為(3x+2)時，第一輸入端IN1用於接收時脈訊號CK2，第三輸入端IN3用於接收時脈訊號CK3，其中x為大於或等於零的整數。當i為(3x+1)時，第一輸入端IN1用於接收時脈訊號CK1，第三輸入端IN3用於接收時脈訊號CK2。

另外，當i為奇數時，第二輸入端IN2用於接收時脈訊號CKA。當i為偶數時，第二輸入端IN2用於接收時脈訊號CKB。

在本實施例中，第一時脈群組CG1的每一者具有第一負載比，第二時脈群組CG2的每一者具有第二負載比，且第一負載比大於第二負載比。

第3圖為依據本揭示文件一實施例的移位暫存器300的示意圖。第2圖的移位暫存器2101~210n的每一者可以由移位暫存器300來實現。移位暫存器300包含第一輸出電路310、穩壓控制電路320、輸入電路330、以及第二輸出電路340。為了說明上的方便，後續段落將以移位暫存器300的第一輸入端IN1、第二輸入端IN2、和第三輸入端IN3是分別接收時脈訊號CK1、時脈訊號CKA、以及時脈訊號CK2為例進行說明。

第一輸出電路310耦接於第一節點N1和第二節點N2，且包含第一電晶體T1、第二電晶體T2、第三電晶體T3、以及第四電晶體T4。第一電晶體T1的第一端用於透過第二輸入端IN2接收第二時脈群組CG2中對應的一者(例如，時脈訊號CKA)，第二端與控制端分別耦接於第一輸出端OUT1和第一節點N1。第二電晶體T2的第一端用於透過第一輸入端IN1接收第一時脈群組CG1中對應的一者(例如，時脈訊號CK1)，第二端與控制端分別耦接於第二輸出端OUT2和第一節點N1。第三電晶體T3的第一端和控制端分別耦接於第一輸出端OUT1和第二節點N2，第二端用於接收第一參考電壓VGH。第四電晶體T4的第一端和控制端分別耦接於第二輸出端OUT2和第二節點N2，第二端用於接收第一參考電壓VGH。其中第一輸出端OUT1和第二輸出端OUT2分別用於輸出第一控制訊號G1[i]和第二控制訊號G2[i]。

穩壓控制電路320包含第五電晶體T5、第六電晶體T6、以及第七電晶體T7。第五電晶體T5的第一端和控制端用於透過第三輸入端IN3接收第一時脈群組CG1中對應的另一者(例如，時脈訊號CK2)，第二端耦接於第二節點N2。第六電晶體T6的第一端和控制端分別耦接於第二節點N2和第一節點N1，第二端用於接收第一參考電壓VGH。第七電晶體T7的第一端和控制端分別耦接於第一節點N1和第二節點N2，第二端用於接收第一參考電壓VGH。

在一些實施例中，穩壓控制電路320還可以包含一第一電容，該第一電容的一端耦接於第七電晶體T7的控制端，該第一電容的另一端則用於接收第一參考電壓VGH。

輸入電路330包含第八電晶體T8。第八電晶體T8的第一端耦接於第一節點N1；第二端用於接收第二參考電壓VGL；控制端耦接於第四輸入端IN4，並透過第四輸入端IN4接收來自前一級的第二控制訊號G2[i-1]，或是接收垂直啟動訊號STV。

第二輸出電路340包含第九電晶體T9與第十電晶體T10。第九電晶體T9的第一端用於接收第二參考電壓VGL，第二端和控制端分別耦接於第三輸出端OUT3和第二節點N2。第十電晶體T10的第一端和控制端分別耦接於第三輸出端OUT3和第一節點N1，第二端用於接收第一參考電壓VGH。其中第三輸出端OUT3用於輸出第三控制訊號G3[i]。

在一些實施例中，第二輸出電路340還可以包含一第二電容，該第二電容耦接於第九電晶體T9的控制端與第三輸出端OUT3之間。

在本實施例中，第一參考電壓VGH高於第二參考電壓VGL，且第一電晶體T1至第十電晶體T10可以用P型薄膜電晶體(thin-film transistor，簡稱TFT)或是其他合適種類的P型電晶體來實現。

在另一實施例中，第一參考電壓VGH低於第二參考電壓VGL，則第一電晶體T1至第十電晶體T10是用N型薄膜電晶體或是其他合適種類的N型電晶體來實現。

第4圖為閘極驅動電路200在一實施例中的波形示意圖。如第4圖所示，於第一時段TP1中，時脈訊號CK1和時脈訊號CK2分別具有第一電壓準位(例如，高電壓準位)和第二電壓準位(例如，低電壓準位)。前一級的第二控制訊號G2[i-1]具有第一電壓準位。

第5A圖繪示了移位暫存器300於第一時段TP1的等效電路示意圖。請同時參考第4圖與第5A圖，第五電晶體T5會被時脈訊號CK2導通，使穩壓控制電路320將一致能電壓(例如，低電壓)提供至第二節點N2。因此，第三電晶體T3、第四電晶體T4、第七電晶體T7、以及第九電晶體T9會處於導通狀態。

穩壓控制電路320會透過導通後的第七電晶體T7將一禁能電壓(例如，高電壓)提供至第一節點N1。此時，由於第八電晶體T8被前一級的第二控制訊號G2[i-1]關斷，第一電晶體T1、第二電晶體T2、第六電晶體T6、以及第十電晶體T10會處於關斷狀態。

如此一來，第一輸出電路310會於第一輸出端OUT1輸出第一參考電壓VGH作為第一控制訊號G1[i]，且會於第二輸出端OUT2輸出第一參考電壓VGH作為第二控制訊號G2[i]。第二輸出電路340會於第三輸出端OUT3輸出第二參考電壓VGL作為第三控制訊號G3[i]。

在第4圖的第二時段TP2中，時脈訊號CK1和時脈訊號CK2都具有第一電壓準位。前一級的第二控制訊號G2[i-1]具有第二電壓準位。

第5B圖繪示了移位暫存器300於第二時段TP2的等效電路示意圖。請同時參考第4圖與第5B圖，由於第八電晶體T8會被前一級的第二控制訊號G2[i-1]導通，輸入電路330會將致能電壓提供至第一節點N1。因此，第一電晶體T1、第二電晶體T2、第六電晶體T6、以及第十電晶體T10會處於導通狀態。

由於第五電晶體T5會被時脈訊號CK2關斷，穩壓控制電路320會透過導通的第六電晶體T6將禁能電壓提供至第二節點N2。因此，第三電晶體T3、第四電晶體T4、第七電晶體T7、以及第九電晶體T9會處於關斷狀態。

如此一來，第一輸出電路310會於第一輸出端OUT1輸出時脈訊號CKA作為第一控制訊號G1[i]，並於第二輸出端OUT2輸出時脈訊號CK1作為第二控制訊號G2[i]。第二輸出電路340會於第三輸出端OUT3輸出第一參考電壓VGH作為第三控制訊號G3[i]。

在第4圖的第三時段TP3中，時脈訊號CK1和時脈訊號CK2分別具有第二電壓準位和第一電壓準位。前一級的第二控制訊號G2[i-1]具有第一電壓準位。

第5C圖繪示了移位暫存器300於第三時段TP3的等效電路示意圖。請同時參考第4圖與第5C圖，移位暫存器300在第二時段TP2與第三時段TP3具有相似的等效電路。差異在於，第八電晶體T8於第三時段TP3中由導通狀態切換為關斷狀態，使得第一節點N1維持於致能電壓，且第二節點N2維持於禁能電壓。

因此，第一輸出電路310會輸出時脈訊號CKA與時脈訊號CK1來分別做為第一控制訊號G1[i]和第二控制訊號G2[i]。第二輸出電路340會於第三輸出端OUT3輸出第一參考電壓VGH作為第三控制訊號G3[i]。

在第4圖的第四時段TP4中，時脈訊號CK1和時脈訊號CK2分別具有第一電壓準位和第二電壓準位。前一級的第二控制訊號G2[i-1]具有第一電壓準位。移位暫存器300於第四時段TP4和第一時段TP1中的等效電路相同，為簡潔起見，在此不重複贅述。

由上述可知，當致能電壓被提供至第一節點N1時，第一輸出電路310會輸出第一時脈群組CG1中的對應的一者作為第二控制訊號G2[i]，並輸出第二時脈群組CG2中的對應的一者作為第一控制訊號G1[i]。此時，第二輸出電路340會輸出第一參考電壓VGH作為第三控制訊號G3[i]。

另一方面，當禁能電壓被提供至第一節點N1時，第一輸出電路310會輸出第一參考電壓VGH作為第一控制訊號G1[i]和第二控制訊號G2[i]。此時，第二輸出電路340會輸出第二參考電壓VGL作為第三控制訊號G3[i]。

另外，如第4圖所示，當第三控制訊號G3[i]具有第二電壓準位時，前一級的第二控制訊號G2[i-1]、第一控制訊號G1[i]、和第二控制訊號G2[i]會具有第一電壓準位。當第三控制訊號G3[i]具有第一電壓準位時，前一級的第二控制訊號G2[i-1]、第一控制訊號G1[i]、和第二控制訊號G2[i]會依序由第一電壓準位切換至第二電壓準位。

此外，第三控制訊號G3[i]會於一預設時間長度Pe中維持於第一電壓準位，且預設時間長度Pe為第一時脈群組CG1中任一者具有第二電壓準位時的脈衝寬度Pw的兩倍。經由將第一控制訊號G1[i]、第二控制訊號G2[i]、以及第三控制訊號G3[i]三者具有第二電壓準位的時間長度分別除以一個週期，可知第三控制訊號G3[i]具有最大的負載比，第二控制訊號G2[i]具有次之的負載比，而第一控制訊號G1[i]具有最小的負載比。

綜上所述，移位暫存器300能產生長時間維持於第一電壓準位的訊號(例如，第一控制訊號G1[i]和第二控制訊號G2[i])，也能產生長時間維持於第二電壓準位的訊號(例如，第三控制訊號G3[i])。相較之下，習知技術中長時間維持於不同電壓準位的不同種類訊號必需分別由不同的移位暫存器產生。因此，移位暫存器300具有結構簡單和節省電路面積的優點。

第6圖為依據本揭示文件一實施例的移位暫存器600簡化後的示意圖。第2圖的移位暫存器2101~210n的每一者可以由移位暫存器600來實現。移位暫存器600相似於移位暫存器300，差異在於，移位暫存器600是利用第二輸出電路640輸出第三控制訊號G3[i]。

第二輸出電路640包含第九電晶體T9、第十電晶體T10、第十一電晶體T11、以及第十二電晶體T12。第九電晶體T9的第一端用於接收第二參考電壓VGL，第二端和控制端分別耦接於第三節點N3和第二節點N2。第十電晶體T10的第一端和控制端分別耦接於第三節點N3和第一節點N1，第二端用於接收第一參考電壓VGH。第十一電晶體T11的第一端用於接收第二參考電壓VGL，第二端和控制端分別耦接於第三輸出端OUT3和第三節點N3。第十二電晶體T12的第一端和控制端分別耦接於第三輸出端OUT3和第一節點N1，第二端用於接收第一參考電壓VGH。其中第三輸出端OUT3用於輸出第三控制訊號G3[i]。

前述移位暫存器300的其餘連接方式、元件、實施方式以及優點，皆適用於移位暫存器600，為簡潔起見，在此不重複贅述。

在一些實施例中，移位暫存器300和移位暫存器600的第八電晶體T8的控制端，是透過第四輸入端IN4接收前一級的第一控制訊號G1[i-1]。

在另一些實施例中，移位暫存器300和移位暫存器600的第八電晶體T8的第二端與控制端都耦接於第四輸入端IN4，以透過第四輸入端IN4接收前一級的第一控制訊號G1[i-1]或第二控制訊號G2[i-1]。

在又一些實施例中，移位暫存器300和移位暫存器600的第五電晶體T5的第一端是用於接收第二參考電壓VGL，控制端則耦接於第三輸入端IN3。

第7圖為依據本揭示文件一實施例的閘極驅動電路700簡化後的功能方塊圖。第1圖的第一閘極驅動電路130a和第二閘極驅動電路130b分別可由閘極驅動電路700來實現。閘極驅動電路700包含多個移位暫存器7101~710n，且用於輸出第一控制訊號G1[1]~G1[n]、第二控制訊號G2[1]~G2[n]、以及第三控制訊號G3[1]~G3[n]，且這些控制訊號可用於控制第1圖的多個畫素PX。移位暫存器7101~710n的每一者包含第一輸入端IN1、第二輸入端IN2、第三輸入端IN3、第四輸入端IN4、第一輸出端OUT1、第二輸出端OUT2、以及第三輸出端OUT3。

在一些實施例中，移位暫存器7101~710n的每一者可由第3圖的移位暫存器300或第6圖的移位暫存器600來實現。

以移位暫存器710i(亦即第i級移位暫存器)為例，移位暫存器710i的第一輸出端OUT1、第二輸出端OUT2、以及第三輸出端OUT3分別用於輸出第一控制訊號G1[i]、第二控制訊號G2[i]、以及第三控制訊號G3[i]，其中i和n為大於0之正整數，且i小於或等於n。移位暫存器710i的第一輸入端IN1用於接收第一時脈群組CG1中對應的一者。移位暫存器710i的第二輸入端IN2用於接收第二時脈群組CG2中對應的一者。移位暫存器710i的第三輸入端IN3用於接收第一時脈群組CG1中對應的另一者。移位暫存器710i的第四輸入端IN4用於接收移位暫存器710i-1的第二控制訊號G2[i-1]。

在一實施例中，移位暫存器710i的第四輸入端IN4用於接收移位暫存器710i-1的第一控制訊號G1[i-1]。

另外，若i等於1，則移位暫存器710i的第四輸入端IN4是用於接收垂直啟動訊號STV。

在本實施例中，第一時脈群組CG1包含時脈訊號CK1、時脈訊號CK2、時脈訊號CK3、以及時脈訊號CK4。第二時脈群組CG2包含時脈訊號CKA、時脈訊號CKB、以及時脈訊號CKC。當i為4的倍數時，第一輸入端IN1用於接收時脈訊號CK4，第三輸入端IN3用於接收時脈訊號CK2。當i為(4x+3)時，第一輸入端IN1用於接收時脈訊號CK3，第三輸入端IN3用於接收時脈訊號CK1，其中x為大於或等於零的整數。當i為(4x+2)時，第一輸入端IN1用於接收時脈訊號CK2，第三輸入端IN3用於接收時脈訊號CK4。當i為(4x+1)時，第一輸入端IN1用於接收時脈訊號CK1，第三輸入端IN3用於接收時脈訊號CK3。

另外，當i為3的倍數時，第二輸入端IN2用於接收時脈訊號CKC。當i為(3x+2)時，第二輸入端IN2用於接收時脈訊號CKB。當i為(3x+1)時，第二輸入端IN2用於接收時脈訊號CKA。

第8圖繪示了閘極驅動電路700在一實施例中的時序圖。如第8圖所示，當移位暫存器710i的第三控制訊號G3[i]具有第二電壓準位(例如，低電壓準位)時，前一級的第二控制訊號G2[i-1]、第一控制訊號G1[i]、第二控制訊號G2[i]、以及後一級的第一控制訊號G1[i+1]會具有第一電壓準位(例如，高電壓準位)。

另外，當第三控制訊號G3[i]具有第一電壓準位時，前一級的第二控制訊號G2[i-1]、第一控制訊號G1[i]、第二控制訊號G2[i]、以及後一級的第一控制訊號G1[i+1]會依序由第一電壓準位切換至第二電壓準位。

此外，第三控制訊號G3[i]會於一預設時間長度Pe中維持於第一電壓準位，且預設時間長度Pe為第一時脈群組CG1中任一者具有第二電壓準位時的脈衝寬度Pw的三倍。

在一些實施例中，當第三控制訊號G3[i]具有第一電壓準位時，第1圖中對應的畫素PX會停止發光並更新自身內部的節點電壓，而當第三控制訊號G3[i] 具有第二電壓準位時，第1圖中對應的畫素PX會發光。因此，在預設時間長度Pe較長的情況下，畫素PX獲得更長的操作時間而得以利用額外的控制訊號(例如，後一級的第一控制訊號G1[i+1])進行額外的操作(例如，洩流OLED發光單元的殘餘電荷)，進而可提升電子裝置100的顯示品質。

第9圖為依據本揭示文件一實施例的閘極驅動電路900簡化後的功能方塊圖。第1圖的第一閘極驅動電路130a和第二閘極驅動電路130b分別可由閘極驅動電路900來實現。閘極驅動電路900包含多個移位暫存器9101~910n，且用於輸出第一控制訊號G1[1]~G1[n]、第二控制訊號G2[1]~G2[n]、以及第三控制訊號G3[1]~G3[n] ，且這些控制訊號可用於控制第1圖的多個畫素PX。移位暫存器9101~910n的每一者包含第一輸入端IN1、第二輸入端IN2、第三輸入端IN3、第四輸入端IN4、第五輸入端IN5、第一輸出端OUT1、第二輸出端OUT2、以及第三輸出端OUT3。

以移位暫存器910i(亦即第i級移位暫存器)為例，移位暫存器910i的第一輸出端OUT1、第二輸出端OUT2、以及第三輸出端OUT3分別用於輸出第一控制訊號G1[i]、第二控制訊號G2[i]、以及第三控制訊號G3[i]，其中i和n為大於0之正整數，且i小於或等於n。移位暫存器910i的第一輸入端IN1用於接收第一時脈群組CG1中對應的一者。移位暫存器910i的第二輸入端IN2用於接收第二時脈群組CG2中對應的一者。移位暫存器910i的第三輸入端IN3用於接收第二時脈群組CG2中對應的另一者。移位暫存器910i的第四輸入端IN4用於接收移位暫存器910i-1的第一控制訊號G1[i-1]。移位暫存器910i的第五輸入端IN5用於接收移位暫存器910i+1的第一控制訊號G1[i+1]。

另外，若i等於1，則移位暫存器910i的第四輸入端IN4是用於接收垂直啟動訊號STV。

在本實施例中，第一時脈群組CG1包含時脈訊號CK1、時脈訊號CK2、以及時脈訊號CK3。第二時脈群組CG2包含時脈訊號CKA、時脈訊號CKB、時脈訊號CKC、以及時脈訊號CKD。當i為3的倍數時，第一輸入端IN1用於接收時脈訊號CK3。當i為(3x+2)時，第一輸入端IN1用於接收時脈訊號CK2，其中x為大於或等於零的整數。當i為(3x+1)時，第一輸入端IN1用於接收時脈訊號CK1。

另外，當i為4的倍數時，第二輸入端IN2用於接收時脈訊號CKD，第三輸入端IN3用於接收時脈訊號CKB。當i為(4x+3)時，第二輸入端IN2用於接收時脈訊號CKC，第三輸入端IN3用於接收時脈訊號CKA。當i為(4x+2)時，第二輸入端IN2用於接收時脈訊號CKB，第三輸入端IN3用於接收時脈訊號CKD。當i為(4x+1)時，第二輸入端IN2用於接收時脈訊號CKA，第三輸入端IN3用於接收時脈訊號CKC。

第10圖繪示了閘極驅動電路900在一實施例中的時序圖。如第10圖所示，當移位暫存器910i的第三控制訊號G3[i]具有第二電壓準位(例如，低電壓準位)時，前一級的第一控制訊號G1[i-1]、第一控制訊號G1[i]、以及第二控制訊號G2[i]會具有第一電壓準位(例如，高電壓準位)。

另外，當第三控制訊號G3[i]具有第一電壓準位時，前一級的第一控制訊號G1[i-1]、第一控制訊號G1[i]、以及第二控制訊號G2[i]會依序由第一電壓準位切換至第二電壓準位。

第11圖為依據本揭示文件一實施例的移位暫存器1100的示意圖。第9圖的移位暫存器9101~910n的每一者可以由移位暫存器1100來實現，為了說明上的方便，後續段落將以移位暫存器1100的第一輸入端IN1、第二輸入端IN2、和第三輸入端IN3是分別接收時脈訊號CK1、時脈訊號CKA、以及時脈訊號CKC為例進行說明。

移位暫存器1100相似於移位暫存器300，差異在於，移位暫存器1100是利用輸入電路1130來設置第一節點N1的電壓。輸入電路1130包含第八電晶體T8、第十三電晶體T13、以及第十四電晶體T14。其中第八電晶體T8、第十三電晶體T13、以及第十四電晶體T14皆包含第一端、第二端、以及控制端。第八電晶體T8的第一端耦接於第一節點N1，第二端則用於接收第二參考電壓VGL。第十三電晶體T13的第一端耦接於第八電晶體T8的控制端，第二端用於透過第四輸入端IN4接收前一級的第一控制訊號G1[i-1]，控制端則用於接收第一方向訊號U2D。第十四電晶體T14的第一端耦接於第八電晶體T8的控制端，第二端用於透過第五輸入端IN5接收後一級的第一控制訊號G1[i+1]，控制端則用於接收第二方向訊號D2U。

在本實施例中，第一方向訊號U2D與第二方向訊號D2U互為反相訊號。

在移位暫存器9101~910n的每一者是由移位暫存器1100來實現的實施例中，第一方向訊號U2D與第二方向訊號D2U用於決定移位暫存器9101~910n的掃描方向。例如，當第一方向訊號U2D為低電壓準位時，第二方向訊號D2U為高電壓準位，且移位暫存器9101~910n由移位暫存器9101開始輸出控制訊號。又例如，當第一方向訊號U2D為高電壓準位時，第二方向訊號D2U為低電壓準位，且移位暫存器9101~910n由移位暫存器910n開始輸出控制訊號。

請同時參考第10圖與第11圖，移位暫存器1100會輸出時脈訊號CK1作為第二控制訊號G2[i]。在需要降低畫面更新頻率的某些實施例中，藉由降低時脈訊號CK1的頻率，可以使第二控制訊號G2[i]維持於高電壓準位，進而使第1圖中對應的畫素電路PX暫時停止更新其節點電壓以達到省電的功效。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等訊號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或訊號連接至該第二元件。

在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。

以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。

100:電子裝置 110:主動區 120:周邊區 130a,130b,200,800:閘極驅動電路 140:控制電路 150:通孔 D1:第一方向 D2:第二方向 PX:畫素 SB:基板 2101~210n,300,600:移位暫存器 7101~710n,9101~910n,1100:移位暫存器 CK1~CK4,CKA~CKD:時脈訊號 G1[1]~G1[n]:第一控制訊號 G2[1]~G2[n]:第二控制訊號 G3[1]~G3[n]:第三控制訊號 CG1:第一時脈群組 CG2:第二時脈群組 STV:垂直啟動訊號 IN1~IN5:第一輸入端~第五輸入端 OUT1~OUT3:第一輸出端~第三輸出端 310:第一輸出電路 320:穩壓控制電路 330,1130:輸入電路 340,640:第二輸出電路 T1~T12:第一電晶體~第十二電晶體 VGH:第一參考電壓 VGL:第二參考電壓 N1:第一節點 N2:第二節點 N3:第三節點 TP1~TP4:第一時段~第四時段 Pe:預設時間長度 Pw:脈衝寬度 U2D:第一方向訊號 D2U:第二方向訊號

第1圖為根據本揭示文件一實施例的電子裝置簡化後的示意圖。 第2圖為依據本揭示文件一實施例的閘極驅動電路簡化後的功能方塊圖。 第3圖為依據本揭示文件一實施例的移位暫存器的示意圖。 第4圖為第2圖的閘極驅動電路在一實施例中的時序圖。 第5A圖繪示了第3圖的移位暫存器於第一時段的等效電路示意圖。 第5B圖繪示了第3圖的移位暫存器於第二時段的等效電路示意圖。 第5C圖繪示了第3圖的移位暫存器於第三時段的等效電路示意圖。 第6圖為依據本揭示文件另一實施例的移位暫存器簡化後的示意圖。 第7圖為依據本揭示文件另一實施例的閘極驅動電路簡化後的功能方塊圖。 第8圖為第7圖的閘極驅動電路在一實施例中的波形示意圖。 第9圖為依據本揭示文件又一實施例的閘極驅動電路簡化後的功能方塊圖。 第10圖繪示了第9圖的閘極驅動電路在一實施例中的時序圖。 第11圖為依據本揭示文件又一實施例的移位暫存器的示意圖。

300:移位暫存器

310:第一輸出電路

320:第二輸出電路

330:穩壓控制電路

340:輸入電路

T1~T10:第一電晶體~第十電晶體

G1[i]:第一控制訊號

G2[i]:第二控制訊號

G2[i-1]:前一級之第二控制訊號

G3[i]:第三控制訊號

CK1,CK2,CKA:時脈訊號

VGH:第一參考電壓

VGL:第二參考電壓

N1:第一節點

N2:第二節點

IN1~IN4:第一輸入端~第四輸入端

OUT1~OUT3:第一輸出端~第三輸出端

Claims (24)

1. 一種電子裝置，包含： 一主動區，包含多個畫素；以及 多個移位暫存器，其中每個移位暫存器用於輸出各自被切換於不同的一第一電壓準位和一第二電壓準位之間的一第一控制訊號、一第二控制訊號和一第三控制訊號至該多個畫素中的部份畫素，該第三控制訊號具有該第二電壓準位時的負載比大於該第二控制訊號具有該第二電壓準位時的負載比，該第二控制訊號具有該第二電壓準位時的負載比大於該第一控制訊號具有該第二電壓準位時的負載比； 其中，該多個移位暫存器中的一部份移位暫存器與另一部份移位暫存器對稱地分別設置於該主動區的二側，且若該第三控制訊號具有該第二電壓準位，則該第一控制訊號和該第二控制訊號維持於該第一電壓準位。
2. 如請求項1所述的電子裝置，另包含一通孔，其中該多個畫素圍繞該通孔排列。
3. 如請求項1所述的電子裝置，其中，該多個移位暫存器的每一者包含： 一第一輸出電路，包含一第一節點，其中當一致能電壓被提供至該第一節點時，該第一輸出電路輸出一第一時脈群組中對應的一者作為該第二控制訊號，並輸出一第二時脈群組中對應的一者作為該第一控制訊號，其中該第一時脈群組與該第二時脈群組具有不同負載比； 一第二輸出電路，其中當該致能電壓被提供至該第一節點時，該第二輸出電路輸出一第一參考電壓作為該第三控制訊號，當一禁能電壓被提供至該第一節點時，該第二輸出電路輸出一第二參考電壓作為該第三控制訊號； 一輸入電路，用於提供該致能電壓至該第一節點；以及 一穩壓控制電路，用於依據該第一時脈群組中對應的另一者提供該禁能電壓至該第一節點。
4. 如請求項3所述的電子裝置，其中，該第一輸出電路包含： 一第一電晶體，包含一第一端、一第二端和一控制端，其中該第一電晶體的該第一端用於接收該第二時脈群組的該對應的一者，該第一電晶體的該第二端耦接於一第一輸出端，該第一電晶體的該控制端耦接於該第一節點； 一第二電晶體，包含一第一端、一第二端和一控制端，其中該第二電晶體的該第一端用於接收該第一時脈群組的該對應的一者，該第二電晶體的該第二端耦接於一第二輸出端，該第二電晶體的該控制端耦接於該第一節點； 一第三電晶體，包含一第一端、一第二端和一控制端，其中該第三電晶體的該第一端耦接於該第一輸出端，該第三電晶體的該第二端用於接收該第一參考電壓，該第三電晶體的該控制端耦接於一第二節點；以及 一第四電晶體，包含一第一端、一第二端和一控制端，其中該第四電晶體的該第一端耦接於該第二輸出端，該第四電晶體的該第二端用於接收該第一參考電壓，該第四電晶體的該控制端耦接於該第二節點； 其中該第一輸出端和該第二輸出端分別用於輸出該第一控制訊號和該第二控制訊號。
5. 如請求項4所述的電子裝置，其中，該穩壓控制電路包含： 一第五電晶體，包含一第一端、一第二端和一控制端，其中該第五電晶體的該第一端用於接收該第一時脈群組的該對應的另一者或接收該第二參考電壓，該第五電晶體的該控制端用於接收該第一時脈群組的該對應的另一者，該第五電晶體的該第二端耦接於該第二節點； 一第六電晶體，包含一第一端、一第二端和一控制端，其中該第六電晶體的該第一端耦接於該第二節點，該第六電晶體的該第二端用於接收該第一參考電壓，該第六電晶體的該控制端耦接於該第一節點；以及 一第七電晶體，包含一第一端、一第二端和一控制端，其中該第七電晶體的該第一端耦接於該第一節點，該第七電晶體的該第二端用於接收該第一參考電壓，該第七電晶體的該控制端耦接於該第二節點。
6. 如請求項5所述的電子裝置，其中，該輸入電路包含： 一第八電晶體，包含一第一端、一第二端和一控制端，其中該第八電晶體的該第一端耦接於該第一節點，該第八電晶體的該控制端用於接收一前一級移位暫存器的該第一控制訊號或用於接收該前一級移位暫存器的該第二控制訊號； 其中該第八電晶體的該第二端耦接於該第八電晶體的該控制端，或用於接收該第二參考電壓。
7. 如請求項6所述的電子裝置，其中，該第二輸出電路包含： 一第九電晶體，包含一第一端、一第二端和一控制端，其中該第九電晶體的該第一端用於接收該第二參考電壓，該第九電晶體的該控制端耦接於該第二節點；以及 一第十電晶體，包含一第一端、一第二端和一控制端，其中該第十電晶體的該第一端耦接於該第九電晶體的該第二端，該第十電晶體的該第二端用於接收該第一參考電壓，該第十電晶體的該控制端耦接於該第一節點。
8. 如請求項7所述的電子裝置，其中，該第二輸出電路還包含： 一第十一電晶體，包含一第一端、一第二端和一控制端，其中該第十一電晶體的該第一端用於接收該第二參考電壓，該第十一電晶體的該控制端耦接於該第九電晶體的該第二端；以及 一第十二電晶體，包含一第一端、一第二端和一控制端，其中該第十二電晶體的該第一端耦接於該第十一電晶體的該第二端，該第十二電晶體的該第二端用於接收該第一參考電壓，該第十二電晶體的該控制端耦接於該第一節點。
9. 如請求項5所述的電子裝置，其中，該輸入電路包含： 一第八電晶體，包含一第一端、一第二端和一控制端，其中該第八電晶體的該第一端耦接於該第一節點，該第八電晶體的該第二端用於接收該第二參考電壓； 一第十三電晶體，包含一第一端、一第二端和一控制端，其中該第十三電晶體的該第一端耦接於該第八電晶體的該控制端，該第十三電晶體的該第二端用於接收一前一級移位暫存器的該第一控制訊號，該第十三電晶體的該控制端用於接收一第一方向訊號；以及 一第十四電晶體，包含一第一端、一第二端和一控制端，其中該第十四電晶體的該第一端耦接於該第八電晶體的該控制端，該第十四電晶體的該第二端用於接收一後一級移位暫存器的該第一控制訊號，該第十四電晶體的該控制端用於接收一第二方向訊號。
10. 如請求項4所述的電子裝置，其中，當該移位暫存器的該第三控制訊號具有該第一電壓準位時，一前一級移位暫存器的該第二控制訊號、該移位暫存器的該第一控制訊號、以及該移位暫存器的該第二控制訊號依序由該第一電壓準位切換至該第二電壓準位。
11. 如請求項10所述的電子裝置，其中，該移位暫存器的該第三控制訊號於一預設時間長度中維持於該第一電壓準位，該第一時脈群組的每一者具有該第二電壓準位時具有一第一脈衝寬度，該預設時間長度為該第一脈衝寬度之兩倍。
12. 如請求項4所述的電子裝置，其中，當該移位暫存器的該第三控制訊號具有該第一電壓準位時，一前一級移位暫存器的該第二控制訊號、該移位暫存器的該第一控制訊號、該移位暫存器的該第二控制訊號、以及一後一級移位暫存器的該第一控制訊號依序由該第一電壓準位切換至該第二電壓準位。
13. 如請求項12所述的電子裝置，其中，該移位暫存器的該第三控制訊號於一預設時間長度中維持於該第一電壓準位，該第一時脈群組的每一者具有該第二電壓準位時具有一第一脈衝寬度，該預設時間長度為該第一脈衝寬度之三倍。
14. 一種移位暫存器，包含： 一第一輸出電路，包含一第一節點，其中當一致能電壓被提供至該第一節點時，該第一輸出電路輸出一第一時脈群組中對應的一者作為一第二控制訊號，並輸出一第二時脈群組中對應的一者作為一第一控制訊號，其中該第一時脈群組與該第二時脈群組具有不同負載比； 一第二輸出電路，其中當該致能電壓被提供至該第一節點時，該第二輸出電路輸出一第一參考電壓作為一第三控制訊號，當一禁能電壓被提供至該第一節點時，該第二輸出電路輸出一第二參考電壓作為該第三控制訊號； 一輸入電路，用於提供該致能電壓至該第一節點；以及 一穩壓控制電路，用於依據該第一時脈群組中對應的另一者提供該禁能電壓至該第一節點； 其中該第一控制訊號、該第二控制訊號和該第三控制訊號各自被切換於不同的一第一電壓準位和一第二電壓準位之間，該第三控制訊號具有該第二電壓準位時的負載比大於該第二控制訊號具有該第二電壓準位時的負載比，該第二控制訊號具有該第二電壓準位時的負載比大於該第一控制訊號具有該第二電壓準位時的負載比， 且若該第三控制訊號具有該第二電壓準位，則該第一控制訊號和該第二控制訊號維持於該第一電壓準位。
15. 如請求項14所述的移位暫存器，其中，該第一輸出電路包含： 一第一電晶體，包含一第一端、一第二端和一控制端，其中該第一電晶體的該第一端用於接收該第二時脈群組的該對應的一者，該第一電晶體的該第二端耦接於一第一輸出端，該第一電晶體的該控制端耦接於該第一節點； 一第二電晶體，包含一第一端、一第二端和一控制端，其中該第二電晶體的該第一端用於接收該第一時脈群組的該對應的一者，該第二電晶體的該第二端耦接於一第二輸出端，該第二電晶體的該控制端耦接於該第一節點； 一第三電晶體，包含一第一端、一第二端和一控制端，其中該第三電晶體的該第一端耦接於該第一輸出端，該第三電晶體的該第二端用於接收該第一參考電壓，該第三電晶體的該控制端耦接於一第二節點；以及 一第四電晶體，包含一第一端、一第二端和一控制端，其中該第四電晶體的該第一端耦接於該第二輸出端，該第四電晶體的該第二端用於接收該第一參考電壓，該第四電晶體的該控制端耦接於該第二節點； 其中該第一輸出端和該第二輸出端分別用於輸出該第一控制訊號和該第二控制訊號。
16. 如請求項15所述的移位暫存器，其中，該穩壓控制電路包含： 一第五電晶體，包含一第一端、一第二端和一控制端，其中該第五電晶體的該第一端用於接收該第一時脈群組的該對應的另一者或者接收該第二參考電壓，該第五電晶體的該控制端用於接收該第一時脈群組的該對應的另一者，該第五電晶體的該第二端耦接於該第二節點； 一第六電晶體，包含一第一端、一第二端和一控制端，其中該第六電晶體的該第一端耦接於該第二節點，該第六電晶體的該第二端用於接收該第一參考電壓，該第六電晶體的該控制端耦接於該第一節點；以及 一第七電晶體，包含一第一端、一第二端和一控制端，其中該第七電晶體的該第一端耦接於該第一節點，該第七電晶體的該第二端用於接收該第一參考電壓，該第七電晶體的該控制端耦接於該第二節點。
17. 如請求項16所述的移位暫存器，其中，該輸入電路包含： 一第八電晶體，包含一第一端、一第二端和一控制端，其中該第八電晶體的該第一端耦接於該第一節點，該第八電晶體的該控制端用於接收一前一級移位暫存器的該第一控制訊號或用於接收該前一級移位暫存器的該第二控制訊號； 其中該第八電晶體的該第二端耦接於該第八電晶體的該控制端，或用於接收該第二參考電壓。
18. 如請求項17所述的移位暫存器，其中，該第二輸出電路包含： 一第九電晶體，包含一第一端、一第二端和一控制端，其中該第九電晶體的該第一端用於接收該第二參考電壓，該第九電晶體的該第二端耦接於一第三節點，該第九電晶體的該控制端耦接於該第二節點；以及 一第十電晶體，包含一第一端、一第二端和一控制端，其中該第十電晶體的該第一端耦接於該第九電晶體的該第二端，該第十電晶體的該第二端用於接收該第一參考電壓，該第十電晶體的該控制端耦接於該第一節點。
19. 如請求項18所述的移位暫存器，其中，該第二輸出電路另包含： 一第十一電晶體，包含一第一端、一第二端和一控制端，其中該第十一電晶體的該第一端用於接收該第二參考電壓，該第十一電晶體的該控制端耦接於該第九電晶體的該第二端；以及 一第十二電晶體，包含一第一端、一第二端和一控制端，其中該第十二電晶體的該第一端耦接於該第十一電晶體的該第二端，該第十二電晶體的該第二端用於接收該第一參考電壓，該第十二電晶體的該控制端耦接於該第一節點。
20. 如請求項16所述的移位暫存器，其中，該輸入電路包含： 一第八電晶體，包含一第一端、一第二端和一控制端，其中該第八電晶體的該第一端耦接於該第一節點，該第八電晶體的該第二端用於接收該第二參考電壓； 一第十三電晶體，包含一第一端、一第二端和一控制端，其中該第十三電晶體的該第一端耦接於該第八電晶體的該控制端，該第十三電晶體的該第二端用於接收一前一級移位暫存器的該第一控制訊號，該第十三電晶體的該控制端用於接收一第一方向訊號；以及 一第十四電晶體，包含一第一端、一第二端和一控制端，其中該第十四電晶體的該第一端耦接於該第八電晶體的該控制端，該第十四電晶體的該第二端用於接收一後一級移位暫存器的該第一控制訊號，該第十四電晶體的該控制端用於接收一第二方向訊號。
21. 如請求項14所述的移位暫存器，其中，當該移位暫存器的該第三控制訊號具有該第一電壓準位時，一前一級移位暫存器的該第二控制訊號、該移位暫存器的該第一控制訊號、以及該移位暫存器的該第二控制訊號依序由該第一電壓準位切換至該第二電壓準位。
22. 如請求項21所述的移位暫存器，其中，該移位暫存器的該第三控制訊號於一預設時間長度中維持於該第一電壓準位，該第一時脈群組的每一者具有該第二電壓準位時具有一第一脈衝寬度，該預設時間長度為該第一脈衝寬度之兩倍。
23. 如請求項14所述的移位暫存器，其中，當該移位暫存器的該第三控制訊號具有該第一電壓準位時，一前一級移位暫存器的該第二控制訊號、該移位暫存器的該第一控制訊號、該移位暫存器的該第二控制訊號、以及一後一級移位暫存器的該第一控制訊號依序由該第一電壓準位切換至該第二電壓準位。
24. 如請求項23所述的移位暫存器，其中，該移位暫存器的該第三控制訊號於一預設時間長度中維持於該第一電壓準位，該第一時脈群組的每一者具有該第二電壓準位時具有一第一脈衝寬度，該預設時間長度為該第一脈衝寬度之三倍。

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