JP2968729B2 - 図形画像表示装置および図形画像表示方法 - Google Patents

図形画像表示装置および図形画像表示方法

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JP2968729B2 JP8200668A JP20066896A JP2968729B2 JP 2968729 B2 JP2968729 B2 JP 2968729B2 JP 8200668 A JP8200668 A JP 8200668A JP 20066896 A JP20066896 A JP 20066896A JP 2968729 B2 JP2968729 B2 JP 2968729B2
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    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/60—Rotation of whole images or parts thereof
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  • Digital Computer Display Output (AREA)
  • User Interface Of Digital Computer (AREA)
  • Image Generation (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は図形画像表示装置お
よび図形画像表示方法に関し、特に特定の画像図形の上
下左右又はその組み合わせの反転表示を高速に行うゲー
ム機等に適した図形画像表示装置および図形画像表示方
法に関する。
【０００２】
【従来の技術】近時、ゲーム機のゲーム内容の複雑化高
度化に対応してこの種の図形画像表示装置の表示画像に
おいても、プレイヤーに対しより効果的なプレゼンテー
ションを行うよう各種の特殊機能が要求されてきてい
る。その１つとして、同一画面上に任意のキャラクタを
左右反転して同時表示するキャラクタ左右反転表示があ
る。
【０００３】表示図形の１例を示す図２２を参照する
と、この図に示すように、以下説明する図形例は１６
（縦）×１６（横）の図形としＹ軸方向に設定されるア
ドレスを図形アドレス、Ｘ軸方向に設定されるアドレス
をドットアドレスとそれぞれ呼ぶ。図形の左上を原点と
し、それぞれのアドレスに０（ｈ）〜Ｆ（ｈ）を昇順に
下位ビットから上位へビット割り当てることとする。
【０００４】一般的な従来の第１の図形画像表示装置を
ブロックで示す図２３を参照すると、この従来の第１の
図形画像表示装置は、表示装置全体の制御を行い表示図
形の処理情報を与えるＣＰＵＩ／Ｆ信号Ｓ５を出力する
ＣＰＵ部１と、ＣＰＵＩ／Ｆ信号Ｓ５の供給に応答して
表示処理を行い図形表示データを出力する表示部２と、
図形表示データを一時格納するラインバッファ部３とを
備える。
【０００５】表示部２は、ＣＰＵＩ／Ｆ信号Ｓ５の供給
を受けその内容を判断し表示図形の番号対応のＦＩＦＯ
入力信号Ｓ４，パラメータＲＡＭライト信号Ｓ６を出力
するデータＩ／Ｆ部２１と、パラメータＲＡＭライト信
号Ｓ６の供給に応答して各図形表示パラメータを格納し
ＦＩＦＯ出力信号の供給に応答してＲＯＭ原点アドレス
信号Ｓ１１，Ｙ座標原点信号Ｓ１２，Ｘ座標原点信号Ｓ
１３の各々を出力するパラメータＲＡＭ部２２と、ＦＩ
ＦＯ入力信号Ｓ４によりパラメータＲＡＭ部２３のアド
レスを格納しＦＩＦＯ部リクエスト信号Ｓ７の供給に応
答してＦＩＦＯ出力信号Ｓ１０を出力しこの出力後ＦＩ
ＦＯ部ｅｍｐ信号Ｓ８を出力するＦＩＦＯ部２３と、垂
直同期信号Ｓ３および水平同期信号Ｓ２の供給を受け走
査線数をカウントして走査線カウント信号Ｓ９を出力す
るとともにＦＩＦＯ部リクエスト信号Ｓ７を生成し表示
スタート信号Ｓ１６を出力するタイミング生成部２４
と、ＲＯＭ原点アドレス信号Ｓ１１，走査線カウント信
号Ｓ９とを用いてＲＯＭアドレスを計算しＲＯＭアドレ
ス信号Ｓ１５を出力するＲＯＭアドレス計算部２５と、
ＲＯＭアドレス信号Ｓ１５の指示にしたがい表示図形デ
ータ信号Ｓ１７を出力する図形ＲＯＭ部２６と、クロッ
クＳ１，表示スタート信号Ｓ１６の供給に応答して図形
データ信号Ｓ１７，Ｘ座標原点信号Ｓ１３を入力しライ
ンバッファデータ信号Ｓ１８，ラインバッファイネーブ
ル信号Ｓ１９，ラインバッファアドレス信号Ｓ２０をそ
れぞれ出力する出力部２７とを備える。
【０００６】次に、図２３，処理アルゴリズムを示す図
２４，表示イメージ例を示す図２５，図形ＲＯＭの設定
マッピング図を示す図２６、図２５の表示ＲＡＭの設定
状況マッピング図を示す図２７、１画面表示タイミング
およびＦＤライン目の表示タイミングをそれぞれタイム
チャートで示す図２８，図２９を参照して、従来の第１
の図形画像表示装置の動作および図形画像表示方法につ
いて説明すると、この従来の第１の図形画像表示装置の
アルゴリズムは、表示図形とその図形を左右もしくは上
下に逆転表示させる場合、図形ＲＯＭ部２６にそれぞれ
の図形を別々の図形とし領域を持たせ、ラインバッファ
部３への格納時に図形ＲＯＭ部２６を別々にアサインさ
せることにより通常表示と逆転表示を実現させる。図２
４を参照すると、通常表示（Ａ）ではドットアドレス
０，１，２・・・ｎに対し図形ＲＯＭデータ０，１，２
・・・ｎをアサインする。一方、逆転表示（Ｂ）ではド
ットアドレス０，１，２・・・ｎに対し逆転した図形Ｒ
ＯＭデータｎ・・・２，１をアサインする。
【０００７】図２５および図２６を参照すると、表示画
面Ｇ７はｌ×ｍのドットから成り、表示図形の１つとし
て図形Ｇ２を含む。この図形Ｇ２は、表示画面Ｇ７上に
図形ＲＯＭデータＯ１の左上原点（０（ｈ），０
（ｈ））を座標（４０（ｈ），Ｆ６（ｈ））に表示させ
たもの、同様に図形Ｇ８は図形ＲＯＭデータＯ２の左上
原点（０（ｈ），０（ｈ））を座標（８０（ｈ），Ｆ０
（ｈ））に左右逆転表示させたものとする。
【０００８】図２７を参照すると、この図に示すパラメ
ータＲＡＭのマッピング領域は、Ｐ０に図形ＲＯＭの原
点アドレス値、Ｐ１に表示図形のＹ座標原点値、Ｐ２に
表示図形Ｘ座標原点値をそれぞれ設定できる。この例で
はアドレス５（ｈ）にＧ２データを、アドレス９（ｈ）
にＧ８のデータを設定することとし、ＦＤライン目の表
示処理を例にあげることとする。
【０００９】まず、図２３を参照すると、表示部２は、
ゲーム機などのこの表示装置を用いるシステム（図示省
略）からクロック信号Ｓ１、水平同期信号Ｓ２、垂直同
期信号Ｓ３の供給を受ける。図２８を参照すると、垂直
同期信号Ｓ３のアクティブ化から次の垂直同期信号Ｓ３
のアクティブ化までの期間を１画面表示範囲と呼ぶ。ま
た、垂直同期信号Ｓ３のアクティブ化から、最初の水平
同期信号Ｓ２のアクティブ化までの期間を図形非表示範
囲と呼ぶ。また、最初の水平同期信号Ｓ２のアクティブ
化から次の垂直同期信号Ｓ３のアクティブ化までの区間
を図形表示範囲と呼ぶ。
【００１０】図形非表示範囲のときパラメータＲＡＭ部
２２に表示用の各パラメータを設定する。図形表示範囲
になると、水平同期信号Ｓ２のアクティブ化毎にタイミ
ング生成部２４は１ずつずつインクリメントする。０〜
ｌラインまで水平同期信号の供給を受けると１画面表示
範囲が終了し、次の垂直同期信号Ｖの供給を受ける。図
２９は、その時の１ライン分の表示であるＦＤライン目
の詳細タイミングを示すタイムチャートである。
【００１１】表示部２において、垂直同期信号Ｓ３の供
給に応答してタイミング生成部２４がイニシャライズさ
れる。非表示期間に、データＩ／Ｆ部２１はＣＰＵ部１
よりＣＰＵＩ／Ｆ信号Ｓ５の供給を受け、その内容を判
断しパラメータＲＡＭライト信号Ｓ６としてパラメータ
ＲＡＭ部２２に格納する。このとき、パラメータＲＡＭ
部２２のアドレス５（ｈ）にＰ０＝０（ｈ），Ｐ１＝Ｆ
６（ｈ），Ｐ２＝４０（ｈ）を、アドレス９（ｈ）にＰ
０＝１０（ｈ），Ｐ１＝Ｆ０（ｈ），Ｐ２＝８０（ｈ）
をそれぞれ設定する。
【００１２】次に、タイミング生成部２４は水平同期信
号Ｓ２の反復供給に応答してこの信号Ｓ２をカウント
し、走査線カウント信号Ｓ９をＦＤ（ｈ）とする。ま
た、タイミング生成部２４はイニシャライズされる。次
に、データＩ／Ｆ部２１はＣＰＵＩ／Ｆ信号Ｓ５の供給
を受け、内容を判断しＦＩＦＯ部入力信号Ｓ４＝５
（ｈ）、９（ｈ）を表示順にＦＩＦＯ部２３に蓄積す
る。ＦＩＦＯ部２３は、データが蓄積されていないとき
ＦＩＦＯ部ｅｍｐ信号Ｓ８を常に‘１（ｈ）’とする
が、データの蓄積に応じてこのＦＩＦＯ部ｅｍｐ信号Ｓ
８＝０（ｈ）とし、さらにＦＩＦＯ部リクエスト信号Ｓ
７をイネーブルとする。
【００１３】ＦＩＦＯ部２３の蓄積期間が過ぎるとタイ
ミング生成部２４は、ＦＩＦＯ部リクエスト信号Ｓ７を
ＦＩＦＯ部２３に供給し、ＦＩＦＯ部２３はこの信号Ｓ
７の供給に応答してＦＩＦＯ部出力信号Ｓ１０＝５
（ｈ）を出力し、パラメータＲＡＭ部２２にアドレスと
して供給する。パラメータＲＡＭ部２２はＦＩＦＯ部出
力信号Ｓ１０の供給に応答して表示図形ＲＯＭ原点アド
レス信号Ｓ１１＝０（ｈ）（Ｐ０），Ｙ座標原点信号Ｓ
１２＝Ｆ６（ｈ）（Ｐ１），Ｘ座標原点信号Ｓ１３＝４
０（ｈ）（Ｐ２）の各々を出力する。表示図形ＲＯＭ原
点アドレス信号Ｓ１１と走査線カウント信号Ｓ９を用い
ＲＯＭアドレス計算部２５は表示図形ＲＯＭアドレス信
号Ｓ１５＝７（ｈ）を算出する。図形ＲＯＭ部２６はア
ドレス信号Ｓ１５を受け表示図形データ信号Ｓ１７＝Ｃ
ＦＥ０（ｈ））を出力する。
【００１４】次にタイミング生成部２４は、表示スター
ト信号Ｓ１６を出力し出力部２７に供給する。出力部２
７は、表示スタート信号Ｓ１６の供給に応答してライン
バッファ部３に対するラインバッファアドレス信号Ｓ２
０を４０（ｈ）〜４Ｆ（ｈ）までクロック信号Ｓ１毎に
インクリメントする。また、ラインバッファデータ信号
Ｓ１８＝‘０００００１１１１１１１００１１’の各ビ
ットをクロック信号Ｓ１毎に出力する。さらに、常時は
‘１（ｈ）’を出力しているラインバッファライトイネ
ーブル信号Ｓ１９をラインバッファアドレス信号Ｓ２０
のセット時からインクリメントされている間のみ‘０
（ｈ）’を出力させる。
【００１５】表示部２は、前述の動作により、図形デー
タ（Ｇ２）をラインバッファ部３に格納する。この格納
と同時にタイミング生成部２４は、ＦＩＦＯ部リクエス
ト信号Ｓ７をＦＩＦＯ部２３に供給し、ＦＩＦＯ部２３
はこの信号Ｓ７の供給に応答してＦＩＦＯ部出力信号Ｓ
１０＝９（ｈ）を出力する。また、このデータ出力でＦ
ＩＦＯ部２３のデータが空になるのでＦＩＦＯ部ｅｍｐ
信号Ｓ８＝１（ｈ）を出力する。パラメータＲＡＭ部２
２はＦＩＦＯ部出力信号Ｓ１０の供給に応答して表示図
形ＲＯＭ原点アドレス信号Ｓ１１＝１０（ｈ）（Ｐ
０），Ｙ座標原点信号Ｓ１２＝Ｆ０（ｈ）（Ｐ１），Ｘ
座標原点信号Ｓ１３＝８０（ｈ）（Ｐ２）の各々を出力
する。表示図形ＲＯＭ原点アドレス信号Ｓ１１と走査線
カウント信号Ｓ９を用いＲＯＭアドレス計算部２５は表
示図形ＲＯＭアドレス信号Ｓ１５＝１Ｄ（ｈ）を算出す
る。図形ＲＯＭ部２６はアドレス信号Ｓ１５を受け表示
図形データ信号Ｓ１７＝０Ｃ１Ｅ（ｈ））を出力する。
【００１６】次にタイミング生成部２４は、再度表示ス
タート信号Ｓ１６を出力し、出力部２７は、表示スター
ト信号Ｓ１６の供給に応答してラインバッファ部３に対
するラインバッファアドレス信号Ｓ２０を８０（ｈ）〜
８Ｆ（ｈ）までクロック信号Ｓ１毎にインクリメント
し、ラインバッファデータ信号Ｓ１８＝０１１１１００
０００１１００００の各ビットをクロック信号Ｓ１毎に
出力する。
【００１７】表示部２は、前述の動作により、図形デー
タ（Ｇ２）をラインバッファ部３に格納する。この時、
ＦＩＦＯ部２３は、ＦＩＦＯ部ｅｍｐ信号Ｓ８＝１
（ｈ）を出力しているので、タイミング生成部２４は次
のリクエスト信号をディセーブルしＦＤライン目の表示
動作を終了する。
【００１８】次に、特開昭６２ー１９２７９３号公報記
載の従来の第２の図形画像表示装置を図２３と共通の構
成要素には共通の参照文字／数字を付して同様にブロッ
クで示す図３０を参照すると、この従来の第２の図形画
像表示装置の前述の従来の第１の図形画像表示装置との
相違点は、表示部２の代わりに表示図形データを一旦シ
フトレジスタに格納しラインバッファ３への格納時に降
順もしくは昇順に格納することにより通常表示と左右逆
転表示を行う出力部２７Ａを備える表示部２Ａを備える
ことである。
【００１９】出力部２７Ａの構成をブロックで示す図３
１を参照すると、制御部２７１と、双方向のシフトレジ
スタ２７２と、ラインバッファアドレスをカウントし信
号Ｓ２０を出力するＬＢＡカウンタ２７３とを備える。
【００２０】アルゴリズムを模式的に示す図３２を参照
すると、まず、この従来の第２の図形画像表示装置のア
ルゴリズムの第１の従来技術との相違点は、表示図形と
その図形を左右もしくは上下に逆転表示させる場合、表
示図形ＲＯＭデータを一旦シフトレジスタ２７２に格納
しラインバッファ３への格納時に降順すなわち上位から
下位ドットもしくは昇順すなわち下位から上位ドット順
に格納することにより通常表示と逆転表示を実現させ
る。図３２を参照すると、通常表示ではドットアドレス
０，１，２・・・ｎに対しシフトレジスタ２７２は左シ
フトし図形ＲＯＭデータ０，１，２・・・ｎを出力す
る。一方、逆転表示ではドットアドレス０，１，２・・
・ｎに対しシフトレジスタ２７２は右シフトし逆転した
図形ＲＯＭデータｎ・・・２，１を出力する。
【００２１】この第２の従来技術による表示画面の１例
を示すを示す図３３およびパラメータＲＡＭの設定マッ
ピング図を示す図３４を参照すると、表示画面Ｇ１はｌ
×ｍのドットから成り、図形Ｇ２，Ｇ３を含む。この図
形Ｇ２は、表示画面Ｇ１上に図形ＲＯＭデータＯ１の左
上原点（０（ｈ），０（ｈ））を座標（４０（ｈ），Ｆ
６（ｈ））に表示させたもの、同様に図形Ｇ３は図形Ｒ
ＯＭデータＯ２の左上原点（０（ｈ），０（ｈ））を座
標（８０（ｈ），Ｆ０（ｈ））に左右逆転表示させたも
のとする。
【００２２】この第２の従来技術のパラメータＲＡＭの
設定マッピング図を示す図３２を参照すると、図３３の
図形を表示する時は、この図に示すパラメータＲＡＭの
マッピング領域は、Ｐ０に図形ＲＯＭの原点アドレス
値、Ｐ１に表示図形のＹ座標原点値、Ｐ２に表示図形Ｘ
座標原点値を、Ｐ３に通常／逆転切替情報をそれぞれ設
定できる。この例ではアドレス３（ｈ）にＧ２データ
を、アドレス７（ｈ）にＧ３のデータを設定することと
し、ＦＤライン目の表示処理を例にあげ、また、Ｐ３＝
０のとき通常表示、Ｐ３＝１のとき逆転表示されること
し動作説明を行う。
【００２３】図３０，図３１および１画面表示タイミン
グおよびＦＤライン目の表示タイミングをそれぞれタイ
ムチャートで示す図２８，図３５を併せて参照して、従
来の第２の図形画像表示装置の動作を第１の従来技術と
の相違点を中心に説明すると、表示部２Ａにおいて、垂
直同期信号Ｓ３の供給に応答してタイミング生成部２４
がイニシャライズされる。非表示期間に、データＩ／Ｆ
部２１はＣＰＵ部１よりＣＰＵＩ／Ｆ信号Ｓ５の供給を
受け、その内容を判断しパラメータＲＡＭライト信号Ｓ
６としてパラメータＲＡＭ部２２に格納する。このと
き、パラメータＲＡＭ部２２のアドレス３（ｈ）にＰ０
＝０（ｈ），Ｐ１＝Ｆ６（ｈ），Ｐ２＝４０（ｈ）を、
アドレス７（ｈ）にＰ０＝０（ｈ），Ｐ１＝Ｆ０
（ｈ），Ｐ２＝８０（ｈ），Ｐ３＝１（ｈ）をそれぞれ
設定する。
【００２４】次に、タイミング生成部２４は水平同期信
号Ｓ２の反復供給に応答してこの信号Ｓ２をカウント
し、走査線カウント信号Ｓ９をＦＤ（ｈ）とする。ま
た、タイミング生成部２４がイニシャライズする。次
に、データＩ／Ｆ部２１は供給を受けたＣＰＵＩ／Ｆ信
号Ｓ５の内容を判断しＦＩＦＯ部入力信号Ｓ４＝３
（ｈ），７（ｈ）を表示順にＦＩＦＯ部２３に蓄積す
る。ＦＩＦＯ部２３は、データの蓄積に応じてＦＩＦＯ
部ｅｍｐ信号Ｓ８＝０（ｈ）とし、さらにＦＩＦＯ部リ
クエスト信号Ｓ７をイネーブルとする。
【００２５】ＦＩＦＯ部２３の蓄積期間が過ぎるとタイ
ミング生成部２４は、ＦＩＦＯ部リクエスト信号Ｓ７を
ＦＩＦＯ部２３に供給し、ＦＩＦＯ部２３はこの信号Ｓ
７の供給に応答してＦＩＦＯ部出力信号Ｓ１０＝３
（ｈ）を出力し、パラメータＲＡＭ部２２にアドレスと
して供給する。パラメータＲＡＭ部２２はＦＩＦＯ部出
力信号Ｓ１０の供給に応答して表示図形ＲＯＭ原点アド
レス信号Ｓ１１＝０（ｈ）（Ｐ０），Ｙ座標原点信号Ｓ
１２＝Ｆ６（ｈ）（Ｐ１），Ｘ座標原点信号Ｓ１３＝４
０（ｈ）（Ｐ２），左右逆転切替信号Ｓ１４＝１（ｈ）
（Ｐ３）の各々を出力する。表示図形ＲＯＭ原点アドレ
ス信号Ｓ１１と走査線カウント信号Ｓ９を用いＲＯＭア
ドレス計算部２５は表示図形ＲＯＭアドレス信号Ｓ１５
＝７（ｈ）を算出する。図形ＲＯＭ部２６はアドレス信
号Ｓ１５を受け表示図形データ信号Ｓ１７＝ＣＦＥ０
（ｈ）を出力する。
【００２６】次に、出力部２７Ａは、タイミング生成部
２４からの表示スタート信号Ｓ１６の供給に応答してシ
フトレジスタ２７２に表示図形データＣＦＥ０（ｈ）を
蓄積する。また、ＬＢＡカウンタ２７３に４０（ｈ）を
セットし、このＬＢＡカウンタ２７３はラインバッファ
アドレス信号Ｓ２０＝４０（ｈ）を出力するとともに、
クロック信号Ｓ１毎にラインバッファアドレス信号Ｓ２
０をインクリメントする。シフトレジスタ２７２は、左
右逆転切替信号Ｓ１４＝０（ｈ）の供給に応答して蓄積
している図形データを下位〜上位ドット順（０００００
１１１１１１１００１１（ｈ））にラインバッファデー
タ信号Ｓ１８として出力する。第１の従来技術と同様
に、常時は１（ｈ）を出力しているラインバッファライ
トイネーブル信号Ｓ１９をラインバッファアドレス信号
Ｓ２０のセット時からインクリメントされている間のみ
０（ｈ）を出力させる。また、ラインバッファアドレス
カウンタイネーブル信号Ｓ２１はＬＢＡカウンタ２７３
を１６ドット分カウント動作させるためのイネーブル信
号である。
【００２７】出力部２７Ａは、図形データＧ２対応のラ
インバッファデータ信号Ｓ１８，ラインバッファライト
イネーブル信号Ｓ１９，ラインバッファアドレス信号Ｓ
２０を出力する。表示部２は、前述の動作により、図形
データ（Ｇ２）をラインバッファ部３に格納する。この
格納と同時にタイミング生成部２４は、ＦＩＦＯ部リク
エスト信号Ｓ７をＦＩＦＯ部２３に供給し、ＦＩＦＯ部
２３はこの信号Ｓ７の供給に応答してＦＩＦＯ部出力信
号Ｓ１０＝７（ｈ）を出力する。また、ＦＩＦＯ部ｅｍ
ｐ信号Ｓ８＝１（ｈ）を出力する。パラメータＲＡＭ部
２２はＦＩＦＯ部出力信号Ｓ１０の供給に応答して表示
図形ＲＯＭ原点アドレス信号Ｓ１１＝１０（ｈ）（Ｐ
０），Ｙ座標原点信号Ｓ１２＝Ｆ０（ｈ）（Ｐ１），Ｘ
座標原点信号Ｓ１３＝８０（ｈ）（Ｐ２），左右逆転切
替信号Ｓ１４＝１（ｈ）（Ｐ３）の各々を出力する。表
示図形ＲＯＭ原点アドレス信号Ｓ１１と走査線カウント
信号Ｓ９を用いＲＯＭアドレス計算部２５は表示図形Ｒ
ＯＭアドレス信号Ｓ１５＝１Ｄ（ｈ）を算出する。図形
ＲＯＭ部２６はアドレス信号Ｓ１５を受け表示図形デー
タ信号Ｓ１７＝７８３０（ｈ）を出力する。
【００２８】次にタイミング生成部２４は、再度表示ス
タート信号Ｓ１６を出力し、出力部２７Ａのシフトレジ
スタ２７２は、図形データ７８３０（ｈ）を貯える。ま
た、ＬＢＡカウンタ２７３に８０（ｈ）をセットし、こ
のＬＢＡカウンタ２７３はラインバッファアドレス信号
Ｓ２０＝８０（ｈ）を出力するとともに、クロック信号
Ｓ１毎にラインバッファアドレス信号Ｓ２０を８０
（ｈ）〜８Ｆ（ｈ）までインクリメントする。シフトレ
ジスタ２７２は、左右逆転切替信号Ｓ１４＝１（ｈ）の
供給に応答して蓄積している図形データを下位〜上位ド
ット順すなわち昇順（０１１１１０００００１１０００
０（ｈ））でラインバッファデータ信号Ｓ１８として出
力する。
【００２９】表示部２Ａは、前述の動作により、図形デ
ータ（Ｇ３）をラインバッファ部３に格納する。この
時、ＦＩＦＯ部２３は、ＦＩＦＯ部ｅｍｐ信号Ｓ８＝１
（ｈ）を出力しているので、タイミング生成部２４は次
のリクエスト信号をディセーブルしＦＤライン目の表示
動作を終了する。
【００３０】
【発明が解決しようとする課題】上述した従来の第１の
図形画像表示装置および図形画像表示方法は、図形ＲＯ
Ｍに表示図形とその逆転させたデータを別のデータとし
てマッピングするので、図形ＲＯＭデータの所要容量が
基本データに対し図形変換希望数倍に増大することによ
り回路規模が大型化するという欠点があった。例えば，
左右に基本データを逆転し表示する場合は単純に２倍の
ＲＯＭデータ容量を必要とする。
【００３１】また、図形ＲＯＭデータ容量の増大に伴い
消費電力が増加するという欠点があった。
【００３２】従来の第２の図形画像表示装置および図形
画像表示方法は、は図形ＲＯＭデータを一旦シフトレジ
スタに蓄積し、昇順または降順に図形データを出力する
ため、基本表示図形に対する変換は左右逆転表示に限定
され、基本表示図形内の任意のドットの逆転や入替えあ
るいは任意ドットのみ表示させることができないという
欠点があった。
【００３３】
【課題を解決するための手段】本発明の第１の図形画像
表示装置は、表示図形の原データを格納した図形ＲＯＭ
を備えＣＰＵからの予め定めた図形処理制御情報である
ＣＰＵインタフエース信号の供給に応答して前記図形Ｒ
ＯＭから読出した読出図形データを処理して生成した表
示図形データを出力する表示処理部と、前記表示図形デ
ータを一時格納するラインバッファ部とを備え、前記表
示図形データを一旦前記ラインバッファに格納してから
表示を行う図形画像表示装置において、前記表示処理部
が、前記読出図形データの構成ビットである画素ドット
の出力順序を変更して前記表示図形データを生成するデ
ータ変更手段と前記ラインバッファに供給する前記表示
図形データの格納アドレスであるラインバッファアドレ
スを変更するラインバッファアドレス変更手段とのいず
れか一方または両方を含む出力手段を備えて構成されて
いる。
【００３４】本発明の第２の図形画像表示装置は、表示
図形の原データを格納した図形ＲＯＭを備えＣＰＵから
の予め定めた図形処理制御情報であるＣＰＵインタフエ
ース信号の供給に応答して前記図形ＲＯＭから読出した
読出図形データを処理して生成した表示図形データを出
力する表示処理部と、前記表示図形データを一時格納す
るラインバッファ部とを備え、前記表示図形データを一
旦前記ラインバッファに格納してから表示を行う図形画
像表示装置において、前記表示処理部が、前記図形ＲＯ
Ｍの読出アドレスを変更して前記表示図形の上下方向の
表示を変更する上下変更手段と前記読出図形データの構
成ビットである画素ドットの出力順序を変更して前記表
示図形の左右方向の表示を変更する左右変更手段とのい
ずれか一方または両方を備えて構成されている。
【００３５】本発明の図形画像表示方法は、表示図形の
原データを格納した図形ＲＯＭを備えＣＰＵからの予め
定めた図形処理制御情報であるＣＰＵインタフエース信
号の供給に応答して前記図形ＲＯＭから読出した読出図
形データを処理して生成した表示図形データを出力し、
前記表示図形データを一旦ラインバッファに格納してか
ら表示を行う図形画像表示方法において、前記表示図形
データの出力処理が、前記読出図形データの構成ビット
である画素ドットの出力順序を変更して前記表示図形デ
ータを生成するステップと前記ラインバッファに供給す
る前記表示図形データの格納アドレスであるラインバッ
ファアドレスを変更するステップとのいずれか一方また
は両方を含むことを特徴とするものである。
【００３６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図３０と共通の構成要素には共通の参照文字／数字を
付して同様にブロックで示す図１を参照すると、この図
に示す本実施の形態の図形画像表示装置は、従来の第２
の図形画像表示装置と共通のＣＰＵ部１と、ラインバッ
ファ部３とに加えて、表示部２の代わりにラインバッフ
ァ３への格納時に表示図形データを任意のドット順に変
更する出力部２７Ｂを備える表示部２Ｂを備える。
【００３７】出力部２７Ｂの構成をブロックで示す図２
を参照すると、従来と共通のＬＢＡカウンタ２７３と、
ドットアドレスカウンタ２７４と、変換部２７５と、ド
ットセレクタ２７６とを備える。
【００３８】次に、図１，図２およびアルゴリズムを示
す図３を参照して本実施の形態の動作について説明する
と、本実施の形態では、ラインバッファに与える表示図
形データのドットアドレスを任意ドット順に変更するこ
とにより格納データの格納順序を変更し基本図形内の左
右方向に対する任意ドット順あるいは任意ドットのみ表
示させる。図３を参照すると、通常表示ではそのままの
ドットアドレス０，１，２・・・ｎに対し出力部２７Ｂ
は図形ＲＯＭデータ０，１，２・・・ｎをそのまま出力
する。一方、逆転表示ではドットアドレス０，１，２・
・・ｎに対し任意にドットを選択することにより逆転し
た図形ＲＯＭデータｎ・・・２，１を出力する。
【００３９】説明の便宜上、従来の第２の図形画像表示
装置と同様に、図３３に示す表示図形Ｇ１に図形Ｇ２お
よびその左右逆転図形Ｇ３を出力するものとし、したが
って、図形パラメータＲＡＭ設定状況マッピング図およ
び図形ＲＯＭ設定設定状況マッピング図もそれぞれ図３
４，図２６を参照するものとする。すなわち、表示画面
Ｇ１はｌ×ｍのドットから成り、図形Ｇ２は、表示画面
Ｇ１上に図形ＲＯＭデータＯ１の左上原点（０（ｈ），
０（ｈ））を座標（４０（ｈ），Ｆ６（ｈ））に表示さ
せたもの、同様に図形Ｇ３は図形ＲＯＭデータＯ２の左
上原点（０（ｈ），０（ｈ））を座標（８０（ｈ），Ｆ
０（ｈ））に左右逆転表示させたものとする。
【００４０】パラメータＲＡＭのマッピング領域は、Ｐ
０に図形ＲＯＭの原点アドレス値、Ｐ１に表示図形のＹ
座標原点値、Ｐ２に表示図形Ｘ座標原点値を、Ｐ３に通
常／逆転切替情報をそれぞれ設定できる。この例ではア
ドレス３（ｈ）にＧ２データを、アドレス７（ｈ）にＧ
３のデータを設定することとし、ＦＤライン目の表示処
理を例にあげ、また、Ｐ３＝０のとき通常表示、Ｐ３＝
１のとき逆転表示されることとして動作説明を行う。
【００４１】本実施の形態の動作をタイムチャートで示
す図２８，図４および処理をフローチャートで示す図５
〜図６を併せて参照すると、表示部２Ｂにおいて、垂直
同期信号Ｓ３の供給に応答してタイミング生成部２４が
イニシャライズされる（ステップＰ１，Ｐ２）。非表示
期間に、データＩ／Ｆ部２１はＣＰＵ部１よりＣＰＵＩ
／Ｆ信号Ｓ５の供給を受け、その内容を判断しパラメー
タＲＡＭライト信号Ｓ６としてパラメータＲＡＭ部２２
に格納する。このとき、パラメータＲＡＭ部２２のアド
レス３（ｈ）にＰ０＝０（ｈ），Ｐ１＝Ｆ６（ｈ），Ｐ
２＝４０（ｈ），Ｐ３＝０（ｈ）を、アドレス７（ｈ）
にＰ０＝０（ｈ），Ｐ１＝Ｆ０（ｈ），Ｐ２＝８０
（ｈ），Ｐ３＝１（ｈ）をそれぞれ設定する（ステップ
Ｐ３）。
【００４２】次に、図形表示動作（ステップＰ４）に移
り、まず、タイミング生成部２４は水平同期信号Ｓ２の
反復供給（ステップＰ４１）に応答してこの信号Ｓ２を
カウントし、走査線カウント信号Ｓ９をＦＤ（ｈ）とす
る。また、タイミング生成部２４をイニシャライズ（リ
セット）する（ステップＰ４２）。次に、データＩ／Ｆ
部２１は供給を受けたＣＰＵＩ／Ｆ信号Ｓ５の内容を判
断しＦＩＦＯ部入力信号Ｓ４＝３（ｈ），７（ｈ）を表
示順にＦＩＦＯ部２３に蓄積する。ＦＩＦＯ部２３は、
データの蓄積に応じてＦＩＦＯ部ｅｍｐ信号Ｓ８＝０
（ｈ）とし、さらにＦＩＦＯ部リクエスト信号Ｓ７をイ
ネーブルとする。
【００４３】ＦＩＦＯ部２３の蓄積期間が過ぎるとタイ
ミング生成部２４は、ＦＩＦＯ部リクエスト信号Ｓ７を
ＦＩＦＯ部２３に供給し、ＦＩＦＯ部２３はこの信号Ｓ
７の供給に応答してＦＩＦＯ部出力信号Ｓ１０＝３
（ｈ）を出力し（ステップＰ４４）、パラメータＲＡＭ
部２２にアドレスとして供給する。パラメータＲＡＭ部
２２はＦＩＦＯ部出力信号Ｓ１０の供給に応答して表示
図形ＲＯＭ原点アドレス信号Ｓ１１＝０（ｈ）（Ｐ
０），Ｙ座標原点信号Ｓ１２＝Ｆ６（ｈ）（Ｐ１），Ｘ
座標原点信号Ｓ１３＝４０（ｈ）（Ｐ２），左右逆転切
替信号Ｓ１４＝１（ｈ）（Ｐ３）の各々を出力する（ス
テップＰ４５）。表示図形ＲＯＭ原点アドレス信号Ｓ１
１と走査線カウント信号Ｓ９を用いＲＯＭアドレス計算
部２５は表示図形ＲＯＭアドレス信号Ｓ１５＝７（ｈ）
を算出する（ステップＰ４６）。図形ＲＯＭ部２６はア
ドレス信号Ｓ１５を受け表示図形データ信号Ｓ１７＝Ｃ
ＦＥ０（ｈ）を出力する（ステップＰ４７）。
【００４４】次に、出力部２７Ｂは図形表示のため（ス
テップＰ４８）、タイミング生成部２４からの表示スタ
ート信号Ｓ１６の供給に応答して（ステップＰ４８１）
ドットアドレスカウンタ２７４に０（ｈ）を、ＬＢＡカ
ウンタ２７３に４０（ｈ）をそれぞれセットし（ステッ
プＰ４８２）、ドットアドレスカウンタ２７４はドット
アドレスカウンタ信号Ｓ２２＝０（ｈ）を出力するとと
もに、この信号Ｓ２２を０（ｈ）〜Ｆ（ｈ）までクロッ
ク信号Ｓ１毎にインクリメントする。ＬＢＡカウンタ２
７３は、ラインバッファアドレス信号Ｓ２０＝４０
（ｈ）を出力するとともに、この信号Ｓ２０を４０
（ｈ）〜４Ｆ（ｈ）までクロック信号Ｓ１毎にインクリ
メントする（ステップＰ４８３〜Ｐ４８７）。
【００４５】変換部２７５は左右逆転切替信号Ｓ１４＝
０（ｈ）の供給を受けドットアドレスカウンタ信号Ｓ２
２をそのまま変換出力信号Ｓ２３として出力する（ステ
ップＰ４８３〜Ｐ４８５）。ドットセレクタ２７６は変
換出力信号Ｓ２３をセレクト信号とし表示図形データ信
号Ｓ１７から出力ドットデータを選択しラインバッファ
データ信号Ｓ１８としクロックＳ１毎にシリアルに出力
する（ステップＰ４８５）。この例では、０００００１
１１１１１１００１１とデータ信号Ｓ１８を出力する。
第１，第２の従来技術と同様に、常時は１（ｈ）を出力
しているラインバッファライトイネーブル信号Ｓ１９を
ラインバッファアドレス信号Ｓ２０のセット時からイン
クリメントされている間のみ０（ｈ）を出力させる。ま
た、ラインバッファアドレスカウンタイネーブル信号Ｓ
２１はＬＢＡカウンタ２７３を１６ドット分カウント動
作させるためのイネーブル信号である。
【００４６】出力部２７Ｂは、図形データＧ２対応のラ
インバッファデータ信号Ｓ１８，ラインバッファライト
イネーブル信号Ｓ１９，ラインバッファアドレス信号Ｓ
２０を出力する。表示部２Ｂは、前述の動作により、図
形データ（Ｇ２）をラインバッファ部３に格納する。こ
の格納と同時にタイミング生成部２４は、ＦＩＦＯ部リ
クエスト信号Ｓ７をＦＩＦＯ部２３に供給し、ＦＩＦＯ
部２３はこの信号Ｓ７の供給に応答してＦＩＦＯ部出力
信号Ｓ１０＝７（ｈ）を出力する。また、ＦＩＦＯ部ｅ
ｍｐ信号Ｓ８＝１（ｈ）を出力する。パラメータＲＡＭ
部２２はＦＩＦＯ部出力信号Ｓ１０の供給に応答して表
示図形ＲＯＭ原点アドレス信号Ｓ１１＝１０（ｈ）（Ｐ
０），Ｙ座標原点信号Ｓ１２＝Ｆ０（ｈ）（Ｐ１），Ｘ
座標原点信号Ｓ１３＝８０（ｈ）（Ｐ２），左右逆転切
替信号Ｓ１４＝１（ｈ）（Ｐ３）の各々を出力する。表
示図形ＲＯＭ原点アドレス信号Ｓ１１と走査線カウント
信号Ｓ９を用いＲＯＭアドレス計算部２５は表示図形Ｒ
ＯＭアドレス信号Ｓ１５＝１Ｄ（ｈ）を算出する。図形
ＲＯＭ部２６はアドレス信号Ｓ１５を受け表示図形デー
タ信号Ｓ１７＝７８３０（ｈ）を出力する。
【００４７】次にタイミング生成部２４は、再度表示ス
タート信号Ｓ１６を出力し、この表示スタート信号Ｓ１
６の供給に応答してドットアドレスカウンタ２７４に０
（ｈ）を、ＬＢＡカウンタ２７３に８０（ｈ）をそれぞ
れセットし、ドットアドレスカウンタ２７４はドットア
ドレスカウンタ信号Ｓ２２＝０（ｈ）を出力するととも
に、この信号Ｓ２２を０（ｈ）〜Ｆ（ｈ）までクロック
信号Ｓ１毎にインクリメントする。ＬＢＡカウンタ２７
３は、ラインバッファアドレス信号Ｓ２０＝４０（ｈ）
を出力するとともに、この信号Ｓ２０を８０（ｈ）〜８
Ｆ（ｈ）までクロック信号Ｓ１毎にインクリメントす
る。
【００４８】変換部２７５は左右逆転切替信号Ｓ１４＝
１（ｈ）の供給を受けドットアドレスカウンタ信号Ｓ２
２＝０（ｈ）〜Ｆ（ｈ）をＦ（ｈ）〜０（ｈ）にビット
変換し、変換出力信号Ｓ２３として出力する。ドットセ
レクタ２７６はこの変換出力信号Ｓ２３をセレクト信号
とし表示図形データ信号Ｓ１７から出力ドットデータを
選択しラインバッファデータ信号Ｓ１８＝０１１１１０
００００１１００００の各ビットをクロックＳ１毎にシ
リアルに出力する。
【００４９】表示部２Ｂは、前述の動作により、図形デ
ータ（Ｇ３）をラインバッファ部３に格納する。この
時、ＦＩＦＯ部２３は、ＦＩＦＯ部ｅｍｐ信号Ｓ８＝１
（ｈ）を出力しているので、タイミング生成部２４は次
のリクエスト信号をディセーブルしＦＤライン目の表示
動作を終了する（ステップＰ６）。
【００５０】次に本発明の第２の実施の形態を特徴付け
る出力部２７Ｃを図２と共通の構成要素には共通の参照
文字／数字を付して同様にブロックで示す図８を参照す
ると、この図に示す本実施の形態の前述の第１の実施の
形態との相違点は、Ｘ座標原点信号の供給に応答して図
形の右端を算出する右端算出部２７７と、左右逆転切替
信号Ｓ１４，右座標原点信号Ｓ２４の１つを選択しセレ
クタ出力信号Ｓ２５を出力するセレクタ２７８とを備
え、変換部２７５を削除したことである。
【００５１】本実施の形態のアルゴリズムを示す図９を
参照すると、ラインバッファへのアドレス供給法を逆転
変更することによりデータ格納順を逆ドット順に変更し
基本図形内の左右方向に対する逆ドット順変換表示をさ
せる。
【００５２】第１の実施の形態と同様の図形処理を例と
し、図形パラメータＲＡＭ設定状況マッピング図および
図形ＲＯＭ設定設定状況マッピング図もそれぞれ図３
４，図２６を参照する。すなわち、図形Ｇ２は、表示画
面Ｇ１上に図形ＲＯＭデータＯ１の左上原点（０
（ｈ），０（ｈ））を座標（４０（ｈ），Ｆ６（ｈ））
に表示させ、同様に図形Ｇ３は図形ＲＯＭデータＯ２の
左上原点（０（ｈ），０（ｈ））を座標（８０（ｈ），
Ｆ０（ｈ））に左右逆転表示させる。また、パラメータ
ＲＡＭのマッピング領域は、アドレス３（ｈ）にＧ２デ
ータを、アドレス７（ｈ）にＧ３のデータをそれぞれ設
定する。さらに、ＦＤライン目の表示処理とし、Ｐ３＝
０のとき通常表示、Ｐ３＝１のとき逆転表示とする。
【００５３】本実施の形態の動作をタイムチャートで示
す図１０および処理の第１実施の形態との相違点をフロ
ーチャートで示す図１１を併せて参照すると、表示部２
Ｃにおいて、垂直同期信号Ｓ３の供給に応答してタイミ
ング生成部２４がイニシャライズされ、表示動作を開始
し、第１実施の形態と同様の処理により出力部２７Ｃへ
の信号Ｓ１，Ｓ１３，Ｓ１４，Ｓ１６，および表示図形
データ信号Ｓ１７＝ＣＦＥ０（ｈ）を生成する。
【００５４】次に、出力部２７Ｃのセレクタ２７８は、
左右逆転切替信号Ｓ１４＝０（ｈ）を受けセレクタ出力
信号Ｓ２５をそのままＸ座標原点信号Ｓ１３としてＬＢ
Ａカウンタ部２７３に設定値として供給する（ステップ
Ｐ４９３，Ｐ４９５）。またＬＢＡカウンタ２７３はア
ップカウンタとして動作を行う。
【００５５】出力部２７Ｃは図形表示のため（ステップ
Ｐ４８）、タイミング生成部２４からの表示スタート信
号Ｓ１６の供給に応答して（ステップＰ４９１）、ドッ
トアドレスカウンタ２７４に０（ｈ），ＬＢＡカウンタ
２７３に４０（ｈ）をセットし、それぞれドットアドレ
スカウンタ信号Ｓ２２＝０（ｈ），ラインバッファアド
レス信号Ｓ２０＝４０（ｈ）を出力する。ＬＢＡカウン
タ２７３はアップカウンタとして動作するため、ライン
バッファアドレス信号Ｓ２０は４０（ｈ）〜４Ｆ（ｈ）
までクロック信号Ｓ１毎にインクリメントされる。ドッ
トアドレスカウンタ信号Ｓ２２も０（ｈ）〜Ｆ（ｈ）ま
でクロック信号Ｓ１毎にインクリメントされる。ドット
セレクタ２７６は変換器出力信号信号Ｓ２３をセレクト
信号とし表示図形データ信号Ｓ１７の出力すべきドット
データを選択しラインバッファデータ信号Ｓ１８＝００
０００１１１１１１１００１１の各ビットをクロック信
号Ｓ１毎にシリアルに出力する（ステップＰ４９６〜Ｐ
４９７）。
【００５６】出力部２７Ｃは、図形データＧ２対応のラ
インバッファデータ信号Ｓ１８，ラインバッファライト
イネーブル信号Ｓ１９，ラインバッファアドレス信号Ｓ
２０を出力する。表示部２Ｃは、前述の動作により、図
形データ（Ｇ２）をラインバッファ部３に格納する。以
下、第１の実施の形態と同様の動作を行い、パラメータ
ＲＡＭ部２２は表示図形ＲＯＭ原点アドレス信号Ｓ１１
＝１０（ｈ）（Ｐ０），Ｙ座標原点信号Ｓ１２＝Ｆ０
（ｈ）（Ｐ１），Ｘ座標原点信号Ｓ１３＝８０（ｈ）
（Ｐ２），左右逆転切替信号Ｓ１４＝１（ｈ）（Ｐ３）
の各々を出力する。表示図形ＲＯＭ原点アドレス信号Ｓ
１１と走査線カウント信号Ｓ９を用いＲＯＭアドレス計
算部２５は表示図形ＲＯＭアドレス信号Ｓ１５＝Ｄ
（ｈ）を算出する。図形ＲＯＭ部２６はアドレス信号Ｓ
１５を受け表示図形データ信号Ｓ１７＝７８３０（ｈ）
を出力する。
【００５７】右端算出部２７７は、後述のようにＸ座標
原点信号Ｓ１４から表示図形の右端を算出し右座標原点
信号Ｓ２４を出力する（ステップＰ４９２）。セレクタ
２７８は、左右逆転切替信号Ｓ１４＝１（ｈ）の供給に
応答して右座標原点信号Ｓ２４をセレクタ出力信号Ｓ２
５として選択し、ＬＢＡカウンタ２７３に設定値として
供給する（ステップＰ４９３，Ｐ４９４，Ｐ４９５）。
このときＬＢＡカウンタ２７３はダウンカウンタとして
動作を行う。右端算出部２７７はＸ座標原点信号Ｓ１３
＝８０（ｈ）を受けて右座標原点信号Ｓ２４として８Ｆ
（ｈ）を出力する。
【００５８】次に、表示スタート信号Ｓ１６の供給に応
答してドットアドレスカウンタ２７４は信号Ｓ１６＝０
（ｈ）をセットしドットアドレスカウンタ信号Ｓ２２＝
０（ｈ）を出力する。また、ＬＢＡカウンタ２７３は信
号Ｓ２５＝８Ｆ（ｈ）をセットし、ラインバッファアド
レス信号Ｓ２０＝８Ｆ（ｈ）を出力する。前述のように
ＬＢＡカウンタ２７３はダウンカウンタとし動作するた
め、ラインバッファアドレス信号Ｓ２０は８Ｆ（ｈ）〜
８０（ｈ）までクロック信号Ｓ１毎にデクリメントされ
る。また、ドットアドレスカウンタ信号Ｓ２２は０
（ｈ）〜Ｆ（ｈ）までクロック信号Ｓ１毎にインクリメ
ントされる。ドットセレクタ２７６はドットアドレスカ
ウンタ信号Ｓ２２をセレクト信号として表示図形データ
信号Ｓ１７の出力ドットデータを選択しラインバッファ
データ信号Ｓ１８＝００００１１０００００１１１１０
の各ビットをクロック信号Ｓ１毎にシリアルに出力す
る。
【００５９】以下第１の実施の形態と同様の動作を行
い、タイミング生成部２４は次のリクエスト信号をディ
セーブルしＦＤライン目の表示動作を終了する。
【００６０】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図１２を参照すると、この図に示す本
実施の形態の前述の第１の実施の形態との相違点は、Ｒ
ＯＭアドレス計算部２５と図形ＲＯＭ部２６との間に挿
入されＲＯＭアドレス信号Ｓ１５を上下逆転切替信号Ｓ
２６の制御に応答してアドレス変換し上下用変換信号Ｓ
２７を出力する上下変換部２８と、図形ＲＯＭ部２６と
出力部２７との間に挿入され左右逆転信号Ｓ１４の制御
に応答してデータ変換して左右変換信号Ｓ２８を出力す
る左右変換部２９と、従来の第１の図形画像表示装置と
共通の出力部２７とを備える表示部２Ｄを備えることで
ある。
【００６１】本実施の形態のアルゴリズムを示す図１３
を参照すると、図形ＲＯＭへアドレスを供給するときこ
のアドレスを任意アドレスに変換し、図形ＲＯＭから出
力された図形データを任意ドット順データに変換し、こ
の変換データを用いて表示させることで基本図形データ
を上下左右方向に任意ドット順または任意ドットのみ表
示させる。
【００６２】本実施の形態の表示画面を示す図１４を参
照すると、ｌ×ｍの表示画面Ｇ４上に２つの図形Ｇ５，
Ｇ６を表示する。図形Ｇ５は、表示画面Ｇ４上に図形Ｒ
ＯＭデータＯ３の左上原点を座標（１５（ｈ），７０
（ｈ））に表示させ、同様に図形Ｇ６は図形ＲＯＭデー
タＯ３の左上原点を座標（４６（ｈ），７３（ｈ））に
上下左右逆転表示させる。図１５を併せて参照すると、
パラメータＲＡＭのマッピング領域は、Ｐ０に図形ＲＯ
Ｍの原点アドレス値、Ｐ１に表示図形のＹ座標原点値、
Ｐ２に表示図形Ｘ座標原点値を、Ｐ３に左右の通常／逆
転切替情報、Ｐ４に上下の通常／上下逆転切替情報をそ
れぞれ設定できる。この例ではアドレス４（ｈ）にＧ５
データを、アドレス６（ｈ）にＧ６のデータを設定する
こととし、７８ライン目の表示処理を例にあげ、また、
Ｐ３，Ｐ４＝０のとき通常表示、Ｐ３，Ｐ４＝１のとき
それぞれ逆転表示されることとして動作説明を行う。
【００６３】次に、図１２，本実施の形態の動作をタイ
ムチャートで示す図１６および処理をフローチャートで
示す図１７を参照して動作について説明すると、表示部
２Ｄにおいて、垂直同期信号Ｓ３の供給に応答してタイ
ミング生成部２４がイニシャライズされ、表示動作を開
始し、第１実施の形態と同様の処理により、パラメータ
ＲＡＭ部２２のアドレス４（ｈ）にＰ０＝２０（ｈ），
Ｐ１＝７０（ｈ），Ｐ２＝１５（ｈ），Ｐ３＝０
（ｈ），Ｐ４＝０（ｈ）を、アドレス６（ｈ）にＰ０＝
２０（ｈ），Ｐ１＝７３（ｈ），Ｐ２＝４６（ｈ），Ｐ
３＝１（ｈ），Ｐ４＝１（ｈ）をそれぞれ設定する。
【００６４】次に、図形表示動作に移り、まず、タイミ
ング生成部２４は水平同期信号Ｓ２の反復供給（ステッ
プＰ６１）に応答してこの信号Ｓ２をカウントし、走査
線カウント信号Ｓ９を７８（ｈ）とする。また、タイミ
ング生成部２４をイニシャライズ（リセット）する（ス
テップＰ６２）。次に、データＩ／Ｆ部２１は供給を受
けたＣＰＵＩ／Ｆ信号Ｓ５の内容を判断しＦＩＦＯ部入
力信号Ｓ４＝４（ｈ），６（ｈ）を表示順にＦＩＦＯ部
２３に蓄積する（ステップＰ６３）。ＦＩＦＯ部２３
は、データの蓄積に応じてＦＩＦＯ部ｅｍｐ信号Ｓ８＝
０（ｈ）とし、さらにＦＩＦＯ部リクエスト信号Ｓ７を
イネーブルとする。
【００６５】ＦＩＦＯ部２３の蓄積期間が過ぎるとタイ
ミング生成部２４は、ＦＩＦＯ部リクエスト信号Ｓ７を
ＦＩＦＯ部２３に供給し、ＦＩＦＯ部２３はこの信号Ｓ
７の供給に応答してＦＩＦＯ部出力信号Ｓ１０＝３
（ｈ）を出力し（ステップＰ６４）、パラメータＲＡＭ
部２２にアドレスとして供給する。パラメータＲＡＭ部
２２はＦＩＦＯ部出力信号Ｓ１０の供給に応答して表示
図形ＲＯＭ原点アドレス信号Ｓ１１＝２０（ｈ）（Ｐ
０），Ｙ座標原点信号Ｓ１２＝７０（ｈ）（Ｐ１），Ｘ
座標原点信号Ｓ１３＝１５（ｈ）（Ｐ２），左右逆転切
替信号Ｓ１４＝０（ｈ）（Ｐ３），上下逆転切替信号Ｓ
２６＝０（ｈ）（Ｐ４）の各々を出力する（ステップＰ
６５）。表示図形ＲＯＭ原点アドレス信号Ｓ１１と走査
線カウント信号Ｓ９を用いＲＯＭアドレス計算部２５は
表示図形ＲＯＭアドレス信号Ｓ１５＝２８（ｈ）を算出
する（ステップＰ６６）。
【００６６】上下変換部２８は、上下逆転切替信号Ｓ２
６＝０（ｈ）の供給に応答して表示図形ＲＯＭアドレス
信号Ｓ１５をそのまま上下変換出力信号Ｓ２７として出
力する（ステップＰ６７）。図形ＲＯＭ部２６は上下変
換出力信号Ｓ２７を受け表示図形データ信号Ｓ１７＝６
７７１（ｈ）を出力する（ステップＰ６９）。左右変換
部２９は、左右逆転切替信号Ｓ１４＝０（ｈ）の供給に
応答して表示図形データ信号Ｓ１７をそのまま左右変換
出力信号Ｓ２８＝６７７１（ｈ）を図形データ信号とし
て出力する（ステップＰ７０）。
【００６７】次に、出力部２７は図形表示のため、タイ
ミング生成部２４からの表示スタート信号Ｓ１６の供給
に応答してラインバッファ部３に対し、ラインバッファ
アドレス信号Ｓ２０＝１５（ｈ）〜２４（ｈ）クロック
信号Ｓ１毎にインクリメントしながら出力する。同時に
ラインバッファデータ信号Ｓ１８＝１０００１１１０１
１１００１１０の各ビットをクロック信号Ｓ１毎に出力
する。表示部２Ｄは、前述の動作により、図形データ
（Ｇ５）をラインバッファ部３に格納する。以下、第１
の実施の形態と同様の動作を行い、パラメータＲＡＭ部
２２は表示図形ＲＯＭ原点アドレス信号Ｓ１１＝２０
（ｈ）（Ｐ０），Ｙ座標原点信号Ｓ１２＝７３（ｈ）
（Ｐ１），Ｘ座標原点信号Ｓ１３＝４６（ｈ）（Ｐ
２），左右逆転切替信号Ｓ１４＝１（ｈ）（Ｐ３），上
下逆転切替信号Ｓ２６＝１（ｈ）（ｐ４）の各々を出力
する。表示図形ＲＯＭ原点アドレス信号Ｓ１１と走査線
カウント信号Ｓ９を用いＲＯＭアドレス計算部２５は表
示図形ＲＯＭアドレス信号Ｓ１５＝２５（ｈ）を算出す
る。上下変換部２８は上下逆転切替信号Ｓ２６＝１
（ｈ）の供給に応答して表示図形ＲＯＭアドレス信号Ｓ
１５＝２５（ｈ）を変換し上下変換出力信号Ｓ２７＝２
Ａ（ｈ）を出力する（ステップＰ６８）。図形ＲＯＭ部
２６はアドレス信号Ｓ２７を受け表示図形データＳ１７
＝３Ｆ４１（ｈ）を出力する（ステップＰ６９）。左右
変換部２９は左右逆転切替信号Ｓ１４＝１（ｈ）の供給
に応答して表示図形データＳ１７を変換し左右用変換器
出力信号Ｓ２８＝８２ＦＣ（ｈ）を生成し出力部２７の
図形データ値とする（ステップＰ７０，Ｐ７１）。
【００６８】次に、表示スタート信号Ｓ１６の供給に応
答して出力部２７は、ラインバッファ部３に対しライン
バッファアドレス信号Ｓ２０＝４６（ｈ）〜５５（ｈ）
をクロック信号Ｓ１毎にインクリメントしながら出力す
る。同時に、ラインバッファデータ信号Ｓ１８＝００１
１１１１１０１０００００１の各ビットをクロック信号
Ｓ１毎に出力する（ステップＰ７２）。以下第１の実施
の形態と同様の動作を行い、タイミング生成部２４は次
のリクエスト信号をディセーブルし７８ライン目の表示
動作を終了する。
【００６９】次に本発明の第４の実施の形態を特徴ずけ
る出力部２７Ｄを図２と共通の構成要素には共通の参照
文字／数字を付して同様にブロックで示す図１８を参照
すると、この図に示す本実施の形態の前述の第１の実施
の形態との相違点は、左右逆転切替信号Ｓ１４でドット
アドレス信号Ｓ２２の通常／逆転の変換を行う変換部２
７５の代りに左右逆転切替信号Ｓ１４の制御によりライ
ンバッファアドレスカウンタ出力信号Ｓ２９の通常／逆
転の変換を行う変換部２７９を備えることである。
【００７０】本実施の形態のアルゴリズムを示す図１９
を参照すると、ラインバッファに与えるアドレスを任意
のアドレス値に変更することによりデータ格納順を任意
の順序に変更し基本図形内の任意のドット順変換表示を
させる。
【００７１】第１の実施の形態と同様の図形処理を例と
し、図形パラメータＲＡＭ設定状況マッピング図および
図形ＲＯＭ設定設定状況マッピング図もそれぞれ図３
４，図２６を参照する。すなわち、図形Ｇ２は、表示画
面Ｇ１上に図形ＲＯＭデータＯ１の左上原点を座標（４
０（ｈ），Ｆ６（ｈ））に表示させ、同様に図形Ｇ３は
図形ＲＯＭデータＯ２の左上原点を座標（８０（ｈ），
Ｆ０（ｈ））に左右逆転表示させる。また、パラメータ
ＲＡＭのマッピング領域は、アドレス３（ｈ）にＧ２デ
ータを、アドレス７（ｈ）にＧ３のデータをそれぞれ設
定する。さらに、ＦＤライン目の表示処理とし、Ｐ３＝
０のとき通常表示、Ｐ３＝１のとき逆転表示とする。
【００７２】本実施の形態の動作をタイムチャートで示
す図２０および処理の第１実施の形態との相違点をフロ
ーチャートで示す図２１を併せて参照すると、本実施の
形態の表示部２Ｅにおいて、垂直同期信号Ｓ３の供給に
応答してタイミング生成部２４がイニシャライズされ、
表示動作を開始し、第１実施の形態と同様の処理により
出力部２７Ｄへの信号Ｓ１，Ｓ１３，Ｓ１４，Ｓ１６，
および表示図形データ信号Ｓ１７＝ＣＦＥ０（ｈ）を生
成する。
【００７３】出力部２７Ｃは図形表示のため、タイミン
グ生成部２４からの表示スタート信号Ｓ１６の供給に応
答して（ステップＰ５０１）、ドットアドレスカウンタ
２７４に０（ｈ），ＬＢＡカウンタ２７３に４０（ｈ）
をセットし、それぞれドットアドレスカウンタ信号Ｓ２
２＝０（ｈ），ラインバッファアドレスカウント信号Ｓ
２９＝４０（ｈ）を出力する（ステップＰ５０２）。Ｌ
ＢＡカウンタ２７３はラインバッファアドレスカウント
信号Ｓ２９を４０（ｈ）〜４Ｆ（ｈ）までクロック信号
Ｓ１毎にインクリメントする。変換部２７９は左右逆転
切替信号Ｓ１４＝０（ｈ）の供給に応答してラインバッ
ファアドレスカウント信号Ｓ２９をそのままラインバッ
ファアドレス信号Ｓ２０として出力する（ステップＰ５
０３，Ｐ５０４）。
【００７４】ドットアドレスカウンタ２７４もドットア
ドレスカウンタ信号Ｓ２２を０（ｈ）〜Ｆ（ｈ）までク
ロック信号Ｓ１毎にインクリメントする。ドットセレク
タ２７６はドットアドレスカウンタ信号Ｓ２２をセレク
ト信号とし表示図形データ信号Ｓ１７の出力すべきドッ
トデータを選択しラインバッファデータ信号Ｓ１８＝０
００００１１１１１１１００１１の各ビットをクロック
信号Ｓ１毎にシリアルに出力する（ステップＰ５０５，
Ｐ５０６）。
【００７５】出力部２７Ｃは、図形データＧ２対応のラ
インバッファデータ信号Ｓ１８，ラインバッファライト
イネーブル信号Ｓ１９，ラインバッファアドレス信号Ｓ
２０を出力する。表示部２Ｅは、前述の動作により、図
形データ（Ｇ２）をラインバッファ部３に格納する。以
下、第１の実施の形態と同様の動作を行い、パラメータ
ＲＡＭ部２２は表示図形ＲＯＭ原点アドレス信号Ｓ１１
＝１０（ｈ）（Ｐ０），Ｙ座標原点信号Ｓ１２＝Ｆ０
（ｈ）（Ｐ１），Ｘ座標原点信号Ｓ１３＝８０（ｈ）
（Ｐ２），左右逆転切替信号Ｓ１４＝１（ｈ）（Ｐ３）
の各々を出力する。表示図形ＲＯＭ原点アドレス信号Ｓ
１１と走査線カウント信号Ｓ９を用いＲＯＭアドレス計
算部２５は表示図形ＲＯＭアドレス信号Ｓ１５＝Ｄ
（ｈ）を算出する。図形ＲＯＭ部２６はアドレス信号Ｓ
１５を受け表示図形データ信号Ｓ１７＝７８３０（ｈ）
を出力する。
【００７６】次に、表示スタート信号Ｓ１６の供給に応
答してドットアドレスカウンタ２７４は信号Ｓ１６＝０
（ｈ）をセットしドットアドレスカウンタ信号Ｓ２２＝
０（ｈ）を出力する。また、ＬＢＡカウンタ２７３は信
号Ｓ１３＝８０（ｈ）をセットし、ラインバッファアド
レスカウンタ信号Ｓ２９＝８０（ｈ）を出力し、このラ
インバッファアドレスカウント信号Ｓ２９を８０（ｈ）
〜８Ｆ（ｈ）までクロック信号Ｓ１毎にインクリメント
する。変換部２７９は、左右逆転切替信号Ｓ１４＝１
（ｈ）の供給に応答してラインバッファアドレスカウン
タ信号Ｓ２９を逆転変換しラインバッファアドレス信号
Ｓ２０＝８Ｆ（ｈ）〜８０（ｈ）と変換して出力する
（ステップＰ５０３，Ｐ５０５，Ｐ５０４）。また、ド
ットアドレスカウンタ信号Ｓ２２は０（ｈ）〜Ｆ（ｈ）
までクロック信号Ｓ１毎にインクリメントされる。ドッ
トセレクタ２７６はドットアドレスカウンタ信号Ｓ２２
をセレクト信号として表示図形データ信号Ｓ１７の出力
ドットデータを選択しラインバッファデータ信号Ｓ１８
＝００００１１０００００１１１１０の各ビットをクロ
ック信号Ｓ１毎にシリアルに出力する（ステップＰ５０
５，Ｐ５０６）。
【００７７】以下第１の実施の形態と同様の動作を行
い、タイミング生成部２４は次のリクエスト信号をディ
セーブルしＦＤライン目の表示動作を終了する（ステッ
プＰ５０７）。
【００７８】
【発明の効果】以上説明したように、本発明の図形画像
表示装置および図形画像表示方法は、前記表示処理部
が、読出図形データの画素ドットの出力順序を変更する
データ変更手段とラインバッファアドレス変更手段との
いずれか一方または両方を含む出力手段を備えることに
より、図形ＲＯＭに表示図形とその逆転データをそれぞ
れ独立したデータとしてマッピングする必要がないの
で、図形ＲＯＭデータの所要容量を削減できるという効
果がある。
【００７９】また、上記図形ＲＯＭデータの容量削減に
伴ない消費電力も低減できるという効果がある。
【００８０】さらに、ドット単位でデータを扱うことに
より、基本図形の任意のドットを逆転させたり入替えた
り任意ドットのみ表示させることができるという効果が
ある。
【図面の簡単な説明】
【図１】本発明の図形画像表示装置の第１の実施の形態
を示すブロック図である。
【図２】図１の出力部の構成を示すブロック図である。
【図３】本実施の形態の図形画像表示装置および図形画
像表示方法の処理アルゴリズムを模式的に示した説明図
である。
【図４】本実施の形態の図形画像表示装置のＦＤライン
目の図形表示動作を示すタイムチャートである。
【図５】本実施の形態の図形画像表示装置の１フレーム
分の処理の一例を示すフローチャートである。
【図６】本実施の形態の図形画像表示方法の１ライン分
の処理の一例を示すフローチャートである。
【図７】本実施の形態の図形画像表示方法の図形処理を
示すフローチャートである。
【図８】本発明の図形画像表示装置の第２の実施の形態
を特徴付ける出力部の構成を示すブロック図である。
【図９】本実施の形態の図形画像表示装置および図形画
像表示方法の処理アルゴリズムを模式的に示した説明図
である。
【図１０】本実施の形態の図形画像表示装置のＦＤライ
ン目の図形表示動作を示すタイムチャートである。
【図１１】本実施の形態の図形画像表示方法の図形処理
を示すフローチャートである。
【図１２】本発明の図形画像表示装置の第３の実施の形
態を示すブロック図である。
【図１３】本実施の形態の図形画像表示装置および図形
画像表示方法の処理アルゴリズムを模式的に示した説明
図である。
【図１４】本実施の形態の図形画像表示装置および図形
画像表示方法の表示図形を模式的に示した説明図であ
る。
【図１５】本実施の形態の図形画像表示装置の表示ＲＡ
Ｍの設定マッピングを模式的に示した説明図である。
【図１６】本実施の形態の図形画像表示装置の７８ライ
ン目の図形表示動作を示すタイムチャートである。
【図１７】本実施の形態の図形画像表示方法の１ライン
分の処理の一例を示すフローチャートである。
【図１８】本発明の図形画像表示装置の第４の実施の形
態を特徴付ける出力部の構成を示すブロック図である。
【図１９】本実施の形態の図形画像表示装置および図形
画像表示方法の処理アルゴリズムを模式的に示した説明
図である。
【図２０】本実施の形態の図形画像表示装置のＦＤライ
ン目の図形表示動作を示すタイムチャートである。
【図２１】本実施の形態の図形画像表示方法の図形処理
を示すフローチャートである。
【図２２】表示図形のイメージを模式的に示す説明図で
ある。
【図２３】従来の第１の図形画像表示装置の一例を示す
ブロック図である。
【図２４】従来の第１の図形画像表示装置および図形画
像表示方法の処理アルゴリズムを模式的に示した説明図
である。
【図２５】従来の第１の図形画像表示装置の表示図形を
模式的に示した説明図である。
【図２６】従来の第１の図形画像表示装置の表示ＲＯＭ
の設定マッピングを模式的に示した説明図である。
【図２７】従来の第１の図形画像表示装置の表示ＲＡＭ
の設定マッピングを模式的に示した説明図である。
【図２８】従来の第１の図形画像表示装置の図形画像表
示装置の１フレーム分の図形表示動作を示すタイムチャ
ートである。
【図２９】従来の第１の図形画像表示装置の図形画像表
示装置のＦＤライン目の図形表示動作を示すタイムチャ
ートである。
【図３０】従来の第２の図形画像表示装置の一例を示す
ブロック図である。
【図３１】図３０の出力部の構成を示すブロック図であ
る。
【図３２】従来の第２の図形画像表示装置および図形画
像表示方法の処理アルゴリズムを模式的に示した説明図
である。
【図３３】従来の第２の図形画像表示装置の表示図形を
模式的に示した説明図である。
【図３４】従来の第２の図形画像表示装置の表示ＲＯＭ
の設定マッピングを模式的に示した説明図である。
【図３５】従来の第２の図形画像表示装置の図形画像表
示装置のＦＤライン目の図形表示動作を示すタイムチャ
ートである。
【符号の説明】 １ ＣＰＵ部 ２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ 表示部 ３ ラインバッファ部 ２１ データＩ／Ｆ部 ２２ パラメータＲＡＭ部 ２３ ＦＩＦＯ部 ２４ タイミング生成部 ２５ ＲＯＭアドレス計算部 ２６ 図形ＲＯＭ部 ２７，２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ 出力部 ２８ 上下変換部 ２９ 左右変換部 ２７１ 制御部 ２７２ シフトレジスタ ２７３ ＬＢＡカウンタ ２７４ ドットアドレスカウンタ ２７５，２７９ 変換部 ２７６ ドットセレクタ ２７７ 右端算出部 ２７８ セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 - 5/40 G06F 3/14 - 3/153 G06T 3/00 - 3/60

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 表示図形の原データを格納した図形ＲＯ
    Ｍを備えＣＰＵからの予め定めた図形処理制御情報であ
    るＣＰＵインタフエース信号の供給に応答して前記図形
    ＲＯＭから読出した読出図形データを処理して生成した
    表示図形データを出力する表示処理部と、前記表示図形
    データを一時格納するラインバッファ部とを備え、前記
    表示図形データを一旦前記ラインバッファに格納してか
    ら表示を行う図形画像表示装置において、 前記表示処理部が、前記読出図形データの構成ビットで
    ある画素ドットの出力順序を変更して前記表示図形デー
    タを生成するデータ変更手段と前記ラインバッファに供
    給する前記表示図形データの格納アドレスであるライン
    バッファアドレスを変更するラインバッファアドレス変
    更手段とのいずれか一方または両方を含む出力手段を備
    えることを特徴とする図形画像表示装置。
  2. 【請求項２】 前記出力手段が、前記表示図形の左右逆
    転切替を指示する左右逆転切替信号の値に対応して前記
    画素ドットの出力順序であるドットアドレスを通常順序
    と逆転順序とのいずれか一方に設定するドットアドレス
    変換手段と、 前記ドットアドレスの指定に応じて前記画素ドットを選
    択して前記表示図形データを生成するドットセレクタと
    を備えることを特徴とする請求項１記載の図形画像表示
    装置。
  3. 【請求項３】 前記出力手段が、前記表示図形のＸ座標
    を指定するＸ座標原点信号から前記表示図形の右端対応
    の右端信号を算出する右端算出手段と、 前記表示図形の左右逆転切替を指示する左右逆転切替信
    号の値に対応して前記Ｘ座標原点信号と前記右端信号と
    のいずれか一方を選択し第１，第２の選択Ｘ座標信号を
    出力するＸ座標セレクタ手段と、 前記第１の選択Ｘ座標信号の供給に応答して前記ライン
    バッファアドレスをインクリメントし前記第２の選択Ｘ
    座標信号の供給に応答して前記ラインバッファアドレス
    をデクリメントするラインバッファアドレスカウンタ手
    段とを備えることを特徴とする請求項１記載の図形画像
    表示装置。
  4. 【請求項４】 前記出力手段が、前記表示図形の左右逆
    転切替を指示する左右逆転切替信号の値に応答して前記
    ラインバッファアドレスを通常順序と逆転順序とのいず
    れか一方に設定するラインバッファアドレス変換手段を
    備えることを特徴とする請求項１記載の図形画像表示装
    置。
  5. 【請求項５】前記表示処理部が、前記ＣＰＵインタフエ
    ース信号の供給を受けその内容を判断し所定順序で表示
    する表示図形対応の後述のパラメータＲＡＭ手段のアド
    レスを指定するＦＩＦＯ入力信号とパラメータＲＡＭラ
    イト信号とを出力するデータインタフエース手段と、 前記パラメータＲＡＭライト信号の供給に応答して図形
    表示パラメータを格納しＦＩＦＯ出力信号の供給に応答
    してＲＯＭの原点アドレスを指定するＲＯＭ原点アドレ
    ス信号と前記表示図形のＸ座標，Ｙ座標の各々を指定す
    るＸ座標原点信号，Ｙ座標原点信号の各々と前記表示図
    形の左右逆転切替を指示する左右逆転切替信号とを出力
    するする前記パラメータＲＡＭ手段と、 前記ＦＩＦＯ入力信号の供給に応答して前記パラメータ
    ＲＡＭ手段のアドレスを格納しＦＩＦＯ部リクエスト信
    号の供給に応答してＦＩＦＯ出力信号を出力するＦＩＦ
    Ｏ手段と、 垂直同期信号および水平同期信号の供給を受け水平走査
    線数をカウントして走査線カウント信号を出力するとと
    もに前記ＦＩＦＯ部の前記パラメータＲＡＭアドレスの
    読出を要求するリクエスト信号を生成しさらに表示をス
    タートさせるスタート信号を生成するタイミング生成手
    段と、 前記ＲＯＭ原点アドレス信号および前記走査線カウント
    信号とを用いてＲＯＭアドレスを計算しＲＯＭアドレス
    信号を出力するＲＯＭアドレス計算手段と、 前記ＲＯＭアドレス信号の指示にしたがい表示図形デー
    タ信号を出力する図形ＲＯＭ手段と、 前記左右逆転切替信号の値に応答して前記画素ドットの
    出力順序であるドットアドレスを通常順序と逆転順序と
    のいずれか一方に設定するドットアドレス変換手段と、
    前記ドットアドレスの指定に応じて前記画素ドットを選
    択して前記表示図形データを生成するドットセレクタと
    を備え、クロックおよび前記表示スタート信号の供給に
    応答して前記表示図形データ信号および前記Ｘ座標原点
    信号を取込みラインバッファデータ信号とラインバッフ
    ァイネーブル信号とラインバッファアドレス信号とを出
    力する出力手段とを備えることを特徴とする請求項１記
    載の図形画像表示装置。
  6. 【請求項６】 前記パラメータＲＡＭ手段が、前記図形
    ＲＯＭ手段の前記ＲＯＭアドレスの原点対応のＲＯＭ原
    点アドレス情報と、前記Ｙ座標原点信号，Ｘ座標原点信
    号の各々対応のＹ座標原点情報，Ｘ座標原点情報と、前
    記左右逆転切替信号対応の左右逆転切替情報とを保持
    し、 前記ＲＯＭ原点アドレス信号が指定する前記図形ＲＯＭ
    手段の所定アドレスに格納された前記表示図形データを
    前記Ｙ座標原点信号，Ｘ座標原点信号の各々で示された
    表示位置に画像表示し、 前記左右逆転切替信号の第１の値に応答して前記表示図
    形データを通常表示し前記左右逆転切替信号の第２の値
    に応答して前記表示図形データを左右逆転表示すること
    を特徴とする請求項５記載の図形画像表示装置。
  7. 【請求項７】 表示図形の原データを格納した図形ＲＯ
    Ｍを備えＣＰＵからの予め定めた図形処理制御情報であ
    るＣＰＵインタフエース信号の供給に応答して前記図形
    ＲＯＭから読出した読出図形データを処理して生成した
    表示図形データを出力する表示処理部と、前記表示図形
    データを一時格納するラインバッファ部とを備え、前記
    表示図形データを一旦前記ラインバッファに格納してか
    ら表示を行う図形画像表示装置において、 前記表示処理部が、前記図形ＲＯＭの読出アドレスを変
    更して前記表示図形の上下方向の表示を変更する上下変
    更手段と前記読出図形データの構成ビットである画素ド
    ットの出力順序を変更して前記表示図形の左右方向の表
    示を変更する左右変更手段とのいずれか一方または両方
    を備えることを特徴とする図形画像表示装置。
  8. 【請求項８】前記表示処理部が、前記ＣＰＵインタフエ
    ース信号の供給を受けその内容を判断し所定順序で表示
    する表示図形対応の後述のパラメータＲＡＭ手段のアド
    レスを指定するＦＩＦＯ入力信号とパラメータＲＡＭラ
    イト信号とを出力するデータインタフエース手段と、 前記パラメータＲＡＭライト信号の供給に応答して図形
    表示パラメータを格納しＦＩＦＯ出力信号の供給に応答
    してＲＯＭの原点アドレスを指定するＲＯＭ原点アドレ
    ス信号と前記表示図形のＸ座標，Ｙ座標の各々を指定す
    るＸ座標原点信号，Ｙ座標原点信号の各々と前記表示図
    形の上下逆転切替を指示する上下逆転切替信号と前記表
    示図形の左右逆転切替を指示する左右逆転切替信号とを
    出力するする前記パラメータＲＡＭ手段と、 前記ＦＩＦＯ入力信号の供給に応答して前記パラメータ
    ＲＡＭ手段のアドレスを格納しＦＩＦＯ部リクエスト信
    号の供給に応答してＦＩＦＯ出力信号を出力するＦＩＦ
    Ｏ手段と、 垂直同期信号および水平同期信号の供給を受け水平走査
    線数をカウントして走査線カウント信号を出力するとと
    もに前記ＦＩＦＯ部の前記パラメータＲＡＭアドレスの
    読出を要求するリクエスト信号を生成しさらに表示をス
    タートさせるスタート信号を生成するタイミング生成手
    段と、前記ＲＯＭ原点アドレス信号および前記走査線カウント
    信号とを用いてＲＯＭアドレスを計算しＲＯＭアドレス
    信号を出力するＲＯＭアドレス計算手段と、 前記上下逆転切替信号の値に応答して前記ＲＯＭアドレ
    ス信号の指定アドレスの順序を変換し上下変換ＲＯＭア
    ドレス信号を出力する上下変換手段と、前 記上下変換ＲＯＭアドレス信号の指示にしたがい表示
    図形データ信号を出力する図形ＲＯＭ手段と、 前記左右逆転切替信号の値に応答して前記表示図形デー
    タ信号の出力順序を変換して左右変換表示図形データ信
    号を出力する左右変換手段と、 クロックおよび前記表示スタート信号の供給に応答して
    前記左右変換表示図形データ信号および前記Ｘ座標原点
    信号を取込みラインバッファデータ信号とラインバッフ
    ァイネーブル信号とラインバッファアドレス信号とを出
    力する出力手段とを備えることを特徴とする請求項７記
    載の図形画像表示装置。
  9. 【請求項９】 表示図形の原データを格納した図形ＲＯ
    Ｍを備えＣＰＵからの予め定めた図形処理制御情報であ
    るＣＰＵインタフエース信号の供給に応答して前記図形
    ＲＯＭから読出した読出図形データを処理して生成した
    表示図形データを出力し、前記表示図形データを一旦ラ
    インバッファに格納してから表示を行う図形画像表示方
    法において、 前記表示図形データの出力処理が、前記読出図形データ
    の構成ビットである画素ドットの出力順序を変更して前
    記表示図形データを生成するステップと前記ラインバッ
    ファに供給する前記表示図形データの格納アドレスであ
    るラインバッファアドレスを変更するステップとのいず
    れか一方または両方を含むことを特徴とする図形画像表
    示方法。
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