KR980010976A

KR980010976A - 그래픽 이미지를 고속 역전시키는 그래픽 이미지 디스플레이 장치

Info

Publication number: KR980010976A
Application number: KR1019970036207A
Authority: KR
Inventors: 겐이찌 미즈따니
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시키가이샤
Priority date: 1996-07-30
Filing date: 1997-07-30
Publication date: 1998-04-30
Also published as: EP0822514B1; EP0822514A2; JPH1049136A; EP0822514A3; JP2968729B2; TW338147B; US6127999A; DE69720337D1; DE69720337T2

Abstract

CPU(1), 디스플레이용 그래픽 데이터를 일시적으로 저장하기 위한 라인 버퍼(2), 및 CPU와 라인 버퍼 간에 접속된 디스플레이 제어회로(3)를 구비한 그래픽 이미지 디스플레이 장치에서, 상기 디스플레이 제어회로는 디스플레이되고 상기 CPU의 인터페이스 신호에 응답하여 디스플레이용 그래픽 데이터를 출력하도록 설계된 그래픽용 소스 데이터를 저장하기 위한 그래픽 ROM(36), 및 디스플레이용 그래픽 데이터의 도트 순서를 바꾸기 위한 데이터 도트 선택 회로(372, 374, 375) 중 적어도 하나와 라인 버퍼에 공급될 디스플레이용 그래픽 데이터의 저장 어드레스를 표현하는 라인 버퍼 어드레스를 바꾸기 위한 라인 버퍼 어드레스 변경 회로(373', 376, 377; 372, 378)를 갖는 출력 회로(37)에 의해 형성된다.

Description

그래픽 이미지를 고속 역전시키는 그래픽 이미지 디스플레이 장치

본 발명은 그래픽 이미지 디스플레이 장치에 관한 것으로, 특히, 특정한 그래픽 이미지의 고속 업/다운 및/또는 우/좌 역전을 수행하고 상기 역전된 이미지를 디스플레이하도록 적응된 게임기에 적당히 사용되는 그래픽 이미지 디스플레이 장치에 관한 것이다.

근년에, 극히 첨단의 게임에 적응된 게임기가 개발됨에 따라, 문제가 되고 있는 종류의 그래픽 이미지 디스플레이 장치는 게임하는 이에게 이미지를 사실적으로 표현하기 위한 다양한 특수 기능을 가질 것을 필요로 하고 있다. 이와 같은 특수한 기능은 게임의 문자 이미지를 글자 그대로 (우/좌 역전)시키고 그것을 스크린 상에 동시에 문자의 본래 이미지로 디스플레이하는 기능을 포함할 수 있다.

제1종래 기술의 그래픽 이미지 디스플레이 장치에서, 디스플레이될 그래픽용 데이터와, 그래픽 리드 온리 메모리(ROM) 상의 그 역전된 그래픽용 데이터는 데이터의 독립적인 세트로서 맵핑된다. 이는 나중에 상세히 설명될 것이다. 결국, 그래픽 ROM에 저장될 데이터의 양이 역전된 그래픽의 소정 수에 대해 비례적으로 증가하므로 결국 큰 회로를 필요로 한다. 또한, 그래픽 ROM의 저장 능력이 중가하고, 그래픽 이미지 디스플레이 장치의 전력 소비도 증가한다.

제2 종래 기술의 그래픽 이미지 디스플레이 장치(JP-A-62-192793 참조)에서, 디스플레이용 그래픽 데이터는 일시적으로 쉬프트 레지스터에 저장되고, 통상적인 그래픽 디스플레이 및 우/좌 역전 그래픽 디스플레이는 내림차순 또는 올림차순으로 라인 버퍼에 그들을 저장함으로서 수행된다.

그러나, 상기 제2 종래 기술의 그래픽 이미지 디스플레이 장치에서, 본래의 그래픽이 우/좌로만 역전될 수 있기 때문에, 본래의 그래픽에서 선택된 도트를 역전시키거나 또는 교체할 수 없고 또한 본래 그래픽의 선택된 도트만을 디스플레이할 수도 없다.

본 발명의 목적은 그래픽 이미지를 고속 역전시킬 수 있는 향상된 그래픽 이미지 디스플레이 장치를 제공하는 것이다.

본 발명에 따르면, CPU, 디스플레이용 그래픽 데이터를 일시적으로 저장하기 위한 라인 버퍼, 및 CPU와 라인 버퍼 간에 접속된 디스플레이 제어회로를 구비한 그래픽 이미지 디스플레이 장치에서, 상기 디스플레이 제어회로는 디스플레이되고 상기 CPU의 인터페이스 신호에 응답하여 디스플레이용 그래픽 데이터를 출력하도록 설계된 그래픽용 소스 데이터를 저장하기 위한 그래픽 ROM, 및 디스플레이용 그래픽 데이터의 도트 순서를 바꾸기 위한 데이터 도트 선택 회로와 라인 버퍼에 공급될 디스플레이용 그래픽 데이터의 저장 어드레스를 표현하는 라인 버퍼 어드레스를 바꾸기 위한 라인 버퍼 어드레스 변경 회로중 적어도 하나를 갖는 출력 회로에 의해 형성된다.

본 발명은 첨부하는 도면을 참조로 종래 기술과 비교하여 이하 설명으로부터 보다 명확히 알 수 있을 것이다.

제1도는 그래픽 데이터의 예를 도시하는 도면.

제2도는 제1종래 기술의 그래픽 이미지 디스플레이 장치를 도시하는 블럭 회로도.

제3도는 제2도의 장치에 의해 디스플레이될 수 있는 그래픽을 도시하는 도면.

제4도는 제2도의 그래픽 ROM의 할당을 맵핑하기 위한 도면.

제5도는 제2도의 CPU의 동작을 설명하기 위한 순서도.

제6도는 제2도의 타이밍 발생회로의 동작을 설명하기 위한 순서도.

제7도 및 제8도는 제2도의 장치의 동작을 설명하기 위한 타이밍도.

제9a도 및 제9b도는 제2도의 장치의 동작의 원리를 도시하기 위한 도면.

제10도는 제2종래 기술의 그래픽 이미지 디스플레이 장치를 도시하는 블럭 회로도.

제11도는 제10도의 장치의 동작의 원리를 도시하는 도면.

제12도는 제10도의 장치에 의해 디스플레이될 수 있는 그래픽의 도면.

제13도는 제10도의 그래픽 ROM의 할당을 맵핑하기 위한 도면.

제14도는 제10도의 장치의 동작을 설명하기 위한 타이밍도.

제15도는 본 발명에 따른 그래픽 이미지 디스플레이 장치의 제1실시예를 도시하는 블럭 회로도.

제16도는 제14도의 변환기의 세부 회로도.

제17도는 제15도의 장치의 동작 원리를 도시하는 도면.

제18도는 제15도의 동작을 설명하는 타이밍도.

제19도는 본 발명에 따른 그래픽 이미지 디스플레이 장치의 제2실시예를 도시하는 블럭 회로도.

제20도는 제19도의 변환기의 세부 회로도.

제21도는 제19도의 장치의 동작 원리를 도시하는 도면.

제22도는 제19도의 장치의 동작을 설명하는 타이밍도.

제23도는 본 발명에 따른 그래픽 이미지 디스플레이 장치의 제3실시예를 도시하는 블럭 회로도.

제24도는 제23도의 변환기의 세부 회로도.

제25도는 제23도의 장치의 동작을 설명하는 타이밍도.

제26도는 본 발명에 따른 그래픽 이미지 디스플레이 장치의 제4실시예를 도시하는 블럭 회로도.

제27도는 제26도의 변환기의 세부 회로도.

제28도는 제26도의 장치의 동작 원리를 도시하는 도면.

제29도는 제26도의 장치에 의해 디스플레이될 수 있는 그래픽의 도면.

제30도는 제26도의 장치의 동작을 설명하는 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

2 : 라인 버퍼 3 : 디스플레이 제어회로

34 : 타이밍 발생회로 37 : 출력 회로

31 : 데이터 인터페이스 371, 371' : 쉬프트 레지스터

372 : 카운터 373 : 라인 버퍼 카운터

374 : 도트 선택기 375 : 변환기

바람직한 실시예를 설명하기 전에, 종래 기술의 그래픽 이미지 장치가 제1도 내지 제8도, 제9a도, 제9b도 및 제10도 내지 제14도를 참조로 설명될 것이다.

그래픽 이미지의 예를 도시하는 제1도에서, 이 그래픽 이미지는 16(수직)×16(수평) 데이터로 디스플레이된다. 이 경우, X 방향을 따라 제공된 어드레스는 도트 어드레스라 불리우고, Y방향을 따라 제공된 어드레스는 그래픽 어드레스로 불리운다. 또한, 상부 최좌측 도트는 이 그래픽 이미지의 데이터의 기원으로 불리운다.

제1종래 기술의 그래픽 이미지 디스플레이 장치를 도시하는 블록도인 제2도에서, 참조번호 1은 전체 장치를 제어하기 위한 중앙 처리장치(CPU)를 가리키고, 참조번호 2는 디스플레용 장치의 스캔 라인의 그래픽 데이터를 일시적으로 저장하기 위한 라인 버퍼를 가리킨다. 디스플레이 제어회로(3)는 디스플레이용 그래픽 데이터를 만들기 위해 CPU(1)의 출력 신호에 응답하여 디스플레이 처리 동작을 수행하기 위해 CPU(1)와 라인 버퍼(2) 간에 접속된다. 수직 동기 신호 VSYNC와 수평 동기 신호 HSYNC는 CPU(1)와 디스플레이 제어회로(3)에 공급된다.

디스플레이 제어회로(3)는 파라미터 랜덤 액세스 메모리(RAM)(32)와 선입 선출(FIFO)(33)에 접속된 데이터 인터페이스(31)에 의해 형성된다. FIFO(33)는 파라미터 RAM(32)용 어드레스 PA를 저장한다.

파라미터 RAM(32)은 한 프레임용 그래픽 데이터를 저장한다. 예를 들면, 제3도에 도시된 바와 같이, 만일 파라미터 RAM(32)이 두개의 그래픽 이미지 G1 및 G2를 저장하면, 파라미터 RAM(32)은 ROM 어드레스 ADD0=0(h)에 의해 지정된 그래픽 이미지 G1용 초기 좌표 (X0, Y0) = (40, F6)와 ROM 어드레스 ADD0=10(h)에 의해 지정된 그래픽 이미지 G2용 초기 좌표 (X0, Y0) = (80, F6)를 저장한다. ROM 어드레스 ADD0는 나중에 설명될 것이다.

FIFO(33)이 타이밍 발생회로(34)로부터 요구 신호 RQ를 수신하면, FIFO(33)는 어드레스 PA를 발생하고 그것을 파라미터 RAM(32)로 전송한다. 그후, FIFO(33)가 엠피티 신호 EMP를 발생하고 그것을 타이밍 발생회로(34)로 전송한다.

또한, 디스플레이 제어회로(3)는 ROM 어드레스 연산 회로(35) 및 그래픽 RPOM(36)을 구비한다. ROM 어드레스 연산 회로(35)는 ADD = ADD0 ＋ Y - Y0로서 ROM 어드레스를 연산한다.

여기서, Y는 타이밍 발생회로(34)로부터 공급된 주사 라인 어드레스이다.

그패픽 ROM(36)로부터 발생된 그래픽 디스플레이 데이터 DA는 클럭 신호 CLK에 의해 클럭된 출력 회로(37)를 거쳐 라인 버퍼(2)로 전송된다. 보다 상세하게, 출력 회로(37)는 라인 버퍼(2)에 그래픽 디스플레이 데이터 DA를 전송하기 위한 쉬프트 레지스터(371), 인에이블 신호 EN를 발생하기 위해 타이밍 발생회로(34)로부터 디스플레이 시작 신호 ST를 수신하기 위한 카운터(372), 및 라인 버퍼 어드레스 X를 발생하기 위해 그래픽 이미지의 X 초기 좌표 X0 와 디스플레이 시작 신호 ST를 수신하기 위한 라인 버퍼 카운터(373)에 의해 형성된다. 보다 상세하게, 카운터(372)가 디스플레이 시작 신호 ST를 수신하면, 카운터(372)는 선정된 시간 주기 동안 엔에이블 신호 EN(EN = "0")를 활성화시킨다. 또한, X 초기 좌표 X0는 디스플레이 시작 신호 ST를 수신함으로써 라인 버퍼 카운터(373)에서 프리셋되고, 그후, 라인 버퍼의 내용은 클럭 신호 CLK를 수신함으로써 카운터 업된다. 그후, 라인 버퍼 어드레스 카운터(373)의 내용은 이하와 같이 바뀐다.

X0 → X0 ＋ 1 → X0 ＋ 2 → …

인에이블 신호 EN는 선정된 시간 주기 동안 계속된다는 것에 유의한다. 따라서, 이 선정된 시간 주기가 종료되면, 쉬프트 레지스터(371)와 라인 버퍼 어드레스 카운터(373)의 내용은 모두 정지된다. 이 목적을 위해, 카운터(372)는 5-비트 카운터로 구성될 수 있고, 이 경우, 5 비트 출력이 최상위 비트(MSB)를 사용함으로써 인에이블 신호 EN를 발생하기 위해 디스플레이 시작 신호 ST를 수신함으로써 프리셋된다. 다음에, 클럭 신호 CLK의 16 펄스의 수신시, MSB는 인에이블 신호 EN가 MSB에 의해 탈활성화되도록 세트된다.

제2도의 그래픽 ROM의 내용의 예를 도시하는 제4도에서, 세개의 그래픽 이미지 G1, G2 및 G3가 미리 저장된다. 이 경우, 그래픽 이미지 G2는 그래픽 이미지 G1을 역전시키는 좌/우에 의해 달성되고, 그래픽 이미지 G3는 그래픽 이미지 G1을 역전시키는 업/다운에 의해 달성된다.

제2도의 장치의 동작이 제5, 6, 7도 및 제8도를 참조로 다음에 설명된다. 여기서, 제5도는 CPU(1)의 동작을 도시하는 순서도이고, 제6도는 타이밍 발생회로(34)의 동작을 도시하는 순서도이다. 또한 제7도는 디스플레이 데이터의 한 프레임에 대한 제2도의 수직 동기 신호 VSYNC와 수평 동기 신호 HSYNC를 도시하는 타이밍도이고 제8도는 한 스캔 라인에 대한 장치의 신호의 타이밍도이다.

제5도에서, 단계(501)을 참조하면, 여기서 수직 동기 신호 VSYNC가 액티브인지 아닌지가 결정되고, 단계(502)에서 수평 동기 신호 HSYNC가 액티브인지 아닌지가 결정된다. 결국, 수직 동기 신호 VSYNC가 액티브일 때에만, 인터페이스(31) (제7도의 시간 t1 참조)를 거쳐 파라마타 RAM(32)에 파라미터를 세트시키는 단계(503)로 제어가 진행하여, 한 프레임에 대한 모든 그래픽 데이터는 파라미터 RAM(32)에 세트되게 된다. 예를 들어, 제3도에 도시된 바와 같이 이미지를 얻기 위해, PA = 5(h)의 경우, (X0, Y0, ADD0) = (40(h), F6(h), 0(h)), PA = 9(h)의 경우, (X0, Y0, ADD0) = (80(h), F0(h), 10(h)).

또한, 수평 동기 신호 HSYNC가 액티브일 때에만, 한 스캔 라인(제7도의 시간 t2, t3, t4, …참조)에 대해 FIFO(13)에 그래픽 디스플레이 데이터를 세트시키는 단계(504)로 제어가 진행하여 한 스캔 라인에 대한 모든 그래픽 데이터가 FIFO(33)에 세트되게 된다. 예를 들어, 제3도에서, 만일 Y=FD(h), 5(h) 및 9(h)가 FIFO(33)에 순차적으로 세트되면, 제어는 단계(505)로 직접 진행한다.

제6도에서, 단계(601)을 참조하면, 수직 동기 신호 VSYNC가 액티브인지 아닌지가 결정되고, 단계(602)에서 수평 동기 신호 HSYNC가 액티브 인지 아닌지가 결정된다. 결국, 수직 동기 신호 VSYNC가 액티브일 때에만, 스캔 파라미터 라인 어드레스 Y(제7도의 시간 t1 참조)를 클리어하는 단계(603)로 제어가 진행한다. 또한, 수평 동기 신호 HSYNC가 액티브일 때에만, 단계(604)로 제어가 진행하고, 그렇지 않으면, 제어는 단계(609)로 직접 진행한다.

단계(604)에서, 엠피티 신호 EMP가 발생되는 지 아닌 지 즉, 그래픽 디스플레이 데이터가 FIFO(33)에 존재하는 지가 결정된다. 결국, 그래픽 디스플레이 데이터가 FIFO(33)에 존재할 때에만, 단계(605 내지 608)로 제어가 진행한다. 그렇지 않으면 제어는 단계(608)로 직접 진행한다.

단계(605)에서, 타이밍 발생회로(34)는 출력 요구 신호 RQ를 발생하고 그것을 FIFO(33)로 전송한다. 결국, FIFO(33)는 파라미터 어드레스 PA를 발생하고 그것을 파라미터 RAM(32)로 전송한다. 예를 들어, 제8도에 도시된 바와 같이, 마닐 파라미터 어드레스 5(h)가 파라미터 RAM(32)로 전송되면, (X0, Y0, ADD0) = (40(h), F6(h), 0(h))가 파라미터 RAM(32)로부터 발생된다. 결국, ROM 어드레스 연산 회로(35)는 ADD = 0(h) ＋ FD(h) － F6(h) = 7(h)로서 ROM 어드레스 ADD를 연산한다.

따라서, 디스플레이 데이터 DA = CFE0(h) = (000001111110011)가 그래픽 ROM(36)에서 쉬프트 레지스터(371)로 전송된다. 이와 유사하게, 만일 파라미터 어드레스 9(h)가 파라미터 RAM(32)로 전송되면, (X0, Y0, ADD0) = (80(h), F0(h), 10(h))가 파라미터 RAM(32)로부터 발생된다. 결국, ROM 어드레스 연산 회로(35)는 ADD = 10(h) ＋ FD(h) － F0(h) = 1D(h)로서 ROM 어드레스 ADD를 연산한다.

따라서, 디스플레이 데이터 DA = 0C1R(h) = (0111100000110000)가 그래픽 ROM(36)에서 쉬프트 레지스터(371)로 전송된다.

다음에, 단계(607)에서, 아이들 단계에 의한 지연 프로세스가 수행된다. 다음에 단계(607)에서, 타이밍 발생회로(34)는 디스플레이 시작 신호 ST를 발생하고 그것을 쉬프트 레지스터(371), 카운터(372) 및 라인 버퍼 어드레스 카운터(373)로 전송한다. 결국, 제8도에 도시된 바와 같이, 만일 X 초기 좌표 X0가 40이면, 라인 버퍼 어드레스 카운터(373)에 의해 변경된 도트 어드레스 X는 40, 41, …, 4F이다. 이와 유사하게, 만일 X 초기 좌표 X0가 80(h)이면, 라인 버퍼 어드레스 카운터(373)에 의해 변경된 도트 어드레스 X는 80, 81, …, 84F이다. 따라서, 디스플레이 데이터 DA(0000011111110011)는 도트 어드레스 X(80, 81, …, 8F)와 동기하여 라인 버퍼(2)로 전송된다. 이 경우, 디스플레이 데이터 DA와 도트 어드레스 X는 인에이블 신호 EN에 의해 모두 마스크된다.

다음에, 단계(608)에서, 스캔 라인 어드레스 Y가 ＋1, 즉, Y = Y ＋ 1에 의해 카운트 업된다(제7도의 시간 t2, t3, … 참조).

다음에, 제6도의 루틴은 단계(609)에 의해 완료된다. 제2도의 그래픽 이미지 디스플레이 장치의 알고리즘은 그래픽 이미지와 초기의 그래픽 이미지를 우/좌 역전시킴으로써 얻어진 그래픽 이미지를 디스플레이하기 위해, 장치의 알고리즘으로써 디스플레이하기 위한 각각의 그래픽 데이터를 저장하기 위해 각각 할당된 그래픽 ROM(36)의 각 그래픽 이미지에 대해 두개의 개별적인 영역이 제공된다. 제9a도를 참조하면, 그래픽 ROM 데이터 0, 1, 2, …, n는 각각 통상의 디스플레이를 위한 도트 어드레스 0, 1, 2, …, n에 각각 할당되는데, 반면에 제9b도에 도시된 바와 같이, 그래픽 ROM 데이터 n, …, 2, 1, 0은 역전된 디스플레이를 위해 각각의 도트 어드레스 0, 1, 2, …, n에 역으로 할당된다.

그러나, 제2도의 그래픽 이미지 디스플레이 장치에서, 그래픽 ROM(36) 상에 디스플레이될 그래픽용 데이터와 그 역전된 그래픽용 데이터가 독립적인 세트의 데이터로서 맵핑되기 때문에, 그래픽 ROM(36)에 저장될 데이터의 양은 결과적으로 큰 회로를 필요로 하는 역전된 그래픽의 소정 수에 대해 비례적으로 증가한다. 예를 들어, 디스플레이용 그래픽이 좌/우 역전되어 초기의 그래픽과 역전된 그래픽을 나타낼 때, 이들은 그래픽 ROM(36)이, 초기의 그래픽용 그래픽 데이터를 저장하는데 필요한 용량의 두배의 저장 용량을 갖도록 요구한다. 또한, 그래픽 ROM(36)의 저장 용량이 증가함에 따라, 그래픽 이미지 디스플레이 장치의 전력 소비도 증가한다.

제2 종래 기술의 그래픽 이미지 디스플레이 장치(JP-A-62-192793 참조)를 도시하는 블럭도인 제10도에서, 제2도의 파라미터 RAM(32)은 디스플레이될 그래픽이 정상적인 그래픽 디스플레이 또는 우/좌 역전된 그래픽 디스플레이인 지를 도시하기 위한 비트 RL을 더 저장하는 파라미터 RAM(32')로 변형된다. 또한, 제2도의 쉬프트 레지스터(371)는 올림차순 또는 내림차순으로 라인 버터(2)에 디스플레이 데이터를 저장하기 위한 양방향 쉬프트 레지스터(271')로 변형된다. 즉, ROM 데이터를 디스플레이하기 위한 그래픽은 일시적으로 쉬프트 레지스터(271')에 저장된 다음, 디스플레이 그래픽을 좌/우 역전시키기 위해, 상위 비트에서 하위 비트로 내림차순으로 또는 하위 비트에서 상위 비트로 올림차순으로 라인 버퍼(2)에 저장된다. 즉, 제11도에 도시된 바와 같이, 쉬프트 레지스터(271')는 정상적인 디스플레이를 위해 도트 어드레스 0, 1, 2, …, n에 대해 그래픽 ROM 데이터 0, 1, 2, …, n를 출력하도록 좌 쉬프트를 수행한다. 다른 한편, 쉬프트 레지스터(271')는 우 쉬프트를 수행하여 도트 어드레스 0, 1, 2, …, n에 대해 역전된 그래픽 ROM 데이터 n, …, 2, 1, 0을 출력한다.

파라미터 RAM(32')은 또한 한 프레임에 대한 그래픽 데이터를 저장한다. 예를 들어, 제12도에 도시된 바와 같이, 만일 파라미터 RAM(32')가 그래픽 이미지 G1와 그래픽 이미지를 우/좌 역전시킴으로써 얻어진 그래픽 이미지 G'를 저장하면, 파라미터 RAM(32')은 ROM 어드레스 ADD0=0(h)로 지정된 그래픽 이미지 G1에 대한 초기 좌표 (X0, Y0)=(40, F6)와 ROM 어드레스 ADD0=0(h)로 지정된 그래픽 이미지 G1'에 대한 초기 좌표 (X0, Y0)=(80, F0)를 저장한다. 이 경우, 파라미터 RAM(32')는 그래픽 이미지 G1에 대한 비트 RL (="0")과 그래픽 이미지 G1'에 대한 비트 RL (="1")을 더 저장한다. 파라미터 RAM(32')로부터 발생된 비트 RL은 양방향 쉬프트 레지스터(371')로 전송된다.

제10도의 그래픽 ROM(36)의 내용의 예를 도시하는 제13도에서, 세개의 그래픽 이미지 G1 및 G3이 미리 저장된다. 이 경우, 파라미터 RAM(36)의 크기를 감소시킬 수 있는 그래픽 이미지 G1을 우/좌 역전시킴으로써 얻어진 그래픽 이미지 G1'를 저장하는 것은 불필요하다.

제10도의 장치의 동작은 또한 제5, 6도 및 제7도에 도시되어 있다. 그러나, 제8도의 타이밍도는 제14도에 도시된 바와 같은 타이밍도로 교체된다.

단계(503)에서, CPU(1)는 또한 파라미터 RAM(32')에 각 그래픽 이미지용 비트 RL를 세트시킨다. 예를 들어, 제12도에 도시된 바와 같은 이미지를 얻기 위해, PA = 5(h)의 경우, (X0, Y0, ADD0, RL) = (40(h), F6(h), 0(h), 0(h)), PA = 9(h)의 경우, (X0, Y0, ADD0, PL) = (80(h), F0(h), 0(h), 1(h))이다.

또한, 제6도의 단계에서, 타이밍 발생회로(34)는 출력 요구 신호 REQ를 발생하고, 그것을 FIFO(33)에 전송한다. 결국, FIFO(33)는 파라미터 PA를 발생하고, 그것을 파라미터 RAM(32')로 전송한다. 예를 들어, 제14도에 도시된 바와 같이, 만일 파라미터 어드레스 5(h)가 파라미터 RAM(32')로 전송되면, (X0, Y0, ADD0, RL) = (40(h), F6(h), 0(h), 0(h))가 파라미터 RAM(32')로부터 발생된다. 결국, ROM 어드레스 연산 회로(35)는 ADD = 0(h) + FD(h) - F6(h) = 7(h)로서 ROM 어드레스 ADD를 연산한다.

따라서, 디스플레이 데이터 DA = CEE0(h) = (0000011111110011)는 양방향 쉬프트 레지스터(371')로부터 그래픽 ROM(36)으로 전송된다. 이와 유사하게, 만일 파라미터 어드레스 9(h)가 파라미터 RAM(32)으로 전송되면, (X0, Y0, ADD0, RL) = (80(h), F0(h), 0(h), 0(h), 1(h))가 파라미터 RAM(32')로부터 발생된다. 결국, ROM 어드레스 연산 회로(35)는 ADD = 0(h) + FD(h) - 0(h) = D(h)로서 ROM 어드레스 ADD를 연산한다.

따라서, 디스플레이 데이터 DA = 7830(h) = (0000110000011110)는 그래픽 ROM(36)에서 쉬프트 레지스터(371')로 전송된다.

또한, 제6도의 단계(607)에서, 타이밍 발생회로(34)는 디스플레이 시작 신호 ST를 발생하고, 그것을 양방향 쉬프트 레지스터(371'), 카운터(372) 및 라인 버퍼 카운터(373)으로 전송한다. 결국, 제14도에 도시된 바와 같이, 만일 X 초기 좌표 X0가 40이면, 라인 버터 카운터(373)에 의해 변경된 도트 어드레스 X는 40, 41, …, 4F이다. 이 경우, 비트 RL이 "0"이기 때문에, 양방향 쉬프트 레지스터(371')는 상위 도트(0000011111110011)의 순서로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 디스플레이 데이터 DA(0000011111110011)는 도트 어드레스 X(40, 41, …, 4F)에 동기하여 라인 버퍼(2)로 전송된다. 이와 유사하게, 만일 초기 좌표 X0가 80이면, 라인 버퍼 카운터(373)에 의해 변경된 도트 어드레스 X는 80, 81, …, 8F이다. 이 경우, 비트 RL이 "1"이기 때문에, 양방향 쉬프트 레지스터(371')는 상위에서 하위 도트(011110000011000)의 순서로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 역전된 디스플레이 데이터 DA(011110000011000)는 도트 어드레스 X(80, 81, …, 8F)에 동기하여 라인 버퍼(2)로 전송된다.

그러나, 제10도의 그래픽 이미지 디스플레이 장치에서, 양방향 쉬프트 레지스터(371')가 사용되었기 때문에, 회로 구성은 복잡하다.

본 발명의 제1실시예를 도시하는 제15도에서, 출력 회로(37)는 제10도의 양방향 쉬프트 레지스터(371')대신에 도트 선택기(374)와 변환기(375)를 구비한다. 도트 선택기(374)는 그래픽 ROM(36)으로부터 16-비트 출력을 병렬로 수신하고, 이들을 변환기(375)의 출력에 따라 올림차순 또는 내림차순으로 직렬로 출력한다. 카운터(372)는 또한 디스플레이 시작 신호 ST에 의해 클리어되고 클럭 신호 CLK를 수신함으로써 카운터 업되는 4-비트 카운트 출력 C1을 발생한다. 4-비트 카운트 출력 C1은 변환기(375)에 공급되는데, 이는 비트 RL에 따라 4-비트 카운트 출력 C1을 4-비트 카운트 출력 C2로 변환한다.

제16도에 도시된 바와 같이, 변환기(375)는 비트 RL에 의해 제어되는 네개의 배타적 OR 회로(3750, 3511, 3752 및 3753)로 형성된다. 예를 들어, 만일 RL="0"이면 C1=C2이다. 즉, 4-비트 카운트 출력 C1이 0, 1, …, F(h) 이면, 4-비트 카운트 출력 C2도 역시 0, 1, …, F(h)이다. 이와 대조적으로, 만일 RL="1"이면 C2는 C1의 역전된 값이다. 즉, 4-비트 카운트 출력 C1이 0, 1, …, F(h) 이면, 4-비트 카운트 출력 C2는 F, E, …, 0(h)이다.

제15도의 장치의 알고리즘이 제17도에 도시된다. 즉, 라인 버퍼(2)에 저장될 디스플레이용 그래픽의 도트 어드레스는 통상의 도트 순서로 재정렬되어, 초기 그래픽이 수평 방향으로 디스플레이될, 통상의 도트 순서 또는 역전된 도트 순서로 디스플레이될 수 있도록 데이터를 저장하는 순서를 변경한다. 즉, 도트 선택기(374)는 정상적인 디스플레이를 변경하지 않고 도트 어드레스 0, 1, 2, …, n에 대응하는 ROM 데이터 0, 1, 2, …, n를 출력한다. 다른 한편, 도트 선택기(374)는 소정의 도트를 선택한 결과로서 도트 어드레스 0, 1, 2, …, n에 대응하여 그래픽 ROM 데이터 n, …, 2, 1, 0을 출력한다.

제15도의 장치의 동작은 제10도의 장치의 그것과 거의 동일하다. 즉, 제15도의 장치의 동작도 역시 제5, 6도 및 제7도에 도시되어 있다. 그러나, 제14도의 타이밍도는 제18도에 도시된 바와 같이 타이밍도로 교체된다.

제6도의 단계(607)에서, 타이밍 발생회로(34)는 디스플레이 시작 신호 ST를 발생하고, 그것을 카운터(372) 및 라인 버퍼 카운터(373)로 전송한다. 결국, 제18도에 도시된 바와 같이, 만일 X 초기 좌표 X0가 40이면, 라인 버터 카운터(373)에 의해 변경된 도트 어드레스 X는 40, 41, …, 4F이다. 이 경우, 비트 RL이 "0"이기 때문에, 변환기(375)의 출력 C2은 카운터(372)의 출력 C1과 동일하여, 출력 C2는 0, 1, …, F(h)이 된다. 따라서, 도트 선택기(374)는 하위에서 상위 도트의 순서(0000011111110011)로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 디스플레이 데이터 DA(0000011111110011)는 도트 어드레스 X(40, 41, …, 4F)에 동기하여 라인 버퍼(2)로 전송된다. 이와 유사하게, 만일 초기 좌표 X0가 80이면, 라인 버퍼 카운터(373)에 의해 변경된 도트 어드레스 X는 80, 81, …, 8F이다. 이 경우, 비트 RL이 "1"이기 때문에, 변환기(375)의 출력 C2은 카운터(372)의 출력 C1에 반대이기 때문에, 출력 C2는 F, G, …, 0(h)이다. 따라서, 도트 선택기(374)는 상위에서 하 위 도트 순서(011110000011000)로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이 역전된 디스플레이 데이터 DA(011110000011000)는 도트 어드레스 X(80, 81, …8F)에 동기하여 라인 버퍼(2)에 전송된다.

본 발명의 제2 실시예를 도시하는 제19도에서, 출력 회로(37)는 제15도의 변환기(375) 대신에 변환기(376)와 도트 선택기(377)를 구비한다. 즉, 카운터(372)의 카운트 출력 C1은 도트 선택기(374)에 대해 변형없이 공급되어, 도트 선택기(374)는 병렬로 그래픽 ROM(36)로부터 16-비트 출력을 병렬로 수신하고, 이들을 카운터(372)의 카운트 출력 C1에 따라 올림차순으로 직렬로 출력한다.

또한, 변환기(376)는 X0' = X0 + F(h)로 표현된 우측 끝을 도시하는 X 초기 좌표 X0'로 X 초기 좌표 X0를 변환한다.

제20도에 도시된 바와 같이, 변환기(376)는 비트 RL에 의해 제어되는 네개의 배타적 OR 회로(3760, 3761, 3762 및 3763)로 형성된다. 즉, X 초기 좌표 X0의 네개 하위 비트만이 배타적 OR 회로(3760, 3761, 3762 및 3763)에 공급된다. 예를 들어, 만일 RL="0"이면 X0'=X0 이다. 즉, X0가 80, 81, …, 8F(h)일 때, X0'도 역시 80, 81, …, 8F(h)이다. 이와 대조적으로, 만일 RL="1"이면 X0의 네개의 하위 비트가 역전되어 X0'를 형성한다. 즉, X0가 80, 81, …8F(h) 일 때, X0'는 8F, 8G, …, 80(h)이다.

또한, 제19도에서, 제15도의 라인 버퍼 카운터(373)는 비트 RL에 의해 제어되는 업/다운형 라인 버퍼 카운터(337')로 변형된다. 즉, 만일 RL="0"이면, 라인 버퍼 카운터(373')는 업 카운터인 반면에, 만일 RL'"1"이면 라인 버퍼(373')는 다운 카운터이다.

제19도의 장치의 알고리즘이 제21도에 도시된다. 즉, 라인 버퍼(2)에 어드레스를 공급하는 모드가 역전되어 데이터 저장 순서를 변경시켜 초기 그래픽을 위해 수평 역전 도트를 실현함으로써 만들어진 그래픽을 디스플레이하기 위해 역전 도트 순서에 일치시킨다.

제19도의 장치의 동작은 제10도의 장치의 그것과 거의 동일하다. 즉, 제19도의 장치의 동작도 역시 제5, 6도 및 제7도에 도시되어 있다. 그러나, 제14도의 타이밍도는 제22도에 도시된 것과 같은 타이밍도로 교체된다.

제6도의 단계(607)에서, 타이밍 발생회로(34)는 디스플레이 시작 신호 ST를 발생하고, 그것을 카운터(372)및 라인 버퍼 카운터(373)으로 전송한다. 결국, 제22도에 도시된 바와 같이, 만일 X 초기 좌표 X0가 40이면, RL="0"이기 때문에, 선택기(377)는 X0를 선택하고, 라인 버퍼 카운터(373')는 업 카운터이다. 따라서, 라인 버퍼 카운터(373')에 의해 변경된 도트 어드레스 X는 40, 41, …, 4F이다. 이 경우, 도트 선택기(374)는 하위에서 상위 도트 순서(0000011111110011)로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 디스플레이 데이터 DA(0000011111110011)는 도트 어드레스 X(40, 41, …, 4F)에 동기하여 라인 버퍼(2)로 전송된다. 이와 유사하게, 만일 초기 좌표 X0가 80이면, RL="1"이기 때문에, 선택기(377)는 X0'를 선택하고, 라인 버퍼 카운터(373')는 다운 카운터이다. 따라서, 라인 버퍼 카운터(373')에 의해 변경된 도트 어드레스 X는 8F, 8G, …, 80이다. 이 경우, 도트 선택기(374)는 또한 하위에서 상위 도트 순서(000110000011110)로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 디스플레이 데이터 DA(000110000011110)는 도트 어드레스 X(8F, 8G, …, 80)에 동기하여 라인 버퍼(2)로 전송된다.

본 발명의 제3 실시예를 도시하는 제23도에서, 출력 회로(37)는 제19도의 변환기(376), 선택기(377) 및 라인 버퍼 어드레스 카운터(373') 대신에 라인 버퍼 어드레스 연산 회로(378)를 구비한다.

제24도에 도시된 바와 같이, 라인 버퍼 어드레스 연산 회로(378)는 비트 RL에 의해 제어되는 네개의 배타적 OR 회로(3780, 3781, 3782 및 3783), 및 배타적 OR 회로(3780, 3781, 3782 및 3783)의 4-비트 출력을 X 초기 좌표 X0의 4 하위 비트에 더하기 위한 가산기(3784)로 형성된다. 즉, 만일 RL="0"이면, 카운터(372)의 4-비트 출력 C1은 변형없이 가산기(3784)에 공급되는 반면에, 만일 RL="1"이면, 카운터(372)의 4-비트 출력 C1은 역전된 다음 가산기(3784)에 공급된다. 카운터(372)의 4-비트 출력 C1은 디스플레이 시작 신호 ST의 발생후 카운트 업된다는 것에 유의한다.

C1 = 0 → 1 → … → F(h)

따라서, 만일 RL="0"이면, 라인 버퍼 어드레스 X는 X0 → X0 + 1 → X0 + 2 → … → X0 + F(h)에 의해 변경된다. 다른 한편, 만일 RL="1"이면, 라인 버퍼 어드레스 X는 X0 + F(h) → X0 + E(h) → X0 + D(h) → … → X0에 의해 변경된다.

제23도의 장치의 알고리즘이 제21도에 도시된다. 즉, 라인 버퍼(2)에 어드레스를 공급하는 모드가 역전되어 데이터 자장 순서를 바꾸어 초기 그래픽에 대한 수평 역전 도트 순서를 실현함으로써 만들어진 그래픽을 디스플레이하기 위해 역전 도트 순서에 부합하는 것을 가능하게 한다.

제23도의 장치의 동작은 제19도의 장치의 그것과 거의 동일하다. 즉, 제23도의 장치의 동작도 역시 제5, 6도 및 제7도 도시되어 있다. 그러나, 제22도의 타이밍도는 제25도에 도시된 바와 같은 타이밍도로 교채된다.

제6도의 단계(607)에서, 타이밍 발생회로(34)는 디스플레이 시작 신호 ST를 발생하고, 그것을 카운터(372) 및 라인 버퍼 카운터(373)로 전송한다. 결국, 제25도에 도시된 바와 같이, 만일 X 초기 좌표 X0가 40이면, RL="0"이기 때문에, 배타적 OR 회로(3780, 3781, 3782 및 3783)의 출력은 카운터(372)의 출력 C1과 동일하고, 따라서, 1, 2, …, E(h)를 거쳐 0에서 E(h)로 변경된다. 따라서, 가산기(3784)에 의해 변경된 라인 버퍼(도트)어드레스 X는 40, 41, …, 4F이다. 이 경우, 도트 선택기(374)는 하위에서 상위 도트 순서(0000011111110011)로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 디스플레이 데이터 DA(0000011111110011)는 도트 어드레스 X(40, 41, …, 4F)에 동기하여 라인 버퍼(2)로 전송된다. 이와 유사하게, 만일 초기 좌표 X0가 80이면, RL="1"이기 때문에, 배타적 OR 회로(3780, 3781, 3782 및 3783)의 출력은 카운터(372)의 출력 C1을 역전시킴으로써 얻어지고, 따라서, E(h), D(h), …를 거쳐 F(h)에서 0으로 변경된다. 따라서, 가산기(3784)에 의해 변경된 라인 버퍼(도트)어드레스 X는 8F, 8G, …, 80이다. 이 경우, 도트 선택기(374)는 하위에서 상위 도트 순서(00000110000011110)로 내부에 저장된 그래픽 데이터를 출력한다. 이와 같이, 디스플레이 데이터 DA(000110000011110)는 도트 어드레스 X(8F, 8G, …, 80)에 동기하여 라인 버퍼(2)로 전송된다.

본 발명의 제4 실시예를 도시하는 제26도에서, 제15도의 파라미터 RAM(32')는 디스플레이될 그래픽이 통상적인 그래픽 디스플레이 또는 업/다운 역전된 그래픽 디스플레이 인지를 도시하는 비트 UD를 더 저장하는 파라미터 RAM(32'')로 변형된다. 또한, 그래픽 이미지를 업/다운 역전시키기 위한 변환기(35)는 제15도의 ROM 어드레스 연산 회로(35) 및 그래픽 ROM(36) 사이에 삽입된다.

제27도에 도시된 바와 같이, 변환기(386)는 비트 UD에 의해 제어되는 네개의 배타적 OR 회로(380, 381, 382 및 383)으로 형성된다. 즉, 스캔 라인 어드레스의 네개의 하위 비트만이 배타적 OR 회로(380, 381, 382 및 383)에 공급된다. 예를 들면, 만일 UD="0"이면, ADD'=ADD이다. 이와 대조적으로, 만일 UD="1"이면, ADD의 네개의 하위 비트는 역전되어 ADD'를 형성한다.

제26도의 장치의 알고리즘이 제28도에 도시된다. 즉, 라인 버퍼(2)에 저장될 디스플레이용 그래픽의 도트 어드레스가 통상의 도트 순서로 재정렬되어 데이터를 저장하는 순서를 변경함으로써, 통상의 그래픽이 통상의 도트 순서, 수직 방향(G3→G5)으로 디스플레이될 역전된 순서로, 또는 수평 및 수직 방향(G3→G5) 모두로 디스플레이될 역전된 순서로 디스플레이될 수 있다.

제26도의 장치의 동작은 제15도의 장치의 동작과 거의 동일하다. 즉, 제26도의 장치의 동작도 역시 제5, 6도 및 제7도에 도시되어 있다. 그러나, 제18도의 타이밍도는 제30도에 도시된 타이밍도로 교체된다.

단계(503)에서, CPU(1)는 또한 파라미터 RAM(32'')에 각 그래픽 이미지용 비트 UD를 세트시킨다. 예를 들면, 제29도에 도시된 바와 같이 이미지를 얻기 위해, PA = 4(h)의 경우, (X0, Y0, ADD0, RL, UD) = (15(h), 70(h), 20(h), 0(h), 0(h)), PA = 6(h)의 경우, (X0, Y0, ADD0, PL, UD) = (46(h), 73(h), 20(h), 1(h), 1(h)).

또한, 단계(605)에서, 타이밍 발생회로(34)는 출력 요구 신호 RQ를 발생하고 그것을 FIFO(33)으로 전송한다. 결국, FIFO(33)는 파라미터 어드레스 PA를 발생하고, 그것을 파라미터 RAM(32)로 전송한다. 예를 들면, 제26도에 도시된 바와 같이, 만일 파라미터 어드레스 4(h)가 파라미터 RAM(32'')으로 전송되면, (X0, Y0, ADD0, RL, UD) = (15(h), 70(h), 20(h), 0(h), 0(h))이 파라미터(32'')로부터 발생된다. 결국, ROM 어드레스 연산 회로(35)는 ADD = 20(h) + (78(h) - 70(h) = 28(h)로서 ROM 어드레스 ADD를 연산한다.

또한, UD = "0"이기 때문에, ADD' = ADD = 28(h)이다.

또한, 비트 RL이 "0"이기 때문에, 변환기(375)의 출력 C1은 변환기(372)의 출력 C2와 동일하여, 출력 C2는 0, 1, …, F(h)이 된다. 따라서, 도트 선택기(374)는 하위에서 상위 도트 순서(1000111011100110)로 내부에 저장된 그래픽 데이터를 출력한다. 이 경우, X 초기 좌표 X0가 15이기 때문에, 라인 버퍼 어드레스 카운터(373)에 의해 변경된 도트 어드레스 X는 15, 16, …, 24이다. 따라서, 디스플레이 데이터 DA(1000111011100110)는 도트 어드레스 X(15, 16, …, 24)에 동기하여 라인 버퍼(2)로 전송된다. 이와 유사하게, 만일 파라미터 어드레스 6(h)가 파라미터 RAM(32'')으로 전송되면,(X0, Y0, ADD0, RL, UD) = (46(h), 73(h), 20(h), 1(h), 1(h))가 파라미터 RAM(32'')으로부터 발생된다. 결국, ROM 어드레스 연산 회로(35)는 ADD = 20(h) + 78(h) - 73(h) = 25(h)로서 ROM 어드레스 ADD를 연산한다.

또한, UD="1"이기 때문에, ADD' = 2A(h)이다.

또한, 비트 RL이 "1"이기 때문에, 변환기(375)의 출력 C2은 변환기(372)의 출력 C1에 반대이기 때문에, 출력 C2는 F, E, …, 0(h)이 된다. 따라서, 도트 선택기(374)는 상위에서 하위 도트 순서(0011111101000001)로 내부에 저장된 그래픽 데이터를 출력한다. 이 경우, X 초기 좌표 X0가 46이기 때문에, 라인 버퍼 어드레스 카운터(373)에 의해 변경된 도트 어드레스 X는 46, 47, …, 55이다. 따라서, 디스

플레이 데이터 DA(0011111101000001)는 도트 어드레스 X(46, 47, …, 55)에 동기하여 라인 버퍼(2)로 전송된다.

제26도의 변환기(38)은 제26도의 파라미터 RAM(32'')과 함께 파라미터 RAM(32')을 대체함과 동시에 제19도 및 제23도의 장치에 일체로 될 수 있다.

상술된 바와 같이, 본 발명에 따르면, 판독 그래픽 데이터의 출력 순서를 변경하기 위한 데이터 변경 수단 또는 라인 버퍼 어드레스 변경 수단 중 어느 한 또는 모두를 이용하기 때문에, 디스플레이될 그래픽용 데이터와 그 역전된 그래픽용 데이터는 독립적인 데이터의 세트로서 그래픽 ROM 상에 맵핑될 필요가 없어 그래픽 ROM의 필요한 용량이 크게 감소될 수 있게 된다.

한편, 데이터가 도트 단위로 처리되기 때문에, 초기 그래픽에서의 선택된 도트를 역전시키거나 또는 교체하고 초기 그래픽의 선택된 도트만을 디스플레이하는 것이 가능하게 된다.

Claims

그래픽 이미지 디스플레이 장치에 있어서, CPU(1); 디스플레이용 그래픽 데이터를 일시적으로 저장하기 위한 라인 버퍼(2); 및 상기 CPU 와 상기 라인 버퍼 사이에 접속된 디스플레이 제어회로(3)를 구비하며, 상기 디스플레이 제어회로는 상기 CPU 의 인터페이스 신호에 응답하여 디스플레이될 그래픽용 소스 데이터를 저장하며, 디스플레이용 그래픽 데이터를 출력하도록 설계된 그래픽 ROM(36); 및 상기 그래픽 ROM 에 접속되고, 디스플레이용 상기 그래픽 데이터의 도트 순서를 변경하기 위한 데이터 도트 선택 수단(372, 374, 375)중 적어도 하나와 상기 라인 버퍼에 공급될 디스플레이용 상기 그래픽 데이터의 저장 어드레스를 표현하는 라인 버퍼 어드레스를 변경하기 위한 라인 버퍼 어드레스 변경 수단(373', 376, 377; 372, 378)를 갖는 출력 회로(37)를 구비하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
제1항에 있어서, 상기 데이터 도트 선택 수단은 도트 어드레스의 통상의 순서를 발생하기 위한 카운터(372); 상기 카운터에 접속되고, 우/좌 역전 신호(RL)에 응답하여 도트 어드레스의 역전된 순서를 발생하기 위해 도트 어드레스의 상기 통상의 순서를 역전시키기 위한 변환기(375); 및 상기 그래픽 ROM 및 상기 변환기에 접속되고, 상기 통상의 순서와 상기 역전된 순서중 하나에 따라 디스플레이용 상기 그래픽 데이터의 도트를 선택하기 위한 도트 선택기(374)를 구비하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
제1항에 있어서, 상기 라인 버퍼 어드레스 변경 수단은 디스플레이용 상기 그래픽 데이터의 우측 끝(X0')로 디스플레이용 상기 그래픽 데이터의 X 초기 좌표(X0)를 변환하기 위한 변환기(376); 상기 변환기에 접속되고, 상기 X 초기 좌표와 상기 디스플레이용 그래픽 데이터의 상기 우측 끝중 하나를 선택하기 위한 선택기(377); 및 상기 선택기에 접속되고, 우/좌 역전 신호(RL)의 제1 상태에 응답하여 상기 X 초기 좌표로부터 상기 라인 버퍼 어드레스를 증가시키며 상기 우/좌 역전 신호의 제2 상태에 응답하여 상기 우측 끝으로부터 상기 라인 버퍼 어드레스를 감소시키기 위한 업/다운 카운터(373')를 구비하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
제1항에 있어서, 상기 라인 버퍼 어드레스 변경 수단은 도트 어드레스의 통상의 순서를 발생하기 위한 카운터(372); 상기 카운터에 접속되고, 우/좌 역전 신호(RL)에 응답하여 도트 어드레스의 역전된 순서를 발생하기 위해 도트 어드레스의 상기 통상의 순서를 역전시키기 위한 변환기(3780 내지 3783); 및 상기 변환기에 접속되고, 상기 우/좌 역전 신호(RL)의 제1 상태에 응답하여 상기 X 초기 좌표에 도트 어드레스의 상기 통상의 순서를 더함으로써 상기 X 초기 좌표로부터 상기 라인 버퍼 어드레스를 증가시키며, 상기 X 초기 좌표에 도트 어드레스의 상기 역전된 순서를 더함으로써 도트 어드레스의 상기 역전된 순서의 최대값 + 상기 X 초기 좌표로부터의 상기 라인 버퍼 어드레스를 감소시키기 위한 가산기(3784)를 구비하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
제1항에 있어서, 상기 디스플레이 제어회로는 상기 CPU에 접속된 데이터 인터페이스(31); 상기 데이터 인터페이스에 접속되고, 디스플레이용 상기 그래픽 데이터의 X초기 좌표(X0) 및 Y초기 좌표(Y0), 상기 소스 데이터를 나타내기 위한 상기 그래픽 ROM 의 초기 ROM 어드레스(ADD0), 및 우/좌측 역전 데이터(RL)를 저장하기 위한 파라미터 RAM(32'); 상기 인터페이스와 상기 파라미터 RAM 간에 접속되고, 상기 CPU 로부터 상기 파라미터 RAM 의 어드레스를 입력하고 요구 신호(RQ)에 응답하여 상기 파라미터 RAM 에 상기 파라미터 RAM의 상기 어드레스를 출력하기 위한 FIFO(33); 상기 FIFO 에 접속되고, 상기 요구 신호와 디스플레이 시작 신호(ST)를 발생하면서 스캔 라인 카운트 신호(Y)를 발생하기 위해 수직 동기화 신호(VSYNC)의 수신시 수평 동기화 신호(HSYNC)를 카운트하기 위한 타이밍 발생회로(34); 및 상기 파라미터 RAM 과 상기 타이밍 발생회로에 접속되고, 상기 초기의 ROM 어드레스, 상기 스캔 라인 카운트 신호 및 상기 Y 초기 좌표에 따라 상기 그래픽 ROM 의 어드레스를 연산하기 위한 ROM 어드레스 연산 회로(35)를 더 구비하며, 상기 그래픽 ROM(36)은 상기 ROM 어드레스 연산 회로에 접속되고, 상기 출력 회로를 위한 상기 그래픽 ROM 의 상기 어드레스에 의해 액세스되는 상기 그래픽 데이터를 발생하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
제1항에 있어서, 상기 디스플레이 제어회로는 상기 그래픽 ROM 에 접속되고, 상기 ROM 의 어드레스를 역전시키기 위한 변환기(38)를 더 구비하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
그래픽 이미지 디스플레이 장치에 있어서, CPU(1); 디스플레이용 그래픽 데이터를 일시적으로 저장하기 위한 라인 버퍼(2); 및 상기 CPU와 상기 라인 버퍼 사이에 접속된 디스플레이 제어회로(3)를 구비하며, 상기 디스플레이 제어회로는 업/다운 역전 신호(UD)에 응답하여 상기 ROM 어드레스를 역전된 ROM 어드레스로 변환하기 위해 ROM 어드레스(ADD)를 수신하는 변환기(38); 상기 변환기에 접속되고, 상기 CPU 의 인터페이스 신호에 응답하여 디스플레이될 그래픽용 소스 데이터를 저장하며, 디스플레이용 그래픽 데이터를 출력하도록 설계된 그래픽 ROM(36); 및 상기 그래픽 ROM 과 상기 라인 버퍼에 접속된 출력 회로(37)를 구비하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.
제7항에 있어서, 상기 디스플레이 제어회로는 상기 CPU(1)에 접속된 데이터 인터페이스(31); 상기 데이터 인터페이스에 접속되고, 디스플레이용 상기 그래픽 데이터의 X초기 좌표(X0) 및 Y초기 좌표(Y0), 상기 소스 데이터를 나타내기 위한 상기 그래픽 ROM의 초기 ROM 어드레스(ADD0), 및 상기 업/다운 역전 데이터를 저장하기 위한 파라미터 RAM(32'); 상기 인터페이스와 상기 파라미터 RAM 간에 접속되고, 상기 CPU 로부터 상기 파라미터 RAM 의 어드레스를 입력하고 요구 신호(RQ)에 응답하여 상기 파라미터 RAM 에 상기 파라미터 RAM의 상기 어드레스를 출력하기 위한 FIFO(33); 상기 FIFO 에 접속되고, 상기 요구 신호와 디스플레이 시작 신호(ST)를 발생하면서 스캔 라인 카운트 신호(Y)를 발생하기 위해 수직 동기화 신호(VSYNC)의 수신시 수평 동기화 신호(HSYNC)를 카운트하기 위한 타이밍 발생회로(34); 및 상기 파라미터 RAM, 상기 변환기 및 상기 타이밍 발생회로에 접속되고, 상기 초기 ROM 어드레스, 상기 스캔 라인 카운트 신호 및 상기 Y 초기 좌표에 따라 상기 그래픽 ROM의 어드레스를 연산하기 위한 ROM 어드레스 연산 회로(35)를 더 구비하며, 상기 그래픽 ROM(36)은 상기 변환기에 접속되고, 상기 ROM 어드레스와 상기 출력 회로를 위한 상기 역전된 ROM 어드레스중 하나에 의해 액세스되는 상기 그래픽 데이터를 발생하는 것을 특징으로 하는 그래픽 이미지 디스플레이 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.