JP2003506730A - アクティブマトリクスアレー装置 - Google Patents

アクティブマトリクスアレー装置

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JP2003506730A JP2001514411A JP2001514411A JP2003506730A JP 2003506730 A JP2003506730 A JP 2003506730A JP 2001514411 A JP2001514411 A JP 2001514411A JP 2001514411 A JP2001514411 A JP 2001514411A JP 2003506730 A JP2003506730 A JP 2003506730A
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Abstract

(57)【要約】 ＡＭＬＣＤのようなアクティブマトリクスアレー装置は２組のアドレス導体(14,16)によりアドレス指定されるマトリクス素子(10)のアレーを具える。一方の組のアドレス導体(16)に接続されたアドレス回路(35)はマトリクス素子と同一の基板(25)上に集積されたマルチプレックス回路(31)を具え、該マルチプレックス回路は複数の信号バスライン(33)を有する。一方の組のアドレス導体が複数のグループに編成され、各グループの導体がそれぞれ異なる信号バスラインと関連し、これらのグループが順次にアドレス指定される。各信号バスラインは各別の信号処理回路(42)、例えばＡＭＬＣＤの場合にはＤ／Ａ変換回路又はサンプルホールド回路、に接続され、これらの回路も基板上に集積される。これらの回路の製造のし方及びマルチプレックス回路の動作に起因して使用中に生ずる問題を回避するために、アドレス回路を、隣り合う列導体と関連するそれぞれの信号処理回路を基板上で近接して位置するように構成する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、基板上に担持された個別にアドレスし得るマトリクス素子のアレ
ーと、基板上に担持され且つマトリクス素子に接続された互いに交差する第１及
び第２組のアドレス導体と、前記第１及び第２組の導体に接続され、マトリクス
素子をアドレス指定するアドレッシング回路とを具え、該アドレッシング回路は
基板上に集積され且つ第１組の導体に接続されたマルチプレックス回路を具え、
該マルチプレックス回路は複数（ｎ）の信号バスラインを有し、各々ｎ個の連続
するアドレス導体を含む一連のグループに配列された第1組のアドレス導体の各
グループのｎ個のアドレス導体をｎ個の信号バスラインにグループ毎に順次に結
合するとともに、各グループ内の各アドレス導体をバスラインの１つに１つに結
合するように構成され、更に前記アドレッシング回路が各バスラインに接続され
た各別の信号処理回路を含んでいるアクティブマトリクスアレー装置に関するも
のである。
【０００２】 （背景技術） このようなアクティブマトリクスアレー装置は、例えばアクティブマトリクス
液晶（ＬＣ）表示装置とすることができる。このような装置は、代表的には、液
晶表示素子のアレーを具え、各表示素子をそれぞれの行及び列導体によりゲート
（選択）信号及びデータ（ビデオ情報）信号が供給される各別のＴＦＴ（薄膜ト
ランジスタ）の出力端子に接続している。アドレッシング回路は、一組の行導体
に接続され且つ各行アドレス期間において各行導体にゲート信号を順次に供給し
て各行の表示素子のＴＦＴをターンオンさせる行導体回路と、一組の列導体に接
続され且つ行導体の走査と同期してデータ信号を列導体に供給する列駆動回路と
からなり、選択した行の表示素子をそれぞれのＴＦＴを経てそれらの関連する列
導体に存在するデータ信号の値に依存するレベルに充電して所要の表示効果を発
生する。ＴＦＴは通常アモルファスシリコン（ａ−Ｓｉ）ＴＦＴ又はポリシリコ
ンＴＦＴとする。
【０００３】 製造及び小型化の都合上、行及び／又は列駆動回路の一部分は表示素子アレー
の周囲に、表示素子のＴＦＴを担持する基板上に、アレーのアクティブマトリク
ス回路に使用するものと同一の大規模電子技術を用いて集積することができると
ともに、駆動回路の回路はＴＦＴ、導体ライン等と同時に且つ同様に製造するこ
とができる。ＴＦＴを使用する際のＴＦＴの動作特性の限界及び可能な回路の種
類の制限のために、列駆動回路は通常簡単なマルチプレックス回路の形態で提供
され、そのいくつかの例がＵＳ−Ａ−４８９０１０１及びy. Nishihara他の論文
「Fully Integrated Poly-Si TFT CMOS Drivers for Self-Scanned Light Valve
」、SID 92 Digest、pp609-612、に開示されている。列駆動回路の動作は、ビデ
オ情報（データ）をビデオ情報が同時に供給される複数のビデオ入力バスライン
からマルチプレックススイッチを経て対応するグループ又はブロックの列導体に
順次に転送する、即ち各グループ内の各列導体をマルチプレックススイッチを経
てそれぞれ異なるビデオ入力ラインに接続するマルチプレックス技術に基づいて
いる。
【０００４】 一般に、集積列駆動回路を有するポリシリコンＴＦＴ表示装置では、この回路
は、ＴＦＴ又はＣＭＯＳゲートの形態のマルチプレックススイッチのグループと
、一組のビデオ信号バスラインと、マルチプレックススイッチを制御する制御回
路（通常シフトレジスタを含む）とを具えるアナログマルチプレックス型である
。入力ビデオ信号から取り出されたビデオサンプル（データ）のグループをビデ
オバスラインに供給し、次にこのデータを行アドレス期間に対応するビデオライ
ン期間中に表示アレー内の列導体の対応するグループに転送する。
【０００５】 既知のタイプのこれらの表示装置では、ビデオバスラインに供給されるビデオ
情報は、外部信号処理回路（すなわち集積マルチプレックス回路とは別個）を用
いて発生させている。このような外部信号処理回路は各バスラインごとに設け、
サンプルホールド回路又はディジタル−アナログ（Ｄ／Ａ）変換器からなるもの
とすることができる。
【０００６】 アドレッシング回路の追加の回路素子は、アクティブマトリクスアレーに使用
するのと同一の薄膜技術で形成されるＴＦＴ等を用いて、マルチプレックス回路
と同様に装置の基板上に集積するのが有利である。この場合、これらの回路素子
はアクティブマトリクスアレーと同時に製造することができ、製造が簡単になる
とともにコストが減少する。このような集積は、また、よりコンパクトな装置を
もたらすとともに、必要とされる外部接続の数を低減する。
【０００７】 本発明の目的は、以上の点を改善したアクティブマトリクスアレー装置を提供
することにある。
【０００８】 （発明の開示） 本発明は、頭書に記載したタイプのアクティブマトリクスアレー装置において
、各バスラインと関連する各別の信号処理回路が各別の回路ブロックとして装置
の基板上に集積され、隣り合う列導体と関連する各別の信号処理回路ブロックが
装置の基板上に互いに近接して配置されていることを特徴とする。
【０００９】 このように、本発明のアクティブマトリクスアレーは、装置の基板上にマルチ
プレックス回路と一緒に集積された追加のアクティブ回路要素、即ち信号処理回
路、を含む。本発明は列導体アドレッシング回路を所定の態様に配置する。その
結果として、この集積回路の性質により生ずる潜在的な動作上の問題が回避又は
少なくとも緩和される。この点に関し、本発明は、ＴＦＴやキャパシタのような
薄膜回路素子や薄膜相互接続導体を使用する際に回路素子の動作特性の欠陥によ
り動作上の問題が発生し得るという認識に基づくものである。大面積薄膜装置で
は、アドレス、ＴＦＴのような個々の薄膜素子の動作特性は、これらの素子が物
理的に近接して形成される場合には、通常ほぼ同一になるが、遠く離れて形成さ
れた素子の場合には、例えば個々の堆積層の厚さの僅かな変化によって大きく変
化し得る。これがため、ｎ個の信号バスラインと関連するｎ個の信号処理回路が
バスラインの順序に対応する順序で１つの行内に簡単に並置され、且つ連続する
バスラインと関連するこれらの信号処理回路が連続する列導体にデータを供給す
るように接続された場合、即ち第１、第２、第３回路．．．が第１、第２、第３
バスライン．．．に接続され、従って１グループ内の第１、第２、第３列導体．
．．に接続された場合には、１グループ内の第１及び最終列導体と関連する信号
処理回路の動作特性が大きく変化し得る。従って、例えば信号処理回路としてＤ
／Ａ変換回路を具えるアクティブマトリクスＬＣ表示装置を具える装置の場合に
は、第１及び最終変換回路により１グループ内の第１及び最終列導体と関連する
それらのバスラインへ出力される出力電圧の変化が最大になり、これはこれらの
変換回路が基板上で最も遠く離れているためである。１グループ内の最終列導体
は次のグループ内の第１列導体に隣接するので、第１及び最終変換回路により発
生される出力電圧信号はアレー全域に亘って一定の間隔で位置する隣り合う列導
体に現われ、各対の隣り合う列導体に供給される電圧の差がディスプレイ上に周
期的な可視輝度段差のような不均一表示を発生する。従って、本発明のように回
路を配置することにより、変換回路の出力変化の可視効果は著しく低減される。
【００１０】 信号処理回路ブロックを装置の基板上に物理的に配置する順序は、これらの回
路ブロックがそれぞれ接続される信号バスラインの物理的順序と相違させるのが
好ましい。
【００１１】 本発明は、アクティブマトリクス表示装置、特にＡＭＬＣＤに使用するのが特
に魅力的であるが、本発明の技術は他の種類のアクティブマトリクスアレー装置
にも同様に有利に適用することができる。例えば、本発明は、ＥＰ−Ａ−０５６
９０９０に記載されているようなイメージセンシング装置やＵＳ−Ａ−５３２５
４４２に記載されているような指紋センシング装置等のようなアクティブマトリ
クスセンシングアレー装置に使用することができる。これらの装置は一組の行導
体と一組の列導体でアドレス指定される素子のアレーを具えている。これらの素
子は光センシング素子又はキャパシティブセンシング素子を具え、動作時に各素
子は電荷の形態の出力信号をセンス増幅器が接続された一方の組の関連するアド
レス導体に出力する。この一方の組の導体はマルチプレックス回路を経てセンス
増幅器のセットに接続するのが好ましい。これがため、本発明によれば、マルチ
プレックス回路とセンス増幅器回路で上述の信号処理回路を構成し、これらの信
号処理回路をセンシング素子アレーと同一の基板上に、同様に薄膜技術を用いて
集積することができるとともに、基板上のセンス増幅器の物理的配置を、これら
のセンス増幅器回路が基板上に大きく離して配置されたときこれらの回路内の薄
膜素子の動作特性の差により生ずる個々の回路における電圧の変化の効果が低減
されるようにすることができる。
【００１２】 （発明を実施するための最良の形態） 本発明のアクティブマトリクスアレー装置の実施例を図面を参照して以下に説
明する。 図１において、アクティブマトリクスＬＣ表示装置（ＡＭＬＣＤ）は個別に駆
動し得る液晶表示素子１０の行及び列アレーを具える。各表示素子はスイッチン
グデバイスとして作用する関連するＴＦＴ１２を有するとともに、一組の行導体
１４に接続された行駆動回路３０及び一組の列アドレス導体１６に接続された列
駆動回路３５を具える周辺アドレッシング回路によって行及び列アドレス導体１
４及び１６を経てアドレス指定される。図を簡単にするために数個の代表的な表
示素子のみを示すが、実際には通常数百列及び行以上の表示素子を具える。各Ｔ
ＦＴ１２のドレインは各行及び列アドレス導体の交点に隣接して位置する各表示
素子電極１８に接続するが、各行の表示素子１０と関連する全てのＴＦＴのゲー
トは同一の行アドレス導体１４に接続するとともに、各列の表示素子と関連する
全てのＴＦＴのソースは同一の列アドレス導体１６に接続する。一組の行及び列
アドレス導体１４及び１６、ＴＦＴ１２及び画素電極１８はすべて同一の絶縁基
板１２、例えばガラス基板の上に担持され、種々の導電性、絶縁性及び半導体層
の堆積及びフォトリソグラフィックパターニングを含む既知の薄膜技術を用いて
慣例の方法で製造される。アレーの全表示素子に共通の連続透明電極を担持する
第２のガラス基板（図示せず）を基板２５から離して配置し、両基板を表示素子
アレーの周囲で封止するとともにスペーサで離間させて密閉空間を形成し、この
空間内に液晶材料を封入する。各表示素子電極１８は共通電極の対向部分及びそ
れらの間の液晶材料とともに光変調キャパシティブ表示素子を構成する。
【００１３】 この装置の一般的構造及び動作はともに慣例通りである。走査（ゲート）信号
は、例えばディジタルシフトレジスタを具える行駆動回路３０によって、各行ア
ドレス導体１４に順番に供給され、データ信号は列駆動回路３５によって、走査
信号と同期して、列導体１６に供給される。各行導体に走査信号が供給されると
き、この行に接続されたＴＦＴ１２がターンオンしてそれぞれの表示素子をそれ
らの関連する列導体に存在するデータ信号のレベルに従って充電する。例えば供
給されるビデオ信号のライン周期に対応する各行アドレス期間の終了時に走査信
号が終了すると、関連するＴＦＴがフィールド期間の残部中ターンオフしてこれ
らの表示素子を電気的に絶縁し、供給された電荷をＬＣキャパシタンスに蓄積し
てそれらの表示出力を次のフィールド期間に再びアドレスされるまで維持する。
【００１４】 行及び列アドレス駆動回路３０及び３５はともに基板２５上に集積され、それ
らの回路は同様にＴＦＴ、導体ライン、キャパシタ等を具え、アクティブマトリ
クスアレーの製造と同時に同一の薄膜技術を用いて形成される。行駆動回路３０
は、例えば簡単なシフトレジスタ回路を具える慣例のものとする。このシフトレ
ジスタの動作は外部タイミング及び制御回路（図示せず）により供給されるタイ
ミング信号により制御され、この外部タイミング及び制御回路には適当なビデオ
ソースからディジタルビデオ信号が供給される。
【００１５】 ディジタルビデオ情報（データ）信号はタイミング及び制御回路により列駆動
回路３５に供給され、この駆動回路３５は、このデータから取り出したアナログ
電圧信号を一組の列導体１６に並列に、各表示素子行ごとに順々に供給して、各
行の表示素子から供給データに従った所望の表示効果を発生するように動作する
。
【００１６】 部分的に集積された列駆動回路を有するＡＭＬＣＤ、特にポリシリコンＴＦＴ
を用いる装置においては、列駆動回路３５はアナログマルチプレックス形であっ
て、各列導体１６に個別の出力を与える集積マルチプレックス回路を有するのが
普通である。簡単な既知の形態のマルチプレックス回路３１の代表的な例を図２
に示す。
【００１７】 このような回路の全体的動作は、アナログビデオ情報を、ビデオデータが並列
に供給される複数のビデオ入力バスラインから、表示装置内の対応するグループ
の列アドレス導体に順次に転送するマルチプレックス技術に基づいている。ビデ
オ情報はマルチプレックススイッチ３２を経て転送される。これらのスイッチは
ＮＭＯＳ ＴＦＴ，ＰＭＯＳ ＴＦＴ又はＣＭＯＳ転送ゲートからなるものとす
ることができる。各々それぞれの列導体と関連する回路出力端子を構成するこれ
らのスイッチはグループ毎に駆動され、１グループのスイッチがターンオンされ
ると、対応する列が関連するそれぞれのビデオバスラインに存在するデータ信号
電圧レベルに従って充電される。これらのスイッチがターンオフされると、これ
らの列導体の電圧がこれらの列導体のキャパシタンス及びこれらのキャパシタン
スと並列に接続し得る任意の追加のキャパシタに蓄積される。各ビデオライン（
行アドレス）期間中に、マルチプレックススイッチの各グループが次々にターン
オンされ、全ての列の表示素子が適切なビデオ情報で充電される。
【００１８】 図２の実施例では、それらの番号に対応する順序に物理的に配列された９つの
並列ビデオ入力バスライン３３、Ｖ１−Ｖ９が存在し、これらのバスラインには
入力ビデオ信号が並列に供給され、マルチプレックススイッチ３２が９個づつの
グループに配列され、それらの出力端が列アドレス導体１６、Ｃ１−Ｃ９，Ｃ１
０−Ｃ１８に連続的に接続されている。シフトレジスタを具える制御回路３７が
制御信号Ｇ１，Ｇ２，．．によりマルチプレックススイッチの各グループを次々
に選択し、行アドレス期間の終了時にアレー内の全ての列の充電を終了する。Ｇ
１がハイになると、最初の９つのマルチプレックススイッチ３２が閉じ、最初の
９つの列Ｃ１−Ｃ９がビデオラインＶ１−Ｖ９に存在する電圧レベルにそれぞれ
充電される。次にＧ１がロウになると、関連する９つのマルチプレックススイッ
チが開き、列Ｃ１−Ｃ９をビデオラインから切り離す。このとき、これらの列の
電圧が列キャパシタンスに蓄積される。次に、制御信号Ｇ２がハイになり、次の
グループのスイッチ３２を閉じ、第２グループの９つの列Ｃ１０−Ｃ１８がそれ
ぞれのビデオライン３３に存在する電圧に充電される。マルチプレックス回路の
動作がこのように続き、各グループの列が適切に順次に充電され、アレー内の全
ての列導体が行アドレス期間中に充電される。後続の行の表示素子が各行アドレ
ス期間内に同様にアドレスされる。
【００１９】 ビデオバスライン３３に必要とされるアナログビデオ信号は、ディジタルビデ
オ信号を用いる場合にはディジタル−アナログ変換回路を具える外部回路から供
給するのが普通である。しかし、本発明では、一つの特徴として、ディジタル−
アナログ変換回路も、マルチプレックス回路３１と一緒に、アレーの基板上に集
積し、アクティブマトリクスアレーと同時に製造される薄膜回路素子、即ちＴＦ
Ｔ、導体ライン、キャパシタ等を具えるものとする。この目的のために好適なデ
ィジタル−アナログ変換回路の例はＷＯ９９/２７６５３に開示されているが、
例えばスイッチトキャパシタ型回路のような他の既知のＤ／Ａ変換回路も同様に
好適である。このような回路の常として、各Ｄ／Ａ変換回路は入力ラッチ回路を
含む。ビデオバスライン３３（及び各グループ内の列導体）の数に対応する数の
ディジタル−アナログ変換回路を基板の実質的に別々の区域を占める一組の又は
一連の別々のブロックとして基板上に物理的に配置する。
【００２０】 本発明では、他の特徴として、これらのブロックを基板上に、互いに且つそれ
らが供給するビデオバスラインに対し配置する順序、即ちそれらが供給する列導
体の順序を、以下に説明するように発生される表示品質と関連する潜在的な問題
を避けるようにする。この目的のために、図３を参照する。図３は表示素子アレ
ー及びマルチプレックス回路に対するディジタル−アナログ変換回路ブロックの
一つの可能なレイアウトを線図的に示す。図３において、表示素子アレーは全体
を４０で示し、マルチプレックス回路３１（ビデオ信号バスラインを含む）はア
レーの一端縁に沿ってほぼ平行に延在し、回路３１の個々の出力端子がアレー内
の個々の列導体に接続されている。９個の変換回路ブロックを４２で示し、これ
らに割当てたそれぞれの番号（１−９）はそれらが関連するビデオバスラインの
それぞれの番号（Ｖ１−Ｖ９）を示す。図に示すように、これらのブロックはマ
ルチプレックス回路３１及びそのビデオバスラインとほぼ平行に且つ装置基板２
５の端縁に隣接して延在する１つの行内に並置される。電力供給、タイミング信
号およびビデオ情報信号は４５で示す外部タイミング及び制御回路からこれらの
ブロックに供給され、この回路４５はマルチプレックス回路３１にも電力及びタ
イミング信号を供給する。これらのブロックは番号で順序付けられ、ビデオ信号
Ｖ１−Ｖ９が供給されるそれぞれの出力端子４４はマルチプレックス回路３１内
の適切なバスライン３３に、これらのラインの端ではなく、ブロック間隔に対応
する一定の間隔位置で接続する。個々の回路ブロック４２は一般に基板表面の個
別の領域を占めるが、クロック及び電力ラインのような所定の他の要素はブロッ
ク同士で共用させること勿論である。図２も参照すると、一連のディジタル−ア
ナログ変換回路ブロックの連続するブロックは番号が付けられたバスライン３３
、従ってグループ内の連続する列導体、即ちＣ１−Ｃ９，Ｃ１０−Ｃ１８，．．
．にビデオ情報を連続的に供給する。このような構成配置は表示品質に問題を生
ずることが確かめられた。この問題の原因は動作の僅かな変化、特にこれらの変
換回路を構成する薄膜素子の製造の性質に主として起因して個々の変換回路に発
生する電圧の変化として認識された。列導体に供給されるこの出力電圧の変化は
、上記の例では変換回路１と変換回路９が基板２５上で物理的に最も遠く離れて
いるので、変換回路１と変換回路９との間で最大になる。これらの電圧変化はい
くつかの理由で発生し得るが、一般に、個々のＴＦＴの動作特性の変化又は基板
上の誘電体層の厚さの変化のため、或いは変換回路を給電する薄膜信号ラインに
沿う電圧損失によって発生する。結果として生ずる電圧の変化は基板上に大きく
離間された回路ブロックでもっとも大きくなるが、物理的に近接するブロック、
従ってそれらの薄膜素子があまり大きく離れていないブロックに発生する電圧の
変化は最小になる。図２において、変換回路１と変換回路９により発生された信
号は信号バスラインＶ１及びＶ９を経て表示装置の直接隣り合う列、即ち一つの
グループの最終列導体と次のグループの第１列導体（例えば列導体Ｃ９とＣ１０
，Ｃ１８とＣ１９，．．）に現われる。従って、均一な表示を意図する場合に、
これらの列に供給される電圧の差が、ディスプレイを横切る表示素子からの出力
輝度に、各グループ内の列の数に等しいピッチで反復するステップ変化として現
われる。このような輝度ステップは非常に目につく。
【００２１】 このような電圧変化の可視効果を低減するために、本発明では、他の特徴とし
て、基板上の変換回路のレイアウトを、アレー内の隣り合う列を供給する変換回
路が互いに近接して位置するように変更する。この結果として、一つの完全なマ
ルチプレックスグループ内の列に対し発生し得る最大電圧差は不変のままである
が、１つの列から次の列へと起る電圧変化が減少する。
【００２２】 図４は、図３と比較して、本発明の一実施例における列駆動回路要素のレイア
ウトを示すものである。この図から明らかなように、ここでも９個の変換回路ブ
ロック１−９がマルチプレックス回路３１に平行な１つの行内に直列に配置され
ているが、ここではこれらのブロック４２は異なる順序、特に異なる番号順に配
置されている。即ち、変換回路ブロック１と９が物理的に互いに直接隣接するよ
う配置されている。他のブロック２−８も電圧変化の効果を低減するために基板
２５上に物理的に同様に配置されている。従って、ブロック２はブロック９と８
との間に配置され、図３の配置の場合のようにこれらのブロックから大きく離間
しないようにし、以下同様である。これらのブロックの完全な順序は、図４に示
すように、１、９、２、８、３、７、４、６、及び５であり、従って２つの隣り
合う列に大きく離間したブロックからの電圧が供給されることはないこと明かで
ある。
【００２３】 図５は本発明による列駆動回路要素の他の可能な配置を線図的に示す。この実
施例は前実施例と、変換回路ブロック４２が２つの行に配置され、一方の行内の
ブロックが他方の行内のブロックに対しレンガ積みのようにずれるが、互いにオ
ーバラップするブロックの行方向の順序は前実施例と同一である。この場合には
、隣り合う列導体のいくつかの対が一層互いに近接して位置する。この配置は、
各ブロックが行方向に一層大きなスペースを占めることを許すが、２行のブロッ
クを収容するために列方向に一層大きな総合スペースを必要とする。
【００２４】 図４及び図５の配置について言えば、両例ともブロック４２のレイアウトが、
連続する列に接続するビデオバスラインに発生する電圧の差ができるだけ小さく
なるようになっている。１つの列から次の列へと起る大きな電圧変化の可能性が
回避される。徐々に変化する電圧変化が依然として多数の列に亘って発生するが
、このような電圧変化は殆ど目立たない。
【００２５】 上述の実施例の表示装置は列駆動回路３５に供給されるディジタルビデオ信号
を使用し、各回路ブロック４２が入力ラッチ回路を含むディジタル−アナログ変
換回路を具えるものであるが、同一の技術を、必要な信号をマルチプレックス回
路内のビデオバスラインに供給する他のタイプの列駆動回路にも適用することが
できる。この場合には、この列駆動回路はアナログビデオ情報が供給されるタイ
プのものとすることができ、この場合には各回路ブロック４２をバッファ増幅器
を有するサンプルホールド回路、又は所要の目的に好適な他の既知の形態のアナ
ログビデオ信号処理回路を具えるものとすることができる。
【００２６】 変換回路ブロックは表示素子アレーの端縁と基板２５の端縁との間にマルチプ
レックス回路と並列に配置されるものとして示したが、これらの回路が基板上の
他の場所、例えば外部から供給されるビデオ信号が基板に供給される領域に近い
他の場所に位置する場合にも、同一の原理を適用することができる。ブロック４
２は１以上の行内に線形に配置する以外にも他の形に配置することができる。例
えば、これらの回路ブロックを収容するのに使用可能な基板の領域がある場合に
は、これらのブロックを方形に配置することができ、また曲線に配置することも
できる。
【００２７】 上述した実施例では、アレーに対する列駆動回路３５は単一ユニットとした。
しかし、特に比較的多数の列導体がある場合には、列駆動回路は先に述べた駆動
回路３５に類似するがそれぞれ一組の列導体の丁度半分をアドレスする２つの別
個の（サブ）回路に分割することができ、２つの回路をタイミング及び制御回路
４５により適切に制御して同時に並列に、ほぼ独立に動作させることができる。
各々別の組のビデオバスラインを有する別々の列駆動回路を使用することにより
、より速い動作が可能になり、ビデオバスラインの長さ及びそれらの抵抗値によ
る問題が減少する。その理由は、ビデオバスラインの長さが著しく短くなり、例
えば行の長さの約半分になるためである。
【００２８】 カラー表示装置では、画素が１行内にＲＧＢＲＧＢ．．．の順序で配置されて
いるものとすると、ビデオ信号バスラインＶ１−Ｖ９は赤、緑、青、赤、緑、青
、．．．の色情報を供給することができ、この場合には図４の実施例におけるブ
ロック４２は、左から出発して、それぞれ赤、青、緑、緑、青、赤、．．．の色
情報で動作する。
【００２９】 アクティブマトリクス表示装置はＬＣ表示素子以外の他の表示素子、例えばエ
レクトロルミネッセンス又はエレクトロクロミック表示素子を用いるタイプのも
のとすることもできる。
【００３０】 本発明は、アドレッシング回路を集積するのが望ましい他のタイプのアクティ
ブマトリクスアレー装置、例えばイメージセンシングアレー装置内の光センシン
グ素子、又はタッチ又は指紋センシングアレー装置内の圧力又は容量センシング
素子のようなマトリクスセンシング素子を具え、これらのセンシング素子のマト
リクスアレーを一組の行導体と一組の列導体によりアドレス指定するセンサアレ
ー装置にも適用することができる。イメージセンシング装置及び指紋センシング
装置の代表的な例はＥＰ−Ａ−０５６９０９０及びＵＳ−Ａ−５３２５４４２に
それぞれ記載されている。これらのタイプの装置では、各行のマトリクス素子が
一方の組の関連するアドレス導体を介して選択され、選択された行の素子から通
常電荷の形態のデータが他方の組のそれぞれの列導体を経て読み出される。この
他方の組の導体は図２に類似のマルチプレックス回路に結合するとともに、バス
ラインをセンス素子の出力に応答する関連するそれぞれのセンス増幅器に接続す
ることができる。センス増幅器は、マルチプレックス回路と一緒に、センス素子
のアレーと同一の基板上に集積することができるとともに、薄膜技術を用いてセ
ンス素子アレーと同時に製造することができ、且つここのセンス増幅器回路ブロ
ックを上述したように配置して遠く離れて位置するセンス増幅器回路の動作特性
の変化により生ずる問題を回避することができる。
【００３１】 本明細書を読めば、当業者に他の辺クロックが明かである。このような変更に
は、アクティブマトリクスアレー装置の分野において既知であって、ここに既に
述べた特徴の代わりに、又は加えて使用し得る他の特徴も含まれる。
【図面の簡単な説明】
【図１】 本発明アクティブマトリクスＬＣ表示装置の一実施例の簡略回路図で
ある。
【図２】 ＡＭＬＣＤ等のようなアクティブマトリクスアレー装置に使用される
マルチプレックス回路の代表的な例を線図的に示す図である。
【図３】 ＡＭＬＣＤ内の駆動回路要素の可能なレイアウトを線図的に示す図で
ある。
【図４】 本発明による駆動回路要素のレイアウトの一例を線図的に示す図であ
る。
【図５】 本発明による駆動回路要素のレイアウトの他の例を線図的に示す図で
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｌ ６４２ ６４２Ａ ６８０ ６８０Ｇ Ｆターム(参考） 2H093 NA16 NC23 NC24 NC34 NC53 NE03 5C006 AA01 AA16 AF43 AF71 AF82 BB16 BC06 BC12 BC13 BC20 BC23 BF03 BF11 BF24 BF34 EB05 EC02 FA20 FA22 FA42 5C080 AA06 AA10 AA11 AA18 BB05 DD05 DD10 DD23 DD25 EE28 FF11 GG08 HH09 HH21 JJ02 JJ03 KK43 KK52

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板上に担持された個別にアドレスし得るマトリクス素子のアレ
    ーと、基板上に担持され且つマトリクス素子に接続された互いに交差する第１及
    び第２組のアドレス導体と、前記第１及び第２組の導体に接続され、マトリクス
    素子をアドレスするアドレッシング回路とを具え、該アドレッシング回路は基板
    上に集積され且つ第１組の導体に接続されたマルチプレックス回路を具え、該マ
    ルチプレックス回路は複数（ｎ）の信号バスラインを有し、各々ｎ個の連続する
    アドレス導体を含む一連のグループに配列された第1組のアドレス導体の各グル
    ープのｎ個のアドレス導体をｎ個の信号バスラインにグループ毎に順次に結合す
    るとともに、各グループ内の各アドレス導体をバスラインの１つに１つに結合す
    るように構成され、更に前記アドレッシング回路が各バスラインに接続された各
    別の信号処理回路を含んでいるアクティブマトリクスアレー装置において、各バ
    スラインと関連する各別の信号処理回路が各別の回路ブロックとして装置の基板
    上に集積され、隣り合う列導体と関連する各別の信号処理回路ブロックが装置の
    基板上に互いに近接して配置されていることを特徴とするアクティブマトリクス
    アレー装置。
  2. 【請求項２】 信号処理回路ブロックが装置の基板上に物理的に配置される順序
    が、これらの回路ブロックがそれぞれ接続される信号バスラインの物理的順序と
    相違することを特徴とする請求項１記載のアクティブマトリクスアレー装置。
  3. 【請求項３】 マルチプレックス回路がマトリクス素子のアレーの一つの端縁に
    沿って延在し、信号処理回路ブロックがマルチプレックス回路に沿って延在する
    少なくとも１つの行内に配置されていることを特徴とする請求項２記載のアクテ
    ィブマトリクスアレー装置。
  4. 【請求項４】 マトリクス素子が電気光学表示素子を具えることを特徴とする請
    求項１−３の何れかに記載のアクティブマトリクスアレー装置。
  5. 【請求項５】 信号処理回路がディジタル−アナログ変換回路を具えることを特
    徴とする請求項４記載のアクティブマトリクスアレー装置。
  6. 【請求項６】 信号処理回路はサンプルホールド回路を具えることを特徴とする
    請求項４記載のアクティブマトリクスアレー装置。
  7. 【請求項７】 マトリクス素子がセンシング素子を具え、各センシング素子が入
    力に応答して出力信号を第１組の関連するアドレス導体に発生することを特徴と
    する請求項１−３の何れかに記載のアクティブマトリクスアレー装置。
  8. 【請求項８】 信号処理回路がセンス増幅器を具えることを特徴とする請求項７
    記載のアクティブマトリクスアレー装置。
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