KR100296673B1 - 엘씨디 디스플레이용 데이터 드라이버회로 - Google Patents

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Abstract

데이터 드라이버회로(25)와 시스템 드라이브 계획은 어레이에 그들을 연결하기 위해 스켄되지 않은 활성 매트릭스 액정 디스플레이에 의해 필요로 되는 하이브리드 어셈블리와 주변 집적회로의 비용을 줄이기 위한 디스플레이 기판상에 직접 집적화될 수 있다. 디멀티플렉서 회로(102)는 Z행들에서 기판(14)상에 또한 배치된 Y픽셀 캐패시터(94,96,…100)의 X그룹에 다중화된 비디오 데이터 입력신호의 Y열의 그룹을 디멀티플렉싱하기 위한 디스플레이(14)상에 배치된다. 부가적으로, 데이터드라이버 회로(12)는, 픽셀의 행들이 연속적으로 스켄되는 바와 같이 비디오 디스플레이를 공급하기 위한 제2예정된 전압 레벨로 저장하기 위해 픽셀 캐패시터(94,96,…100)때문에 제2시간 단계동안 다중화된 형태로 거기에 결합된 비디오 데이터 입력신호처럼 제1시간 단계에서 제1전압레벨로 픽셀 캐패시터(94,96,…100)를 프리챠지하기 위한 전압신호를 공급한다.

Description

엘씨디(LCD) 디스플레이용 데이터 드라이버회로
일반적으로, 본 발명은 비디오 디스플레이와 그의 연관된 드라이빙회로에 관한 것으로, 특히 디스플레이의 동작을 향상시키기 위해 들어오는 신호에 의해 적당한 레벨로 추가적으로 디스챠지되거나 또는 챠지되어지는 픽셀 캐패시터와 데이터선의 선택된 하나를 인에이블하기 위한 비디오 데이터신호의 응용 이전에 선택된 전압레벨로 프리챠지되는 픽셀 캐패시터와 데이터선을 위해 단순화된 멀티플렉싱 정렬을 사용하는 LCD 비디오 디스플레이 열 드라이빙회로에 관한 것이다.
일반적으로, 매트릭스 디스플레이는 전광재로의 얇은 층 반대편에 지지되어 행렬상으로 배치된 다수의 디스플레이소자를 이용한다. 스위칭장치는 거기에 데이터신호의 응용을 제어하기 위한 디스플레이소자와 연관된다. 디스플레이소자는 스위칭장치처럼 트랜지스터에 의해 구동되는 픽셀 캐패시터를 포함한다. 픽셀전극의 하나는 매트릭스 디스플레이의 한면상에 있고, 각 픽셀에 대한 공통전극은 매트릭스 디스플레이의 반대편상에 형성된다. 보통, 트랜지스터는 유리처럼 투명한 기판상에 배치된 박막 트랜지스터(TFT)이다. 스위칭 트랜지스터는 스위칭 트랜지스터처럼 디스플레이 매트릭스의 같은 면위 유리상에 배치된 픽셀전극에 연결된 소오스전극을 갖는다. 주어진 열에서 모든 스위칭 트랜지스터의 드레인전극은 데이터신호가 공급되는 같은 열컨덕터에 연결된다. 주어진 행에서 모든 스위칭 트랜지스터의 게이트전극은, 행선택신호가 온(ON)조건 또는 상태로 선택된 행에서 모든 트랜지스터를 연결하기 위해 공급된 공통 열컨덕터에 연결된다. 행선택신호로 열컨덕터를 스케닝하는 것에 의해, 주어진 행에서 모든 스위칭 트랜지스터는 온으로 되고, 모든 행들은 연속되는 형태로 선택된다. 동시에, 비디오 데이터신호는 각 행의 선택과 동기적으로 열컨덕터로 공급된다. 주어진 행에서 스위칭 트랜지스터가 열선택신호에 의해 선택될 때, 비디오 데이터신호는 열컨덕터상에 데이터신호를 제공하는 값으로 챠지되어진 픽셀 캐패시터를 일으키는 스위칭 트랜지스터 전극에 공급된다. 즉, 디스플레이의 반대 편상에 그 전극을 갖는 각 픽셀은 캐패시터처럼 작용한다. 선택된 행을 위한 신호가 이동될 때, 픽셀 캐패시터에서의 챠지는 그 행이 행선택신호로 다시 선택되고, 새로운 전압이 거기에 저장될 다음 반복때까지 저장된다. 즉, 화상은 픽셀 캐패시터에 저장된 챠지에 의해 매트릭스 디스플레이상에 형성된다.
일반적으로, 1992년 11월 3일 출원된 미합중국 특허 제971,721호(WO 94/10676에 대응하는)에서 설명된 바와 같이, 열컨덕터에 공급되어지는 비디오 데이터신호 이전에 예정된 전압레밸로 최근에 선택된 행의 픽셀 캐패시터를 프리챠지하는 것이 또한 알려졌다. 그렇게 함으로써, 픽셀 캐패시터는, 픽셀 캐패시터가 단지 비디오 데이터신호에 의해 챠지된다면, 요구되는 것보다 더 짧은 시간 단계에서 계속되는 비디오 데이터의 레벨로 추가적으로 챠지되거나 또는 디스챠지 되어질 수 있다. 프리챠징기능을 수행하기 위해, 프리챠징 TFT들은 예정된 전압 소오스에 연결된 각 소오스전극과 프리챠지회로 및, 서로 연결된 각 게이트전극과 열컨덕터에 연결된 각 드레인전극으로 유리기판상에 배치된다.
그때, 비디오 데이터신호가 공급되기 이전에, 프리챠지회로는 예정된 레벨에 픽셀 캐패시터를 챠지하기 위한 전압 소오스를 허용하는 것에 의해 각 프리챠징 TFT를 온시킨다.
EP-A-0417578은 디멀티플렉싱 엑추에이팅회로용 액정디스플레이를 공개하고, WO 94/09986은 아모르퍼스 실리콘 스케닝 매트릭스 시스템용 논리회로를 공개한다.
비록, 그것이 텔레비전을 위한 신호의 사용에 일반적으로 제공된다 할지라도, 여기에 "비디오"라는 항의 사용이 이해된다는 것이고, TV화상 또는 디스플레이보다 다른 디스플레이를 담당하기 위해 의도된다. 그런 디스플레이는 거기에 움직이는 화상과 그와 같은 것으로 LCD디스플레이를 갖는 휴대용 오락기에 있다.
본 발명은 스켄된 LCD 비디오신호용 새로운 데이터 드라이버 회로로 직결된다. 본 발명에 따르면, 하나의 기판위에 배치된 Y입력열선과, 하나의 Y입력열선에 직접 연결된 각 디멀티플렉싱소자에서 상기 하나의 기판에 배치된 Y디멀티플렉서소자의 X그룹, Y디멀티플렉싱 소자의 각 X그룹을 인에이블링하기 위한 Y디멀티플렉싱소자의 X그룹에 각각으로 연결된 X인에이블링수단을 갖는 제1기판에 외부직인 디멀티플렉싱회로 및, 비디오 데이터가 공급될 때, X그룹을 연속적으로 인에이블하고, 프리챠징 전압이 공급될 때, Y디멀티플렉싱소자의 각 X그룹을 동시에 인에이블하는디멀티플랙싱회로에서 Y입력열선에 결합되는 비디오 데이터 이전에 공급된 프리챠징 전압처럼 Y입력열선에 프리챠징 전압과 비디오 데이터를 결합하기 위한 Y입력열선에 연결된 Y출력선을 갖는 제1기판에 외부적인 제어회로를 구비하는 전광재료의 층에 의해 분리되고, 적어도 먼저 유리이며, 제1과 제2기판을 갖는 디스플레이에서 행과 열로 픽셀 셀의 매트릭스 어레이를 갖는 디스플레이에 비디오 데이터를 공급하기 위한 회로가 공급되어 있다.
예로서, 384×240픽셀 컬러 휴대용TV를 사용하는 본 발명에서, 디멀티플렉서소자는 오프 글래스 소오스로부터 디스플레이의 온 글래스픽셀 캐패시터로 비디오데이터와 프리챠징 전압을 전송하기 위해 디스플레이 그 자체상에 박막트랜지스터(TFT)로서 제조된다. 디멀티플렉서소자는 이들 그룹의 활성을 제어하는 디멀티플렉싱회로와 다수의 예정된 그룹으로 나뉜다. 디멀티플렉싱회로는 순간적이고 지속적으로 대응하는 레벨로 픽셀 캐패시터를 챠지하기 위한 비디오 데이터를 공급하기 위해 디멀티플렉서 소자의 각 그룹을 인에이블한다. 비디오 데이터가 공급되기 이전에, 제어회로는 프리챠징 전압을 공급하고, 디멀티플렉싱 회로는
예정된 레벨로 챠지되어질 선택된 행의 모든 픽셀 캐패시터를 동시에 허용하기 위한 디멀티플렉서 소자의 각 그룹을 인에이블한다.
그러므로, 픽셀 캐패시터를 프리챠징하기 위한 단순화된 수단을 공급하는 것이 본 발명의 목적이다.
또한, 디스플레이상에 배치되도록 요구된 수개의 박막구성을 줄이는 것에 의해 LCD디스플레이의 제조비용을 줄이는 것이 다른 목적이다.
또한, 요구된 온글래스 구성의 수를 줄이는 것에 의해 보다 확실한 열데이터 드라이버회로를 제공하는 것이 본 발명의 또 다른 목적이다.
이들과 본 발명의 다른 형상은 동일 부호가 동일 소자를 표현하는 도면의 상세한 묘사에서 보다 완전하게 나타내어질 것이다.:
제1도는 새로운 시스템과 셀프-스켄된 TFTLCD비디오 디스플레이를 위한 데이터 드리이버회로의 기초적인 블록도이다.;
제2도는 본 발명에 따른 유리 위 매트릭스 어레이와 그와 서로 관련된 데이터 스케닝회로의 상세한 블록도이다.;
제3도는 일반적으로 동시계유출원에서 공개된 매트릭스 어레이와 데이터 스케닝회로의 상세한 블록도이다.;
제4도는 본 발명의 파형과 타이밍을 묘사한다;
제5도는 캐패시터 디스챠지가 그것이 챠지하는 것보다 더 빠른 캐패시터 챠지파형을 묘사하는 블록도이다.;
제6도는 완전한 프리챠지전압보다 더 작은 V+ 또는 V-를 픽셀 캐패시터에 공급하는 이득을 구하는 시간을 묘사하는 파형이다;
제3도에 도시한 회로는 참조에 의해 그 전체가 구체화된 LCD 디스플레이를 위한 데이터 드라이빙회로"라는 제목으로 1992년 11월 3일 제출된 미합중국 출원 제971,721호(WO 94/10676에 대응하는)에서 상세하게 공개되었다.
제1도는 디스플레이 장치(14)와, 게다가 소자를 구동하기 위한 디스플레이(14)에 연결되어 나누어진 "오프-글레스"제어회로(12)를 포함하는 새로운 시스템(10)의 기초적인 블록도이다. 제1도에 묘사된 형태의 액티브 매트릭스 액정 디스플레이(AMLCD)는 형태적으로 200,000 또는 그 이상의 디스플레이소자로 이루어져 있다. 명백하게, 더 큰 다수의 디스플레이소자, 더 큰 화상의 해상도, 텔레비전 화상을 공급하기 위해서다. 예컨대, 휴대용 TV에 대해 어레이는 384열과 240행을 포함한다. 이런 경우, 픽셀 또는 92,000 디스플레이소자의 초과가 요구된다. 물론, 더 큰 세트를 위해 수는 증가한다. 픽셀을 구동하기 위해 사용되는 트랜지스터는 유리처럼 기판상에 항상 배치된 박막트랜지스터(TFTs)다. 디스플레이소자는 반대편 기판상에 공통 전극소자와 유리상에 배치된 전극을 포함하고, 반대편 기판은 전자광학재료에 의해 분리된다. 유리인기판(14)상에 열데이터 드라이버회로(16)는 비디오 데이터신호와 프리챠징 신호로 열선(24)을 구동한다. 행선택 드라이버(25)는 아마도, 행(1∼240)이 연속적으로 구동되고, 각 선택된 픽셀을 연속직으로 활성화하며, "LCD디스프레이를 위한 선택 드라이버회로"라는 제목으로 1992년 12월 24일 공개된 일반적으로 미합중국 동시계유출원된 형태의 종래에 잘 알려진 형태이다.
디스플레이(14)로부터 나누어진 외부의 제어회로(12)에서, 샘플캐패시터(50)는 시프트레지스터(49)를 통해 입력회로로부터 데이터를 받는다. 레드, 그린, 블루 비디오신호는 시프트레지스터(49)에서 데이터와 관련하여 비디오회로(58)로부터 샘플캐패시터(50)와 결합된다. 클럭신호와 수평과 수직 동기화신호는 제어논리회로(60)에 의해 제공된다. 고전압발생기(62)는 필요한 고전압전원을 공급한다. 샘플캐패시터(50)의 출력은 64출력증폭기(52)에 조합된다. 번갈아서, 증폭기(52)는 비디오데이터의 출력을 제어하기 위한 게이트(53)와 결합된다. 게이트(55)는 전압소오스(63)와 결합되고, 기판(14)에 제공되어지는 프리챠징 전압을 허용하기 위한 선(57,59)상에 전압을 제어한다. 게이트제어부(61)는 단지 하나의 게이트가 한시간에 인에이블되는 것처럼 게이트(53,55)를 제어한다. 선(57)은 각 홀수 출력선(D1, D3, …, D63)와 결합되고, 선(59)은 각 짝수 출력선(D2, D4, …, D64)과 결합된다.
즉, 만약 픽셀의 하나의 행이 384디스플레이소자를 포함한다면, 프리챠지 전압이 공급된 후, 기판(14)상에 384디스플레이소자로 한시간에 64비트 다중화된 형태로 결합된다. 64비디오출력은 그 후에 공개되는 바와 같이 열 데이터 드라이버(16)를 통해 열컨덕터로 선(13)상에 결합된다.
제2도에 도시된 바와 같이, 디멀티플렉싱회로(102)로부터 선(104, 106,…, 130)은 Y(64)디멀티플렉싱소자의 66, …, 68처럼 구성된 X(6)그룹에 공급되는 인에이블링하는 신호 선의 6쌍을 형성한다. 이들소자들은 108, 110, …, 112, 114로서 구성되고, 유리(14)상에 Z(240)행의 선택된 하나에서 Y(64)열 선(24)의 X(6)다른 그룹(66, …, 68, 70)에 연속적으로 그들을 결합하고, 64출력신호를 다중화하기 위해 유리(14)상에 배치된다. 또한, 선(104, 106, …, 130, 132)은 예정된 전압레벨로 프리챠지되어지는 디스플레이소자를 허용하기 위한 기판(14)에 공급되어지는 비디오 데이터 이전의 시간 단계동안 동시에 모든 384디멀티플렉싱소자(각 그룹에서 108, 110, …, 112, 114)를 인에이블한다. 행선택 드라이버신호, 클럭과 전원선은 제1도에 도시된 바와 같이 선(21)상에 제어회로(12)로부터 행선택 드라이버회로(25)와 결합된다. 행선택드라이버회로(25)는 잘 알려진 그러나, 아마도 1992년 12월 24일 제출된 일반적으로 동시계유특허 제996979호에서 공개된 형태인 회로의 어떤 형태의 하나라도 좋다.
제3도에 도시된 바와 같이, 만약 첫째 행이 열선택 드라이버회로(225)에 의해 선택된다 하더라도 1행에서 트랜지스터(278,280,282,284)는 모두 활성화될 것이다. 그때, 프리챠징회로(316)와 X열데이터 드라이버회로(266, …, 268, 267)는 미리 선택된 전압으로 행드라이버(225)의 첫째행에서 각각의 픽셀 캐패시터(294, 296, …, 298, 300)와 각 열선을 프리챠지할 신호를 공급할 것이다. 그때, 행선(224)에 공급되는 데이터신호처럼 캐패시터는 열선(224)에 공급되어지는 데이터의 레벨에 의존하는 양에 의해 더 디스챠지되거나 또는 챠지되어질 것이다. 캐패시터의 프리챠지는, 제5도에 도시된 바와 같이 캐패시터(294, 296, …, 298, 300)가 챠지하는 것보다 더욱 빠르게 디스챠지할 수 있기 때문에 사용된다. 제5도에서 볼 수 있는 바와 같이, 0으로부터 참조부호 23에 의해 구성된값으로 챠지하기 위한 캐패시터를 위해 시간의 X양이 걸린다. 그러나, 그 최대값으로부터 같은 레벨로 디스챠지하기 위한 캐패시터에 대해서 단지 X보다 더 적은 시간의 Y양이 걸린다. 더욱이, 그 완전한 양으로 챠지하기 위해 시간(t)이 걸리고, 완전하게 디스챠지하기 위해 더 적은 시간(Z)이 걸리다. 즉, 디스챠지시간은 데이터신호 입력시간 간격동안 그 더 나은 전압레벨로 데이터 선 캐패시터의 디스챠지를 인에이블함으로써 챠지시간보다 더 빠르다. 이것은 데이터 입력시간 간격동안 요구되는 시간이 더 짧을 수 있다.
즉, 제3도에 도시한 회로에서 프리챠지회로(316)는 그들의 하나가 기판(214)상에 384열 선의 각각에 결합된 모든 384프리챠지 트랜지스터(320, 322, 324, 326)의 게이트에 결합된 선(318)상에 출력신호를 발생한다. 프리챠지 트랜지스터의 샘플은 1그룹에서 보여지고, 참조부호(266)가 붙은 블록에 의해 구성된다. 프리챠지 트랜지스터(320)는 전압소오스(V+)에 연결된 드레인과 내부의 데이터선 열(D1)에 결합된 소오스전극을 갖는다. 모든 홀수행 열은 거기에 결합된 그런 트랜지스터를 갖는다. 예컨대, 제3도에서 트랜지스터(320,324)는 V+전압 소오스(328)에
결합된 그들의 드레인전극을 갖는다. 짝수열 선에 대한 트랜지스터(322, 326)는 V-전압소오스(327)에 연결된 그들의 드레인전극을 갖는다.
제3도와 제2도를 비교하는 것에 의해 나타난 바와 갈이, 본 발명은 상기 묘사된 이득과 프리챠징 기능을 아직 유지하는 동안 제3도에 도시한 트랜지스터(320, 322, …, 324, 326)와 프리챠징회로(316)를 필요로하는 것을 배제한다. 제1도에 도시한 바와 같이, 이것은 갖가지 시간단계동안 예정된 레벨로 선(57, 59)을 챠지하고, 전압소오스(63,65)를 허용하기 위해 게이트제어(61)로 게이트(55)를 온하며,게이트(53)를 오프하여 양자에 의해 완성된다. 그때, 같은 시간 동안 게이트(55)가 온되고 제2도에 도시된 디멀티플렉싱회로(102)는 제2도에 도시된 y디멀티플렉싱소자(108, 110, …, 112, 114)의 X그룹을 동시에 사용한다. 이것은 예정된 전압으로 챠지되어지는 캐패시터(94, 96, 98, 100)를 허용한다.
즉, 연속적으로 전압이 가해진 각 행으로, 선택된 행에서 모든 그룹에서 모든 픽셀 캐패시터는 그들의 미리 결정된 값으로 동시에 챠지되고, 수신된 비디오신호처럼 X그룹에서 연속적으로 디스챠지된다. 즉, Z행들에서 Y스위칭 트랜지스터의 X그룹은 기판(14)상에 배치된다. 단지예로써, 디스플레이가 384 ×240픽셀 디스플레이라면, 기판상에 배치된 240열에서 64스위칭소자의 6그룹이 되어질 수 있었다.
그런 예는 여기에 공개될 것이다.
제2도는 기판(14)의 보다 상세한 블록도이다. 다시, 기판에 대해 외부의 제어회로(12)는 기판(14)으로 선(13)상에 비디오신호와 프리챠징 전압을 제공한다. 또한, 중요하게 묘사된 형태인 행 드라이버회로(25)는 종래로부터 잘 알려진 바와 같이 연속적으로 행을 선택하는 제1도에서 선(21)상에 제어신호로부터 동작된 TFT트랜지스터를 포함한다. 행들은 1-Z행처럼 제2도에서 지시되고, 단지 첫째와 마지막 열이 도시된다. 유지하는 행은 이상적이다. Y스위칭소자의 X그룹이 있다는 것이 또한 제2도에서 주목된다. 스위칭소자는 트랜지스터와 그에 관계된 픽셀 캐패시터를 구성한다. 참조부호 72에 의해 구성된 제1그룹에서, 단순화를 위한 단지 네개의 스위칭소자(86, 88, 90, 92)보여진다. 실제로, 만약 X그룹이 6그룹이라면, 그런 스위칭소자가 64일 것이고, 사용된 열의 전체 수는 384열이었다. 유리기판(14)상에 배치된 박막트랜지스터인 트랜지스터(78, 80, 82, 84)의 게이트는 열컨덕터(1)를 통해 열 드라이버회로(25)와 결합된다. 픽셀 캐패시터 또는 디스플레이소자(94, 96, 98, 100)는 트랜지스터(78, 80, 82, 84)의 각 소오스전극에 연결된다. 전극(28)은 픽셀 캐패시터의 두번째 판이고, 디스플레이(14)의 반대편 기판상에 위치한 접지 또는 공통전극이다.
제3도의 회로와 비교하여, 제1도와 제2도에 도시된 바와 같이 본발명은 게이트제어부(61)가 오프되고, 게이트(55)를 열 때, 선(D1∼D64)에서 프리챠징 전압을 발생한다. 게이트제어부(61)는 단지 하나의 게이트가 한시간에 인에이블되는 것처럼 게이트(53, 55)를 인에이블, 디스에이블 둘다한다. 이것은 홀수와 짝수선(D1~D64)을 챠지하기 위한 전압소오스(63,65)를 허용한다. 게이트(55)가 열리는 동안, 디멀티플렉싱회로(102)는 모든 그룹에서 트랜지스터를 온하기 위해 즉,선택된 행에서 챠지되어지는 모든 캐패시터(94, 96, 98, 100)를 허용하는 클럭신호를 발생 한다.
상기 서술된 바로부터 알려지는 바와 같이, 본 발명은 제3도에서 도시된 디스플레이 기판상에 384 TFTs(320, 324, 326) 해제를 허용한다. 한편, 이것은 제조비용을 줄이고, 제조수율과 확신을 증가시킨다. 프리챠지회로(316)의 기능은 본 발명에서 디멀티플렉싱회로(102)와 제어회로(12)에 의해 수행된다. 프리챠징 기능이 수행된 후, 제3도의 회로의 동작과 본 발명의 회로는 완전하게 같다.
제4도에 타이밍 블록도와 연결하여 이제 제2도를 참조하면, ⒜ NTSC TV시스템과 384×240 픽셀 디스플레이가 간섭하는 동안 스케닝 선시간 단계가 거의 63마이크로초라는 것이 선에서 보여질 수 있다. 예산된 선 시간이 중요한 선 비선택동안 8마이크로초이고, 스켄 데이터선 프리챠지동안 6마이크로초, 외부의 비디오 소오스로부터 정착하기 위한 픽셀에 대해 7마이크로초이고, 디스플레이의 데이터 선의 X그룹에 디멀티플렉스된 형태에서 비디오 데이터가 전송하는 동안 42마이크로초이다. 이것은 선(C)에서 보여질 수 있다. 즉, 제4도의 선 (d)를 보면서, 비선택 시간의 첫째 8마이크로초동안 보여질 수 있고, 증요하게 스켄된 선(n-1)은 20볼트로서 선택하는 레벨로부터 제4도의 선(e)에 도시된 바와같이 -5볼트 비선택 레벨까지 디스챠지된다. 이것은 그들의 비디오 데이터 챠지를 잡도록 선(n-1)에서 모든 픽셀 캐패시터를 절연한다. 8마이크로초의 비선택시간에 따라, 선(i),(j)에서 도시된 행(n)을 위한 프리챠지 신호는 6마이크로초동안 15볼트처럼 미리 선택된 전압으로 조정한다. 선 (g), (h), (i), (j)에서 첫째 펄스에 의해 나타내어지는 바와 같이, 이 6μs 프리챠지 시간동안 모든 디멀티플렉서 신호는 높은 펄스로 된다. 이것은, 홀수 데이터선(D1, D3, …, D383)이 V+레벨로 챠지되고, 짝수 데이터선(D2, D4, …, D384)이 V-로 챠지되는 바와 같은 모든그룹에서 트랜지스터 (108, 110, …,12, 114)를 온한다. 대조적으로, 제3도에 도시된 회로에서 트랜지스터(320, 322, …, 324)를 온하기 위해 높게 펄스화된 프리챠지회로(316)로부터 그리고, 그런 홀수 내부 데이터선들(D1, D3, …, D383)은 V+레벨로 프리챠지되고, 짝수 내부 데이터선들(D2, D4, …, D384)은 V-레벨로 프리챠지된다. 그래서, 제4도의 선(f), (g), (h), (i)의 제1프리챠지펄스가 제3도에 도시된 회로의 Φx의 함수로 대신하는 것이 보여질 수 있다. 기술에서 당업자들이 평가하는 바와 같이 제4도의 선(f)에서 거의 13μs의 단일펄스가 도시된 비디오 제어신호와 두개의 연속되는 프리챠지를 대신하기 위해 사용되어질 수 있다는 것이 주목된다. 이것은, 단일펄스가 같은 효과를 같도록 제2펄스가 매우 가깝게 제1펄스를 따르기 때문이다.
예컨대, V+전압레벨이 거의 5볼트이고, V-전압레벨이 거의 0볼트이다. 그러나, 이들 전압레벨이 장치의 동작속도를 증가시키기 위해 가변한다는 것이 이해된다. 제6도에 도시된 바와 같이, 6μs의 프리챠지시간 기간동안, 내부 데이터선과 픽셀 캐패시터는 최대전압 5볼트보다 더 작은 V+로 프리챠지된다. 그러면, 데이터가 픽셀 캐패시터를 데이터입력 전압레벨로 챠지하기 위한 7μs시간 기간동안 그것은 최소 데이터전압으로 프리챠지되는 △V1동안과 V+로부터 최대 데이터전압으로 가기 위한 △V2동안 같은 시간을 요구한다. 두 경우, △V2동안 챠지시간과 △V1동안 디스챠지시간은 짧아질 수 있거나 또는 최적화될 수 있다. 데이터선과 픽셀 캐패시터 챠지시간은, 더욱이 챠징이 요구되면 △V2를 얻기위해 요구된 시간의 양으로 줄여졌고, 만약 요구된 데이터선 예정전압이 5볼트보다 적다면 요구된 레벨에 대한 디스챠지시간은 디스챠지 △V1에 동등한 시간의 양에 의해 줄여진다. 이와 같은 방법으로, V+전압레벨은 내부데이터선과 그와 관련된 픽셀 캐패시터를 최대 입력비디오 데이터신호레벨 예컨대, 단지 5볼트로 챠징하고 내부 데이터선과 그와 관련된 픽셀 캐패시터를 최소입력 비디오 데이터레벨, 예컨대 0볼트로 디스챠징하는 사이의 시간차가 최소로 되도록 최적화되어야 된다. 즉, 적은 프리챠지시간은 캐패시터가 프리챠지시간 기간동안 5볼트의 완전한 값으로 챠지되지 않기 때문에 요구된다. 같은 분석은 V+전압레벨에 관해서는 V-전압레벨로 공급한다.
94, 96, …, 98, 100과 같은 선택된 행에서 모든 내부의 데이터선과 픽셀 캐패시터가 V+또는 V-둘다로 프리챠지된 후, 들어오는 비디오데이터신호(레드, 그린, 블루)와 그 보충하는 신호는 데이터 입력신호(D1-D64)는 데이터입력선(D1-D64)으로 보내진다. 이와 같은 경우, D1, D3, …, D64는 포지티브 극성 비디오신호이고, D2, D4, …, D64는 그의 보조적인 극성 비디오신호이다. 사선으로서 제4도에서 선(i)와 선(j)에서 보이는 이들 비디오 전압은 프리챠지 시간을 따른다. 선(104,106)상에 디멀티플렉서 드라이버회로(102)로부터 제어신호는 7μs동안 선(f)에서 도시된 바와 같이 각각 25볼트와 30볼트로 상승된다. 이와 같은 경우(X=6)에 입력선들의 다른 각각의 X그룹은 제4도에 도시된 선(f), (g), (h)에 도시된 바와 같이 μs동안 거기에 조합된 선(13)상에 비디오데이터를갖는다. 홀수와 짝수 두 그룹으로 데이터선을 나누려는 이유는 데이터전압극성 반전계획이 이 시스템에서 사용되기 때문이다. 데이터 전압극성은 TV프레임의 두개의 필드 사이에 양자택일된다. 63μs 시간간격의 마지막 7μs는 더욱 정착하기 위해 마지막 그룹, 즉 그룹 X에서 픽셀을 허용하기 위해 사용된다.
디멀티플렉싱 트랜지스터(108, 110, …, 112, 114)는 내부의 데이터선들(D1-D64)이 이 예에서 7μs이 지정된 시간 간격내에서 들어오는 비디오데이터 컬러신호의 15밀리볼트내로 디스챠지 되어질 수 있도록 규모화된다. 성공적인 동작은 모든 여섯 그룹 또는 참조부호 66~68과 70인 각각의 디멀티플렉서 회로에 대해 반복된다.
nth행선 스케닝동작의 시작에서, 행(n)에서 픽셀 스위칭 트랜지스터는 이미 완전하게 온된다. 그러므로, 스켄된 행(n-1)이 비선택된후, 행(n)에서 픽셀은 그때 프리챠지된다. 49μs를 유지하는 데이터 입력 트랜스퍼시간이 각 8마이크로초의 필수적으로 동등한 시간 단계에 지정된다면, 행(n)에서 열(D1-D64)상에 픽셀 트랜지스터의 제1블록은 픽셀 디스챠지 시간동안 완전한 49마이크로초를 갖고, 열(D65-D128)에 연결된 행(n)에서 픽셀 트랜지스터의 제2블록은 거의 41μs 디스챠징 시간을 갖는다. 제3블록은 거의 33μs 등을 가졌을 것이다. 행(n)에서 픽셀 트랜지스터의 마지막 블록은 픽셀 디스챠징으로 떠난 실질적으로 단지 9μs를 가졌다.
제4도(d)에서 지정된 바와 같이 픽셀 정착을 위한 마지막 7μs을 허용하고, 픽셀 트랜지스터의 각각의 여섯 그룹에 시간의 7μs를 지정하는 것에 의해 충분한 시간이 디스챠지하기 위한 모든 픽셀 트랜지스터를 위해 허용된다. 짧은 디스챠징 시간은 픽셀의 여섯 블록에 대해 에러전압(△V)을 제조해도 되었다. 256 그레이 레벨의 해상도를 갖고 △V를 줄이기 위해 픽셀 정착시간동안 부가적인 마이크로초를 지정하는 것이 요구된다. 이 경우, 14마이크로초는 그들의 비디오 신호레벨로 정착하기 위한 픽셀 캐패시터의 여섯 그룹을 이용 가능할 것이다. 선(n-1)이 선(e)에서 지정된 바와 같이 비선택되어지기 때문에, 선(n)은 선택되고, 그 선에 공급된 전압은 지정된 (1)처럼 20볼트의 최대에 있다.
디멀티플렉스 비율는 비디오 리드의 수와 신호 입력 리드의 수에 영향을 준다는 것이 이해된다. 그것은 제조공정에 따라 최적화 되거나 구성되어질 수 있다. 예컨대, 고해상도와/또는 고화질에 대해, 하나가 그룹에 대한 더 많은 비디오 신호가 64대신에 기판(14)으로 조합될 수 있었도록 더 작은 디멀티플렉스 비를 사용할 수 있다. 또한, 하나는 더 늦은 속도 비디오 제조 또는 보다 더 적게 요구하는 그레이를 위해 카운트하는 입력 리드의 큰 수를 줄일 수 있다.
더욱이, 현재 공정에서, 데이터선과 픽셀은 N채널 트랜지스터가 신호의 전송을 위해 사용된다는 사실에 기인하는 가장 높은 필요로 되는 전압레벨로 프리챠지되고, 데이터선과 픽셀은 비디오신호가 정확한 신호전압을 얻기 위해 그들을 챠지하는 것보다 그들을 디스챠지하는 것이 더쉽고, 더 빠르기 때문에 비디오신호를 입력하는 동안 디스챠지된다.
더욱이, Φ1, e와 Φ1, 0(선(104, 106))은 그룹1에서 멀티플렉싱 트랜지스터(108, 110, …, 112, 114)의 모든 게이트를 피딩하는 하나의 제어선신호에 조합될 수 있다. 신호들(Φ1, e와 Φ1, 0)의 조합은 게이트 전압강도가 관계가 없고, 디멀티플렉싱의 장치특성, 트랜지스터(108, 110, …,112, 114)가 내부의 데이터선과 픽셀 캐패시터를 불규칙적으로 디스챠지하기 위해 충분해 좋을 때 수행된다. 비슷한 방법으로, 제2도에서 68과 70을 포함하는 다른 다섯 그룹에 130과 132와 같이 다른 멀티플렉싱 선은 각 쌍을 위해 하나의 제어선으로 조합된다. 이멀티플렉서 게이트 제어선의 수는 절반의 수로 줄여질 수 있다.
여기에 주어진 예에 대해, 384×240 픽셀 컬러 휴대용 TV가 사용된다. 수평 픽셀 카운트는 384이다. 디멀티플렉서 트랜지스터(108, 110, …, 112, 114)는 비디오 오스에 직접으로 디스플레이를 인터패이스하는 것과 비디오 데이터와 프리챠징 전압을 트랜스퍼 하기 위해 디스플레이 그 자체상에 박막트랜지스터로 제조된다. 프리챠징 전압은 모든 열에 동시에 공급된다. 비디오 소오스 외부로부터 디스플레이로 비디오신호는 구성된 선 시간 간격의 1/6을 사용하는 시간에서 디스플레이(64)데이터 선상으로 오기 위해 정렬된다. 여섯 그룹의 각각에 둘식 12개의 제어신호는 64 내부의 데이터선의 디스플레이의 여섯 그룹으로 들어오는비디오 신호를 동시에 트랜스퍼하기 위한 여섯의 다른 블록에서 디멀티플렉싱 트랜지스터를 인에이블한다. 데이터의 제1 64 내부의 데이터선(D1-D64)으로 비디오 데이터 트랜스퍼의 완료 후, 다음의 64비디오신호는 내부의 데이터선(D65∼D128)으로 전송될 것이다. 이것은 디멀티플렉싱 회로의 제어신호의 제2세트를 인에이블하는 것에 의해 수행된다. 서술된 바와 같이, 각 비디오신호 트랜스퍼는 구성된 선 시간 간격의 1/6동안 일어난다. 이 동작은 모든 여섯 디멀티플렉싱 회로를 위해 순시적으로 계속한다. 비디오 정보의 완전한 하나의 행은 지정된 데이터 입력시간의 42 마이크로초에서 내부의 데이터 선으로 전송된다.

Claims (8)

  1. 하나의 기판(14)위에 배치된 Y입력열선(13)과, 하나의 Y입력열선에 직접 연결된 각 디멀티플렉싱소자에서 상기 하나의 기판에 배치된 Y디멀티플렉서소자(108, 110, 112, 114)의 X그룹, Y디멀티플렉싱 소자의 각 X그룹을 인에이블링하기 위한 Y디멀티플렉싱소자의 X그룹에 각각으로 연결된 X인에이블링수단을 갖는 제1기판에 외부적인 디멀티플렉싱회로(102) 및, 비디오 데이터가 공급될 때, X그룹을 연속적으로 인에이블하고, 프리챠징 전압이 공급될 때, Y디멀티플렉싱소자의 각 X그룹을 동시에 인에이블하는 디멀티플렉싱회로에서 Y입력열선에 결합되는 비디오 데이터 이전에 공급된 프리챠징 전압처럼 Y입력열선에 프리챠징 전압과 비디오 데이터를 결합하기 위한 Y입력열선에 연결된 Y출력선을 갖는 제1기판에 외부적인 제어회로(12)를 구비하는 전광재료의 층에 의해 분리되고, 적어도 먼저 유리이며, 제1과 제2기판을 갖는 디스플레이에서 행과 열로 픽셀셀의 매트릭스 어레이를 갖는 디스플레이에 비디오 데이터를 공급하기 위한 회로.
  2. 제1항에 있어서, Y디멀티플렉싱소자(108, 110, … 112)의 X그룹에 연결되고, 대응하는 각각의 Z행들에서 Y스위칭소자의 X그룹을 형성하기 위한 대응하는 Y용량적 픽셀소자의 X그룹에 연결된 Y스위칭 트랜지스터(86, 88, …, 92)의 X그룹 및, 예정된 레벨(V+, V-)로 프리챠징 전압에 의해 프리챠지된 각 용량적인 픽셀에서 대응하는 하나의 Y스위칭 트랜지스터에 결합되어지는 각 제1전극과, 제2기판상에 공통전극과 제1기판상에 배치된 제1전극을 갖는 각 용량적인 픽셀소자를 포함하는 회로.
  3. 제2항에 있어서, 각 스위칭 트랜지스터(86, 88, …, 92)와 각 디멀티플렉싱소자를 형성하는 박막트랜지스터와, 제어회로가 입력선에 프리챠징 전압을 공급할 때 Y디멀티플렉싱소자의 모든 X그룹을 인에이블하기 위해 인에이블링신호를 공급하는 디멀티플렉싱 회로(102)에서 비디오 신호로부터 비디오 디스플레이 화상을 만들기 위해 연속적으로 활성화된 각 행처럼 스위칭소자의 각 그룹에서 선택된 하나의 Z행에서 스위칭 트랜지스터의 짝수와 홀수 각기 하나에 짝수와 홀수 입력선을 활성화하기 위해 각 그룹의 각 하나의 짝수 디멀티플렉싱소자에 연결된 인에이블링선쌍중 두번째와 각 그룹의 디멀티플렉싱소자중 홀수에 연결된 인에이블링선쌍중 첫째에서 제1기판상에 배치된 각각의 X인에이블링 신호수단을 형성하는 인에이블링선쌍(104,106)을 더욱 포함하는 회로.
  4. 제3항에 있어서, X=6그룹이고, Y=64 Z=24인 회로.
  5. 제3항에 있어서, 비디오 화상이 텔레비전 화상인 회로.
  6. 제1항에 있어서, 제어회로(12)가 그의 프리챠징 전압을 제공하기 위한 제어회로의 홀수 출력선(D1, D3, …, Dn-1)에 연결된 예정된 값(V+,V-)의 제1전압 소오스와, 그의 프리챠징 전압을 제공하기 위한 제어회로의 짝수 출력선(D2, D4, … Dn)에 연결된 예정된 값(V+, V-)의 제2전압 소오스, 출력선(D1~Dn)에 제1과 제2전압 소오스를 선택직으로 결합하기 위한 제2게이트수단 및, 단지 하나의 게이트수단이 한시간에 인에이블되는 바와 같이 제1과 제2게이트수단을 양자택일로 인에이블링하고 디스에이블링하기 위한 게이트 제어수단을 구성하는 회로.
  7. 제1항에 있어서, 제어회로(12)가 제1시간 단계동안 Y입력선(13)에 프리챠징 전압을 공급하고, X 연속적인 제2시간 단계동안 Y입력선에 비디오 데이터를 공급하며, 디멀티플렉싱회로(102)가 연속적인 제2시간 단계동안 Y디멀티플렉싱소자(108, 110, … 112)의 대응하는 X그룹의 하나로 지속적으로 Y입력선을 인에이블하고, 제1기간 단계동안 X그룹으로 모든 Y입력선을 동시에 인에이블하는 디멀티플렉싱회로(102)인 회로.
  8. 제1항에 있어서, 디스플레이가 LCD인 회로.
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