JP2688691B2 - 積分回路 - Google Patents
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- JP2688691B2 JP2688691B2 JP63007140A JP714088A JP2688691B2 JP 2688691 B2 JP2688691 B2 JP 2688691B2 JP 63007140 A JP63007140 A JP 63007140A JP 714088 A JP714088 A JP 714088A JP 2688691 B2 JP2688691 B2 JP 2688691B2
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- G06G—ANALOGUE COMPUTERS
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はスペクトラム拡散受信機で使用される積分回
路に関する。
路に関する。
B.発明の概要 本発明による積分回路は、相関器出力を第１の積分ダ
ンプ回路と第２の積分ダンプ回路に供給し、それぞれの
出力を合成する合成回路から成る。上記合成回路は加算
器であり、第１の積分ダンプ回路と第２の積分ダンプ回
路は、切り換え制御するスイッチによって、交互に出力
する。
ンプ回路と第２の積分ダンプ回路に供給し、それぞれの
出力を合成する合成回路から成る。上記合成回路は加算
器であり、第１の積分ダンプ回路と第２の積分ダンプ回
路は、切り換え制御するスイッチによって、交互に出力
する。
C.従来の技術 スペクトラム拡散受信機において、相関器としてマッ
チドフィルタあるいはコンボルバを用いて拡散された信
号を復調し、その復調出力をある一定時間積分すること
により、マルチパスの影響を現象できることが知られて
いる。
チドフィルタあるいはコンボルバを用いて拡散された信
号を復調し、その復調出力をある一定時間積分すること
により、マルチパスの影響を現象できることが知られて
いる。
第６図（ａ）は、伝播路のマルチパスの影響で、復調
出力に、ａ−１とａ−２の相関スパイクが現われた場合
を示している。
出力に、ａ−１とａ−２の相関スパイクが現われた場合
を示している。
この信号を入力として２つの相関スパイクの間隔以上
の期間で積分を行なうと、第６図（ｂ）のように２つの
相関スパイクのエネルギーが加算され、復調出力が増加
することになる。
の期間で積分を行なうと、第６図（ｂ）のように２つの
相関スパイクのエネルギーが加算され、復調出力が増加
することになる。
例えば、従来方式としては、PDI（Post Detection In
tegration）回路としてプロシーディングス・オブ・ジ
・アイイーイーイー（PROCEEDINGS OF THE IEEE）第66
巻第11号（1978年11月）に記載されたロバート・イー・
カーン（ROBERT E.KAHN）著“Advances in Packet Radi
o Technology"と題する論文に示されている。
tegration）回路としてプロシーディングス・オブ・ジ
・アイイーイーイー（PROCEEDINGS OF THE IEEE）第66
巻第11号（1978年11月）に記載されたロバート・イー・
カーン（ROBERT E.KAHN）著“Advances in Packet Radi
o Technology"と題する論文に示されている。
第７図はPDI回路の構成を示すブロック図で、図中21
はマッチドフィルタ、22は１ビット遅延回路、23は積分
回路、24はゼロ閾値回路、25は掛算器を表わす。
はマッチドフィルタ、22は１ビット遅延回路、23は積分
回路、24はゼロ閾値回路、25は掛算器を表わす。
これは差動位相偏位変調（Differential Phase Shift
Keying,DPSK）受信機におけるデータ復調の手法を示し
ているもので、マッチドフィルタ出力Ｙ（ｔ）とＹ
（ｔ）を１ビット遅延させた信号Ｚ（ｔ）を掛算器25に
与えて掛算し、その信号Ｙ（ｔ）Ｚ（ｔ）［＝Ｕ
（ｔ）］に対し、時間ＡからＢまでの期間において積分
を行ない、この繰返しにより、０レベルを基準とするデ
ータ復調を行なうものである。
Keying,DPSK）受信機におけるデータ復調の手法を示し
ているもので、マッチドフィルタ出力Ｙ（ｔ）とＹ
（ｔ）を１ビット遅延させた信号Ｚ（ｔ）を掛算器25に
与えて掛算し、その信号Ｙ（ｔ）Ｚ（ｔ）［＝Ｕ
（ｔ）］に対し、時間ＡからＢまでの期間において積分
を行ない、この繰返しにより、０レベルを基準とするデ
ータ復調を行なうものである。
積分回路23はＡからＢまでの期間内で積分を行ない、
次には一度積分値を初期化（ダンプ）し、さらに同様の
動作を行なう。つまり積分ダンプを繰り返す。
次には一度積分値を初期化（ダンプ）し、さらに同様の
動作を行なう。つまり積分ダンプを繰り返す。
この場合、信号Ｕ（ｔ）と積分を行なうＡからＢまで
の積分期間のタイミングで同期がとれていれば、Ｕ
（ｔ）の全てのエネルギーが積分され、データ復調が行
なえる。（第８図（ａ）参照） D.発明が解決しようとする問題点 しかし、相関器において、受信信号と基準信号との同
期がとれるまでの初期同期過程においては、上述の事項
は成立しない。つまり、信号Ｕ（ｔ）に対して、第８図
（ｂ）のように、積分期間（Ａ′からＢ′まで）ダンプ
期間が非同期時の場合、ダンプ期間中に入力された信号
は積分されず、情報の欠落となり、下記理由により正確
に初期同期えをとることができない。
の積分期間のタイミングで同期がとれていれば、Ｕ
（ｔ）の全てのエネルギーが積分され、データ復調が行
なえる。（第８図（ａ）参照） D.発明が解決しようとする問題点 しかし、相関器において、受信信号と基準信号との同
期がとれるまでの初期同期過程においては、上述の事項
は成立しない。つまり、信号Ｕ（ｔ）に対して、第８図
（ｂ）のように、積分期間（Ａ′からＢ′まで）ダンプ
期間が非同期時の場合、ダンプ期間中に入力された信号
は積分されず、情報の欠落となり、下記理由により正確
に初期同期えをとることができない。
周期のように前記相関スパイクはスペクトラム拡散受
信機において受信信号と基準信号に含まれる夫々のPN符
合が一致した時、コンボルバのゲート電極より出力され
るが、両PN符合がゲート電極のどのような位置で一致し
ているかは全く不明である。両符合の一致する位置が正
しく設定されなければ、データを正しく復元することは
できない。例えば、第９図（ａ）のような形で、両符合
が一致した場合、受信符合の半分にはデータ・ビットＡ
が、残りの半分にはデータ・ビットＢがのっている。図
は上からデータ・ビット、受信PN符合及び基準PN符合の
配列を表わし、Ｌで示した領域はゲート電極下の相互作
用領域を表わす。PN符合はPN符合Ａを矢印で示すよう
に時間進行方向を反転したものである。
信機において受信信号と基準信号に含まれる夫々のPN符
合が一致した時、コンボルバのゲート電極より出力され
るが、両PN符合がゲート電極のどのような位置で一致し
ているかは全く不明である。両符合の一致する位置が正
しく設定されなければ、データを正しく復元することは
できない。例えば、第９図（ａ）のような形で、両符合
が一致した場合、受信符合の半分にはデータ・ビットＡ
が、残りの半分にはデータ・ビットＢがのっている。図
は上からデータ・ビット、受信PN符合及び基準PN符合の
配列を表わし、Ｌで示した領域はゲート電極下の相互作
用領域を表わす。PN符合はPN符合Ａを矢印で示すよう
に時間進行方向を反転したものである。
以上説明したように、受信符合と基準符合が、最初に
どの位置で一致しようとも、最終的には第９図（ｂ）の
ような位置で一致するように、何らかの手段を講じなく
てはならない。このように、信号を受信してから符合同
士が第９図（ｂ）の位置で一致するまでを初期同期過程
と称している。
どの位置で一致しようとも、最終的には第９図（ｂ）の
ような位置で一致するように、何らかの手段を講じなく
てはならない。このように、信号を受信してから符合同
士が第９図（ｂ）の位置で一致するまでを初期同期過程
と称している。
この初期同期を正しくとるには相関スパイクに基づい
て基準PN符合の位相を制御して第９図（ｂ）の状態とし
なければならないが、初期同期がとれていない時に出力
される相関スパイクを従来の積分回路で積分しようとし
ても、この時の相関スパイクと積分ダンプ動作のタイミ
ングは同期していないので、積分出力が得られず初期同
期が正しくとれないことになる。
て基準PN符合の位相を制御して第９図（ｂ）の状態とし
なければならないが、初期同期がとれていない時に出力
される相関スパイクを従来の積分回路で積分しようとし
ても、この時の相関スパイクと積分ダンプ動作のタイミ
ングは同期していないので、積分出力が得られず初期同
期が正しくとれないことになる。
E.発明の目的 本発明の第１の目的は、相関器出力の信号を積分ダン
プによって処理し、データ復調を行なう場合に、非同期
時でも、相関スパイクの積分処理を行うことができる積
分回路を提供することである。
プによって処理し、データ復調を行なう場合に、非同期
時でも、相関スパイクの積分処理を行うことができる積
分回路を提供することである。
本発明の第２の目的は、そのような積分回路を使用す
るスペクトラム拡散受信機を提供することである。
るスペクトラム拡散受信機を提供することである。
F.問題点を解決するための手段 上記第１の目的を達成するために、本発明による積分
回路は、相関手段によって受信信号と基準信号との相関
をとることにより生成された正および負極の相関スパイ
クを所定時間積分し、その後、得られた積分出力をダン
プする第１および第２の積分ダンプ回路と、第１および
第２の積分ダンプ回路を、その一方がダンプ状態にある
ときに他方が積分状態となるように制御する制御手段
と、第１および第２の積分ダンプ回路の各出力を表わす
合成波形を形成するための合成回路とを含むことを要旨
とする。
回路は、相関手段によって受信信号と基準信号との相関
をとることにより生成された正および負極の相関スパイ
クを所定時間積分し、その後、得られた積分出力をダン
プする第１および第２の積分ダンプ回路と、第１および
第２の積分ダンプ回路を、その一方がダンプ状態にある
ときに他方が積分状態となるように制御する制御手段
と、第１および第２の積分ダンプ回路の各出力を表わす
合成波形を形成するための合成回路とを含むことを要旨
とする。
本発明の有利な実施の態様においては、上記合成回路
は加算器であり、上記合成回路は第１の積分ダンプ回路
の出力と第２の積分ダンプ回路の出力を相互に切り換え
て出力するスイッチを有する。または、上記合成回路は
第１の積分ダンプ回路の出力を短絡する第１のスイッチ
と、第２の積分ダンプ回路の出力を短絡する第２のスイ
ッチと、第１および第２の積分ダンプ回路の出力を加算
する加算器とを有する。
は加算器であり、上記合成回路は第１の積分ダンプ回路
の出力と第２の積分ダンプ回路の出力を相互に切り換え
て出力するスイッチを有する。または、上記合成回路は
第１の積分ダンプ回路の出力を短絡する第１のスイッチ
と、第２の積分ダンプ回路の出力を短絡する第２のスイ
ッチと、第１および第２の積分ダンプ回路の出力を加算
する加算器とを有する。
上記第２の目的を達成するために、本発明によるスペ
クトラム拡散受信機は、受信信号と該受信機内部の基準
信号との相関をとり、正および負極の相関スパイクを生
成する相関手段および該相関スパイクを積分する積分回
路を有していて、該積分回路が、それぞれ前記相関スパ
イクを所定時間積分し、その後、得られた積分出力をダ
ンプする第１および第２の積分ダンプ回路と、第１およ
び第２の積分ダンプ回路を、その一方がダンプ状態にあ
るときに他方が積分状態となるように制御する制御手段
と、第１および第２の積分ダンプ回路の各出力を表わす
合成波形を形成するための合成回路と、を含むことを要
旨とする。
クトラム拡散受信機は、受信信号と該受信機内部の基準
信号との相関をとり、正および負極の相関スパイクを生
成する相関手段および該相関スパイクを積分する積分回
路を有していて、該積分回路が、それぞれ前記相関スパ
イクを所定時間積分し、その後、得られた積分出力をダ
ンプする第１および第２の積分ダンプ回路と、第１およ
び第２の積分ダンプ回路を、その一方がダンプ状態にあ
るときに他方が積分状態となるように制御する制御手段
と、第１および第２の積分ダンプ回路の各出力を表わす
合成波形を形成するための合成回路と、を含むことを要
旨とする。
G.作用 相関器出力を第１の積分ダンプ回路と第２の積分ダン
プ回路に供給し、それぞれの出力を合成する合成回路か
ら成り、第１の積分ダンプ回路と第２の積分ダンプ回路
が、切り換え制御するスイッチによって、交互に出力
し、非同期でも信号処理を行なうことができる。
プ回路に供給し、それぞれの出力を合成する合成回路か
ら成り、第１の積分ダンプ回路と第２の積分ダンプ回路
が、切り換え制御するスイッチによって、交互に出力
し、非同期でも信号処理を行なうことができる。
H.実施例 以下に、図面を参照しながら、実施例を用いて本発明
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
第１図は本発明による積分回路の構成を示すブロック
図、第２は図その動作を表わすタイミングチャートを示
す。図中、1,2は積分器、3,4は積分ダンプ切り換えアナ
ログスイッチ、5,6はバッファ回路、7,8はＩ−チャンネ
ル/Q−チャンネル切り換えアナログスイッチ、9,10はバ
ッファ回路、11は加算器、12はタイミング信号生成回
路、13は積分回路、14は合成回路を表わす。
図、第２は図その動作を表わすタイミングチャートを示
す。図中、1,2は積分器、3,4は積分ダンプ切り換えアナ
ログスイッチ、5,6はバッファ回路、7,8はＩ−チャンネ
ル/Q−チャンネル切り換えアナログスイッチ、9,10はバ
ッファ回路、11は加算器、12はタイミング信号生成回
路、13は積分回路、14は合成回路を表わす。
入力される信号、すなわち相関器出力の相関スパイク
は、データの成分により、第３図のように示される。第
３図はマルチパスの影響が無い場合の入力信号の波形を
示し、（ａ）はデータ“1"に、（ｂ）はデータ“0"に対
応する。ここでは便宜上入力信号をａとする。入力され
た信号ａは２つに分岐され、ＩチャンネルとＱチャンネ
ルに与えられる。ＩチャンネルとＱチャンネルは、回路
構成は全く同じで、タイミング信号生成回路12から出力
される積分ダンプ切り換え信号b,cのタイミングが違う
だけである。
は、データの成分により、第３図のように示される。第
３図はマルチパスの影響が無い場合の入力信号の波形を
示し、（ａ）はデータ“1"に、（ｂ）はデータ“0"に対
応する。ここでは便宜上入力信号をａとする。入力され
た信号ａは２つに分岐され、ＩチャンネルとＱチャンネ
ルに与えられる。ＩチャンネルとＱチャンネルは、回路
構成は全く同じで、タイミング信号生成回路12から出力
される積分ダンプ切り換え信号b,cのタイミングが違う
だけである。
まず、入力信号ａは積分器1,2にて積分され、アナロ
グスイッチ3,4によって積分（チャージ）−ダンプ（デ
ィスチャージ）を行ない、d,eの波形を得る。このスイ
ッチング動作を行なわせるのがタイミング信号生成回路
12から作られる制御信号b,cである。積分期間では、ス
イッチ3,4をオフとし、ダンプ期間では、スイッチ3,4を
オンし、積分された電圧を放電させる。
グスイッチ3,4によって積分（チャージ）−ダンプ（デ
ィスチャージ）を行ない、d,eの波形を得る。このスイ
ッチング動作を行なわせるのがタイミング信号生成回路
12から作られる制御信号b,cである。積分期間では、ス
イッチ3,4をオフとし、ダンプ期間では、スイッチ3,4を
オンし、積分された電圧を放電させる。
したがって、入力信号の相関スパイクが存在する期間
においては、大きな積分電圧値が得られる。なお、バッ
ファ回路5,6は高入力インピーダンスであり、積分され
た電圧値がリークによって減少されないように挿入され
ている（第４図参照）。第４図（ａ）はリークがない場
合であり、（ｂ）はリークがある場合に対応する。
においては、大きな積分電圧値が得られる。なお、バッ
ファ回路5,6は高入力インピーダンスであり、積分され
た電圧値がリークによって減少されないように挿入され
ている（第４図参照）。第４図（ａ）はリークがない場
合であり、（ｂ）はリークがある場合に対応する。
次に、ＩおよびＱチャンネルに分けられた信号を合成
するために、アナログスイッチ7,8によって信号の経路
を切り換える。アナログスイッチ7,8を制御する信号f,g
は、タイミング信号生成回路12によって作られる。制御
信号f,gが“高”の時、スイッチ7,8はオンとなり、バッ
ファ回路５あるいはバッファ回路６の出力がアースと接
続され、０「Ｖ」となる。制御信号f,gが“低”の時、
スイッチ7,8はオフとなり、アースから切り離され、バ
ッファ回路５あるいはバッファ回路６の出力の加算器11
に入力される。
するために、アナログスイッチ7,8によって信号の経路
を切り換える。アナログスイッチ7,8を制御する信号f,g
は、タイミング信号生成回路12によって作られる。制御
信号f,gが“高”の時、スイッチ7,8はオンとなり、バッ
ファ回路５あるいはバッファ回路６の出力がアースと接
続され、０「Ｖ」となる。制御信号f,gが“低”の時、
スイッチ7,8はオフとなり、アースから切り離され、バ
ッファ回路５あるいはバッファ回路６の出力の加算器11
に入力される。
制御信号f,gは互いに相補の関係で、Ｉチャンネルの
スイッチ７がオンの時は、Ｑチャンネルのスイッチ８は
オフとなる。Ｉチャンネルの信号ｈとＱチャンネルの信
号ｉが加算器11に入力され、合成されて出力ｊを得る。
スイッチ７がオンの時は、Ｑチャンネルのスイッチ８は
オフとなる。Ｉチャンネルの信号ｈとＱチャンネルの信
号ｉが加算器11に入力され、合成されて出力ｊを得る。
Ｉチャンネルの積分ダンプの制御信号をｂのようにと
ると、Ｑチャンネルの積分−ダンプの制御信号ｃは、Ｉ
に対し、90゜ずれ（90゜遅れ）の関係にある。この時、
Ｉチャンネルがダンプ期間であっても、Ｑチャンネルは
積分期間である。
ると、Ｑチャンネルの積分−ダンプの制御信号ｃは、Ｉ
に対し、90゜ずれ（90゜遅れ）の関係にある。この時、
Ｉチャンネルがダンプ期間であっても、Ｑチャンネルは
積分期間である。
逆にＱチャンネルがダンプ期間であっても、Ｉチャン
ネルが積分期間であり、丁度ＩとＱは相補の関係にな
る。
ネルが積分期間であり、丁度ＩとＱは相補の関係にな
る。
したがって、相関器出力を２系統に分岐し、上述の方
法による積分器を構成することにより、信号と非同期で
あっても、確実な積分値が得られる。なお、合成回路14
のＩチャンネルおよびＱチャンネル切り換えアナログス
イッチ７および８と、バッファ回路９および10は省略が
可能である。ただし、この場合にはS/Nが若干劣化す
る。
法による積分器を構成することにより、信号と非同期で
あっても、確実な積分値が得られる。なお、合成回路14
のＩチャンネルおよびＱチャンネル切り換えアナログス
イッチ７および８と、バッファ回路９および10は省略が
可能である。ただし、この場合にはS/Nが若干劣化す
る。
また、合成回路14は第５図に示される方式が考えられ
る。（ａ）も（ｂ）も制御信号ｆおよびｇと同様な制御
信号Vgによって、（ａ）の場合、交互に各々のスイッチ
をオン／オフし、ＩチャンネルおよびＱチャンネルの信
号を選択し、（ｂ）の場合も交互に切り換えることによ
って、ＩチャンネルおよびＱチャンネルの信号を選択し
ている。
る。（ａ）も（ｂ）も制御信号ｆおよびｇと同様な制御
信号Vgによって、（ａ）の場合、交互に各々のスイッチ
をオン／オフし、ＩチャンネルおよびＱチャンネルの信
号を選択し、（ｂ）の場合も交互に切り換えることによ
って、ＩチャンネルおよびＱチャンネルの信号を選択し
ている。
このような構成をとった場合でも、第２図の加算器出
力ｊと同様な出力が得られる。
力ｊと同様な出力が得られる。
相関器によって受信信号と受信機内部の基準信号の相
関をとり、相関スパイクを得るスペクトラム拡散受信機
において、以上記載された積分回路に上記相関スパイク
を入力すれば、該相関スパイクと前記制御信号とが非同
期でも情報の欠落となることがないから、誤相関が生じ
ない。
関をとり、相関スパイクを得るスペクトラム拡散受信機
において、以上記載された積分回路に上記相関スパイク
を入力すれば、該相関スパイクと前記制御信号とが非同
期でも情報の欠落となることがないから、誤相関が生じ
ない。
なお、本発明による積分回路は、スペクトラム拡散受
信機のみならず、例えば、雑音レベル測定器などで非同
期に到来するインパルス性雑音の短時間内の積分値を得
たい場合などに使用しても好適である。
信機のみならず、例えば、雑音レベル測定器などで非同
期に到来するインパルス性雑音の短時間内の積分値を得
たい場合などに使用しても好適である。
なお、本発明の積分回路は前述したようにＩチャンネ
ルとＱチャンネルが相補的に動作するので、従来の積分
回路のように相関スパイクの積分出力が欠落することは
なくなる。このような信号処理はサンプルホールド回路
によっても原理的には可能なようにみえるが、実際には
下記理由により適用し難い。
ルとＱチャンネルが相補的に動作するので、従来の積分
回路のように相関スパイクの積分出力が欠落することは
なくなる。このような信号処理はサンプルホールド回路
によっても原理的には可能なようにみえるが、実際には
下記理由により適用し難い。
即ち、本発明のような信号処理にサンプルホールド回
路を用いるとすれば、この回路の他にホールド動作を解
除するまでの時間をカウントするためのタイマが必要と
なり、しかもこのタイマはI,Qの両チャンネルの間で極
めて良く同期がとれていなければならないが、製造上の
ばらつき、経年変化等までを考慮すると、実用上サンプ
ルホールド回路の使用は不可能である。
路を用いるとすれば、この回路の他にホールド動作を解
除するまでの時間をカウントするためのタイマが必要と
なり、しかもこのタイマはI,Qの両チャンネルの間で極
めて良く同期がとれていなければならないが、製造上の
ばらつき、経年変化等までを考慮すると、実用上サンプ
ルホールド回路の使用は不可能である。
I.発明の効果 以上説明した通り、本発明によれば、積分回路におけ
る積分−ダンプ方式の入力信号と制御信号の同期が非同
期でも使用可能となり、さらには、情報の欠落が無くな
るという利点が得られる。
る積分−ダンプ方式の入力信号と制御信号の同期が非同
期でも使用可能となり、さらには、情報の欠落が無くな
るという利点が得られる。
第１図は本発明による積分回路の構成を示すブロック
図、第２図はその動作を表わすタイミングチャート、第
３図は入力信号波形図、第４図はリークによる電圧の低
下を示す波形図、第５図は合成回路回路図、第６図は相
関スパイク波形図、第７図はPDI回路のブロック図、第
８図は同期がとれている場合および同期がとれていない
場合の積分および出力波形図、第９図は受信PN符合と基
準PN符合とによる初期同期過程の説明図である。 1,2……積分器、3,4……積分ダンプ切り換えアナログス
イッチ、5,6……バッファ回路、7,8……Ｉ−チャンネル
/Q−チャンネル切り換えアナログスイッチ、9,10……バ
ッファ回路、11……加算器、12……タイミング信号生成
回路、13……積分回路、14……合成回路。
図、第２図はその動作を表わすタイミングチャート、第
３図は入力信号波形図、第４図はリークによる電圧の低
下を示す波形図、第５図は合成回路回路図、第６図は相
関スパイク波形図、第７図はPDI回路のブロック図、第
８図は同期がとれている場合および同期がとれていない
場合の積分および出力波形図、第９図は受信PN符合と基
準PN符合とによる初期同期過程の説明図である。 1,2……積分器、3,4……積分ダンプ切り換えアナログス
イッチ、5,6……バッファ回路、7,8……Ｉ−チャンネル
/Q−チャンネル切り換えアナログスイッチ、9,10……バ
ッファ回路、11……加算器、12……タイミング信号生成
回路、13……積分回路、14……合成回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ ｅ ＩＥＥＥ，Ｖｏｌ．66，Ｎｏ．11, Ｐ．1468−1495 （1978)
Claims (5)
- 【請求項１】受信信号と基準信号との相関をとり、正お
よび負極の相関スパイクを生成する相関手段の該相関ス
パイクを積分する積分回路であって、 それぞれ、前記相関スパイクを所定時間積分し、その
後、得られた積分出力をダンプする第１および第２の積
分ダンプ回路と、 第１および第２の積分ダンプ回路を、その一方がダンプ
状態にあるときに他方が積分状態となるように制御する
制御手段と、 第１および第２の積分ダンプ回路の各出力を表わす合成
波形を形成するための合成回路と、 を備えたことを特徴とする積分回路。 - 【請求項２】上記合成回路が加算器であることを特徴と
する特許請求の範囲第１項記載の積分回路。 - 【請求項３】上記合成回路が第１の積分ダンプ回路の出
力と第２の積分ダンプ回路の出力を交互に切り換えて出
力するスイッチを有することを特徴とする特許請求の範
囲第１項記載の積分回路。 - 【請求項４】上記合成回路が第１の積分ダンプ回路の出
力を短絡する第１のスイッチと、第２の積分ダンプ回路
の出力を短絡する第２のスイッチと、第１および第２の
積分ダンプ回路の出力を加算する加算器とを有すること
を特徴とする特許請求の範囲第１項記載の積分回路。 - 【請求項５】受信信号と受信機内部の基準信号との相関
をとり、正および負極の相関スパイクを生成する相関手
段および該相関スパイクを積分する積分回路を有するス
ペクトラム拡散受信機において、 上記積分回路は、 それぞれ、前記相関スパイクを所定時間積分し、その
後、得られた積分出力をダンプする第１および第２の積
分ダンプ回路と、 第１および第２の積分ダンプ回路を、その一方がダンプ
状態にあるときに他方が積分状態となるように制御する
制御手段と、 第１および第２の積分ダンプ回路の各出力を表わす合成
波形を形成するための合成回路と、を備えたことを特徴
とするスペクトラム拡散受信機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007140A JP2688691B2 (ja) | 1988-01-14 | 1988-01-14 | 積分回路 |
| US07/293,111 US4939472A (en) | 1988-01-14 | 1989-01-03 | Integrating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007140A JP2688691B2 (ja) | 1988-01-14 | 1988-01-14 | 積分回路 |
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ID=11657770
Family Applications (1)
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| JP63007140A Expired - Fee Related JP2688691B2 (ja) | 1988-01-14 | 1988-01-14 | 積分回路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1989
- 1989-01-03 US US07/293,111 patent/US4939472A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ，Ｖｏｌ．６６，Ｎｏ．１１，Ｐ．１４６８−１４９５ （１９７８） |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788736B1 (en) | 1998-08-26 | 2004-09-07 | Sharp Kabushiki Kaisha | Matched filter |
Also Published As
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| JPH01181345A (ja) | 1989-07-19 |
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