JP2009258283A - 半導体集積回路 - Google Patents

Abstract

【課題】アドレスパルスの遅延時間を簡単に設定して、薄型表示装置の隣接ビット間容量に起因する電力消費を低減できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、プラズマディスプレイなどを駆動するためのアドレスパルスを生成するものであって、ラッチ信号ＬＡＴによって動作するＤ−ＦＦ回路１，２と、データセレクト部３、データ検出部４、およびデータ保持部５からなるラッチ回路部を備え、アドレスドライバを構成するシフトレジスタ回路１２から読み出されたデータ信号ＤＡが、１ビット分のアドレス信号Ｑｎに変換され、このアドレス信号Ｑｎがゲート回路１４を介して遅延／レベルシフト回路１５に供給される。ラッチ信号ＬＡＴは、その立ち上がりのタイミングでアドレス信号ＱｎのＬレベルからＨレベルへ遷移するタイミングを、立下りのタイミングでアドレス信号ＱｎのＨレベルからＬレベルへ遷移するタイミングを制御する。
【選択図】図１

Description

本発明は、プラズマディスプレイなどの薄型表示装置を駆動するためのアドレスパルスを生成する半導体集積回路に関し、とくに多数の出力端子を備えて構成され、ラッチ信号とクロック信号により各出力端子へのビット信号用のデータが保持され、データ信号により保持されていたデータをレベル変換してビット信号として出力するようにした半導体集積回路に関する。

近年、テレビジョン受信機などの表示装置は大型化、薄型化の傾向にあり、プラズマディスプレイパネル（Plasma Display Panel以下、ＰＤＰという。）や有機ＥＬディスプレイなどの薄型表示装置が広く利用されている。これらの薄型表示装置を駆動する表示駆動装置として、出力段にＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor：電界効果型トランジスタ）を用いた半導体集積回路（Integrated Circuit：以下、ＩＣという。）が提案されている（たとえば、特許文献１、あるいは特許文献２参照）。

ＰＤＰは、通常３種類の電極を備え、その画面縦方向のアドレス電極と、横方向のスキャン電極およびサステイン電極を制御するＰＤＰ駆動装置によって駆動される。このＰＤＰ駆動装置は、これらの電極間に高電位差をつけることにより、ＰＤＰのガラスセル内でプラズマを発生させて画像を表示している。

図１２は、ＰＤＰ駆動装置の概略の構成例を示す図である。
図１２に示すＰＤＰ駆動装置は３電極のＰＤＰ１００を駆動するもので、複数のスキャンドライバＳｃＤ１〜ＳｃＤｎ（ｎは正整数）とサステイン回路ＳｕＣ、および複数のアドレス（データ）ドライバＡＤ１〜ＡＤｍ（ｍは正整数）を有している。スキャンドライバＳｃＤ１〜ＳｃＤｎはそれぞれ複数本のスキャン電極を駆動し、アドレスドライバＡＤ１〜ＡＤｍはそれぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応するＰＤＰ１００の複数本のアドレス電極を駆動し、サステイン回路ＳｕＣはそれぞれサステイン電極にサステインパルスを出力する。スキャン電極とアドレス電極は、ＰＤＰ１００の表面で互いに垂直になるように格子状に配置され、それらの交点には図示しない放電セルが配置されている。

上記構成のＰＤＰ駆動装置においては、スキャンドライバＳｃＤ１〜ＳｃＤｎとアドレスドライバＡＤ１〜ＡＤｍとによって、アドレス電極からのアドレスパルスを各放電セルにスキャン電極毎に走査して書き込んだ後、サステイン回路ＳｕＣからサステイン電極にサステインパルスを出力して、各放電セルで所定時間だけ放電を維持することによりＰＤＰ１００に画像表示を行う。

こうしたＰＤＰ１００では、アドレスドライバＡＤ１〜ＡＤｍがそれぞれ多数のアドレスパルス（たとえば、２５６本のアドレス電極に対応するビット信号Ｏ１〜Ｏ２５６）を出力する高耐圧出力端子を備えたアドレスドライバＩＣとして構成されている。アドレスドライバＩＣは、ＰＤＰ１００の各アドレス電極に出力されるビット信号Ｏ１〜Ｏ２５６を互いに異なる論理レベル（Ｈ：HighまたはＬ：Low）で変化させて、所定の放電セルを選択駆動できる。

各アドレスドライバＡＤ１〜ＡＤｍを構成するアドレスドライバＩＣには、３．３〜０Ｖ振幅のアドレスデータが入力され、Ｈレベルが６０〜７０Ｖ程度であって、Ｌレベルが０Ｖに変換されたビット信号Ｏ１〜Ｏ２５６が出力される。こうしたアドレスドライバＩＣから出力されるビット信号Ｏ１〜Ｏ２５６は、入力されるアドレスデータに応じてその出力レベルが決定される。

アドレスドライバＩＣの通常動作では、アドレスデータはクロック信号の立ち上がりや立下りのタイミングで取り込まれ、シフトレジスタ回路によって各高耐圧出力端子へと転送される。その後に、各ビット信号Ｏ１〜Ｏ２５６がラッチ信号に同期して出力される。このとき、ビット信号の論理レベルが遷移するために必要な時間は５０〜３００ｎｓ程度であって、これはＰＤＰ１００の容量と、アドレスドライバＩＣの出力電流の能力によって決定される。

図１３は、一般的なアドレスドライバＩＣを示すブロック図である。
アドレスドライバＩＣ１０では、８ポートの入力端子に入力されたアドレスデータＡ１〜Ａ８が入力バッファ回路１１を介してシフトレジスタ回路１２に取り込まれ、パラレルデータとしてＨレベルまたはＬレベルのデータ信号がラッチ回路１３に出力される。その後、データ信号はラッチ回路１３から、ゲート回路１４を介して遅延／レベルシフト回路１５に出力され、ＭＯＳＦＥＴＱ１、Ｑ２からなるプッシュプル回路１６を制御する。こうして、アドレスドライバＩＣ１０の高耐圧出力端子から高圧変換されたアドレスパルスＯ１〜Ｏ２５６が、プッシュプル回路１６からそれぞれのアドレス電極に対するビット信号としてＰＤＰ１００に出力される。

つぎに、ＰＤＰ１００に対して２５６個のアドレスパルスＯ１〜Ｏ２５６を出力するアドレスドライバＩＣ１０の動作について説明する。
図１４は、アドレスドライバＩＣの動作波形を示すタイミングチャートである。

同図（ａ）はクロック信号ＣＬＫ、同図（ｂ）はデータ信号としてアドレスドライバＩＣ１０に供給されるアドレスデータＡ１〜Ａ８、同図（ｃ）はラッチ回路１３に供給されるラッチ信号ＬＡＴ、同図（ｄ）はビット信号Ｏ１〜Ｏ２５６である。アドレスデータＡ１〜Ａ８は、クロック信号ＣＬＫの立ち上がり、立下り時の双方のタイミングでシフトレジスタ回路１２に取り込まれる。

ここで、アドレスドライバＩＣ１０の８つのポートには、それぞれ３２ビットのシフトレジスタ回路１２が備えられているとすると、クロック信号ＣＬＫの１６クロック分の時間で全てのシフトレジスタ回路１２にデータが行き渡る。その後、ラッチ回路１３からラッチ信号ＬＡＴが供給されると、そのタイミングに応じてＰＤＰ１００のそれぞれのアドレス電極にＨレベルまたはＬレベルのビット信号Ｏ１〜Ｏ２５６が出力される。

図１５は、単位ビットの出力回路の具体的な構成を示すブロック図である。
ラッチ回路１３から出力されたデータ信号ＤＡは、ゲート回路１４を介して遅延／レベルシフト回路１５の２つの遅延回路１５１，１５２に供給される。ＩＮＶ１〜ＩＮＶ４はいずれもインバータ回路である。ここで、ゲート回路１４は２つの直列接続されたナンド（ＮＡＮＤ）ゲート１４１，１４２から構成されており、これらのナンドゲート１４１，１４２は、ＨＢＬＫ，ＬＢＬＫ端子から供給されるＨレベル固定信号ＨＢＬＫ，ＬＢＬＫで制御される。ゲート回路１４では、これらのＨレベル固定信号ＨＢＬＫ，ＬＢＬＫを制御して、プッシュプル回路１６から出力されるアドレスパルスＯ１〜Ｏ２５６の信号レベルを制御できる。

遅延／レベルシフト回路１５では、一方の遅延回路１５１からの出力信号により、４つのトランジスタＱ３〜Ｑ６からなるレベルシフト回路を制御して、プッシュプル回路１６の上側ＭＯＳＦＥＴＱ１をオンオフ制御する。他方の遅延回路１５２から出力される信号は、下側ＭＯＳＦＥＴＱ２のオンオフを制御する。すなわち、２個の遅延回路１５１，１５２によって、ＭＯＳＦＥＴＱ１，Ｑ２間での貫通電流を防ぐように、それぞれがオンオフするタイミングを制御している。具体的には、遅延回路１５１，１５２の出力信号によってどちらか一方のＭＯＳＦＥＴＱ１またはＱ２を先にオフし、その後、所定の時間が経過してから他方のＭＯＳＦＥＴＱ２またはＱ１をオンするように制御する。

ところで、プッシュプル回路１６での貫通電流を防ぐために必要な遅延時間は、ＭＯＳＦＥＴなどの出力ゲート容量などに依存している。そのため、一般にＰＤＰ１００のアドレスドライバＩＣ１０は、貫通電流を防ぐために必要な遅延時間として１０〜５０ｎｓ程度が必要とされ、この遅延時間がアドレスドライバＩＣ１０内で予め特定された時間長として設計される。

このように、アドレスドライバＩＣ１０では、ラッチ信号ＬＡＴの入力タイミングからＭＯＳＦＥＴＱ１，Ｑ２の遷移開始までの遅延時間を制御することが可能となる。すなわち、従来の遅延／レベルシフト回路１５では、遅延時間は外部信号により制御することができず、アドレスドライバＩＣ１０に固有の遅延時間となる。

なお、図１５に示したアドレスドライバＩＣ１０は、上側ＭＯＳＦＥＴＱ１がＰチャネル、下側ＭＯＳＦＥＴＱ２がＮチャネルのプッシュプル回路１６として構成したが、上下ともにＮチャネルＭＯＳＦＥＴによるトーテムポール回路として構成することも可能である。

ところが、アドレスドライバＩＣ１０によって駆動制御されるＰＤＰ１００は、隣接するアドレス電極の間に寄生容量が発生する。そのため、アドレスパルスＯ１〜Ｏ２５６の立ち上がりと立下りのタイミングが重なると、こうした寄生容量によって消費される電力が増大する。そこで、このような問題を解決するために、上述した特許文献２ではアドレスドライバＩＣ内で遅延回路の時間を調節して、アドレスパルスの立ち上がりと立下りのタイミングを適宜にずらすようにした表示装置が提案されている。
特開平１０−１８７０９３号公報（段落番号［０００２］〜［０００９］、図２２） 特許第３４４７１８５号（段落番号［００２８］〜［００６８］、図１〜図３）

上述した特許文献１，２では、薄型表示装置の隣接ビット間におけるアドレスパルスの立下り、立ち上がりの波形の重なりをなくし、または重なりのポイントをできるだけ高圧電源電圧、または接地電圧に近づけることで、薄型表示装置における消費電力を低減するための方法が提示されている。そのため、アドレスドライバＩＣはビット信号の立ち上がり、立下りの開始までに所定の時間差（所定の遅延時間）を持たせている。

ところが、こうした遅延時間の設定方法には以下の２つの問題が指摘されている。
第１は、アドレスパルスの立ち上がり、立下り時間は、薄型表示装置の寄生容量に依存することである。そのため、薄型表示装置毎にアドレスドライバＩＣ内で所定の遅延時間を変える必要が出てくる。ところが、薄型表示装置の種類やサイズなどその仕様が異なる場合、それぞれ遅延時間の異なるアドレスドライバＩＣが必要となる。

第２に、アドレスドライバＩＣから出力されるアドレスパルスのレベル遷移時間は５０〜３００ｎｓ程度であるが、隣接するアドレス電極に関して、アドレスパルスの立ち上がり、立下りのどちらか一方の遷移が終わった後にもう一方の遷移を開始させるためには、スイッチング遅延時間をそれぞれアドレスパルスの遷移時間と同等か、あるいはそれ以上の時間に設定することが必要になる。ところが、こうしたスイッチングの遅延時間を長くするほど、アドレスドライバＩＣ内部で遅延回路の占有面積が増大するため、アドレスドライバＩＣのチップサイズが大きくなるという問題もあった。

本発明はこのような点に鑑みてなされたものであり、アドレスパルスの遅延時間を簡単に設定して、薄型表示装置の隣接ビット間容量に起因する電力消費を低減でき、しかも回路規模を抑えて小型化したアドレスドライバ用の半導体集積回路を提供することを目的とする。

本発明では、上記問題を解決するために、薄型表示装置を駆動するためのアドレスパルスを生成する半導体集積回路が提供される。この半導体集積回路は、クロック信号およびラッチ信号を供給する外部端子と、ＨレベルまたはＬレベルのデータ信号を前記クロック信号により読み込んでシフトするシフトレジスタと、前記シフトレジスタの各段から前記データ信号を前記ラッチ信号の立ち上がりのタイミングで読み込んで保持する第１のラッチ手段と、前記シフトレジスタの各段から前記データ信号を前記ラッチ信号の立下りのタイミングで読み込んで保持する第２のラッチ手段と、前記ラッチ信号が変化するタイミングで前記第１、第２のラッチ手段から前記データ信号を読み出して電圧変換し、前記アドレスパルスをＨレベルまたはＬレベルのビット信号として出力する出力手段と、から構成される。

この半導体集積回路では、外部端子からクロック信号およびラッチ信号が供給される。シフトレジスタは、ＨレベルまたはＬレベルのデータ信号をクロック信号により読み込んでシフトする。第１のラッチ回路は、シフトレジスタの各段からデータ信号をラッチ信号の立ち上がりのタイミングで読み込んで保持する。第２のラッチ回路は、シフトレジスタの各段からデータ信号をラッチ信号の立下りのタイミングで読み込んで保持する。出力手段は、ラッチ信号が変化するタイミングで第１、第２のラッチ手段からデータ信号を読み出して電圧変換し、アドレスパルスをＨレベルまたはＬレベルのビット信号として出力する。

この半導体集積回路は、外部端子から供給されるラッチ信号の変化するタイミングでシフトレジスタに保持されていたデータ信号を電圧変換してＨレベルまたはＬレベルのビット信号を生成することができる。

本発明によれば、薄型表示装置を駆動するためのアドレスドライバ用のビット信号に遅延時間を設定して、薄型表示装置の隣接ビット間容量に起因する電力消費を低減できる。

以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係るアドレスドライバを構成する半導体集積回路の要部構成を示すブロック図である。

図１のアドレスドライバを構成する半導体集積回路（アドレスドライバＩＣ）は、ラッチ信号ＬＡＴによって動作するＤ型フリップフロップ（以下、Ｄ−ＦＦ回路という。）１，２と、データセレクト部３、データ検出部４、およびデータ保持部５からなるラッチ回路部を備え、アドレスドライバを構成するシフトレジスタ回路１２から読み出されたデータ信号ＤＡが、１ビット分のアドレス信号Ｑｎに変換され、このアドレス信号Ｑｎがゲート回路１４を介して遅延／レベルシフト回路１５に供給される。ここでは、シフトレジスタ回路１２は図１３に示すアドレスドライバＩＣ１０のシフトレジスタ回路１２に対応するものであって、１ビットのアドレス信号Ｑｎに対応する回路のみを図示しているが、実際のアドレスドライバＩＣは、シフトレジスタ回路１２以降の回路ブロックが、各アドレスパルスＯ１〜Ｏ２５６に対応するビット分だけ設けられている。

以下では、ラッチ信号ＬＡＴの立ち上がりのタイミングでアドレス信号ＱｎのＬレベルからＨレベルへ遷移するタイミングが制御され、ラッチ信号ＬＡＴの立下りのタイミングでアドレス信号ＱｎのＨレベルからＬレベルへ遷移するタイミングが制御される場合について説明する。

シフトレジスタ回路１２のデータ信号ＤＡが前回のラッチ動作後と、今回のラッチ動作とで変化しない場合には、ビット信号Ｏｕｔの出力状態は保持される。ここで、一回のラッチ動作とは、ラッチ信号ＬＡＴの立ち上がり、立下りの動作が各一回行われることをいう。通常、ラッチ信号ＬＡＴの立ち上がりと立下りの間では、シフトレジスタ回路１２は動作せず、この間にＤ−ＦＦ回路１，２に入力するデータ信号ＤＡに変更はないものとする。なお、ラッチ信号ＬＡＴの立ち上がりエッジによって制御されるＤ−ＦＦ回路１の出力データをＳ１、ラッチの立下りエッジによって制御されるＤ−ＦＦ回路２の出力データをＳ２とする。

データセレクト部３は、２つのアナログスイッチ（以下、スイッチという。）ＳＷ１，ＳＷ２とインバータ回路ＩＮＶ５から構成されている。このビット回路構成では、シフトレジスタ回路１２によって保持されたデータ信号ＤＡが２つのＤ−ＦＦ回路１，２に転送される。各ビットのＤ−ＦＦ回路１，２からは、データセレクト部３およびデータ検出部４にそれぞれラッチ信号ＬＡＴの立ち上がり、立下りエッジで入力されたデータ信号ＤＡをラッチデータＳ１，Ｓ２として出力する。

データ検出部４は、ラッチデータＳ１，Ｓ２によって決定される検出信号ＤＤとその反転信号を出力する。データ保持部５は、データ検出部４の検出信号ＤＤによって制御され、直前のラッチ動作（今回のラッチ動作の以前）によりゲート回路１４に出力されたアドレス信号Ｑｎを保持している。データ保持部５からは、アドレス信号Ｑｎがデータセレクト部３へのセレクト信号ＤＳとして出力される。データセレクト部３では、このセレクト信号ＤＳによって２つのスイッチＳＷ１，ＳＷ２をオンオフし、ラッチデータＳ１あるいはＳ２のいずれか一方を選択して、新たなアドレス信号Ｑｎをゲート回路１４に出力するようにしている。

図２は、図１のデータ検出部の構成例を示すブロック図である。
データ検出部４は、排他的論理和ゲート（ＥＸ−ＮＯＲ）４１とインバータ回路ＩＮＶ６とから構成されている。ＥＸ−ＮＯＲ４１にはラッチデータＳ１，Ｓ２が入力されていて、これらのラッチデータＳ１，Ｓ２が同じレベルであればＨレベルの検出信号ＤＤが出力される。また、ラッチデータＳ１，Ｓ２が異なる信号レベルとなるのは、前回のラッチデータＳ１，Ｓ２と異なる場合であって、かつラッチ信号ＬＡＴの立ち上がりか立下りのどちらか一方の動作のみが行われた後の状態であり、立ち上がり、および立下りの両方の動作が完結した場合には、ラッチデータＳ１，Ｓ２は同じ信号レベルとなり、データ検出部４から出力される検出信号ＤＤはＨレベルとなる。

図３は、図１のデータ保持部の構成例を示すブロック図である。
このデータ保持部５では、その検出信号ＤＤがＨレベルのときにアドレス信号Ｑｎをセレクト信号ＤＳに移す構成となっている。データセレクト部３からデータ保持部５に入力するアドレス信号Ｑｎは、検出信号ＤＤとアドレス信号Ｑｎの切り替わりのタイミングを考慮して、遅延バッファ５１を介してデータ保持部５に入力されることが好ましい。これは、データ信号ＤＡが切り替わる際に、データ保持部５の論理が検出信号ＤＤにより確定された後にアドレス信号Ｑｎを入力させるためである。

図４は、実施の形態１の動作信号を示すタイミングチャートである。
ここには、特定のビット信号Ｏｕｔのデータ信号ＤＡ（同図（ａ））がＬ⇒Ｈ⇒Ｌへと遷移する場合の、図１の各回路ブロックからの信号タイミング（同図（ｂ）〜（ｉ））と、ビット信号Ｏｕｔの遷移開始タイミング（同図（ｊ））が示されている。

図４において、たとえばシフトレジスタ回路１２からＨレベルのデータ信号ＤＡが供給された後、アドレス信号Ｑｎは、最初のラッチ信号ＬＡＴが立ち上がるタイミングで変化し（同図（ｉ））、所定時間Ｔ１の経過後にビット信号Ｏｕｔの遷移が開始される。また、ラッチ信号ＬＡＴの立ち上がりでラッチデータＳ１，Ｓ２が異なる信号レベルになり、データ検出部４の検出信号ＤＤは、同図（ｅ）に示すようにＬレベルになる。ところが、この時点ではデータセレクト部３の状態は、先行するアドレス信号Ｑｎがデータ保持部５によって保持されている（同図（ｇ）、（ｈ））。したがって、データ信号ＤＡのレベル変化（Ｌ⇒Ｈへの遷移）がデータ保持部５に到達するよりも先に検出信号ＤＤがＬレベルとなって、その時点では、同図（ｆ）に示すようにセレクト信号ＤＳは変化しない。

このように図１に示すアドレスドライバＩＣ１０では、ラッチ信号ＬＡＴの立ち上がりによりビット信号ＯｕｔがＬレベルからＨレベルに遷移するタイミングが制御される。また、データ信号ＤＡがＬレベルになると、ラッチ信号ＬＡＴの立下りのタイミングでアドレス信号Ｑｎが立下って、その所定時間Ｔ１の経過後にビット信号ＯｕｔのＨレベルからＬレベルへの遷移が開始される。しかも、Ｈ⇒ＨやＬ⇒Ｌのように、特定のビット信号Ｏｕｔを規定するデータ信号ＤＡのレベルが変わらない場合は、アドレス信号Ｑｎはラッチ信号ＬＡＴの変化するラッチ動作の前後で変わらないために、ビット信号Ｏｕｔの状態も変わらない。そのため、アドレスドライバＩＣ１０を構成する半導体集積回路の外部から、一つのラッチ信号ＬＡＴの立ち上がりと立下りのタイミングを制御して供給することによって、隣接するビット信号Ｏｕｔの信号同士で立ち上がりと立下りの遷移時間が重ならないように制御できる。

図５は、実施の形態１の図４とは異なるタイミングの動作信号を示すタイミングチャートである。
ここでは、シフトレジスタ回路１２からＨレベルのデータ信号ＤＡが供給された後、立下りから始まるタイミングでラッチ信号ＬＡＴが供給された場合の、図１の各回路ブロックからの信号タイミング（同図（ｂ）〜（ｉ））と、ビット信号Ｏｕｔの遷移開始タイミング（同図（ｊ））を示している。ラッチ信号ＬＡＴが立下りから始まったとしても、ラッチ信号ＬＡＴの立ち上がりのタイミングでビット信号ＯｕｔのＬレベルからＨレベルへの遷移を制御するとともに、ラッチ信号ＬＡＴの立下りのタイミングでビット信号ＯｕｔのＨレベルからＬレベルへの遷移を制御することができる。この場合でも、ラッチ動作の前後でデータ信号ＤＡが変わらなければ、ビット信号Ｏｕｔの状態に変化はない。

図６は、２つの隣接ビットのビット信号を示すタイミングチャートである。
ここでは、ラッチ動作がラッチ信号ＬＡＴの立ち上がりのタイミングにより開始される場合を示している。すなわち、ラッチ信号ＬＡＴのラッチ動作の幅（立ち上がりから立下りまでの間隔）を調整することによって、それぞれのアドレスパルスＯｎ、Ｏ（ｎ＋１）の遷移開始の時間をずらすことができる。これにより、互いに隣接するｎビットとｎ＋１ビットでの遷移時間における重なりを避けるようにした。

なお、ここにはビット信号Ｏｕｔのｎビットとｎ＋１ビットの関係が示されているが、特定のビット信号Ｏｕｔだけに限られるものではない。すなわち、ビット信号Ｏｕｔの状態がＨ⇒ＬまたはＬ⇒Ｈへ遷移する場合に、常に図６と同じタイミングで状態遷移が起こる。

図７は、図６とは異なるタイミングで制御される２つの隣接ビットのビット信号を示すタイミングチャートである。
ここでは、ラッチ信号ＬＡＴの立下りのタイミングでラッチ動作が開始される場合を示している。ラッチ動作がラッチ信号ＬＡＴの立下りで開始されるときでも、図６の場合と同様に、隣接ビットの遷移時間の重なりを避けることができる。

以上のように、実施の形態１のアドレスドライバＩＣは、図４、あるいは図５のタイミングチャートに示すように回路外部から一つのラッチ信号ＬＡＴを、その立ち上がりと立下りのタイミングを制御して供給することで、立ち上がりと立下りの遷移時間が隣接するビット信号Ｏｕｔの信号同士で重ならないように制御できる。しかも、ラッチ信号ＬＡＴの信号波形を変化させることによってラッチ動作の間隔を制御でき、ビット信号Ｏｕｔの遷移時間における重なりの程度を自由に調整できる。

（実施の形態２）
図８は、実施の形態２に係るアドレスドライバを構成する半導体集積回路の要部構成を示すブロック図である。図１の構成と対応する部分には同一の符号を付け、それらの説明は省略する。

実施の形態１のアドレスドライバＩＣでは、ラッチ信号ＬＡＴの立ち上がりによって、ビット信号ＯｕｔをＬレベルからＨレベルに遷移させるタイミングを決定し、ラッチ信号ＬＡＴの立下りにおいてビット信号ＯｕｔをＨレベルからＬレベルへと遷移させるタイミングを決定するようにしていた。ここでは、Ｄ−ＦＦ回路１，２の動作論理を入れ替え、ラッチデータＳ１，Ｓ２の出力タイミングをラッチ信号ＬＡＴの立下りと立ち上がりのタイミングにそれぞれ同期させている。データ検出部４、データ保持部５の構成は、それぞれ図２、図３に示す回路を用いることができる。

図９は、実施の形態２の動作信号を示すタイミングチャートである。
ここでは、シフトレジスタ回路１２からＨレベルのデータ信号ＤＡが供給された後、立ち上がりから始まるタイミングでラッチ信号ＬＡＴが供給された場合の、図８の各回路ブロックからの信号タイミング（同図（ｂ）〜（ｉ））と、ビット信号Ｏｕｔの遷移開始タイミング（同図（ｊ））を示している。ここでは、ラッチ信号ＬＡＴの立下りに同期させてビット信号ＯｕｔをＬレベルからＨレベルへと遷移させるタイミングが決定され、ラッチ信号ＬＡＴの立ち上がりに同期させてビット信号ＯｕｔをＨレベルからＬレベルに遷移させるタイミングが決定される。

（実施の形態３）
図１０は、実施の形態３に係るアドレスドライバを構成する半導体集積回路の要部構成を示すブロック図である。

ここでは、シフトレジスタ回路１２から読み出されるデータ信号ＤＡがラッチ信号ＬＡＴのタイミングに応じて規定され、データ信号ＤＡが供給された後に、ラッチ動作の順序が最初に立ち上がり、つぎに立下りと決まっている場合に使用可能な半導体集積回路について説明する。この実施の形態３のアドレスドライバＩＣは、２つのラッチデータＳ１，Ｓ２の論理和信号としてアドレス信号Ｑｎをオアゲート３１からゲート回路１４に出力している。このため、実施の形態１，２では必要とされたデータセレクト部３、データ検出部４、およびデータ保持部５からなるラッチ回路部が不要となる。

図１１は、実施の形態３の動作信号を示すタイミングチャートである。ここでは、ラッチ動作が立ち上がり動作で始まり、かつラッチ信号ＬＡＴの立ち上がりエッジでビット信号ＯｕｔのＬ⇒Ｈの遷移タイミングを制御し、ラッチ信号ＬＡＴの立下りエッジでビット信号ＯｕｔのＨ⇒Ｌの遷移タイミングを制御することができる。

なお、ラッチ動作が最初に立下り、つぎに立ち上がりの順序である場合には、図１０の回路のうち、Ｄ−ＦＦ回路１，２から出力される２つのラッチデータＳ１，Ｓ２の論理、およびその他の論理を調整することによって対処できる。また、図１０のオアゲート３１をアンドゲートに変更することによって、ラッチ信号ＬＡＴの立ち上がりエッジでＨ⇒Ｌの遷移タイミングを制御し、ラッチ信号ＬＡＴの立下りエッジでＬ⇒Ｈの遷移タイミングを制御できる。

以上、本発明の半導体集積回路によれば、外部から入力されるラッチ信号ＬＡＴの立ち上がりエッジ、立下りエッジによって、アドレスパルスＯ１〜Ｏ２５６の遷移開始のタイミングを制御することができ、これによりＰＤＰの容量やアドレスドライバの出力電流の能力に拘らず隣接電極間で出力波形の重なりを確実に制御して、その消費電力を低減することができる。また、パネルの容量に応じてラッチ信号ＬＡＴのタイミングを調整するだけで、アドレスパルスＯ１〜Ｏ２５６の遷移開始のタイミングを最適化することができるから、一種類のアドレスドライバＩＣによって種類の異なる多様な薄型表示装置に対応できる。

また、遷移開始のタイミングをアドレスドライバＩＣの外部から制御することができるため、アドレスドライバＩＣで設定すべき遅延時間はアドレスパスルの遷移時間以下の時間ですみ、回路規模を抑制してチップサイズを小型化できる。

実施の形態１に係るアドレスドライバを構成する半導体集積回路の要部構成を示すブロック図である。 図１のデータ検出部の構成例を示すブロック図である。 図１のデータ保持部の構成例を示すブロック図である。 実施の形態１の動作信号を示すタイミングチャートである。 実施の形態１の図４とは異なるタイミングの動作信号を示すタイミングチャートである。 ２つの隣接ビットのビット信号を示すタイミングチャートである。 図６とは異なるタイミングで制御される２つの隣接ビットのビット信号を示すタイミングチャートである。 実施の形態２に係るアドレスドライバを構成する半導体集積回路の要部構成を示すブロック図である。 実施の形態２の動作信号を示すタイミングチャートである。 実施の形態３に係るアドレスドライバを構成する半導体集積回路の要部構成を示すブロック図である。 実施の形態３の動作信号を示すタイミングチャートである。 ＰＤＰ駆動装置の概略の構成例を示す図である。 一般的なアドレスドライバＩＣを示すブロック図である。 アドレスドライバＩＣの動作波形を示すタイミングチャートである。 単位ビットの出力回路の具体的な構成を示すブロック図である。

符号の説明

１，２ Ｄ−ＦＦ回路（Ｄ型フリップフロップ）
３ データセレクト部
４ データ検出部
５ データ保持部
１０ アドレスドライバＩＣ
１１ 入力バッファ回路
１２ シフトレジスタ回路
１３ ラッチ回路
１４ ゲート回路
１５ 遅延／レベルシフト回路
１６ プッシュプル回路
１００ ＰＤＰ（プラズマディスプレイパネル）
ＤＡ データ信号（アドレスデータＡ１〜Ａ８）
ＤＤ 検出信号
ＬＡＴ ラッチ信号
Ｏｕｔ ビット信号（アドレスパルスＯ１〜Ｏ２５６）
Ｑｎ アドレス信号
ＳＷ１，ＳＷ２ スイッチ（アナログスイッチ）
Ｓ１，Ｓ２ ラッチデータ

Claims (4)

1. 薄型表示装置を駆動するためのアドレスパルスを生成する半導体集積回路において、
   クロック信号およびラッチ信号を供給する外部端子と、
   ＨレベルまたはＬレベルのデータ信号を前記クロック信号により読み込んでシフトするシフトレジスタと、
   前記シフトレジスタの各段から前記データ信号を前記ラッチ信号の立ち上がりのタイミングで読み込んで保持する第１のラッチ手段と、
   前記シフトレジスタの各段から前記データ信号を前記ラッチ信号の立下りのタイミングで読み込んで保持する第２のラッチ手段と、
   前記ラッチ信号が変化するタイミングで前記第１、第２のラッチ手段から前記データ信号を読み出して電圧変換し、前記アドレスパルスをＨレベルまたはＬレベルのビット信号として出力する出力手段と、
   を備えたことを特徴とする半導体集積回路。
2. 前記出力手段は、前記ビット信号がＨレベルまたはＬレベルからＬレベルまたはＨレベルの状態に遷移する際に、前記ラッチ信号の立ち上がり、または立下りによって前記ビット信号の遷移開始のタイミングを制御するラッチ回路部によって構成されていることを特徴とする請求項１記載の半導体集積回路。
3. 前記ラッチ回路部では、前記ラッチ信号の立ち上がりのタイミングで前記ビット信号のＬレベルからＨレベルへの遷移開始が制御され、前記ラッチ信号の立下りのタイミングで前記ビット信号のＨレベルからＬレベルへの遷移開始が制御されることを特徴とした請求項２記載の半導体集積回路。
4. 前記ラッチ回路部では、前記ラッチ信号の立ち上がりのタイミングで前記ビット信号のＨレベルからＬレベルへの遷移開始が制御され、前記ラッチ信号の立下りのタイミングで前記ビット信号のＬレベルからＨレベルへの遷移開始が制御されることを特徴とした請求項２記載の半導体集積回路。

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