JP2021173939A - 表示装置 - Google Patents

Abstract

【課題】タイミングジェネレータの回路規模および設計期間を低減する。【解決手段】コマンドデータを保持するラッチ（３３）およびアドレスデータを保持するラッチ（３４）が、バイナリドライバ（１３）に組み込まれている。タイミングジェネレータ（１４）のクロック生成部（４１）は、バイナリドライバ（１３）を駆動させるクロック信号を生成する。【選択図】図１０

Description

本発明は、表示装置に関する。

特許文献１に、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、フレーム毎に、上記シリアルデータに、当該フレームにおいて画素に上記画像データを書き込むか否かを示す第１フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第１フラグと上記画像データとを取り出し、上記第１フラグが画素に上記画像データを書き込むことを示す場合、当該フレームにおいて第１論理値から第２論理値に変化するモード信号を生成し、上記シリアルクロックのタイミングを用いて、上記表示ドライバが備えるデータ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号を生成し、上記モード信号が上記第１論理値から上記第２論理値に変化するタイミングおよび上記シフトレジスタを動作させるクロック信号としてのタイミング信号から、１フレーム期間の最初の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力することを特徴とする表示装置が開示されている。

特開２０１２−１９４５８２号公報

特許文献１の表示装置では、各種データを保持する保持回路の動作タイミング信号（クロック信号、スタートパルスなど）を生成するタイミングジェネレータの構成が、比較的複雑になる。そのため、タイミングジェネレータの回路規模が増大すると共に、タイミングジェネレータの設計に要する期間が増大する問題が生ずる。さらに、各種のデータ保持回路の設計も個別に必要になるため、これらの設計期間が増大する問題も生ずる。

本発明の一態様は、タイミングジェネレータの回路規模および設計期間を低減することを目的とする。

前記の課題を解決するために、本発明の一態様に係る表示装置は、画像データと、画像データとは異なる他のデータとを含むデータ信号を受信するアクティブマトリックス型の表示装置であって、前記画像データを記憶するメモリを備えている画素部と、前記画像データを保持する第１保持回路と、前記他のデータを保持する少なくとも１つの第２保持回路とを備えているバイナリドライバと、前記バイナリドライバを駆動させるための駆動信号を生成するタイミングジェネレータとを備えている構成である。

本発明の一態様によれば、タイミングジェネレータの回路規模および設計期間を低減することができるという効果を奏する。

本発明の実施形態１に係る表示装置の全体構成を表す図である。 本発明の実施形態１に係る画素部に設けられる１つの画素の回路構成の一例を示す図である。 本発明の実施形態１に係る画素部を構成する画素回路の動作を示すタイミングチャートである。 従来技術に係るバイナリドライバの構成の一例を示す図である。 従来技術に係るバイナリドライバを構成する複数段のラッチのうちの１つの回路構成の一例を示す図である。 従来技術に係る１つのラッチを構成する複数段の内部ラッチのうちの１つの回路構成の一例を示す図である。 従来技術に係るバイナリドライバを構成するシフトレジスタの回路構成の一例を示す図である。 従来技術に係るバイナリドライバを構成するセットリセットフリップフロップの回路構成の一例を示す図である。 本発明の実施形態１に係るゲートドライバの回路構成の一例を示す図である。 本発明の実施形態１に係るバイナリドライバおよびタイミングジェネレータの要部構成を示すブロック図である。 本発明の実施形態１に係るクロック生成部の回路構成の一例を示す図である。 本発明の一実施形態に係るフリップフロップの回路構成の一例を示す図である。 本発明の実施形態１に係る表示装置がデータ保持を実行する際のタイミングチャートである。 本発明の実施形態１に係る表示装置がデータ更新を実行する際のタイミングチャートである。 本発明の実施形態１に係る表示装置がデータの全クリアを実行する際のタイミングチャートである。 従来技術に係る表示装置の全体構成を表す図である。 従来技術に係るバイナリドライバおよびタイミングジェネレータの要部構成を示すブロック図である。 従来技術に係るクロック生成部の回路構成の一例を示す図である。 従来技術に係る表示装置がデータ保持を実行する際のタイミングチャートである。 従来技術に係る表示装置がデータ更新を実行する際のタイミングチャートである。 従来技術に係る表示装置がデータの全クリアを実行する際のタイミングチャートである。 従来技術に係る表示装置のタイミングチャートの一部と本発明の実施形態１に係る表示装置のタイミングチャートの一部とを並べて示す図である。 本発明の実施形態２に係るバイナリドライバおよびタイミングジェネレータの要部構成を示すブロック図である。 本発明の実施形態２に係る表示装置がデータ保持を実行する際のタイミングチャートである。 本発明の実施形態２に係る表示装置がデータ更新を実行する際のタイミングチャートである。 本発明の実施形態２に係る表示装置がデータの全クリアを実行する際のタイミングチャートである。 本発明の実施形態３に係るクロック生成部の回路構成の一例を示す図である。 本発明の一実施形態に係るクロック生成部の動作を示すタイミングチャートである。 本発明の実施形態３に係る表示装置がデータ保持を実行する際のタイミングチャートである。 本発明の実施形態３に係る表示装置がデータ更新を実行する際のタイミングチャートである。 本発明の実施形態３に係る表示装置がデータの全クリアを実行する際のタイミングチャートである。

〔実施形態１〕
（表示装置１の構成）
図１は、本発明の実施形態１に係る表示装置１の全体構成を表す図である。表示装置１は、例えば液晶表示装置または有機ＥＬ（Electro Luminescence）表示装置などの、表示機能を有する各種の表示装置として実現される。図１に示すように、表示装置１は、画素部１１、ゲートドライバ１２、バイナリドライバ１３、およびタイミングジェネレータ１４を備えている。画素部１１は、複数の画素、複数のゲートライン、および複数のソースラインを少なくとも備えているアクティブマトリックス型の画素部である。画素部１１は、さらに、ＳＲＡＭ（Static Random Access Memory）構成の画素部でもある。ゲートドライバ１２は、画素部１１の各ゲートラインにゲート信号ＧＬを供給する。バイナリドライバ１３は、画素部１１の各ソースラインに、２値のソース信号ＳＬを供給する。タイミングジェネレータ１４は、画像データと、画像データとは異なる少なくとも１つの他のデータとを含むデータ信号ＤＡＴＡを、バイナリドライバ１３に供給する。タイミングジェネレータ１４は、表示装置１の外部に設けられるＣＰＵ（Central Processing Unit）などのホスト装置から、クロックＣＬＫおよびチップセレクト信号ＩＮＩＴＢと共にデータ信号ＤＡＴＡを受信する。ホスト装置からタイミングジェネレータ１４への各信号の伝送方式は、シリアル伝送方式またはパラレル伝送方式である。

本実施形態では、ホスト装置からクロックごとに伝送されるデータ信号ＤＡＴＡのデータ幅は、バイナリドライバ１３のデータ幅と同一である。しかしこれに限らず、クロックごとに伝送されるデータ信号ＤＡＴＡのデータ幅は、バイナリドライバ１３のデータ幅より小さくてもよい。本例では、表示装置１は、データ信号ＤＡＴＡのデータ幅を例えばシリアル−パラレル変換方式によって変換する変換回路を、タイミングジェネレータ１４の入り口にさらに備えている。本例では、表示装置１は、バイナリドライバ１３のデータ幅分のデータ信号ＤＡＴＡが揃うたびにパルスを出力するクロック分周回路を、タイミングジェネレータ１４に入り口にさらに備えている。そして、表示装置１は、バイナリドライバ１３データ幅と同一のデータ幅に変換されたデータ信号ＤＡＴＡおよび分周後のクロック信号を、バイナリドライバ１３以降の回路用のデータ信号ＤＡＴＡおよびクロック信号として供給する。

図２は、本発明の実施形態１に係る画素部１１に設けられる１つの画素の回路構成の一例を示す図である。図３は、本発明の実施形態１に係る画素部１１を構成する画素回路の動作を示すタイミングチャートである。画素部１１内の各画素は、メモリ（ＳＲＡＭ）の画素回路として構成されている。画素回路には、ゲート信号ＧＬおよびソース信号ＳＬが入力される。ゲート信号ＧＬが高電位（Ｈ電位）になると、画素回路にソース信号ＳＬが入力される。これにより、画素回路にＳＬ信号が記憶される。ゲート信号ＧＬが低電位（Ｌ電位）になると、画素回路内の状態が固定される。画素電極ＰＩＸには、電位ＶＡまたは電位ＶＢが定常的に出力される。図２の例では、ゲートライン用のスイッチはＮＭＯＳ（Negative-Channel Metal Oxide Semiconductor）スイッチである。これに限らず、ゲートライン用のスイッチは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチ構成でもよい。図２の例では、電位ＶＡ用のスイッチおよび電位ＶＢ用のスイッチは、ＣＭＯＳスイッチである。これに限らず、これらのスイッチはＮＭＯＳスイッチであってもよい。画素部１１では、図２に示す画素回路がマトリックス状に配置されている。

図４は、従来技術に係るバイナリドライバの構成の一例を示す図である。バイナリドライバの各段は、シフトレジスタと、出力を保持制御信号として動作するデータ幅分のラッチとによって基本的に構成されている。ここで、データ幅は１以上の整数である。図５は、図４に示す従来技術に係るバイナリドライバを構成する複数段のラッチのうちの１つの回路構成の一例を示す図である。図６は、図５に示す従来技術に係る１つのラッチを構成する複数段の内部ラッチのうちの１つの回路構成の一例を示す図である。図７は、図４に示す従来技術に係るバイナリドライバを構成する１つのシフトレジスタの回路構成の一例を示す図である。図８は、図４に示す従来技術に係るバイナリドライバを構成する１つのセットリセットフリップフロップの回路構成の一例を示す図である。

図４に示すように、バイナリドライバを構成する各段のシフトレジスタは、タイミング
ジェネレータから供給されるスタートパルス信号ＢＳＰ、クロック信号ＢＣＫ、およびクロック信号ＢＣＫＢに基づいて動作する。クロック信号ＢＣＫＢは、クロック信号ＢＣＫの反転信号である。スタートパルス信号ＢＳＰは、初段のシフトレジスタのＳ入力に入力される。クロック信号ＢＣＫは、奇数段の各シフトレジスタのＣＫ入力および偶数段の各シフトレジスタのＣＫＢ入力に入力される。クロック信号ＢＣＫＢは、奇数段の各シフトレジスタのＣＫＢ入力および偶数段の各シフトレジスタのＣＫ入力に入力される。２段目以降のシフトレジスタのＳ入力に、前段のシフトレジスタのＯＵＴ出力から出力される信号が入力される。初段から最終段の１つ手前の段の各シフトレジスタのＲ入力に、後段のシフトレジスタのＯＵＴ出力から出力される信号が入力される。最終段のシフトレジスタのＲ入力に、同段のシフトレジスタのＯＵＴ出力から出力される信号が入力される。

クロック信号ＢＣＫの立ち上がりのエッジから立ち下がりのエッジまでの期間と、クロック信号ＢＣＫＢの立ち上がりのエッジからから立ち下がりのエッジまでの期間とを、いずれも１周期とする。各段のシフトレジスタは、クロック信号ＢＣＫの立ち上がりのエッジおよびクロック信号ＢＣＫＢの立ち下がりのエッジの双方ごとに、シフト動作を実行する。さらに、クロック信号ＢＣＫの立下がりのエッジおよびクロック信号ＢＣＫＢの立ち上がりのエッジの双方ごとに、シフト動作を実行する。いずれも場合も、シフト動作によって、各段のシフトレジスタのＯＵＴ出力およびＯＵＴＢ出力から、パルスが順次出力される。各段のラッチは、対応するシフトレジスタから入力された各パルスを用いることによって、データ幅分のデータ信号の値を保持する。これにより、スタートパルス信号ＢＳＰから１周期ずつずれたタイミングにおいて、データ信号ＤＡＴＡの値が各段のラッチに保持される。全てのソース信号ＳＬは、全クリアフラグＣＭＤ＿ＡＣＬＲがＨのとき、ラッチされたデータの値に関わらず、低値（Ｌ値）に固定される。

図４に示す回路のうち後方の各段は、タイミング生成のためのダミー段であり、ラッチを持たないシフトレジスタのみによって構成されている。後方の各段において、信号ＢＤＯＵＴおよび信号ＧＥＮが生成される。信号ＢＤＯＵＴは、次の画像データの取り込みを開始するスタートパルスＢＳＰのトリガとして機能する。信号ＧＥＮは、更新保持フラグＣＭＤ＿Ｍ０が高値（Ｈ値）の場合にゲート信号ＧＬの出力を有効化する。ＣＭＤ＿Ｍ０がＬ値の場合は、信号ＧＥＮが生成されないため、ゲート信号ＧＬの出力が有効化されない。したがって、画素書き込みは行われない。ＧＥＮ信号は、ダミー段における初段から最終段手前の段のタイミングで有効になる。これに限らず、これとは異なるタイミングで有効になってもよい。

図９は、本発明の実施形態１に係るゲートドライバ１２の回路構成の一例を示す図である。ゲートドライバ１２は、バイナリドライバ１３からアドレス信号ＡＤＲ［］を受信し、アドレス信号ＡＤＲ［］をバイナリデコードすることによって、バイナリデコード信号ＧＳＥＬ［］を生成する。ゲートドライバ１２は、ＧＥＮ信号がＨ値である間、バイナリデコード信号ＧＳＥＬ［］によって選択されるゲート信号ＧＬをＨ値にする。ゲートドライバ１２は、ＣＭＤ＿ＡＣＬＲがＨ値の場合、全てのゲート信号ＧＬを選択する。ゲートドライバ１２は、ＧＥＮ信号がＨ値の間、全てのゲート信号ＧＬをＨ値にする。この際、バイナリドライバ１３が全てのソース信号ＳＬをＬ値にするため、全画素にＬ値が書き込まれる。このように、ゲートドライバ１２は、アドレス信号ＡＤＲ［］をバイナリデコードすることによってゲート信号ＧＬを生成する。これに限らず、ゲートドライバ１２は、ゲート走査回路によってゲート信号ＧＬを生成してもよい。

図１０は、本発明の実施形態１に係るバイナリドライバ１３およびタイミングジェネレータ１４の要部構成を示すブロック図である。この図に示すように、タイミングジェネレータ１４は、クロック生成部４１を備えている。図１０に示すように、タイミングジェネレータ１４は、表示装置１の外部に設けられるＣＰＵなどのホスト装置から、クロックＣＬＫおよびチップセレクト信号ＩＮＩＴＢと共にデータ信号ＤＡＴＡを受信する。データ信号ＤＡＴＡは、画像データＤ１〜Ｄｎ（ｎは正の整数）と、画像データＤ１〜Ｄｎとは異なるコマンドデータ（フラグ）ＣＭＤおよびアドレスデータＡＤＲとを含んでいる。コマンドデータＣＭＤは、表示装置１の動作を指定するデータであり、具体的には、画像データＤ１〜Ｄｎの更新動作、保持動作、および全クリア動作のうちいずれかを指定するデータである。アドレスデータＡＤＲは、画素部１１において画像データＤ１〜Ｄｎを書き込む行を指定するデータである。ホスト装置からタイミングジェネレータ１４への各信号の伝送方式は、シリアル伝送方式またはパラレル伝送方式である。本実施形態では、タイミングジェネレータ１４は、バイナリドライバ１３のデータ幅と同じデータ幅のパラレル伝送によって各信号を受信し、バイナリドライバ１３を駆動させるための駆動信号を、バイナリドライバ１３のデータ幅と同一のデータ幅のデータ信号ＤＡＴＡと共に、バイナリドライバ１３に出力する。

図１０に示すように、バイナリドライバ１３は、複数のシフトレジスタ３１、複数のラッチ３２（第１保持回路）、ラッチ３３（第２保持回路）、およびラッチ３４（第２保持回路）を備えている。図１０の例では、複数のシフトレジスタ３１の数はｍ個（ｍはｎよりも大きい整数）であるとする。複数のシフトレジスタ３１は、複数段のシフトレジスタを構成している。ラッチ３２〜３４は、複数段のラッチを構成している。

第１段のラッチ３３から最終段（第ｍ段）のラッチ３２までのそれぞれは、順に、信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・ＯＵＴｍを出力する。ラッチ３３およびラッチ３４は、ラッチ３２の前段に配置されている。より詳細には、ラッチ３３およびラッチ３４は、バイナリドライバ１３内の各段のラッチにおける先頭の２段（第１段および第２段）のラッチとして、バイナリドライバ１３に組み込まれている。ラッチ３３および３４の回路構成は、図６に示す従来技術に係るラッチの回路構成と同一である。ラッチ３３または３４に接続される第１段および第２段のシフトレジスタ３１の回路構成は、図７に示すシフトレジスタの回路構成と同一である。バイナリドライバ１３に含まれる、ラッチ３３および３４ならびにこれらに接続される２つのシフトレジスタ３１を除いた部分の構成は、図４に示すバイナリドライバの構成と同一である。

ラッチ３３は、タイミングジェネレータ１４から入力されるデータ信号ＤＡＴＡに含まれるコマンドデータＣＭＤを用いることによって、更新保持フラグＣＭＤ＿Ｍ０および全クリアフラグＣＭＤ＿ＡＣＬＲを生成する。ラッチ３４は、タイミングジェネレータ１４から入力されるデータ信号ＤＡＴＡに含まれるアドレスデータＡＤＲを用いることによって、アドレス信号ＡＤＲ［］を生成する。ラッチ３３のデータ幅は、他の段のラッチ３２のデータ幅と同一であればよい。あるいは、ラッチ３２のデータ幅は、ラッチ３３が保持する必要のあるコマンドデータＣＭＤのデータ幅に応じた必要なデータ幅であってもよい。ラッチ３４のデータ幅は、他の段のラッチ３２のデータ幅と同一であればよい。あるいは、ラッチ３４のデータ幅は、ラッチ３４が保持する必要のあるアドレスデータＡＤＲのデータ幅に応じた必要なデータ幅であってもよい。

本実施形態では、ラッチ３３およびラッチ３４が、バイナリドライバ１３に組み込まれている。したがって、コマンドデータＣＭＤを保持するための専用のラッチ、およびアドレスデータＡＤＲを保持するための専用のラッチを、バイナリドライバ１３の外部に別途設ける必要がない。さらに、これらの専用のラッチを駆動するためのクロック信号を生成するための回路を、タイミングジェネレータ１４に設ける必要もない。したがって、図１１に示すように、タイミングジェネレータ１４は、バイナリドライバ１３を駆動させるための信号として、スタートパルス信号ＢＳＰ、クロック信号ＢＣＫ、およびスタートパルス信号ＢＳＰのみを生成する。

図１１は、本発明の実施形態１に係るクロック生成部４１の回路構成の一例を示す図である。図１１に示すように、クロック生成部４１は、主に２つの機能箇所５１および５２を備えている。機能箇所５１は、バイナリドライバ１３のクロック信号ＢＣＫおよびクロック信号ＢＣＫＢを生成する箇所である。機能箇所５２は、バイナリドライバ１３のスタートパルスＢＳＰを生成する箇所である。機能箇所５１は、フリップフロップ６１を主に備えている。機能箇所５２は、フリップフロップ６１、論理回路６３、およびＯＲ論理回路６４を主に備えている。フリップフロップ６１および６２は、互いに直列に接続されている。フリップフロップ６１および６２は、いずれも、クロック信号ＣＬＫの立ち下がりのエッジにおいてデータを取り込むリセットＩＮＩ付きのフリップフロップである。図１２は、本発明の一実施形態に係るフリップフロップ６１および６２の回路構成の一例を示す図である。図１２に示す回路構成自体は、直列に接続された２段のラッチをそれぞれクロック信号ＣＬＫの立ち下がりおよび立ち上がりにおいて動作させる一般的な回路構成である。

フリップフロップ６１は、出力Ｑから出力された信号を反転して、入力Ｄに入力する。機能箇所５１は、フリップフロップ６１を用いることによって、クロック信号ＣＬＫの立ち上がりのエッジごとに出力Ｑの値をトグルする。機能箇所５１は、入力されたクロック信号ＣＬＫを２分周することによって出力Ｑから信号を出力する。これにより、機能箇所５１は、出力Ｑから出力した信号と同相の信号を、クロック信号ＢＣＫＢとしてクロック生成部４１の外部に出力する。機能箇所５１は、さらに、出力Ｑから出力した信号を反転した信号を、クロック信号ＢＣＫとしてクロック生成部４１の外部に出力する。

タイミングジェネレータ１４の初期時など、チップセレクトＩＮＩＴＢが非選択（Ｌ値）である場合、フリップフロップ６１はリセットされている。したがって、出力Ｑから出力される信号もＬ値である。これにより、クロック生成部４１出力されるクロック信号ＢＣＫＢはＬ値であり、クロック信号ＢＣＫはＨ値である。これ以降、出力Ｑから出力される信号およびクロック信号ＢＣＫＢは、クロック信号ＣＬＫの立ち上がりエッジごとに、Ｌ値→Ｈ値→Ｌ値・・・のように反転する。一方、クロック信号ＢＣＫは、Ｈ値→Ｌ値→Ｈ値・・・のように反転する。

フリップフロップ６２では、入力ＤにＨ値（電圧ｖｄｄ）が固定入力されている。機能箇所５２は、フリップフロップ６２を用いることによって、チップセレクト信号ＩＮＩＴＢの非選択（Ｌ値）時から、チップセレクト信号ＩＮＩＴＢの選択（Ｈ値）後における最初のクロック信号ＣＬＫの立ち上がりまでの間だけ、出力ＱからＬ値の信号を出力するワンショット回路を構成する。論理回路６３は、出力Ｑから出力される信号がＬ値であり、かつチップセレクト信号ＩＮＩＴＢがＨ値のときにのみ有効となることによって、Ｈ値を出力する。機能箇所５２は、このような論理回路６３を備えているため、チップセレクト信号ＩＮＩＴＢが選択された時点から、クロック信号ＣＬＫの立ち上がりのエッジまでの間において、Ｈ値のスタートパルスＢＳＰを出力する。ＯＲ論理回路６４は、次のデータの取り込みを開始するトリガとしてバイナリドライバ１３から出力される信号ＢＤＯＵＴと、ＯＲ論理回路６４から出力された信号のいずれかがＨ値の場合に、Ｈ値の信号を出力する。機能箇所５２は、ＯＲ論理回路６４から出力された信号を、スタートパルスＢＳＰとしてクロック生成部４１の外部に出力する。これにより、機能箇所５２は、次のデータに対するＨ値のスタートパルスＢＳＰを出力する。

図１３は、本発明の実施形態１に係る表示装置１がデータ保持を実行する際のタイミングチャートである。図１４は、本発明の実施形態１に係る表示装置１がデータ更新を実行する際のタイミングチャートである。図１５は、本発明の実施形態１に係る表示装置１がデータの全クリアを実行する際のタイミングチャートである。クロック生成部４１は、チップセレクト信号ＩＮＩＴＢが出力するタイミングから、チップセレクト信号ＩＮＩＴＢの後に出力される最初のクロック信号ＣＬＫが出力されるタイミングまでの間において、スタートパルス信号ＢＳＰを生成し、かつ出力する。クロック生成部４１は、より詳細には、図１３〜図１５に示すように、チップセレクト信号ＩＮＩＴＢの立ち下がりのエッジから、最初のクロック信号ＣＬＫの立ち上がりのエッジまでの間において、スタートパルス信号ＢＳＰを出力する。これにより、表示装置１は、従来技術の表示装置１と同一のクロック信号ＣＬＫ、チップセレク信号トＩＮＩＴＢ、およびデータＤＡＴＡの各入力タイミングにおいて、当該信号に応じた動作を実行することができる。

データ信号ＤＡＴＡには、画像データＤ１〜Ｄｎとは異なる、コマンドデータＣＭＤおよびＡＤＲデータ以外のデータが含まれていてもよい。また、データ信号ＤＡＴＡに含まれる画像データＤ１〜Ｄｎとは異なるデータの数は、上述した２つに限らず、１つでも、あるいは３つ以上であってもよい。したがって、バイナリドライバ１３には、画像データＤ１〜Ｄｎ以外のデータの数に応じた必要な段数のラッチを組み込めばよい。

（従来技術の構成）
本発明の実施形態１との比較のために、従来技術に係る表示装置１について、図１６〜図２１を参照して以下に説明する。図１６は、従来技術に係る表示装置１０１の全体構成を表す図である。図１６に示すように、表示装置１０１は、画素部１１１、ゲートドライバ１１２、バイナリドライバ１１３、およびタイミングジェネレータ１１４を備えている。図１７は、従来技術に係るバイナリドライバ１１３およびタイミングジェネレータ１１４の要部構成を示すブロック図である。図１７に示すように、バイナリドライバ１１３は、複数のシフトレジスタ１３１および複数のラッチ１３２を備えている。バイナリドライバ１１３の構成は、図４に示す従来技術に係るバイナリドライバの構成と同一である。すなわち、バイナリドライバ１１３は、本実施形態に係るバイナリドライバ１３とは異なり、コマンドデータＣＭＤを保持するための専用のラッチおよびアドレスデータＡＤＲを保持するための専用のラッチを備えていない。

図１７に示すように、タイミングジェネレータ１１４は、クロック生成部１４１、ラッチ１４２、およびラッチ１４３を備えている。ラッチ１４２は、データ信号ＤＡＴＡに含まれるコマンドデータＣＭＤを用いることによって、更新保持フラグＣＭＤ＿Ｍ０および全クリアフラグＣＭＤ＿ＡＣＬＲを生成する。ラッチ１４３は、データ信号ＤＡＴＡに含まれるアドレスデータＡＤＲを用いることによって、アドレス信号ＡＤＲ［］を生成する。

ラッチ１４２およびラッチ１４３は、バイナリドライバ１１３の外部に配置されており、バイナリドライバ１１３内の各ラッチ１３２と共にラッチの繰り返し構造を取っていない。したがって、ラッチ１４２は、ラッチ１４２を駆動させるための専用のクロック信号ＣＴＬ＿ＣＬＫを必要とし、ラッチ１４３は、ラッチ１４３を駆動させるための専用のクロック信号ＡＤＲ＿ＣＬＫを必要とする。

図１８は、従来技術に係るクロック生成部１４１の回路構成の一例を示す図である。この図に示すように、クロック生成部１４１は、スタートパルスＢＳＰ、クロック信号ＢＣＫ、およびクロック信号ＢＣＫＢを生成するための回路に加えて、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫを生成するための回路１４４を備えている。クロック生成部１４１は、さらに、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫ間の出力タイミングを調整するための回路１４５も備えている。このように、クロック生成部１４１は、スタートパルスＢＳＰ、クロック信号ＢＣＫ、およびクロック信号ＢＣＫＢに加えて、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫも生成する。

図１９は、従来技術に係る表示装置１０１がデータ保持を実行する際のタイミングチャートである。図２０は、従来技術に係る表示装置１０１がデータ更新を実行する際のタイミングチャートである。図２１は、従来技術に係る表示装置１０１がデータの全クリアを実行する際のタイミングチャートである。図１９〜図２１に示すように、表示装置１０１では、クロック生成部４１は、チップセレクト信号ＩＮＩＴＢの立ち下がりのエッジから、最初のクロック信号ＣＬＫの立ち上がりのエッジまでの間において、クロック信号ＣＴＬ＿ＣＬＫを出力する。さらに、最初のクロック信号ＣＬＫの立ち上がりのエッジから、次のクロック信号ＣＬＫの立ち上がりまでの間において、クロック信号ＡＤＲ＿ＣＬＫを出力する。スタートパルス信号ＢＳＰが出力されるタイミングは、クロック信号ＡＤＲ＿ＣＬＫの出力が終了した直後である。

図２２は、従来技術に係る表示装置１０１のタイミングチャートの一部と本発明の実施形態１に係る表示装置１のタイミングチャートの一部とを並べて示す図である。図２２の１０１０に示すように、表示装置１０１では、スタートパルス信号ＢＳＰの出力に先だって、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫの出力が必要となっている。図２２の１０２０に示すように、表示装置１では、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫの出力は不要である。さらに、表示装置１では、スタートパルスＢＳＰの出力タイミングが、表示装置１０１におけるスタートパルスＢＳＰの出力タイミングよりも前倒しされている。

（主要な作用効果）
表示装置１は、従来技術の表示装置１０１とは異なり、個別にコマンドデータＣＭＤを保持するラッチ１４２と、個別にアドレスデータＡＤＲを保持するラッチ１４３とを、バイナリドライバ１３の外部に備えていない。したがって、タイミングジェネレータ１４は、ラッチ１４２を駆動させる専用のクロック信号ＣＴＬ＿ＣＬＫと、ラッチ１４３を駆動させるクロック信号ＡＤＲ＿ＣＬＫとを、いずれも生成する必要がない。これにより、タイミングジェネレータ１４は、従来技術のタイミングジェネレータ１１４とは異なり、バイナリドライバ１３を駆動させるためのスタートパルス信号ＢＳＰ、クロック信号ＢＣＫ、およびクロック信号ＢＣＫＢのみを生成すればよい。したがって、タイミングジェネレータ１４の回路構成を、従来技術のタイミングジェネレータ１１４の回路構成に比べて簡素化することができる。これにより、タイミングジェネレータ１４の回路規模および設計期間を低減することができる。

表示装置１では、バイナリドライバ１３がラッチ３３およびラッチ３４を備えているため、従来技術のバイナリドライバ１１３に比べて、バイナリドライバ１３の回路規模は増大する。しかし、タイミングジェネレータ１４は、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫを生成するための回路１４４と、これらのクロック信号間の出力タイミングを調整するための回路１４５とを備えていない。したがって、表示装置１の全体としての回路規模を、表示装置１０１の全体としての回路規模に比べて低減することができる。例えば、表示装置１に必要なトランジスタの数を、表示装置１０１に必要なトランジスタの数に比べて減らすことができる。さらに、表示装置１では、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫ間の出力タイミングの調整が不要であるため、このようなタイミング調整のための設計期間を削減することができる。

表示装置１におけるシフトレジスタ３１およびラッチの３２〜３４の構造は、バイナリドライバ１３内に設けられるシフトレジスタ３１およびラッチ３２〜３４の繰り返し構造である。したがって、専用のラッチ１４２および１４３を有する従来技術に係る表示装置１０１に比べて、表示装置１における物理的な回路配線を最適化し易くなる。これにより、表示装置１における配線領域の物理的な面積を削減することができる。さらに、表示装置１の回路規模を削減できることから、表示装置１の消費電力を低減することができると共に、表示装置１の額縁領域を縮小することができる。さらに、コマンドデータＣＭＤおよびアドレスデータＡＤＲをそれぞれ保持する専用のラッチをバイナリドライバ１３に外部に設ける必要がないため、これらの専用ラッチの設計期間を削減することができる。

〔実施形態２〕
本発明の実施形態２について、図２３〜図２６を参照して以下に説明する。実施形態１で説明した構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。

図２３は、本発明の実施形態２に係るバイナリドライバ１３Ａおよびタイミングジェネレータ１４の要部構成を示すブロック図である。図示は省略するが、本実施形態に係る表示装置１Ａは、画素部１１、ゲートドライバ１２、バイナリドライバ１３Ａ、およびタイミングジェネレータ１４を備えている。本実施形態に係る画素部１１、ゲートドライバ１２、およびタイミングジェネレータ１４は、実施形態１に係る画素部１１、ゲートドライバ１２、およびタイミングジェネレータ１４とそれぞれ同一である。バイナリドライバ１３Ａは、シフトレジスタ３１およびラッチ３２〜３４を備えている点で、実施形態に係るバイナリドライバ１３と同一である。一方、バイナリドライバ１３Ａは、ラッチ３３およびラッチ３４がラッチ３２の後段に配置されている点において、バイナリドライバ１３と相違する。すなわち、本実施形態では、ラッチ３３およびラッチ３４は、バイナリドライバ１３Ａ内の各段のラッチにおける末端の２段のラッチとして、バイナリドライバ１３Ａに組み込まれている。

図２４は、本発明の実施形態２に係る表示装置１Ａがデータ保持を実行する際のタイミングチャートである。図２５は、本発明の実施形態２に係る表示装置１Ａがデータ更新を実行する際のタイミングチャートである。図２６は、本発明の実施形態２に係る表示装置１Ａがデータの全クリアを実行する際のタイミングチャートである。図２４〜図２６に示すように、本実施形態では、コマンドデータＣＭＤおよびアドレスデータＡＤＲが確定保持されるタイミングが、実施形態１に比べて遅くなっている。しかし、コマンドデータＣＭＤおよびアドレスデータＡＤＲは、これらのデータを利用するタイミングまでには確定保持されている。すなわち、コマンドデータＣＭＤおよびアドレスデータＡＤＲの保持は、画像データＤ１〜Ｄｎの更新または保持を判断する時点タイミングから、ゲート信号ＧＬがＨ値になって画像データＤ１〜Ｄｎの書き込みが行われるまでのタイミングまでには確定している。したがって、本実施形態に係る表示装置１は、実施形態１に係る表示装置１と同様の動作を実行することができる。このように、データ信号ＤＡＴＡおよびコマンドデータＣＭＤを利用する期間が、データ信号ＤＡＴＡおよびコマンドデータＣＭＤが保持されている期間内になっていさえすれば、ラッチ３３およびラッチ３４をバイナリドライバ１３Ａ内に組み込む位置は、特に限定されない。

表示装置１Ａでは、ラッチ３３およびラッチ３４がバイナリドライバ１３Ａに組み込まれる位置が、表示装置１とは相違している。しかし、ラッチ３３およびラッチ３４が、バイナリドライバ１３Ａに組み込まれている点では、表示装置１と同一である。すなわち、表示装置１と同様に、個別にコマンドデータＣＭＤを保持するラッチ１４２と、個別にアドレスデータＡＤＲを保持するラッチ１４３とを、バイナリドライバ１３Ａの外部に備えている必要がない。したがって、タイミングジェネレータ１４は、ラッチ１４２を駆動させる専用のクロック信号ＣＴＬ＿ＣＬＫと、ラッチ１４３を駆動させるクロック信号ＡＤＲ＿ＣＬＫとを、いずれも生成する必要がない。これにより、タイミングジェネレータ１４は、従来技術のタイミングジェネレータ１１４とは異なり、バイナリドライバ１３Ａを駆動させるためのスタートパルス信号ＢＳＰ、クロック信号ＢＣＫ、およびクロック信号ＢＣＫＢのみを生成すればよい。したがって、タイミングジェネレータ１４の回路構成を、従来技術のタイミングジェネレータ１１４の回路構成に比べて簡素化することができる。これにより、タイミングジェネレータ１４の回路規模および設計期間を低減することができる。

表示装置１Ａでは、バイナリドライバ１３Ａがラッチ３３およびラッチ３４を備えているため、従来技術のバイナリドライバ１１３に比べて、バイナリドライバ１３Ａの回路規模は増大する。しかし、タイミングジェネレータ１４は、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫを生成するための回路１４４と、これらのクロック間の出力タイミングを調整するための回路１４５とを備えていない。したがって、表示装置１Ａの全体としての回路規模を、表示装置１０１の全体としての回路規模に比べて低減することができる。例えば、表示装置１Ａに必要なトランジスタの数を、表示装置１０１に必要なトランジスタの数に比べて減らすことができる。さらに、表示装置１Ａでは、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫ間の出力タイミングの調整が不要であるため、このようなタイミング調整のための設計期間を削減することができる。

〔実施形態３〕
本発明の実施形態３について、図２７〜３１を参照して以下に説明する。実施形態１または２で説明した構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。

図２７は、本発明の実施形態３に係るクロック生成部４１Ｂの回路構成の一例を示す図である。図示は省略するが、本実施形態に係る表示装置１Ｂは、画素部１１、ゲートドライバ１２、バイナリドライバ１３、およびタイミングジェネレータ１４Ｂを備えている。図示は省略するが、タイミングジェネレータ１４Ｂは、クロック生成部４１Ｂを備えている。

図２７に示すように、クロック生成部４１Ｂは、機能箇所５１および５２Ｂを備えている。機能箇所５１は、バイナリドライバ１３のクロック信号ＢＣＫおよびクロック信号ＢＣＫＢを生成する箇所である。機能箇所５１の構成は、実施形態１と同一である。機能箇所５２Ｂは、バイナリドライバ１１３のスタートパルスＢＳＰを生成する箇所である。図２７に示すように、機能箇所５２Ｂは、実施形態１に係るクロック生成部４１に対して、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫを生成するための従来技術に係る回路１４４が加えられた構成を有している。具体的には、機能箇所５２Ｂは、フリップフロップ７１、論理回路７２、フリップフロップ７３、およびフリップフロップ７４を備えている。フリップフロップ７１および論理回路７２は、従来技術においてクロック信号ＣＴＬ＿ＣＬＫを生成する箇所に相当する。フリップフロップ７３は、従来技術においてクロック信号ＡＤＲ＿ＣＬＫを生成する箇所に相当する。フリップフロップ７４は、従来技術においてスタートパルスＢＳＰを生成する箇所に相当する。

図２８は、本発明の一実施形態に係るクロック生成部４１Ｂの動作を示すタイミングチャートである。フリップフロップ７１の入力Ｄに、信号ＢＤＯＵＴの反転信号が入力される。フリップフロップ７１は、チップセレクト信号ＩＮＩＴＢが非選択（Ｌ値）である時点から、チップセレクト信号ＩＮＩＴＢが選択された後の最初のクロック信号ＣＬＫの立ち上がりまでの間、出力ＱからＬ値の信号を出力する。フリップフロップ７１は、あるいは、信号ＢＤＯＵＴがＨ値となっている間、出力ＱからＬ値の信号を出力する。論理回路７２は、フリップフロップ７１の出力Ｑから出力される信号がＬ値であり、かつ、チップセレクト信号ＩＮＩＴＢがＨ値のときにのみ有効になり、Ｈ値の信号を生成する。論理回路７２は、生成したＨ値の信号をフリップフロップ７３の入力Ｄに出力する。フリップフロップ７３および７４は、クロック信号ＣＬＫの立ち上がりのエッジにおいて、シフト動作を実行する。クロック生成部４１Ｂは、最終的に、フリップフロップ７４の出力Ｑから出力される信号を、スタートパルスＢＳＰとしてクロック生成部４１Ｂの外部に出力する。

図２９は、本発明の実施形態３に係る表示装置１Ｂがデータ保持を実行する際のタイミングチャートである。図３０は、本発明の実施形態３に係る表示装置１Ｂがデータ更新を実行する際のタイミングチャートである。図３１は、本発明の実施形態３に係る表示装置１Ｂがデータの全クリアを実行する際のタイミングチャートである。図２９〜図３１に示すように、本実施形態では、データ信号ＤＡＴＡの入力タイミングが、実施形態１に比べて遅くなっている。したがって、従来技術に係る表示装置１０１と同一のタイミングでスタートパルスＢＳＰを出力した場合であっても、実施形態１と同様に、ラッチ３３およびラッチ３４をバイナリドライバ１３内の先頭の２段に組み込むことができる。このように、本実施形態では、スタートパルスＢＳＰの出力タイミングを前倒しすることなく、ラッチ３３およびラッチ３４をバイナリドライバ１３内に設けることができる。

表示装置１Ｂでは、ラッチ３３およびラッチ３４がバイナリドライバ１３に組み込まれる位置は、実施形態１に係る表示装置１と同一である。すなわち、表示装置１Ｂでは、実施形態１に係る表示装置１と同様に、個別にコマンドデータＣＭＤを保持するラッチ１４２と、個別にアドレスデータＡＤＲを保持するラッチ１４３とを、タイミングジェネレータ１４Ｂの内部に備えている必要がない。タイミングジェネレータ１４Ｂでは、実施形態１に係るタイミングジェネレータ１４とは異なり、従来技術に係る回路１４４に相当する回路４４がクロック生成部４１Ｂに設けられている。そのため、タイミングジェネレータ１４Ｂの回路規模は、実施形態１に係るタイミングジェネレータ１４の回路規模よりは大きくなる。しかし、クロック生成部４１Ｂは、ラッチ１４２を駆動させる専用のクロック信号ＣＴＬ＿ＣＬＫと、ラッチ１４３を駆動させるクロック信号ＡＤＲ＿ＣＬＫとを、ラッチ１４２およびラッチ１４３にそれぞれ出力する必要がない。したがって、クロック生成部４１Ｂは、これらのクロック間の出力タイミングを調整するための回路１４５を備えている必要がない。これにより、タイミングジェネレータ１４Ｂは、従来技術のタイミングジェネレータ１１４とは異なり、バイナリドライバ１３を駆動させるためのスタートパルス信号ＢＳＰ、クロック信号ＢＣＫ、およびクロック信号ＢＣＫＢのみを生成すればよい。したがって、タイミングジェネレータ１４Ｂの回路構成を、従来技術のタイミングジェネレータ１１４の回路構成に比べて簡素化することができる。これにより、タイミングジェネレータ１４Ｂの回路規模および設計期間を低減することができる。

表示装置１Ｂでは、バイナリドライバ１３がラッチ３３およびラッチ３４を備えているため、従来技術のバイナリドライバ１１３に比べて、バイナリドライバ１３の回路規模は増大する。しかし、タイミングジェネレータ１４Ｂは、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫ間の出力タイミングを調整するための回路１４５を備えていない。したがって、表示装置１Ｂの全体としての回路規模を、表示装置１０１の全体としての回路規模に比べて低減することができる。例えば、表示装置１Ｂに必要なトランジスタの数を、表示装置１０１に必要なトランジスタの数に比べて減らすことができる。さらに、表示装置１Ｂでは、クロック信号ＣＴＬ＿ＣＬＫおよびクロック信号ＡＤＲ＿ＣＬＫ間の出力タイミングの調整が不要であるため、このようなタイミング調整のための設計期間を削減することができる。

〔まとめ〕
本発明の態様１に係る表示装置は、画像データと、前記画像データとは異なる他のデータとを含むデータ信号を受信するアクティブマトリックス型の表示装置であって、前記画像データを記憶するメモリを備えている画素部と、前記画像データを保持する第１保持回路と、前記他のデータを保持する少なくとも１つの第２保持回路とを備えているバイナリドライバと、前記バイナリドライバを駆動させるための駆動信号を生成するタイミングジェネレータとを備えている構成である。

本発明の態様２に係る表示装置は、前記態様１において、前記タイミングジェネレータは、チップセレクト信号が出力されるタイミングから、前記チップセレクト信号の後に出力される最初のクロック信号が出力されるタイミングまでの間に、前記バイナリドライバのスタートパルスを生成する構成であってもよい。

本発明の態様３に係る表示装置は、前記態様１または２において、前記データ信号のデータ幅と、前記バイナリドライバのデータ幅とが異なっている構成であってもよい。

本発明の態様４に係る表示装置は、前記態様１〜３のいずれかにおいて、前記第２保持回路が前記第１保持回路の前段に配置されている構成であってもよい。

本発明の態様５に係る表示装置は、前記態様１〜３のいずれかにおいて、前記第２保持回路が前記第１保持回路の後段に配置されている構成であってもよい。

本発明の態様６に係る表示装置は、前記態様１〜５のいずれかにおいて、前記他のデータは、前記画像データが書き込まれる行を指定するアドレスデータであり、前記第２保持回路は、前記アドレスデータを用いることによって、アドレス信号を生成し、前記アドレス信号をバイナリデコードすることによってゲート信号を生成するゲートドライバをさらに備えている構成であってもよい。

本発明の態様８に係る表示装置は、前記態様１〜５のいずれかにおいて、前記他のデータは、前記画像データの更新動作、保持動作、および全クリア動作のうちいずれかを指定するコマンドデータである構成であってもよい。

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１、１Ａ、１Ｂ、１０１ 表示装置
１１、１１１ 画素部
１２、１１２ ゲートドライバ
１３、１３Ａ、１１３ バイナリドライバ
１４、１４Ｂ、１１４ タイミングジェネレータ
３１、１３１ シフトレジスタ
３２、３３、３４、１３２、１４２、１４３ ラッチ
４１、４１Ｂ、１４１ クロック生成部
４４、１４４、１４５ 回路

Claims (7)

1. 画像データと、前記画像データとは異なる他のデータとを含むデータ信号を受信するアクティブマトリックス型の表示装置であって、
   前記画像データを記憶するメモリを備えている画素部と、
   前記画像データを保持する第１保持回路と、前記他のデータを保持する少なくとも１つの第２保持回路とを備えているバイナリドライバと、
   前記バイナリドライバを駆動させるための駆動信号を生成するタイミングジェネレータとを備えていることを特徴とする表示装置。
2. 前記タイミングジェネレータは、チップセレクト信号が出力されるタイミングから、前記チップセレクト信号の後に出力される最初のクロック信号が出力されるタイミングまでの間に、前記バイナリドライバのスタートパルスを生成することを特徴とする請求項１に記載の表示装置。
3. 前記データ信号のデータ幅と、前記バイナリドライバのデータ幅とが異なっていることを特徴とする請求項１または２に記載の表示装置。
4. 前記第２保持回路が前記第１保持回路の前段に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の表示装置。
5. 前記第２保持回路が前記第１保持回路の後段に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の表示装置。
6. 前記他のデータは、前記画像データが書き込まれる行を指定するアドレスデータであり、
   前記第２保持回路は、前記アドレスデータを用いることによって、アドレス信号を生成し、
   前記アドレス信号をバイナリデコードすることによってゲート信号を生成するゲートドライバをさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の表示装置。
7. 前記他のデータは、前記画像データの更新動作、保持動作、および全クリア動作のうちいずれかを指定するコマンドデータであることを特徴とする請求項１〜５のいずれか１項に記載の表示装置。

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