JP4973725B2 - データ転送システム - Google Patents

Description

本発明はデータ転送システムに関する。

パソコンや情報処理装置などの電子機器において消費電力の削減は常に重要な問題である。一般に、このような電子機器において用いられている半導体集積回路（ＬＳＩ）において、例えば、ＬＳＩとＬＳＩ外部との間の比較的長距離の配線におけるデータ転送に伴う消費電力が大きい。例えばＣＭＯＳ方式のＬＳＩでは出力信号の値が変化する瞬間に大きな電力が消費される。

図１は、２ビットデータの転送方式の従来例の説明図である。この従来例においては、２ビットの信号Ａ［０］、およびＡ［１］を転送するために２本の長距離配線が用いられ、例えばインバータ１００_０、１００_１を介して出力される送信データは長距離配線１０１によって転送され、受信側でインバータ１０２_０、１０２_１を介して２ビットデータＣ［０］、およびＣ［１］として出力される。このような従来方式においては、データのビット数が大きくなるほど、すなわちデータバス幅が増大するほど、データ転送に必要な消費電力が増大するという問題点があった。

このような信号伝達に必要な消費電力を削減する従来技術としての特許文献１では、転送すべきデータの時間的変化が小さくなるように、転送対象となる元データの極性の反転／非反転を行い、その結果に反転の有無を示す極性指示データを付け加えて受信側に転送することによって、消費電力を削減する信号伝達装置が開示されている。
特開平８−３１４５８９号 「信号伝達装置」

本発明の目的は、上述の問題点に鑑み、転送すべきデータのビット数、すなわちデータのバス幅が増大しても、データ転送に要する消費電力を抑制し、電子機器における消費電力を削減することである。

本発明は、データ転送システムであって、ｎ本の送信信号線を有する送信側とｎ本の受信信号線を有する受信側との間に、２^ｎ本のデータ転送用信号線を備え、ｎビットの送信データを前記データ転送用信号線で転送することを特徴とする。また、２本を１組とし、ｎ組の信号に対応する２ｎ本の信号線上のパルス信号送信する送信側と受信する受信側との間に、２^ｎ本のデータ転送用信号線を備えることを特徴とする。

以上のように本発明においては、データ送信側と受信側との間の２^ｎ本のデータ転送用信号線のうちで、１本の信号線に低電位（Ｌ）、他の信号線に高電位（Ｈ）の信号が出力される。低電位の信号線１本の電位が高電位に変化するときおよび高電位の信号線１本の電位が低電位に変化するときに電力が消費される。すなわち、電位の変化によって電力が消費される信号線の本数は、データのビット数が増大しても前述した１本分ずつで済み、特にビット数が増大したときの電力削減効果が大きい。

また、パルス信号を伝送するデータ転送システムにおいても、２^ｎ本のデータ転送用信号線のうちで電位が変化するパルスが転送される信号線は１本であり、このパルスの電位が変化するときに電力が消費されるために、転送データのビット数が増大しても消費電力を低く抑えることが可能となる。

従来のデータ転送方式の説明図である。 第１の実施例におけるデータ転送システムの原理構成ブロック図である。 第２の実施例におけるデータ転送システムの原理構成ブロック図である。 本発明の第１の実施例における２ビットデータ転送システムの構成回路図である。 図３におけるエンコーダ内部のＮＡＮＤゲートに対する入出力の説明図である。 図３におけるデコーダ内部のＮＡＮＤゲートに対するデータ入出力の説明図である。 図３の２ビットデータ転送システムに対する真理値表を示す図である。 第１の実施例における消費電力削減効果の説明図である。 第１の実施例における３ビットデータ転送システムの構成を示す回路図である。 図８における送信側のＮＡＮＤゲートに対するデータ入出力の説明図である。 図８における受信側のＮＡＮＤゲートに対するデータ入出力の説明図である。 第１の実施例における４ビットデータ転送システムの構成を示す回路図である。 図１１における送信側のＮＡＮＤゲートに対する入出力の説明図である。 図１１における受信側のＮＡＮＤゲートに対するデータ入出力の説明図である。 第２の実施例におけるパルスデータ伝送システムの構成を示す回路図である。 図１４のデータ転送システムにおける真理値表を示す図である。 第２の実施例における消費電力削減効果の説明図である。 第３の実施例に対応するＳＲＡＭのデータ読み書き回路の構成図である。 複数ビットのＳＲＡＭにおけるグローバルビット線の説明図である。

図２Ａ、図２Ｂは、本発明のデータ転送システムの原理構成ブロック図である。図２Ａは後述する第１の実施例、図２Ｂは第２の実施例におけるデータ転送システムの原理構成ブロック図である。

図２Ａにおいてデータ転送システムは、送信側において転送すべきデータをｎ本の信号線から入力信号として受け取り、受信側との間の２^ｎ本のデータ転送用信号線としての長距離配線３に出力を与えるエンコーダ１、受信側において長距離配線３から入力される信号を受け取り、ｎ本の信号線に転送データを出力するデコーダ２を備えている。

エンコーダ１は、転送すべきデータの入力に対応して、２^ｎ本の長距離配線３のうちで、転送すべきデータに対応する１本の信号線のみにＬ、他の全ての信号線にＨの信号を出力し、デコーダ２は長距離配線３からの信号の入力に対応して、送信側における送信データと同一のデータをｎ本の信号線に出力する。

図２Ｂにおいて２本を１組とし、ｎ組の信号に対応する２ｎ本の信号線上のパルスデータ信号が転送されるが、送信側と受信側との間に２^ｎ本のデータ転送用信号線としての長距離配線８が備えられる。ここで２本１組の信号線は相補的（差動的）パルスデータに対する信号線である。

データの送信側には、転送されるべきパルスとして相補的な２本の信号線を１組として、それぞれのｎ組の信号線２本のうちどちらか１本の信号線に正パルスが与えられた時、２^ｎ本のデータ転送用信号線のうちで、この正パルスが与えられたｎ本の信号線に対応する１本のみのデータ転送用信号線に、正パルスのパルス幅に対応して電位が高電位から低電位に変化するパルスを出力するエンコーダ６が備えられ、またデータ受信側に２^ｎ本の信号線からの信号の入力に対応して、２ｎ本の出力信号線のうちで送信側で正パルスが与えられたそれぞれの信号線に対応する各信号線に正パルスを出力するデコーダ７が備えられる。

図３は、本発明の第１の実施例における２ビットデータ転送システムの構成回路図である。第１の実施例では、後述する第２の実施例において送信側から受信側にパルスデータを送るのに対して、“１”、すなわちＨ、または“０”、すなわちＬの直流的な値を持つ複数のビットのデータを送信側から受信側に送るものとする。また本発明においては、ｎ本の信号線上のデータが２^ｎ本のデータ転送用信号線、例えば長距離配線を用いて受信側に送られ、原理的には１本の信号線、すなわち１ビットのデータを２本のデータ転送用信号線を用いて転送することも可能であるが、実用的な観点から２ビット以上の信号を送るものとして第１の実施例について説明する。

図３において送信側のエンコーダ１０に対して２ビットのデータＡ［０］、Ａ［１］が与えられ、エンコーダ１０からは４ビットのデータに対応するＢ［０］からＢ［３］までのデータが出力され、このデータが長距離配線１２を介して受信側に送られる。

受信側のデコーダ１１に対しては、長距離配線１２からのデータとしてＢ［０］からＢ［３］までのデータが与えられ、デコーダ１１からは送信側から送られるデータＡ［０］と同じ値を持つＣ［０］と、Ａ［１］と同じ値を持つＣ［１］に加えて、これらのそれぞれの反転信号Ｃｘ［０］、Ｃｘ［１］が出力されるものとする。なおここでこれらの反転信号の出力は必ずしも必要でないが、受信側で差動信号を必要とするような場合に有効である。

図４は、図３におけるエンコーダ１０を構成する２個のインバータ１５_０、１５_１、および４個のＮＡＮＤゲート１６_０から１６_３のうちで４個のＮＡＮＤゲートに対する入力信号と出力信号との間の関係を示す。まず２個のインバータ１５_０、１５_１からそれぞれ出力信号Ａｘ［０］とＡｘ［１］とが出力され、これらの反転信号は必要に応じて４個のＮＡＮＤゲート１６_０から１６_３までに対して与えられる。

図４の第１行はＮＡＮＤゲート１６_０に対する入力信号と出力信号との関係を示し、入力信号としてはＡｘ［０］とＡｘ［１］とが与えられ、出力信号としてＢ［０］が出力される。第２行から第４行は、それぞれＮＡＮＤゲート１６_１から１６_３までに対する入力信号と出力信号との関係を示す。

図５は、図３のデコーダ１１を構成する４個のＮＡＮＤゲート１７_０から１７_３までに対する入力信号と出力信号との関係を示す。第１行は、ＮＡＮＤゲート１７_０に対する入力信号と出力信号との関係を示し、入力としてＢ［０］とＢ［２］とが与えられ、出力としてＣｘ［０］が得られる。第２行から第４行は、それぞれＮＡＮＤゲート１７_１から１７_３までに対する入力信号と出力信号の関係を示す。

図６は、図３の２ビットデータ転送システムにおける真理値表である。同図において１０進数で０から３までのデータに対する入力信号２ビットＡ［０］、Ａ［１］の値と、エンコーダ１０の出力としてのＢ［０］からＢ［３］までの値と、デコーダ１１の出力のうちでエンコーダ１０への入力信号Ａ［０］、Ａ［１］とその値が等しくなるＣ［０］、Ｃ［１］の値が示されている。

図６において長距離配線１２によって転送されるデータＢ［０］からＢ［３］までのデータを見ると、１０進数の０から３のそれぞれに対して、４つの値Ｂ［０］からＢ［３］までの値のうちで１つだけが“０”であり、その他の３つが全て“１”であるという特徴がある。そしてエンコーダ１０への入力２ビットの値が１ビットでも変化すると、この１つだけの値、例えば図６で１０進数０に対応する４つの値のうちＢ［０］の“０”の値が必ず“１”に変化し、残りの３つの値、すなわち全て“１”であった値、ここではＢ［１］からＢ［３］までのいずれか１つが“０”に変化するという特徴がある。

図７は、第１の実施例における消費電力削減効果の説明図である。同図はｎビットのデータを従来のようにｎ本の信号線を使って転送する代わりに、２^ｎ本の信号線を使って転送する第１の実施例における消費電力削減効果の説明図であり、例えば２ビットのデータを転送するための信号線の本数は４本であり、６ビットのデータを転送するために必要な信号線の本数は６４本である。

図７に関連して、まず従来における消費電力について説明する。例えば１ビットの信号Ａ［０］が変化する場合、Ａ［０］の値が“０”の場合は“１”に変化し、“１”の場合は“０”に変化する。これに加えて変化しない場合は“０”は“０”のままであり、“１”は“１”のままである。また、動作時と非動作時のときを踏まえた動作率を考慮すると、信号Ａ［０］が変化する確率は値が変化しない場合も含めて０．２５となる。

従って２ビットのデータに対しては、１ビット当たりの消費電力を０．２５とすると、２本の信号線に対応して消費電力は０．５となり、ｎビットの場合には０．２５×ｎによって消費電力が表わされる。従って６ビットの場合には１．５によって消費電力が表わされることになる。

これに対して第１の実施例に対する２ビットの場合の消費電力について図６を参照して説明する。図６で説明したように２ビットのデータＡ［０］、Ａ［１］のうちで１ビット以上のデータの変化があったときに、長距離配線のデータＢ［０］からＢ［３］のうちで１本のデータが“０”から“１”に、１本のデータが“１”から“０”に変化する。この時、Ａ［０］とＡ［１］が変化する確率、あるいは逆に変化しない確率は共に０．５であり、消費電力は
（全体の確率）−（データＡの全ビットが変化しない確率）
によって与えられるものと考えれば２ビットの場合には次式によって与えられる。

消費電力＝１−（０．５）^２＝０．７５
またｎビットのデータに対しては消費電力は次式によって与えられる。
消費電力＝１−（０．５）^ｎ
このように本発明においてはデータのビット数ｎの増加につれて消費電力の値は“１”に近づくものと考えられる。図７に示すように従来技術では４ビットのデータに対する消費電力が１．０となっており、第１の実施例においては４ビット以上のデータの転送において消費電力を削減することが可能となる。

図８は、第１の実施例における３ビットデータ転送システムの構成回路図である。同図においてエンコーダ、デコーダは明示していないが、送信側のエンコーダは３個のインバータ２５_０から２５_３、および８個の３入力ＮＡＮＤゲート２６_０から２６_７によって構成され、また受信側のデコーダは６個の４入力ＮＡＮＤゲート２７_０から２７_５によって構成される。

図９は、このエンコーダ側の８個の３入力ＮＡＮＤゲート２６_０から２６_７に対する入力信号と出力信号との関係の説明図である。図８においても３個のインバータ２５_０から２５_３によってそれぞれ入力信号の反転信号Ａｘ［０］、Ａｘ［１］、およびＡｘ［２］が出力され、必要に応じて８個の３入力ＮＡＮＤゲート２６_０から２６_７に対して与えられる。

図９の第１行は、ＮＡＮＤゲート２６_０に対する入力信号と出力信号の関係を示し、３つの入力信号は全て受信側に転送すべきデータの反転信号であり、出力信号はＢ［０］である。

図９の第２行から第８行は、ＮＡＮＤゲート２６_１から２６_７までに対する入力信号と出力信号との関係を示し、このような関係によって長距離配線２２上の信号は、図６で説明した２ビットの場合と同様に、１０進数で０から７に対応するデータに対応して、Ｂ［０］からＢ［７］までの８個の信号のうちの１個だけが“０”、他の７個が“１”となり、転送すべきデータの値が変化するとその“０”の値が“１”に変化し、他の７個の“１”のうちの１個が“０”に変化することになる。

図１０は、図８におけるデコーダ側の６個の４入力ＮＡＮＤゲート２７_１から２７_５までに対する入力信号と出力信号との関係を示す。同図において第１行はＣ［０］の反転信号Ｃｘ［０］を出力するＮＡＮＤゲート２７_０に対する入力信号と出力信号との関係を示し、第２行から第６行はそれぞれＮＡＮＤゲート２７_１から２７_５までに対する入力信号と出力信号との関係を示す。

図１１は、第１の実施例における４ビットデータ転送システムの構成回路図である。同図において送信側のエンコーダ、受信側のデコーダは明示していないが、エンコーダは４個のインバータ３５_０から３５_３、１６個の４入力ＮＡＮＤゲート３６_０から３６_１５までによって構成され、受信側のデコーダは８個の８入力ＮＡＮＤゲート３７_０から３７_７までによって構成されている。

図１２は、図１１におけるエンコーダ側の１６個の４入力ＮＡＮＤゲート３６_０から３６_１５までに対する入力信号と出力信号との関係を示す。このエンコーダの内部においても、４個のインバータ３５_０から３５_３までによって４ビットのデータＡ［０］からＡ［３］までの反転信号が出力され、必要に応じてＮＡＮＤゲート３６_０から３６_１５までに与えられる。

図１２の第１行は４入力ＮＡＮＤゲート３６_０に対する入力信号と出力信号の関係を示し、入力信号としては４ビットのデータの全ての反転信号が与えられる。第２行から第１６行までは、４入力ＮＡＮＤゲート３６_１から３６_１５までに対する入力信号と出力信号の関係を示す。

図１３は、図１１の受信側の８個の８入力ＮＡＮＤゲート３７_０から３７_７までに対する入力信号と出力信号との関係を示す。図１１においては、図面が複雑となるため、各８入力ＮＡＮＤゲート３７_０から３７_７までに対する入力信号の接続を示していないが、各ＮＡＮＤゲート３７_０から３７_７までに図１３の第１行から第８行までに示す入力信号を与えることによって、送信側からの転送データＡ［０］からＡ［３］までのデータと同一のデータＣ［０］からＣ［３］までと、それらの各データの反転データＣｘ［０］からＣｘ［３］までが出力される。

図１４は、本発明の第２の実施例におけるデータ転送システムの構成回路図である。この第２の実施例では、送信信号としてパルス信号が与えられ、受信側では送信されるべきパルス信号と同じパルス信号が出力されるものとする。また送信側でエンコーダ５０に与えられる信号は転送データの各ビットの信号に対する相補（差動）的な信号も入力されるものとし、例えば２ビットの転送データに対しては４本の信号が入力されるものとする。

図１４においてエンコーダ５０は、図３に示すエンコーダ１０と異なって、２個のインバータを含まない構成となっているが、入力信号として反転信号が与えられているために、４個の２入力ＮＡＮＤゲート５６_０から５６_３までに対する入力信号と出力信号の関係は、図３における４個のＮＡＮＤゲート１６_０から１６_３までに対すると実質的に同一であり、また受信側のデコーダ５１の内部の４個のＮＡＮＤゲート５７_０から５７_３までに対する入力信号と出力信号の関係は、図３におけるＮＡＮＤゲート１７_０から１７_３までに対すると同一である。なお図１４における送信パルスと受信パルスとの関係などについては次の図１５で説明する。

図１５は、図１４の第２の実施例に対する真理値表である。同図において、図１４のエンコーダ５０への４本の入力信号線のうち、１０進数で０から３までの送信データに対応して、それぞれいずれか２本の信号線に対してポジ（正）パルスＰが与えられるものとし、その他の２本の信号線の電位は“０”、すなわちＬのままであるとする。

エンコーダ５０へのこのような入力パルスに対応して、長距離配線５２上の信号Ｂ［０］からＢ［３］までの信号線のうちで、０から３までの送信データに対応して、それぞれ１本だけにネガ（負）パルスＮＰが生じ、他の３本の信号線の電位は“１”、すなわちＨとなる。ここでネガパルスＮＰは、ポジパルスＰのパルス幅に相当する時間だけ電位が“１”から“０”、すなわちＨからＬとなるパルスである。

図１４においては、エンコーダ５０への４本の入力信号線のうち、Ａ［１］とＡｘ［０］とに対応する信号線にポジパルスが与えられている。このため、例えばＮＡＮＤゲート５６_０に対する２つの入力のうちＡｘ［１］は“０”のままであり、もう一方の入力にＡｘ［０］としてポジパルスが与えられても、出力Ｂ［０］の値は“１”のままとなる。ＮＡＮＤゲート５６_１、５６_３の出力としてのＢ［１］、Ｂ［３］の値も同様に“１”のままとなる。これに対してＮＡＮＤゲート５６_２に対しては２つの入力として同時にポジパルスが与えられる。それに対応して出力信号Ｂ［２］にはネガパルスが生じることになる。

受信側のデコーダ５１に対しては、信号Ｂ［２］、すなわちネガパルスが、信号Ｃｘ［０］と信号Ｃ［１］とを出力するＮＡＮＤゲート５７_０と５７_３のそれぞれ一方の入力に与えられるために、これらのＮＡＮＤゲートから出力信号としてポジパルスが出力され、信号Ｃ［０］とＣｘ［１］との値は共に“０”となる。

図１６は、第２の実施例における消費電力削減効果の説明図である。まず、従来技術については、図１４のように正転信号と、その信号と相補的な信号とをそのまま受信側に送るものとすると、１ビットに対するＡ［０］とＡｘ［０］とのいずれかの値がパルスの送信に対応して変化する、この１ビット時の消費電力を“１”とすると、２ビットの場合はその２倍、ｎビットの場合はｎ倍となる。例えば２ビットの場合は２本、３ビットの場合は３本の信号線の電位が、パルス入力に対応してに変化する。

これに対して本発明においては、図１５で説明したように転送すべきデータの値に対応して、各ビットのデータに変化があったときでも長距離配線Ｂ［０］からＢ［３］までのうちでネガティブパルスの発生する信号線は１本だけであり、このネガティブパルスにおいて電位が変化するときに、配線１本分の消費電力が必要となる。データのビット数が増えても、第１の実施例におけると同様にネガパルスの発生する長距離配線は１本だけとなり、消費電力は“１”のままとなり、従来技術に比べて消費電力の削減効果が大きくなる。

次に第３の実施例について説明する。第３の実施例はスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に対するデータの書き込みと読み出しに対して、第２の実施例のデータ転送システムを応用したものである。図１７は、そのようなＳＲＡＭに対するデータの読み書き回路の回路図である。同図において読み書き回路は、セル６０、プリチャージ回路＋コラムスイッチ６１、センスアンプ６２、読み出しデータ送出回路６３、書き込みデータ送出回路６４に加えて、ライト用グローバルビット線６５、リード用グローバルビット線６６を備えている。ライト用グローバルビット線６５は、ブロック分割されたＲＡＭの各ブロックに対して書き込みデータ送出回路６４からの書き込みデータを送るための信号線であり、リード用グローバルビット線６６は読み出しデータ送出回路６３によって各ブロックから読み出されたデータを外部に送るための信号線である。

図１８は、図１７で説明したＳＲＡＭが、１ビットではなく複数ビットのものであるときに、それに対応するＳＲＡＭの読み書き回路におけるライト用グローバルビット線とリード用グローバルビット線の説明図である。ここではビット数がｎビットの場合の図を示しており、ライト用グローバルビット線としてビット０用の６５_０からビット（ｎ−１）用の６５_ｎ−１までを備えており、またリード用グローバルビット線として６６_０から６６_ｎ−１までを備えている。

第３の実施例では、図１８で説明したように複数ビットのＳＲＡＭに対するライト用グローバルビット線、および／またはリード用グローバルビット線としてそれぞれ２本の信号線を用いる代わりに、図１４における長距離配線５２を用いることによって、データの書き込み、および／または読み出しに必要な消費電力を大幅に削減することが可能となる。

第３の実施例では、図１８の各ビットに対するそれぞれ２本のライト用グローバルビット線、リード用グローバルビット線に代わって必要となる長距離配線の数が増え、配線に必要な面積は大きくなるが、一般にＲＡＭの面積はセルのサイズによって決定され、配線本数を増やしてもＲＡＭのサイズはそれほど大きくならない場合が多く、第３の実施例を用いることによって消費電力削減効果の非常に大きいＳＲＡＭを提供することが可能となる。

以上に述べたように、本発明の実施形態では、ｎ本の信号線上のデータを送信側と受信側との間で転送するものであり、送信側と受信側との間に２^ｎ本のデータ転送用信号線を備える。例えば３ビットのデータを転送する場合には８本のデータ転送用信号線が備えられる。 また、送信側に、ｎ本の信号線に与えられるデータの入力に対して、２^ｎ本のデータ転送用信号線のうちで、そのデータに対応する１本の信号線のみに低電位（Ｌ）の信号を、他の全ての信号線に高電位（Ｈ）の信号を出力するエンコーダを備え、またデータ受信側に、そのエンコーダから出力された信号の入力に対して、送信側でｎ本の信号線に与えられたデータと同一のデータをｎ本の信号線に出力するデコーダを備える。

また、データ転送システムは、２本を１組とし、ｎ組の信号に対応する２ｎ本の信号線上のパルス信号を転送するものであり、送信側と受信側との間に２^ｎ本のデータ転送用信号線を備える。このデータ転送システムにおいて、データの送信側に、相補的な２本の信号線を１組として、それぞれのｎ組の信号線２本のうちどちらか１本の信号線に正パルスが与えられた時、２^ｎ本のデータ転送用信号線のうちで、正パルスが与えられた前述の信号線に対応する１本のデータ転送用信号線に、正パルスのパルス幅に対応して電位が高（Ｈ）から低（Ｌ）に変化するパルスを出力するエンコーダを備え、データの受信側に、そのエンコーダから出力された信号の送信に対応して、２ｎ本の出力信号線のうちで送信側で正パルスが与えられたそれぞれの信号線に対応する各信号線に正パルスを出力するデコーダを備える。

以上の説明においては、本発明の実際的な応用例として、ＳＲＡＭに対するデータ読み書き回路への応用例を説明したが、本発明の適用範囲はこれに限定されることなく、基板上の配線を含めて、各種の応用分野に適用できることは当然である。

Claims (8)

1. ｎ本の送信信号線を有するデータ送信側とｎ本の受信信号線を有するデータ受信側との間に、２^ｎ本のデータ転送用信号線と、
   前記データ送信側に、ｎビットの送信データを、２ ^ｎ ビットの転送データにエンコードするエンコーダと、
   前記データ受信側に、前記２ ^ｎ ビットの転送データを、ｎビットの受信データにデコードするデコーダと、
   を有し、
   前記データ転送用信号線のうちの１本の信号線に第１状態の信号を出力し、前記１本の信号線を除く他の信号線に第２状態の信号を出力するよう、前記ｎビットの送信データを前記エンコーダによりエンコードし、前記ｎビットの送信データを前記データ転送用信号線で転送することを特徴とするデータ転送システム。
2. 前記エンコーダがｎ個のインバータと、２^ｎ個のＮＡＮＤゲートとを備えることを特徴とする請求項１記載のデータ転送システム。
3. 前記デコーダは、前記エンコーダから２^ｎ本のデータ転送用信号線に出力された信号の入力に対応して、前記データ送信側で前記ｎ本の送信信号線に与えられたデータと同一のデータを前記ｎ本の受信信号線に出力することを特徴とする請求項１又は２に記載のデータ転送システム。
4. 前記デコーダが少なくともｎ個のＮＡＮＤゲートを備えることを特徴とする請求項１〜３のいずれか一つに記載のデータ転送システム。
5. 前記デコーダがさらにｎ個のＮＡＮＤゲートを備え、
   合計２ｎ個のＮＡＮＤゲートのうちのｎ個が前記データ受信側における前記ｎ本の受信信号線上に前記同一のデータを出力し、
   残りのｎ個のＮＡＮＤゲートが前記ｎ本の受信信号線上に出力されるデータをそれぞれ反転させたデータを出力するためのさらに前記ｎ本の受信信号線に該反転データを出力することを特徴とする請求項４記載のデータ転送システム。
6. ２本を１組とし、ｎ組の信号に対応する２ｎ本の信号線上のパルス信号を送信するデータ送信側と受信するデータ受信側との間に、２^ｎ本のデータ転送用信号線と、
   前記データ送信側に、ｎビットの送信データを、２ ^ｎ ビットの転送データにエンコードするエンコーダと、
   前記データ受信側に、前記２ ^ｎ ビットの転送データを、ｎビットの受信データにデコードするデコーダと、
   を有し、
   前記データ転送用信号線のうちの１本の信号線に第１状態の信号を出力し、前記１本の信号線を除く他の信号線に第２状態の信号を出力するよう、前記ｎビットの送信データを前記エンコーダによりエンコードし、前記ｎビットの送信データを前記データ転送用信号線で転送することを特徴とするデータ転送システム。
7. 前記エンコーダが、前記２ｎ本のうちの１本以上の信号線に正パルスが与えられた時、前記２^ｎ本のデータ転送用信号線のうちで、該正パルスが与えられた１本以上の信号線に対応する１本のみの信号線に、前記正パルスのパルス幅に対応して電位が高電位から低電位に変化するパルスを出力することを特徴とする請求項６記載のデータ転送システム。
8. 前記デコーダが、前記エンコーダから２^ｎ本のデータ転送用信号線に出力された信号の入力に対応して、２ｎ本の出力信号線のうちで前記データ送信側で正パルスが与えられた１本以上の信号線に対応する各信号線に正パルスを出力することを特徴とする請求項７記載のデータ転送システム。

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