CN116540459A - 液晶显示装置 - Google Patents

Abstract

实现能够抑制边框区域的增大并且得到充分的开口率的液晶显示装置。在显示区域(10)的内部设置有多个像素电极。与多个像素电极一一对应的多个像素晶体管(30)设置在显示区域(10)的外侧的区域。各像素晶体管(30)通过与其对应的像素布线(11)与像素电极连接。输入用于驱动多个像素晶体管(30)的驱动信号组的输入焊盘组(20)设置在TFT基板(5)上。在此，多个像素晶体管(30)仅设置在TFT基板(5)上的区域中的输入焊盘组(20)与显示区域(10)之间的区域以外的区域。

Description

液晶显示装置

技术领域

以下的公开关于液晶显示装置，尤其关于分别独立地驱动显示区域内的像素的液晶显示装置。

背景技术

液晶显示装置可以大致区分为利用来自设置于显示部的背面的背光的出射光的透射型液晶显示装置和利用外部光的反射光的反射型液晶显示装置。另外，还已知利用来自背光的出射光及外部光的反射光两者的半透射型液晶显示装置。反射型液晶显示装置不需要背光，因此与透射型液晶显示装置相比，能够容易地实现低耗电化、薄型化。此外，近年来，在这样的反射型液晶显示装置的背面设置有有机EL显示装置的双层结构的显示装置(以下称为“双层显示器”。)也被开发。双层显示器典型地用于手表，例如，在进行高精细显示时进行基于有机EL显示装置的图像显示，在进行文字信息的显示等简易的显示时进行基于反射型液晶显示装置的图像显示。

然而，关于反射型液晶显示装置，由于利用外部光的反射光，所以如果显示区域的开口率低，则无法得到充分的显示质量。因此，优选尽量提高开口率。因此，在国际公开第2011/027600号文本中公开了不降低开口率而能够得到低功耗的效果的像素电路的构成。

此外，近年来，为了实现功耗的降低，开发了在像素电路内具备存储器电路的液晶显示装置。关于此，在国际公开第2020/255536号文本中公开了如下液晶显示装置：通过设置使用系统控制电路输出控制极性信号的信号的结构，能够在存储器模式(使用记录于存储器电路的信号的驱动模式)时停止影像信号控制电路的动作。根据该液晶显示装置，能够在存储器模式时停止影像信号控制电路的动作，因此能够实现显著的低功耗化。

发明内容

本发明所要解决的技术问题

但是，根据国际公开第2011/027600号文本所公开的构成，由于在显示区域内存在像素晶体管、存储电路，因此无法获得充分的开口率。关于此，考虑将设置于显示区域内的构成要素的一部分设置于显示区域外，但担心边框区域变宽。近年来，特别是关于手表等可穿戴式终端，小型化的要求强烈，因此不优选边框区域的增大。

此外，根据国际公开2020/255536号文本所公开的构成，由于在输入焊盘组与显示区域之间设置有驱动电路(影像信号输出部)(参照国际公开2020/255536号文本的图1以及图2)，因此以显示区域为基准，输入焊盘组侧的边框区域必然变大。

因此，以下的公开的目的在于，实现能够抑制边框区域的增大并且得到充分的开口率的液晶显示装置。

用于解决技术问题的技术方案

(1)本发明几个实施方式的液晶显示装置具有面板基板，所述面板基板设置有包含多个像素电极的显示区域，所述液晶显示装置包括：多个像素晶体管，其设置于与所述多个像素电极一一对应的、所述显示区域的外侧的区域；多条像素布线，其分别连接所述多个像素电极和所述多个像素晶体管；以及输入焊盘组，其设置在所述面板基板上，并输入用于驱动所述多个像素晶体管的驱动信号组，所述多个像素晶体管仅设置在所述面板基板上的区域中的、所述输入焊盘组与所述显示区域之间以外的区域。

(2)此外，本发明几个实施方式的液晶显示装置包括上述(1)的构成，所述面板基板具有由第一边、第二边、第三边以及第四边构成的矩形的形成，所述第二边与所述第一边相对，所述第三边连结所述第一边的一端与所述第二边的一端，所述第四边连结所述第一边的另一端与所述第二边的另一端，所述输入焊盘组在所述面板基板上设置在沿着所述第一边的边框区域，所述多个像素晶体管不设置在沿着所述第一边的边框区域，设置在沿着所述第二边的边框区域、沿着所述第三边的边框区域和沿着所述第四边的边框区域中的至少任一个。

(3)此外，本发明几个实施方式的液晶显示装置包括上述(2)的构成，所述多个像素晶体管被配置为，对于所述多条像素布线的全部，从像素晶体管向像素电极延伸的方向相同。

(4)此外，本发明几个实施方式的液晶显示装置包括上述(3)的构成，所述多个像素晶体管仅设置在沿着所述第二边的边框区域。

(5)此外，本发明几个实施方式的液晶显示装置包括上述(3)的构成，所述多个像素晶体管仅设置在沿着所述第三边的边框区域或者沿着所述第四边的边框区域的任一个。

(6)此外，本发明几个实施方式的液晶显示装置包括上述(2)的构成，所述多个像素晶体管设置在沿着所述第三边的边框区域和沿着所述第四边的边框区域，所述多条像素布线由多个第一类型的像素布线和多个第二类型的像素布线构成，所述多个第一类型的像素布线将设置在沿着所述第三边的边框区域的像素晶体管和与其对应的像素电极连接，所述多个第二类型的像素布线将设置在沿着所述第四边的边框区域的像素晶体管和与其对应的像素电极连接。

(7)此外，本发明几个实施方式的液晶显示装置包括上述(1)的构成，所述面板基板具有圆形的形状，以第二虚拟线为基准，仅在存在所述显示区域一侧的边框区域设置所述多个像素晶体管，所述第二虚拟线是通过第一虚拟线和所述显示区域的连接点并与所述第一虚拟线正交的虚拟线，所述第一虚拟线是连接所述显示区域和所述输入焊盘组的最短的虚拟线的虚拟线。

(8)此外，本发明几个实施方式的液晶显示装置包括上述(7)的构成，所述多个像素晶体管被配置为，对于全部的所述多条像素布线，从像素晶体管向像素电极延伸的方向相同。

(9)此外，本发明几个实施方式的液晶显示装置包括上述(8)的构成，以第三虚拟线为基准，仅在不存在所述输入焊盘组一侧的边框区域设置有所述多个像素晶体管，所述第三虚拟线是通过所述显示区域的中心且与所述第二虚拟线平行的虚拟线。

(10)此外，本发明几个实施方式的液晶显示装置包括上述(8)的构成，以第四虚拟线为基准，仅在一侧的边框区域设置有所述多个像素晶体管，所述第四虚拟线是通过所述第一虚拟线和所述显示区域的连接点和所述显示区域的中心的虚拟线。

(11)此外，本发明几个实施方式的液晶显示装置包括上述(7)的构成，所述多个像素晶体管，以通过所述第一虚拟线和所述显示区域的连接点和所述显示区域的中心的虚拟线即第四虚拟线为基准，设置于一侧的边框区域及另一侧的边框区域双方，所述多条像素布线包括多个第一类型的像素布线和多个第二类型的像素布线，多个第一类型的像素布线将以所述第四虚拟线为基准设置在一侧的边框区域的像素晶体管和与其对应的像素电极连接，所述多个第二类型的像素布线将以所述第四虚拟线为基准设置在另一侧的边框区域的像素晶体管和与其对应的像素电极连接。

(12)此外，本发明几个实施方式的液晶显示装置包括上述(6)或上述(11)的构成，所述多个第一类型的像素布线的条数与所述多个第二类型的像素布线的条数相同。

(13)此外，本发明几个实施方式的液晶显示装置在上述(1)至上述(12)中的任一个构成的基础上，所述液晶显示装置包括：驱动电路，其基于所述驱动信号组来驱动所述多个像素晶体管，所述驱动电路配置在所述面板基板上的区域中的、所述输入焊盘组和所述显示区域之间以外的区域，使得所述多个像素晶体管配置在所述驱动电路和所述显示区域之间的区域。

(14)此外，本发明几个实施方式的液晶显示装置包括上述(13)的构成，所述驱动电路包括由串联连接的多个单位电路构成的移位寄存器，所述多个单位电路将依次激活的多个输出信号作为多个定时信号输出，基于所述多个定时信号进行所述驱动信号组中包含的多个数据信号的取入。

(15)此外，本发明几个实施方式的液晶显示装置包括上述(13)的构成，所述驱动电路包括解码电路，所述解码电路具有多个输出部，所述多个输出部将依次激活的多个解码信号作为多个定时信号输出，基于所述多个定时信号进行所述驱动信号组中包含的多个数据信号的取入。

(16)此外，本发明几个实施方式的液晶显示装置包括上述(14)或上述(15)的构成，M是2以上的整数，所述驱动电路对应每一个定时信号包含M个锁存电路，所述M个锁存电路基于对应的定时信号取入M个数据信号，并输出该取入的M个数据信号。

(17)此外，本发明几个实施方式的液晶显示装置在上述(16)的构成的基础上，所述液晶显示装置具备极性切换电路，其包括多个所述像素晶体管，所述极性切换电路用于每隔规定期间切换对所述多个像素电极施加的电压的极性，所述极性切换电路由分别与所述多条像素布线对应的多个极性控制部构成，各极性控制部包括第一像素晶体管和第二像素晶体管，所述第一像素晶体管和第二像素晶体管基于从对应的锁存电路输出的数据信号，导通/截止状态相反地变化，在各极性控制部中，在第一电平和第二电平之间，供给电压电平在每个所述规定期间相反地变化的第一电压和第二电压，当所述第一像素晶体管为导通状态时，经由对应的像素布线，向对应的像素电极施加所述第一电压，当所述第二像素晶体管为导通状态时，经由对应的像素布线，向对应的像素电极施加所述第二电压。

(18)此外，本发明几个实施方式的液晶显示装置在上述(14)或上述(15)的构成的基础上，所述液晶显示装置包括采样电路，其包括所述多个像素晶体管，所述多个像素晶体管以K为2以上的整数，由K个像素晶体管形成一组的方式进行分组，各像素晶体管具有被供给对应的定时信号的控制端子、被供给对应的数据信号的第一导通端子、以及与对应的像素布线连接的第二导通端子，对形成相同组的K个像素晶体管的控制端子供给相同定时信号，对形成相同组的K个像素晶体管的第一导通端子供给相互不同的数据信号。

(19)此外，本发明几个实施方式的液晶显示装置包括上述(1)至上述(12)中的任一个的构成，各像素晶体管具有：控制端子，其被供给所述驱动信号组所包含的开关控制信号；第一导通端子，其被供给所述驱动信号组所包含的数据信号；以及第二导通端子，其与对应的像素布线连接，对所述多个像素晶体管的控制端子供给相同的开关控制信号，对所述多个像素晶体管的第一导通端子供给相互不同的数据信号。

(20)此外，本发明几个实施方式的液晶显示装置包括上述(1)至上述(12)中的任一个的构成，所述多个像素晶体管以Z为2以上的整数，并由Z个像素晶体管形成一组的方式进行分组，各像素晶体管具有：控制端子，其被供给所述驱动信号组所包含的开关控制信号；第一导通端子，其被供给所述驱动信号组所包含的数据信号；以及第二导通端子，其与对应的像素布线连接，对形成相同组的Z个像素晶体管的控制端子供给相互不同的信号作为所述开关控制信号，对形成相同组的Z个像素晶体管的第一导通端子，以时分方式供给一个数据信号。

有益效果

根据本发明的几个实施方式的液晶显示装置，像素晶体管设置在显示区域的外侧的区域。即，在显示区域内不存在像素晶体管。由此，在显示区域得到充分的开口率。此外，像素晶体管仅设置在面板基板上的区域中的输入焊盘组与显示区域之间以外的区域。由此，与在输入焊盘组与显示区域之间设置像素晶体管的构成相比，能够使整个边框区域的尺寸变小。以上，实现能够抑制边框区域的增大并且得到充分的开口率的液晶显示装置。

附图说明

图1是表示关于所有的实施方式的TFT基板上的各构成要素的配置的第一示例示意图。

图2是用于说明关于所有的实施方式的显示装置(双层显示器)的概略构成的图。

图3是表示关于所有的实施方式的TFT基板上的各构成要素的配置的第二示例的图。

图4是表示关于所有的实施方式的TFT基板上的各构成要素的配置的第三示例的图。

图5是用于说明关于所有的实施方式的上述第三示例的详细情况的图。

图6是表示关于所有的实施方式的TFT基板上的各构成要素的配置的第四示例的图。

图7是表示关于所有的实施方式的TFT基板上的各构成要素的配置的第五示例的图。

图8是表示关于所有的实施方式的TFT基板上的各构成要素的配置的第六示例的图。

图9是表示关于所有的实施方式的TFT基板上的各构成要素的配置有关的第七示例的图。

图10是用于说明所有的实施方式中的显示区域的概略构成的图。

图11是用于说明关于所有的实施方式的像素的结构的示意图。

图12是用于说明关于所有的实施方式的效果的图。

图13是用于说明关于所有的实施方式的效果的图。

图14是用于说明关于所有的实施方式的效果的图。

图15是用于说明第一实施方式中与像素布线的驱动有关的构成的功能框图。

图16是表示上述第一实施方式中移位寄存器的构成的框图。

图17是用于说明上述第一实施方式中移位寄存器的动作的信号波形图。

图18是表示上述第一实施方式中锁存部的构成的框图。

图19是用于说明上述第一实施方式中一个锁存电路的概略的图。

图20是表示上述第一实施方式中一个锁存电路的详细构成的电路图。

图21是表示上述第一实施方式中极性切换电路的概略构成的框图。

图22是表示上述第一实施方式中极性控制部的概略构成的电路图。

图23是表示上述第一实施方式中使用单沟道开关的极性控制部的详细构成的电路图。

图24是表示上述第一实施方式中使用CMOS开关的极性控制部的详细构成的电路图。

图25是用于说明上述第一实施方式中液晶施加电压的极性的切换的信号波形图。

图26是用于说明第二实施方式中与像素布线的驱动有关的构成的功能框图。

图27是表示上述第二实施方式中的采样电路的概略构成的框图。

图28是表示上述第二实施方式中的单位采样部的详细构成的电路图。

图29是用于说明第三实施方式中与像素布线的驱动有关的构成的功能框图。

图30是表示上述第三实施方式中的解码器的详细构成的电路图。图31是表示上述第三实施方式中解码器的一个输出量的详细构成的电路图。

图32是用于说明在上述第三实施方式中用于地址设定的分块的图。

图33是表示上述第三实施方式中地址映射的一例的图。

图34是表示上述第三实施方式中地址映射的一例的图。

图35是表示上述第三实施方式中地址映射的一例的图。

图36是表示上述第三实施方式中地址映射的一例的图。

图37是表示上述第三实施方式中锁存部的构成的框图。

图38是用于说明第四实施方式中与像素布线的驱动有关的构成的功能框图。

图39是表示第五实施方式中的采样电路的构成的电路图。

图40是用于说明上述第五实施方式中的采样电路的动作的信号波形图。

图41是表示第六实施方式中的采样电路的构成的电路图。

图42是用于说明上述第六实施方式中采样电路的动作的信号波形图。

图43是用于说明在输入焊盘组的附近配置驱动电路以及像素晶体管的情况的图。

具体实施方式

<0.与所有的实施方式有关的事项>

首先，对与所有的实施方式有关的事项进行说明。

<0.1显示装置的概略构成>

图2是用于说明所有的实施方式中的显示装置100的概略构成的示意图。另外，该显示装置100是具备两个显示面板的双层显示器。如图2所示，该显示装置100由偏光板140、相位差板130、液晶显示装置120和有机EL显示装置110构成。如图2所示，这些构成要素从观众侧开始按照偏光板140、相位差板130、液晶显示装置120、有机EL显示装置110的顺序配置。关于偏光板140，可以是吸收型，也可以是反射型。液晶显示装置120是反射型液晶显示装置，其单元厚度与一般的透射型液晶显示装置相比为约2分之1。有机EL显示装置110具有反射层。另外，相位差板130是为了光学补偿或扩大视角而设置的，也可以采用不设置相位差板130的构成。

在如上所述的构成中，在进行高精细显示时，将液晶显示装置120的所有像素设为透射状态，进行基于有机EL显示装置110的图像显示。另一方面，在进行文字信息的显示等简易的显示时，通过液晶显示装置120，进行利用由有机EL显示装置110的反射层引起的外部光的反射光的图像显示。

另外，如上所述，本公开的目的在于，实现抑制边框区域的增大并且得到充分的开口率的液晶显示装置。因此，以下仅进行与液晶显示装置120有关的说明。

＜0.2TFT基板上的构成＞

液晶显示装置120由彼此相对的2片基板(TFT基板及对置基板)构成。在TFT基板上形成有像素电极、像素布线、像素晶体管等。在对置基板上，在所有的像素形成有共用的共用电极。以下，详细说明TFT基板上的构成。

关于TFT基板上的构成(各构成要素的配置)，在对各实施方式中可采用的构成进行说明之前，对作为参考例的构成(参照图43)进行说明。在参考例的构成中，TFT基板95上的显示区域910分割为多个单位显示区域919。在显示区域910，与各单位显示区域919对应地形成有像素电极，与各像素电极对应的像素晶体管930设置在显示区域910的外侧。更详细而言，在TFT基板95上，沿着形成显示区域910的4边中的1边设置有多个像素晶体管930。此外，连接像素晶体管930和与其对应的像素电极的像素布线911形成在TFT基板95上。通过以上构成，显示区域910内的像素被分别独立地驱动。在此，在多个像素晶体管930的附近，形成有驱动这些多个像素晶体管930的驱动电路940。此外，在驱动电路940的附近设置有输入用于驱动多个像素晶体管930的驱动信号组的输入焊盘组920。而且，在TFT基板95上，形成有用于将输入到输入焊盘组920的驱动信号组传递到驱动电路940的信号布线组951。另外，在图43中，对一个输入焊盘标有附图标记921。

如上所述，根据参考例的构成，在输入焊盘组920与显示区域910之间设有驱动电路940和像素晶体管930。因此，与国际公开2020/255536号文本所公开的构成同样地，以显示区域910为基准，输入焊盘组920侧的边框区域必然变大。因此，以下，对后述的实施方式中可采用的构成(TFT基板95上的各构成要素的配置)进行说明。

<0.2.1第一示例>

图1是表示与TFT基板5上的各构成要素的配置有关的第一示例的图。如图1所示，TFT基板5具有矩形形状。在第一示例中，与参考例同样地，TFT基板5上的显示区域10被分割为多个单位显示区域19，在显示区域10中以与各单位显示区域19对应的方式形成有像素电极(后述的第二至第七示例也同样)。此外，与参考例同样地，连接像素电极和像素晶体管30的像素布线11形成在TFT基板5上。通过这样的构成，显示区域10内的像素被分别独立地驱动。

在第一示例中，与参考例不同，像素晶体管30和驱动电路40与输入焊盘组20夹着显示区域10设置在彼此相反侧的边框区域。在此，以下，关于TFT基板5，为了便于说明，将在附图(图1等)上位于下方的边称为“第一边”，将在附图上位于上方的边(与第一边相对的边)称为“第二边”，将在附图上位于左方的边(连结第一边的一端与第二边的一端的边)称为“第三边”，将在附图上位于右方的边(连结第一边的另一端与第二边的另一端的边)称为“第四边”。这样，在第一示例中，输入焊盘组20设置在沿着第一边的边框区域，像素晶体管30和驱动电路40仅设置在沿着第二边的边框区域。若着眼于沿着第二边的边框区域，则像素晶体管30配置在驱动电路40与显示区域10之间的区域。

另外，在图1中，对用于将输入到输入焊盘组20的驱动信号组传递至驱动电路40的信号布线组标有附图标记51，对输入焊盘组20所包含的一个输入焊盘标有附图标记21(图3～图9也同样)。

然而，在第一示例中，以进行被称为“单侧驱动”的驱动的方式配置多个像素晶体管30以及多条像素布线11。换言之，多个像素晶体管30配置成，多条像素布线11全部从像素晶体管30向像素电极延伸的方向相同。

<0.2.2第二示例>

图3是表示与TFT基板5上的各构成要素的配置有关的第二示例的图。如图3所示，TFT基板5具有矩形形状。在第二示例中，输入焊盘组20设置在沿着第一边的边框区域，像素晶体管30和驱动电路40仅设置在沿着第四边的边框区域。若着眼于沿着第四边的边框区域，则像素晶体管30配置在驱动电路40与显示区域10之间的区域。另外，像素晶体管30和驱动电路40也可以仅设置在沿着第三边的边框区域。与第一示例同样地，以进行被称为“单侧驱动”的驱动的方式配置多个像素晶体管30以及多条像素布线11。

＜0.2.3第三示例＞

图4是表示与TFT基板5上的各构成要素的配置有关的第三示例的图。如图4所示，与第一示例、第二示例不同，TFT基板5具有圆形的形状。在第三示例中，输入焊盘组20设置在图4中的显示区域10的下方，像素晶体管30和驱动电路40设置在图4中的显示区域10的右方。当着眼于图4中的显示区域10的右方时，像素晶体管30配置在驱动电路40与显示区域10之间的区域。与第一示例、第二示例同样地，以进行被称为“单侧驱动”的驱动的方式配置多个像素晶体管30以及多条像素布线11。另外，像素晶体管30和驱动电路40也可以设置于图4中的显示区域10的左方。

参照图5对输入焊盘组20与像素晶体管30的位置关系进行更详细的说明。在此，将连结显示区域10和输入焊盘组20的最短的虚拟的线称为“第一虚拟线”。在第一虚拟线上标有附图标记53。在第一虚拟线53与显示区域10的连接点标有附图标记54。此外，将通过第一虚拟线53与显示区域10的连接点54且与第一虚拟线53正交的虚拟的线(通过上述连接点54的切线)称为“第二虚拟线”。在第二虚拟线上标有附图标记55。在如上所述的前提下，以第二虚拟线55为基准，仅在存在显示区域10一侧的边框区域设置像素晶体管30。

<0.2.4第四示例>

图6是表示与TFT基板5上的各构成要素的配置有关的第四示例的图。如图6所示，TFT基板5具有圆形的形状。在第四示例中，输入焊盘组20设置在图6的显示区域10的下方，像素晶体管30和驱动电路40设置在图6的显示区域10的上方。详细而言，若将通过显示区域10的中心且平行于上述第二虚拟线55的虚拟的线设为“第三虚拟线”(对第三虚拟线标有附图标记56)，则以第三虚拟线56为基准，仅在不存在输入焊盘组20一侧的边框区域(图6中标有附图标记57的范围内的边框区域)设置像素晶体管30。另外，在该第四示例中，像素晶体管30也配置在驱动电路40与显示区域10之间的区域。此外，以进行被称为“单侧驱动”的驱动的方式配置多个像素晶体管30以及多条像素布线11。

<0.2.5第五示例>

图7是表示与TFT基板5上的各构成要素的配置有关的第五示例的图。如图7所示，TFT基板5具有矩形的形状。在第五示例中，与第一至第四示例不同，以进行被称为“两侧驱动”的驱动的方式配置多个像素晶体管30以及多条像素布线11。输入焊盘组20设置在沿着第一边的边框区域，像素晶体管30和驱动电路40设置在沿着第三边的边框区域和沿着第四边的边框区域。例如，全部的像素晶体管30中的半数的像素晶体管30设置在沿着第三边的边框区域，剩余的像素晶体管30设置在沿着第四边的边框区域。这样，像素晶体管30设置于沿着第三边的边框区域和沿着第四边的边框区域，因此，存在从像素电极向沿着第三边的边框区域延伸的像素布线11和从像素电极向沿着第四边的边框区域延伸的像素布线11。这些像素布线11例如形成为梳齿状。

在第五示例中，为了实现被称为“两侧驱动”的驱动，分别与显示区域10内的多个像素电极连接的多条像素布线11包括：多条第一类型的像素布线，其将设置在沿着第三边的边框区域的像素晶体管30和与其对应的像素电极连接；以及多条第二类型的像素布线，其将设置在沿着第四边的边框区域的像素晶体管30和与其对应的像素电极连接。与多个第一类型的像素布线连接的像素晶体管30仅设置在沿着第三边的边框区域，与多个第二类型的像素布线连接的像素晶体管30仅设置在沿着第四边的边框区域。

<0.2.6第六示例>

图8是表示与TFT基板5上的各构成要素的配置有关的第六示例的图。如图8所示，TFT基板5具有圆形的形状。在第六示例中，与第五示例同样，以进行被称为“两侧驱动”的驱动的方式配置有多个像素晶体管30以及多条像素布线11。输入焊盘组20设置在图8的显示区域10的下方，像素晶体管30和驱动电路40设置在图8的显示区域10的左方和显示区域10的右方双方。例如，全部的像素晶体管30中的半数的像素晶体管30设置在显示区域10的左方的边框区域，剩余的像素晶体管30设置在显示区域10的右方的边框区域。这样，像素晶体管30设置于显示区域10的左方的边框区域和显示区域10的右方的边框区域，因此存在从像素电极向显示区域10的左方的边框区域延伸的像素布线11和从像素电极向显示区域10的右方的边框区域延伸的像素布线11。这些像素布线11例如形成为梳齿状。

另外，与第三示例同样地，仅在以上述第二虚拟线55为基准，仅在存在显示区域10一侧的边框区域设置有像素晶体管30。在此，若将通过上述第一虚拟线53与显示区域10的连接点54(参照图5)和显示区域10的中心的虚拟线设为“第四虚拟线”(第四虚拟线标有附图标记58)，则在第三示例中，以第四虚拟线58为基准，仅在一侧的区域设置像素晶体管30(参照图4)。与此相对，在该第六示例中，以第四虚拟线58为基准，在一侧的边框区域及另一侧的边框区域双方设有像素晶体管30。

在第六示例中，为了实现被称为“两侧驱动”的驱动，分别与显示区域10内的多个像素电极连接的多条像素布线11包括：多个第一类型的像素布线，其以第四虚拟线58为基准，将设置在一侧的边框区域的像素晶体管30和与其对应的像素电极连接；以及多个第二类型的像素布线，其以第四虚拟线58为基准，将设置在另一侧的边框区域的像素晶体管30和与其对应的像素电极连接。与多个第一类型的像素布线连接的像素晶体管30以第四虚拟线58为基准仅设置在一侧的边框区域，与多个第二类型的像素布线连接的像素晶体管30以第四虚拟线58为基准仅设置在另一侧的边框区域。

<0.2.7第七示例>

在第一～第六示例中，在TFT基板5上形成有用于驱动像素晶体管30的驱动电路40，但并不限于此，也可以在与输入焊盘组20连接的基板(TFT基板5以外的基板)上设置有驱动电路。因此，作为第七示例，说明用于驱动像素晶体管30的驱动电路40未设置在TFT基板5上的构成(参照图9)。在第七示例中，输入焊盘组20设置在沿着第一边的边框区域，包含像素晶体管30的采样电路60设置在沿着第二边的边框区域。另外，图9所示的构成是关于第一示例将像素晶体管30以及驱动电路40置换为包括像素晶体管30的采样电路60的构成，但关于第二～第六的各例，也可以采用将像素晶体管30以及驱动电路40置换为包括像素晶体管30的采样电路60的构成。

＜0.2.8总结＞

如上所述，在第一～第七示例的任一例中，输入有驱动信号组的输入焊盘组20设置在TFT基板(面板基板)5上的一端部，该驱动信号组用于驱动与显示区域10内的多个像素电极分别对应的多个像素晶体管30，该多个像素晶体管30仅设置在TFT基板5(面板基板)上的区域中的输入焊盘组20与显示区域10之间以外的区域。

＜0.3显示区域的构成＞

接着，参照图10，对所有的实施方式中的显示区域10的概略构成进行说明。在显示区域10中，以与上述多个单位显示区域19一一对应的方式形成有多个像素电极12。另外，在以下的各实施方式中，假设在显示区域10中形成有960个像素电极12(32行×30列的像素电极12：参照图10)。

在一般的液晶显示装置中，在显示区域内设置有像素晶体管，但在这里说明的所有的实施方式中的液晶显示装置中，像素晶体管30未设置在显示区域10内，而是设置在显示区域10的外侧。如图10所示，在TFT基板5上配置有960根像素布线11，该960根像素布线11将设置在显示区域10的外侧的960个像素晶体管30和形成在显示区域10的960个像素电极12连接。

图11是表示所有的实施方式中的像素的结构的示意图。如图11所示，形成在TFT基板5上的像素电极12与形成在对置基板上的共用电极13对置，以被像素电极12与共用电极13夹持的方式设置液晶层14。共用电极13是在所有像素中共用使用的一个电极，为了抑制液晶的劣化，对共用电极13供给电压电平在高电平与低电平之间每隔规定期间变化的共用电极驱动信号VCOM。

＜0.4效果＞

根据上述的构成，与显示区域10内的多个像素电极12分别对应的多个像素晶体管30仅设置在TFT基板5上的区域中的输入焊盘组20与显示区域10之间以外的区域。

例如，在第一示例中，输入焊盘组20设置在沿着第一边的边框区域，像素晶体管30和驱动电路40仅设置在沿着第二边的边框区域(参照图1)。比较参考例的构成(参照图43)与第一示例的构成，如图12所示，关于沿着第二边的边框区域的宽度(附图上的上下方向的长度)，第一示例的一方仅比参考例长W1，但关于沿着第一边的边框区域的宽度(附图上的上下方向的长度)，第一示例的一方仅比参考例短W2。在此，W2比W1长。因此，根据第一示例，能够使整个边框区域的尺寸比参考例小。关于第四示例(参照图6)也同样。

此外，例如，在第二示例中，输入焊盘组20设置在沿着第一边的边框区域，像素晶体管30和驱动电路40仅设置在沿着第四边的边框区域(参照图3)。比较参考例的构成与第二示例的构成，如图13所示，关于沿着第四边的边框区域的宽度(附图上的左右方向上的长度)，第二示例的一方仅比参考例长W3，但如图14所示，关于沿着第一边的边框区域的宽度(附图上的上下方向上的长度)，第二示例的一方仅比参考例短W4。在此，W4比W3长。因此，根据第二示例，作为整体能够使边框区域的尺寸比参考例小。关于第三示例(参照图4)、第五示例(参照图7)以及第六示例(参照图8)也同样。

进一步地，根据第七示例(参照图9)，由于用于驱动像素晶体管30的驱动电路40未设置于TFT基板5上，因此，能使边框区域的尺寸比参考例更显著地小。

如上所述，关于在显示区域10的外侧设置像素晶体管30的构成，第一～第七示例的任意一个都能与参考例相比，能够缩小边框区域的尺寸。此外，在显示区域10内不存在像素晶体管30，因此能够得到充分的开口率。以上，在所有的实施方式中，实现能够抑制边框区域的增大并且得到充分的开口率的液晶显示装置。

<1.第一实施方式>

对第一实施方式进行说明。在本实施方式中，如上述第一～第六示例那样，在显示区域10与驱动电路40之间的区域设有多个像素晶体管30。

<1.1与像素布线的驱动有关的构成>

参照图15，对与像素布线11的驱动有关的构成进行说明。如图15所示，作为与像素布线11的驱动有关的构成要素，在显示区域10的外侧的区域设置有驱动电路40和极性切换电路70。驱动电路40由移位寄存器41和锁存部42构成。此外，像素晶体管30包含于极性切换电路70。

移位寄存器41中经由信号布线组51被供给控制时钟信号BCK、控制时钟信号BCKB、起始脉冲信号BSP和初始化信号INI。移位寄存器41的内部状态基于初始化信号INI被初始化。移位寄存器41基于控制时钟信号BCK、控制时钟信号BCKB和起始脉冲信号BSP进行移位动作。然后，基于该移位动作，将来自后述的各单位电路的输出信号作为表示数据信号的取入定时的定时信号而输出。

经由信号布线组51向锁存部42供给表示二进制数据的数据信号BDAT<0:7>。此外，数据信号BDAT<0:7>是8比特的数据。锁存部42包含多个锁存电路，各锁存电路基于对应的定时信号(从移位寄存器41输出的定时信号)取入对应的数据信号，并输出该取入的数据信号。

经由信号布线组51向极性切换电路70供给白色显示用电压VA和黑色显示用电压VB。关于白色显示用电压VA和黑色显示用电压VB，它们的电压电平在高电平(第一电平)与低电平(第二电平)之间每隔规定期间相反地变化。在极性切换电路中包括与显示区域10内的多条像素布线11分别对应的多个极性控制部，各极性控制部基于从对应的锁存电路输出的数据信号，将白色显示用电压VA或黑色显示用电压VB中的任一者施加到对应的像素布线。另外，在本实施方式中，通过白色显示用电压VA来实现第一电压，通过黑色显示用电压VB来实现第二电压。

如上所述，向各像素电极12施加与数据信号BDAT<0:7>对应的电压(白色显示用电压VA或黑色显示用电压VB)，从而在显示区域10显示期望的图像。

<1.2驱动电路的详细构成>

图16是表示移位寄存器41的详细构成的电路图。如图16所示，移位寄存器41由串联连接的120个单位电路411(1)～411(120)、复位信号生成电路412以及多个缓冲器413构成。各单位电路411是双稳电路。如上所述，向移位寄存器41供给控制时钟信号BCK、控制时钟信号BCKB、起始脉冲信号BSP以及初始化信号INI。单位电路411(1)～411(120)的状态基于初始化信号INI被初始化。来自前一级的单位电路411的输出信号Q作为置位信号SB被供给给各单位电路411，来自下一级的单位电路411的输出信号Q作为复位信号R被供给给各单位电路411。但是，对于第1级单位电路411(1)，将起始脉冲信号BSP作为置位信号SB供给，对于第120级单位电路411(120)，将由复位信号生成电路412生成的信号作为复位信号R供给。在各单位电路411中，置位信号SB成为高电平后，基于控制时钟信号BCK、BCKB，输出信号Q成为高电平(即，输出移位脉冲)。并且，通过复位信号R成为高电平，输出信号Q成为低电平。

由于单位电路411以上述方式进行动作，因此在起始脉冲信号BSP的脉冲产生后，基于控制时钟信号BCK、BCKB，来自单位电路411的输出信号Q逐级地成为高电平。即，从各单位电路411输出的高电平的输出信号Q作为移位脉冲从第1级向第120级依次传送。此外，来自各单位电路411的输出信号Q除了供给给下一级以及前一级的单位电路411之外，还作为定时信号SR供给给锁存电路。如上所述，如图17所示，在起始脉冲信号BSP的脉冲产生后，基于控制时钟信号BCK、BCKB，以“定时信号SR(1)、定时信号SR(2)、……、定时信号SR(119)、定时信号SR(120)”的顺序使定时信号在每个规定期间成为高电平(激活(active))。

图18是表示锁存部42的构成的框图。如图18所示，锁存部42由120个锁存电路组421(1)～421(120)构成。各锁存电路组421中包括8个锁存电路。因此，整体设置有960个锁存电路。各锁存电路组421被供给数据信号BDAT<0:7>和从移位寄存器41输出的定时信号SR。当输入的定时信号SR从低电平变为高电平时，各锁存电路组421取入数据信号BDAT<0：7>，并输出该取入的数据信号。另外，对从锁存电路输出的数据信号标有附图标记BOUT。如上所述，定时信号以“定时信号SR(1)、定时信号SR(2)、……、定时信号SR(119)、定时信号SR(120)”的顺序成为高电平(参照图17)，以“锁存电路组421(1)、锁存电路组421(2)、……、锁存电路组421(119)、锁存电路组421(120)”的顺序，进行锁存电路组中的数据信号BDAT<0:7>的取入。

如上所述，在起始脉冲信号BSP的脉冲产生后，每当控制时钟信号BCK和控制信号BCKB的逻辑电平反转时，就进行锁存电路组421的数据信号BDAT<0:7>的取入。即，当控制时钟信号BCK和控制信号BCKB的逻辑电平反转1次时，则将8比特量的数据取入锁存电路组421。因此，在起始脉冲信号BSP的脉冲产生后，在控制时钟信号BCK及控制信号BCKB的逻辑电平反转进120次的时刻，结束对与所有像素电极12对应的数据的锁存电路的取入。

图19是用于说明1个锁存电路(与1比特量的数据对应的锁存电路)422的概略的图。将1比特量的数据信号BDAT作为输入信号IN供给给锁存电路422，将从移位寄存器41输出的定时信号SR作为使能信号EN供给给锁存电路422。然后，从锁存电路422输出的输出信号OUT作为数据信号BOUT被供给给极性切换电路70。

图20是表示一个锁存电路422的详细构成的电路图。另外，这里表示的构成是一个例子，并不限定于此。锁存电路422由倒相器481、由n沟道型晶体管和p沟道型晶体管构成的CMOS开关450、由p沟道型晶体管461、p沟道型晶体管462、n沟道型晶体管463和n沟道型晶体管464构成的时钟倒相器460、由p沟道型晶体管471和n沟道型晶体管472构成的CMOS倒相器470、倒相器482构成。

输入到锁存电路422的使能信号EN供给给构成CMOS开关450的n沟道型晶体管的栅极端子。此外，如图20所示，通过设置倒相器481，倒相使能信号ENB被供给给构成CMOS开关450的p沟道型晶体管的栅极端子。如上所述，如果使能信号EN是高电平，则CMOS开关450成为导通状态，因此，输入信号IN被供给给时钟倒相器460。另一方面，如果使能信号EN是低电平，则CMOS开关450成为截止状态，因此，输入信号IN不会被供给给时钟倒相器460。

对于时钟倒相器460，输入端子与节点484连接，输出端子与节点483连接。对于CMOS倒相器470，输入端子与节点483连接，输出端子与节点484连接。此外，如果使能信号EN为低电平，则p沟道型晶体管461及n沟道型晶体管464的双方都成为导通状态，如果使能信号EN为高电平，则p沟道型晶体管461及n沟道型晶体管464的双方都成为截止状态。如上所述，在使能信号EN变为高电平时输入到该锁存电路422的输入信号IN的值，在下一次使能信号EN变为高电平为止的期间，由时钟倒相器460和CMOS倒相器470保持。但是，如果输入信号IN为高电平，则节点483的电位成为高电平，输出信号OUT也成为高电平。另一方面，如果输入信号IN为低电平，则节点483的电位成为低电平，输出信号OUT也成为低电平。

另外，如上所述，在本实施方式中，各锁存电路组421中包含8个锁存电路422。即，每个定时信号设有8个锁存电路422。但是，并不限定于此，也可以采用M是2以上的整数，驱动电路40针对每一个定时信号包含M个锁存电路422的构成。在这种情况下，这些M个锁存电路422基于对应的定时信号SR取入M个数据信号(M比特量的数据)，并输出该取入的M个数据信号。

<1.3极性切换电路的详细构成>

图21是表示极性切换电路70的概略构成的框图。如图21所示，极性切换电路70由分别与960根像素布线11对应的960个极性控制部71构成。各极性控制部71基于数据信号BOUT，将白色显示用电压VA或黑色显示用电压VB中的任一个作为施加于像素布线11的数据信号SL而输出。

图22是表示极性控制部71的概略构成的图。如图22所示，极性控制部71包括基于数据信号BOUT来控制导通/截止状态的两个开关711、712。开关711和开关712的导通/截止状态是相反地变化。这两个开关711、712作为像素晶体管30发挥功能。例如，在数据信号BOUT为高电平时，开关711为截止状态且开关712为导通状态，在数据信号BOUT为低电平时，开关711为导通状态且开关712为截止状态。由此，在数据信号BOUT成为高电平时，黑色显示用电压VB作为数据信号SL被施加到像素布线11，在数据信号BOUT成为低电平时，白色显示用电压VA作为数据信号SL被施加到像素布线11。以下，对与极性控制部71的更为详细构成有关的两个例子进行说明。

图23是表示使用单沟道的开关的极性控制部71的详细构成的电路图。如图23所示，该极性控制部71由n沟道型晶体管713、n沟道型晶体管714以及倒相器715构成。n沟道型晶体管713和n沟道型晶体管714作为像素晶体管30发挥功能。向倒相器715的输入端子供给数据信号BOUT，倒相器715的输出端子与n沟道型晶体管713的控制端子连接。向n沟道型晶体管714的控制端子供给数据信号BOUT。对n沟道型晶体管713的第一导通端子施加白色显示用电压VA，n沟道型晶体管713的第二导通端子与像素布线11连接。对n沟道型晶体管714的第一导通端子施加黑色显示用电压VB，n沟道型晶体管714的第二导通端子与像素布线11连接。

根据上述构成，在数据信号BOUT成为高电平时，n沟道型晶体管713为截止状态且n沟道型晶体管714为导通状态，因此黑色显示用电压VB作为数据信号SL被供给到像素布线11。另一方面，在数据信号BOUT成为低电平时，n沟道型晶体管713成为导通状态且n沟道型晶体管714成为截止状态，因此白色显示用电压VA作为数据信号SL被供给于像素布线11。

另外，在该图23所示的例子中，通过n沟道型晶体管713实现第一像素晶体管，通过n沟道型晶体管714实现第二像素晶体管。

图24是表示使用CMOS开关的极性控制部71的详细构成的电路图。如图24所示，该极性控制部71由CMOS开关716、CMOS开关717和倒相器718构成。CMOS开关716和CMOS开关717作为像素晶体管30发挥功能。向倒相器718的输入端子供给数据信号BOUT，倒相器718的输出端子连接于构成CMOS开关716的n沟道型晶体管的控制端子和构成CMOS开关717的p沟道型晶体管的控制端子。向构成CMOS开关716的p沟道型晶体管的控制端子和构成CMOS开关717的n沟道型晶体管的控制端子供给数据信号BOUT。对CMOS开关716的输入端子供给白色显示用电压VA，CMOS开关716的输出端子与像素布线11连接。对CMOS开关717的输入端子供给黑色显示用电压VB，CMOS开关717的输出端子与像素布线11连接。

根据上述构成，在数据信号BOUT成为高电平时，CMOS开关716为截止状态且CMOS开关717为导通状态，因此黑色显示用电压VB作为数据信号SL被施加到像素布线11。另一方面，在数据信号BOUT成为低电平时，CMOS开关716为导通状态且CMOS开关717为截止状态，因此白色显示用电压VA作为数据信号SL被施加到像素布线11。

另外，在该图24所示的例子中，通过构成CMOS开关716的n沟道型晶体管以及p沟道型晶体管来实现第一像素晶体管，通过构成CMOS开关717的n沟道型晶体管以及p沟道型晶体管来实现第二像素晶体管。

图25是用于说明液晶施加电压(施加于液晶层14的电压)的极性的切换的信号波形图。如图25所示，关于白色显示用电压VA和黑色显示用电压VB，它们的电压电平在高电平与低电平之间每隔规定期间相反地变化。此外，关于施加于共用电极13的共用电极驱动信号VCOM，其电压电平也在高电平与低电平之间每隔规定期间变化。在此，在共用电极驱动信号VCOM的电压电平为低电平的期间，对液晶层14施加正极性的电压。另一方面，在共用电极驱动信号VCOM的电压电平为高电平的期间，对液晶层14施加负极性的电压。如上所述，液晶施加电压的极性每隔规定期间反转，因此抑制液晶的劣化。

＜1.4效果＞

根据本实施方式，作为与像素布线11的驱动有关的构成要素，设置有极性切换电路70，因此，即使在未考虑液晶施加电压的极性的数据信号被输入到输入焊盘组20的情况下，由于液晶施加电压的极性每隔规定期间反转，从而抑制液晶的劣化。此外，通过将TFT基板5上的各构成要素如上述第一～第六示例那样配置，能够抑制边框区域的增大并且得到充分的开口率。根据以上，根据本实施方式，实现了能够抑制液晶的劣化和边框区域的增大并且得到充分的开口率的液晶显示装置。

<2.第二实施方式>

对第二实施方式进行说明。在本实施方式中，如上述第一～第六示例那样，在显示区域10与驱动电路40之间的区域也设置有多个像素晶体管30。另外，以下，主要对与第一实施方式不同的点进行说明。

<2.1与像素布线的驱动的有关构成>

参照图26，说明与像素布线11的驱动有关的构成。如图26所示，作为与像素布线11的驱动有关的构成要素，在显示区域10的外侧的区域设置有驱动电路40和采样电路80。在第一实施方式中，驱动电路40由移位寄存器41和锁存部42构成，但在本实施方式中，在驱动电路40中仅包含移位寄存器41。另外，像素晶体管30包含于采样电路80。

与第一实施方式同样地，从移位寄存器41输出表示数据信号的取入定时的定时信号。向采样电路80供给数据信号BDAT<0：7>。在采样电路80中，基于从移位寄存器41输出的定时信号，进行数据信号BDAT<0：7>的采样。然后，由采样电路80采样的各数据信号被施加于对应的像素布线11。由此，对各像素电极12施加数据信号，在显示区域10显示期望的图像。

<2.2采样电路的构成>

图27为表示采样电路80的构成的框图。如图27所示，采样电路80由120个单位采样部81(1)～81(120)构成。各单位采样部81与8根像素布线11对应，并包括8个像素晶体管30。向各单位采样部81供给数据信号BDAT<0：7>、和从移位寄存器41输出的定时信号SR。各单位采样部81在所输入的定时信号SR从低电平变为高电平时，进行数据信号BDAT<0：7>的采样。如图17所示，定时信号SR按“定时信号SR(1)、定时信号SR(2)、……、定时信号SR(119)、定时信号SR(120)”的顺序成为高电平，因此按“单位采样部81(1)、单位采样部81(2)、……、单位采样部81(119)、单位采样部81(120)”的顺序进行数据信号BDAT<0：7>的采样。

通过以上，在起始脉冲信号BSP的脉冲产生后，每当控制时钟信号BCK及控制信号BCKB的逻辑电平反转时，进行基于单位采样部81的数据信号BDAT<0:7>的采样。即，如果控制时钟信号BCK和控制信号BCKB的逻辑电平反转1次，则对8比特量的数据进行采样。因此，在起始脉冲信号BSP的脉冲产生后，在控制时钟信号BCK以及控制信号BCKB的逻辑电平的反转120次的时刻，与所有的像素电极12对应的数据的采样结束。

另外，在本实施方式中，以使由8个像素晶体管30形成一组的方式将960个像素晶体管30分组化。因此，整体形成120个组。设p为0以上且7以下的整数且q为1以上且120以下的整数，在图27中，对与第q组的第p个像素晶体管30对应的数据信号(施加给像素布线11上的数据信号)标有附图标记SLp(q)。

图28是表示单位采样部81的详细构成的电路图。另外，图28所示的单位采样部81是与第n(n为1以上且120以下的整数)组对应的单位采样部81。如图28所示，单位采样部81包括8个像素晶体管30(0)～30(7)。关于各像素晶体管30，控制端子被供给定时信号SR(n)，第一导通端子供给有对应的数据信号BDAT(1比特量)，第二导通端子与对应的像素布线11连接。从图28可知，对形成相同组的8个像素晶体管30(0)～30(7)的控制端子供给相同的定时信号SR，对形成相同组的8个像素晶体管30(0)～30(7)的第一导通端子供给相互不同的数据信号BDAT。

在以上的构成中，当定时信号SR(n)从低电平变为高电平时，8个像素晶体管30(0)～30(7)成为导通状态，数据信号BDAT(0)～BDAT(7)分别作为数据信号SL0(n)～SL7(n)而施加于像素布线11(0)～11(7)。

另外，在本实施方式中，以由8个像素晶体管30形成一组的方式进行分组，但也可以将K设为2以上的整数，以由K个像素晶体管30形成一组的方式进行分组。

<2.3效果>

根据本实施方式，由于仅在构成驱动电路40的移位寄存器41与显示区域10之间的区域设置有采样电路80，因此与第一实施方式相比，能缩小边框区域的尺寸。

<3.第三实施方式>

对第三实施方式进行说明。在本实施方式中，如上述第一～第六示例那样，在显示区域10与驱动电路40之间的区域也设置有多个像素晶体管30。

<3.1与像素布线的驱动有关的构成>

参照图29，对与像素布线11的驱动有关的构成进行说明。如图29所示，作为与像素布线11的驱动有关的构成要素，在显示区域10的外侧的区域设置有驱动电路40和极性切换电路70。在第一实施方式中，驱动电路40由移位寄存器41和锁存部42构成，但在本实施方式中，驱动电路40由解码器(解码电路)43和锁存部42构成。另外，像素晶体管30包含于极性切换电路70。

经由信号布线组51向解码器43供给第一地址选择信号GEN<1:2>和第一地址选择信号GSEL<0:11>。第一地址选择信号GEN<1:2>是2比特的数据，第二地址选择信号GSEL<0:11>是12比特的数据。解码器43接收第一地址选择信号GEN<1:2>和第二地址选择信号GSEL<0:11>作为编码后的数据，并进行该数据的解码。通过解码获得的数据(解码信号)作为定时信号从解码器43输出，该定时信号表示由锁存部42所包括的各锁存电路422中的数据信号BDAT<0:7>的取入定时。锁存部42和极性切换电路70的构成、动作与第一实施方式相同。

如上所述，基于从解码器43输出的定时信号，由锁存部42取入数据信号BDAT<0:7>。然后，通过极性切换电路70，将与锁存部42取入的数据信号BDAT<0:7>对应的电压(白色显示用电压VA或黑色显示用电压VB)施加于各像素电极12。由此，在显示区域10中显示期望的图像。

<3.2解码器(解码电路)>

图30是表示解码器43的详细构成的电路图。图31是表示关于解码器43的一个输出量的详细构成的电路图。如图30所示，向解码器43供给第一地址选择信号GEN<1:2>和第一地址选择信号GSEL<0:11>。在解码器43中，关于一个输出量，如图31所示，包括NAND电路431、倒相器432、NOR电路433、NAND电路434、倒相器435和输出端子(输出部)440。关于图31，节点436被供给有第一地址选择信号GEN<1>～GEN<2>中的任一个，节点437被供给有第二地址选择信号GSEL<0>～GSEL<3>中的任一个，节点438被供给有第二地址选择信号GSEL<4>～GSEL<7>中的任一个，节点439被供给有第二地址选择信号GSEL<8>～GSEL<11>中的任一个。解码信号作为定时信号DEC从输出端子440输出。

根据图31所示的构成，当供给给节点436的第一地址选择信号GEN为低电平时，由于来自NAND电路434的输出为高电平，因此，与供给给节点437～439的第二地址选择信号GSEL无关，从输出端子440输出的定时信号DEC为低电平。在供给给节点436的第一地址选择信号GEN为高电平时，根据供给给节点437～439的第二地址选择信号GSEL进行如下动作。如果供给给节点437～439的第二地址选择信号GSEL全部为高电平，则来自NAND电路431的输出为低电平且来自倒相器432的输出为低电平，因此来自NOR电路433的输出为高电平。由此，由于来自NAND电路434的输出为低电平，因此，从输出端子440输出的定时信号DEC为高电平。如果供给给节点437～439的第二地址选择信号GSEL的至少一个为低电平，则来自NAND电路431的输出和来自倒相器432的输出中的至少一个为高电平，因此来自NOR电路433的输出为低电平。由此，由于来自NAND电路434的输出为高电平，从输出端子440输出的定时信号DEC为低电平。

然而，在本实施方式中，在显示区域10设置有960个像素电极12(32行×30列的像素电极12)，从解码器43向锁存部42发送120个定时信号DEC，以使锁存部42的数据取入每次以8比特进行。这些120个定时信号DEC需要在彼此不同的定时每规定期间依次成为高电平。因此，在本实施方式中，使用用于设定120个地址的地址映射。以下对此进行说明。

示意性地如图32所示，将纵向的32行汇总成8行来进行地址的设定。因此，在纵向上连续的8个像素电极12与一个地址对应。此外，解码器43的一个输出量对应于一个地址，基于该地址映射中的设定，决定解码器43内的连接关系。

图33～图36是表示地址映射的一例的图。在通过标有附图标记494的箭头所示的部分标注X-address的值。此外，作为X-address的值设定有从0至31的值，但实际使用的是从1至30的值。在标有附图标记491的箭头所示部分，记载有第一地址选择信号GEN<1>的值以及第一地址选择信号GEN<2>的值。根据图33～图36，当第一地址选择信号GEN<n>的值为H(高)且第一地址选择信号GEN<2>的值为L(低)时，选择X-address为从1到15的值的地址，当第一地址选择信号GEN<1>的值为L并且第一地址选择信号GEN<2>的值为H时选择X-address为16～30的值的地址。在标有附图标记492的箭头所示的部分中，记载各地址对应于第二地址选择信号GSEL<8>～GSEL<11>中的哪一个，在标有附图标记493的箭头所示的部分中记载每个地址对应于第二地址选择信号GSEL<4>～GSEL<7>中的哪一个。此外，在标有附图标记495的箭头所示的部分中，记载了各地址对应于第二地址选择信号GSEL<0>～GSEL<3>中的哪一个。

例如，着眼于图33中标有附图标记497的箭头所示的地址部分。在与该地址部分对应的解码器(1输出量：参照图31)中，如下所示供给第一地址选择信号GEN及第二地址选择信号GSEL。对节点436供给第一地址选择信号GEN<1>。对节点437供给第二地址选择信号GSEL<2>。对节点438供给第二地址选择信号GSEL<5>。对节点439供给第二地址选择信号GSEL<9>。

考虑以上这样的地址映射，通过改变供给给输入焊盘组20的第一地址选择信号GEN<1:2>和第二地址选择信号GSEL<0:11>的值，从包含在解码器43中的120个输出端子440起每隔规定期间依次输出高电平(激活)的120个解码信号作为120个定时信号DEC。

＜3.3锁存部的构成＞

图37是表示锁存部42的构成的框图。如上所述，本实施方式中的锁存部42具有与第一实施方式中的锁存部42同样的构成。但是，在第一实施方式中，从移位寄存器41输出的定时信号SR被供给给锁存部42，而在本实施方式中，从解码器43输出的定时信号DEC被供给给锁存部42。

如图37所示，锁存部42由120个锁存电路组421(1)～421(120)构成。各锁存电路组421中包括8个锁存电路422。因此，整体上设置有960个锁存电路422。各锁存电路组421被供给有数据信号BDAT<0:7>和从解码器43输出的定时信号DEC。当被输入的定时信号DEC从低电平变为高电平时，各锁存电路组421取入数据信号BDAT<0:7>，并输出该取入的数据信号。随着120个定时信号DEC依次每隔规定期间成为高电平，在120个锁存电路组421依次进行数据信号BDAT<0:7>的取入。

另外，锁存电路组421所包含的锁存电路422的构成以及动作与第一实施方式相同(参照图19以及图20)。

＜3.4效果＞

根据本实施方式，与第一实施方式同样，实现能抑制液晶的劣化和边框区域的增大并得到充分的开口率的液晶显示装置。

<4.第四实施方式>

对第四实施方式进行说明。在本实施方式中，如上述第一～第六示例那样，在显示区域10与驱动电路40之间的区域也设置有多个像素晶体管30。

<4.1与像素布线的驱动有关的构成>

参照图38，对与像素布线11的驱动有关的构成进行说明。如图38所示，作为与像素布线11的驱动有关的构成要素，在显示区域10的外侧的区域设置有驱动电路40和采样电路80。驱动电路40中包括解码器43。如从图26和图38掌握的那样，将第二实施方式中的移位寄存器41置换为解码器43的构成是本实施方式中的构成。另外，像素晶体管30包含于采样电路80。

解码器43的构成以及动作与第三实施方式相同，采样电路80的构成以及动作与第二实施方式相同。因此，在采样电路80中，基于从解码器43输出的定时信号DEC，进行数据信号BDAT<0:7>的采样。然后，由采样电路80采样的各数据信号被施加于对应的像素布线11。由此，对各像素电极12施加数据信号，在显示区域10显示期望的图像。

<4.2效果>

根据本实施方式，由于在构成驱动电路40的解码器43与显示区域10之间的区域仅设置有采样电路80，因此与第三实施方式相比能够减小边框区域的尺寸。

<5.第五实施方式>

对第五实施方式进行说明。在本实施方式中，与第一～第四实施方式不同，在TFT基板5上未形成驱动像素晶体管30的驱动电路40。在本实施方式中，如上述第七示例那样，作为与像素布线11的驱动有关的构成要素，在TFT基板5上形成包含多个像素晶体管30的采样电路60(参照图9)。

<5.1采样电路的构成>

图39是表示本实施方式中的采样电路60的构成的电路图。经由信号布线组51，向采样电路60供给开关控制信号ASW和数据信号DATA(1)～DATA(960)。如图39所示，采样电路60包括960个像素晶体管30(1)～30(960)。关于各像素晶体管30，对控制端子供给开关控制信号ASW，对第一导通端子供给对应的数据信号DATA，第二导通端子与对应的像素布线11连接。从图39可知，对960个像素晶体管30(1)～30(960)的控制端子供给1个相同的开关控制信号ASW，对960个像素晶体管30(1)～30(960)的第一导通端子供给相互不同的数据信号DATA(1)～DATA(960)。

在如上所述的构成中，如图40所示，如果在时刻t01开关控制信号SW从低电平变为高电平，则960个像素晶体管30(1)～30(960)从截止状态变化为导通状态。而且，在图40中标有附图标记T1的期间进行数据信号DATA(1)～DATA(960)的采样，采样的数据信号DATA(1)～DATA(960)分别作为数据信号SL(1)～SL(960)而施加于像素布线11(1)～11(960)。在本实施方式中，这样对显示区域10内的全部像素电极12一起供给数据信号SL。

＜5.2效果＞

根据本实施方式，作为与像素布线11的驱动有关的构成要素，只有采样电路60形成在TFT基板5上。因此，与第一～第四实施方式相比，能够使边框区域的尺寸显著变小。

<6.第六实施方式>

对第六实施方式进行说明。在本实施方式中，与第五实施方式同样，驱动像素晶体管30的驱动电路40未形成在TFT基板5上。即，如上述第七示例那样，作为与像素布线11的驱动有关的构成要素，在TFT基板5上形成包含多个像素晶体管30的采样电路60(参照图9)。

<6.1采样电路的构成>

图41是表示本实施方式中的采样电路60的构成的电路图。经由信号布线组51，对采样电路60供给开关控制信号ASW1-ASW3和数据信号DATA(1)-DATA(320)。如图41所示，采样电路60包括960个像素晶体管30(1)～30(960)。如由图41可知，在本实施方式中，这些960个像素晶体管30(1)～30(960)以由3个像素晶体管30形成一个组的方式进行分组。将m设为1以上且320以下的整数，对像素晶体管30(3m-2)的控制端子供给开关控制信号ASW1，对像素晶体管30(3m-1)的控制端子供给开关控制信号ASW2，对像素晶体管30(3m)的控制端子供给开关控制信号ASW3。这样，对形成相同组的3个像素晶体管30的控制端子供给相互不同的信号作为开关控制信号。此外，关于各像素晶体管30，对第一导通端子供给对应的数据信号DATA，第二导通端子与对应的像素布线11连接。但是，对形成相同组的三个像素晶体管30的第一导通端子，以时分方式供给一个数据信号DATA。另外，在本实施方式中，以由3个像素晶体管30形成一组的方式进行分组，但也可以将Z设为2以上的整数，以由Z个像素晶体管30形成一组的方式进行分组。

在如上所述的构成中，如图42所示，3个开关控制信号ASW1～SWS3每隔规定期间依次成为高电平。首先，当在时刻tll，开关控制信号ASW1从低电平变为高电平时，320个像素晶体管30(3m-2)从截止状态变化为导通状态。然后，在图42中，在标有附图标记T21的期间，进行数据信号DATA(1)～DATA(320)的采样，并且将采样的数据信号DATA(1)～DATA(320)分别作为数据信号SL(1)、SL(4)、…、SL(955)和SL(958)施加到像素布线11(1)、11(4)、…、11(955)和11(958)。接着，如果在时刻tl2，开关控制信号ASW2从低电平变为高电平，则320个像素晶体管30(3m-1)从截止状态变化为导通状态。然后，在图42中，在标有附图标记T22的期间，进行数据信号DATA(1)～DATA(320)的采样，并且将采样的数据信号DATA(1)～DATA(320)分别作为数据信号SL(2)、SL(5)、…、SL(956)、SL(959)施加到像素布线11(2)、11(5)、…、11(956)、11(959)。最后，如果在时刻t13，开关控制信号ASW3从低电平变为高电平，则320个像素晶体管30(3m)从截止状态变化为导通状态。然后，在图42中，在标有附图标记T23的期间，进行数据信号DATA(1)～DATA(320)的采样，并且所采样的数据信号DATA(1)～DATA(320)分别作为数据信号SL(3)、SL(6)、…、SL(957)和SL(960)被施加到像素布线11(3)、11(6)、…、11(957)和11(960)。

<6.2效果>

根据本实施方式，与第五实施方式同样，作为与像素布线11的驱动有关的构成要素，只有采样电路60形成在TFT基板5上，因此与第一～第四实施方式相比，能够使边框区域的尺寸显著变小。另外，由于施加到像素布线11上的数据信号DATA的采样以时分方式进行，因此，用于传输数据信号DATA所需的信号布线的根数比第五实施方式更少。因此，能够缩小信号布线用的边框区域的尺寸。

<7.其它>

以上详细地说明了本发明，但以上的说明在所有方面是例示，并不是限制性的。可知多个其他变更、变形可以不脱离本发明的范围而想出。例如，在上述中，以双层显示器中包含的液晶显示装置为例进行了说明，但本发明也可适用于除此之外的液晶显示装置。

附图标记说明

5…TFT基板

10…显示区域

11…像素布线；

12…像素电极

20…输入焊盘组

21…输入焊盘

30…像素晶体管

40…驱动电路

41…移位寄存器

42…锁存部

43…解码器(解码电路)

51…信号布线组

60，80…采样电路

70…极性切换电路

71…极性控制部

81…单位采样部

100…显示装置(双层显示器)

110…有机EL显示装置

120…液晶显示装置

130…相位差板

140…偏光板

422…锁存电路

Claims (20)

1.一种液晶显示装置，其具有面板基板，所述面板基板设置有包含多个像素电极的显示区域，所述液晶显示装置的特征在于，所述液晶显示装置包括：

多个像素晶体管，其设置于与所述多个像素电极一一对应的、所述显示区域的外侧的区域；

多条像素布线，其分别连接所述多个像素电极和所述多个像素晶体管；以及

输入焊盘组，其设置在所述面板基板上，并输入用于驱动所述多个像素晶体管的驱动信号组，

所述多个像素晶体管仅设置在所述面板基板上的区域中的、所述输入焊盘组与所述显示区域之间以外的区域。

2.根据权利要求1所述的液晶显示装置，其特征在于，

所述面板基板具有由第一边、第二边、第三边以及第四边构成的矩形的形成，所述第二边与所述第一边相对，所述第三边连结所述第一边的一端与所述第二边的一端，所述第四边连结所述第一边的另一端与所述第二边的另一端，

所述输入焊盘组在所述面板基板上设置在沿着所述第一边的边框区域，

所述多个像素晶体管不设置在沿着所述第一边的边框区域，设置在沿着所述第二边的边框区域、沿着所述第三边的边框区域和沿着所述第四边的边框区域中的至少任一个。

3.根据权利要求2所述的液晶显示装置，其特征在于，所述多个像素晶体管被配置为，对于所述多条像素布线的全部，从像素晶体管向像素电极延伸的方向相同。

4.根据权利要求3所述的液晶显示装置，其特征在于，所述多个像素晶体管仅设置在沿着所述第二边的边框区域。

5.根据权利要求3所述的液晶显示装置，其特征在于，所述多个像素晶体管仅设置在沿着所述第三边的边框区域或者沿着所述第四边的边框区域的任一个。

6.根据权利要求2所述的液晶显示装置，其特征在于，

所述多个像素晶体管设置在沿着所述第三边的边框区域和沿着所述第四边的边框区域，

所述多条像素布线由多个第一类型的像素布线和多个第二类型的像素布线构成，所述多个第一类型的像素布线将设置在沿着所述第三边的边框区域的像素晶体管和与其对应的像素电极连接，所述多个第二类型的像素布线将设置在沿着所述第四边的边框区域的像素晶体管和与其对应的像素电极连接。

7.根据权利要求1所述的液晶显示装置，其特征在于，

所述面板基板具有圆形的形状，

以第二虚拟线为基准，仅在存在所述显示区域一侧的边框区域设置所述多个像素晶体管，所述第二虚拟线是通过第一虚拟线和所述显示区域的连接点并与所述第一虚拟线正交的虚拟线，所述第一虚拟线是连接所述显示区域和所述输入焊盘组的最短的虚拟线的虚拟线。

8.根据权利要求7所述的液晶显示装置，其特征在于，所述多个像素晶体管被配置为，对于全部的所述多条像素布线，从像素晶体管向像素电极延伸的方向相同。

9.根据权利要求8所述的液晶显示装置，其特征在于，以第三虚拟线为基准，仅在不存在所述输入焊盘组一侧的边框区域设置有所述多个像素晶体管，所述第三虚拟线是通过所述显示区域的中心且与所述第二虚拟线平行的虚拟线。

10.根据权利要求8所述的液晶显示装置，其特征在于，以第四虚拟线为基准，仅在一侧的边框区域设置有所述多个像素晶体管，所述第四虚拟线是通过所述第一虚拟线和所述显示区域的连接点与所述显示区域的中心的虚拟线。

11.根据权利要求7所述的液晶显示装置，其特征在于，所述多个像素晶体管，以通过所述第一虚拟线和所述显示区域的连接点和所述显示区域的中心的虚拟线即第四虚拟线为基准，设置于一侧的边框区域及另一侧的边框区域双方，

所述多条像素布线包括多个第一类型的像素布线和多个第二类型的像素布线，多个第一类型的像素布线将以所述第四虚拟线为基准设置在一侧的边框区域的像素晶体管和与其对应的像素电极连接，所述多个第二类型的像素布线将以所述第四虚拟线为基准设置在另一侧的边框区域的像素晶体管和与其对应的像素电极连接。

12.根据权利要求6或11所述的液晶显示装置，其特征在于，所述多个第一类型的像素布线的条数与所述多个第二类型的像素布线的条数相同。

13.根据权利要求1至12中任一项所述的液晶显示装置，其特征在于，所述液晶显示装置包括：

驱动电路，其基于所述驱动信号组来驱动所述多个像素晶体管，

所述驱动电路配置在所述面板基板上的区域中的、所述输入焊盘组和所述显示区域之间以外的区域，使得所述多个像素晶体管配置在所述驱动电路和所述显示区域之间的区域。

14.根据权利要求13所述的液晶显示装置，其特征在于，

所述驱动电路包括由串联连接的多个单位电路构成的移位寄存器，

所述多个单位电路将依次激活的多个输出信号作为多个定时信号输出，

基于所述多个定时信号进行所述驱动信号组中包含的多个数据信号的取入。

15.根据权利要求13所述的液晶显示装置，其特征在于，

所述驱动电路包括解码电路，所述解码电路具有多个输出部，

所述多个输出部将依次激活的多个解码信号作为多个定时信号输出，

基于所述多个定时信号进行所述驱动信号组中包含的多个数据信号的取入。

16.根据权利要求14或15所述的液晶显示装置，其特征在于，

M是2以上的整数，所述驱动电路对应每一个定时信号包含M个锁存电路，

所述M个锁存电路基于对应的定时信号取入M个数据信号，并输出该取入的M个数据信号。

17.根据权利要求16所述的液晶显示装置，其特征在于，所述液晶显示装置具备极性切换电路，所述极性切换电路包括多个所述像素晶体管，所述极性切换电路用于每隔规定期间切换对所述多个像素电极施加的电压的极性，

所述极性切换电路由分别与所述多条像素布线对应的多个极性控制部构成，

各极性控制部包括第一像素晶体管和第二像素晶体管，所述第一像素晶体管和第二像素晶体管基于从对应的锁存电路输出的数据信号，导通/截止状态相反地变化，

在各极性控制部中，在第一电平和第二电平之间，供给电压电平在每个所述规定期间相反地变化的第一电压和第二电压，

当所述第一像素晶体管为导通状态时，经由对应的像素布线，向对应的像素电极施加所述第一电压，

当所述第二像素晶体管为导通状态时，经由对应的像素布线，向对应的像素电极施加所述第二电压。

18.根据权利要求14或15所述的液晶显示装置，其特征在于，所述液晶显示装置包括采样电路，其包括所述多个像素晶体管，

所述多个像素晶体管以K为2以上的整数，由K个像素晶体管形成一组的方式进行分组，

各像素晶体管具有被供给对应的定时信号的控制端子、被供给对应的数据信号的第一导通端子、以及与对应的像素布线连接的第二导通端子，

对形成相同组的K个像素晶体管的控制端子供给相同定时信号，

对形成相同组的K个像素晶体管的第一导通端子供给相互不同的数据信号。

19.根据权利要求1至12中任一项所述的液晶显示装置，其特征在于，

各像素晶体管具有：

控制端子，其被供给所述驱动信号组所包含的开关控制信号；

第一导通端子，其被供给所述驱动信号组所包含的数据信号；以及

第二导通端子，其与对应的像素布线连接，

对所述多个像素晶体管的控制端子供给相同的开关控制信号，

对所述多个像素晶体管的第一导通端子供给相互不同的数据信号。

20.根据权利要求1至12中任一项所述的液晶显示装置，其特征在于，

所述多个像素晶体管以Z为2以上的整数，并由Z个像素晶体管形成一组的方式进行分组，

各像素晶体管具有：

控制端子，其被供给所述驱动信号组所包含的开关控制信号；

第一导通端子，其被供给所述驱动信号组所包含的数据信号；以及

第二导通端子，其与对应的像素布线连接，

对形成相同组的Z个像素晶体管的控制端子供给相互不同的信号作为所述开关控制信号，

对形成相同组的Z个像素晶体管的第一导通端子，以时分方式供给一个数据信号。