WO2010032526A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents

表示駆動回路、表示装置及び表示駆動方法 Download PDF

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WO2010032526A1
WO2010032526A1 PCT/JP2009/061303 JP2009061303W WO2010032526A1 WO 2010032526 A1 WO2010032526 A1 WO 2010032526A1 JP 2009061303 W JP2009061303 W JP 2009061303W WO 2010032526 A1 WO2010032526 A1 WO 2010032526A1
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signal
row
polarity
potential
circuit
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PCT/JP2009/061303
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貴之 柳川
岡田　厚志
佐々木　寧
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シャープ株式会社
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Definitions

  • the present invention relates to driving of a display device such as a liquid crystal display device having, for example, an active matrix liquid crystal display panel. More specifically, the present invention relates to a display panel in a display device employing a driving method called CC (Charge-Coupling) driving. The present invention relates to a display driving circuit and a display driving method for driving.
  • CC Charge-Coupling
  • Patent Document 1 Conventionally, a CC driving method employed in an active matrix type liquid crystal display device is disclosed in, for example, Patent Document 1.
  • the CC drive will be described by taking the disclosed contents of Patent Document 1 as an example.
  • FIG. 11 shows a configuration of a device that realizes CC driving.
  • FIG. 12 shows operation waveforms of various signals in CC driving of the apparatus of FIG.
  • a liquid crystal display device that performs CC driving includes an image display unit 110, a source line driving circuit 111, a gate line driving circuit 112, and a CS bus line driving circuit 113.
  • the image display unit 110 includes a plurality of source lines (signal lines) 101, a plurality of gate lines (scanning lines) 102, a switching element 103, a pixel electrode 104, and a plurality of CS (capacity storage) bus lines (common electrodes).
  • Line) 105 storage capacitor 106, liquid crystal 107, and counter electrode 109.
  • a switching element 103 is disposed in the vicinity of an intersection where the plurality of source lines 101 and the plurality of gate lines 102 intersect.
  • a pixel electrode 104 is connected to the switching element 103.
  • the CS bus line 105 is paired with and parallel to the gate line 102.
  • the storage capacitor 106 has one end connected to the pixel electrode 104 and the other end connected to the CS bus line 105.
  • the counter electrode 109 is provided to face the pixel electrode 104 through the liquid crystal 107.
  • the source line driving circuit 111 drives the source line 101, and the gate line driving circuit 112 is provided to drive the gate line 102.
  • the CS bus line driving circuit 113 is provided for driving the CS bus line 105.
  • the switching element 103 is made of amorphous silicon (a-Si), polycrystalline polysilicon (p-Si), single crystal silicon (c-Si), or the like. Due to such a structure, a capacitor 108 is formed between the gate and drain of the switching element 103. The capacitor 108 causes a phenomenon that the gate pulse from the gate line 102 shifts the potential of the pixel electrode 104 to the negative side.
  • a-Si amorphous silicon
  • p-Si polycrystalline polysilicon
  • c-Si single crystal silicon
  • the potential Vg of a certain gate line 102 is Von only in the H period (horizontal scanning period) in which the gate line 102 is selected, and is set to Voff in other periods. Retained.
  • the amplitude of the potential Vs of the source line 101 varies depending on the video signal to be displayed, but the polarity is inverted every H period with the counter electrode potential Vcom as the center, and in the adjacent H period related to the same gate line 102
  • the waveform is reversed (line inversion drive).
  • the potential Vs changes with a constant amplitude.
  • the potential Vd of the pixel electrode 104 is the same as the potential Vs of the source line 101 during the period in which the potential Vg is Von, so that the potential Vd is slightly through the gate-drain capacitance 108 at the moment when the potential Vg becomes Voff. Shift to the negative side.
  • the potential Vc of the CS bus line 105 is Ve + during the H period in which the corresponding gate line 102 is selected and the next H period. Further, the potential Vc further switches to Ve ⁇ in the next H period, and then holds Ve ⁇ until the next field. By this switching, the potential Vd is shifted to the negative side via the storage capacitor 106.
  • the circuit configuration in the source line driver circuit 111 can be simplified and the power consumption can be reduced.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2001-83943 (published on March 30, 2001)”
  • FIG. 13 is a timing chart showing the operation of the liquid crystal display device for explaining the cause.
  • the vertical synchronization signal Vsync defines the timing of vertical scanning
  • the horizontal synchronization signal Hsync defines the timing of horizontal scanning.
  • the period from the fall of the vertical synchronization signal Vsync to the next fall is one vertical scanning period (1 V period).
  • the period from the falling edge of the horizontal synchronization signal Hsync to the next falling edge is one horizontal scanning period (1H period).
  • the polarity signal POL is a signal whose polarity is inverted in synchronization with the horizontal scanning period.
  • FIG. 13 shows the source signal S, the gate signal G1 and the CS signal CS1, and the potential Vpix1 of the pixel electrode provided in the first row and the xth column in this order.
  • the source signal S is supplied from the source line driving circuit 111 to a certain source line 101 (the source line 101 provided in the x-th column).
  • the gate signal G1 and the CS signal CS1 are supplied from the gate line driving circuit 112 and the CS bus line driving circuit 113 to the gate line 102 and the CS bus line 105 provided in the first row, respectively.
  • FIG. 13 shows gate signals G2 and CS signals CS2 supplied to the gate line 102 and CS bus line 105 provided in the second row, and pixel electrodes provided in the second row and x-th column, respectively.
  • the potential Vpix2 is illustrated in this order.
  • the gate signal G3 and the CS signal CS3 supplied to the gate line 102 and the CS bus line 105 provided in the third row, respectively, and the pixel provided in the third row and the xth column.
  • the electrode potential Vpix3 is illustrated in this order.
  • the liquid crystal display device starts to operate, for example, when the power is turned on, the first frame that is a start frame of display corresponding to the video to be displayed (hereinafter referred to as “video display”).
  • video display a start frame of display corresponding to the video to be displayed
  • all of the source line driving circuit 111, the gate line driving circuit 112, and the CS bus line driving circuit 113 are in a preparation stage or a stop state before entering a normal operation. Therefore, the gate signals G1, G2, and G3 are fixed to a gate off potential (potential that turns off the gate of the switching element 103), and the CS signals CS1, CS2, and CS3 are fixed to one potential (for example, Vss).
  • the source line driving circuit 111 In the first frame after the initial state, all of the source line driving circuit 111, the gate line driving circuit 112, and the CS bus line driving circuit 113 perform normal operation. As a result, the source signal S has an amplitude corresponding to the gradation indicated by the video signal, and becomes a signal whose polarity is inverted every 1H period.
  • the gate signals G1, G2, and G3 are set to a gate-on potential (a potential for turning on the gate of the switching element 103) in the first, second, and third 1H periods in the active period (effective scanning period) of each frame. In other periods, the gate-off potential is obtained.
  • the CS signals CS1, CS2, and CS3 are inverted after the corresponding gate signals G1, G2, and G3 fall, and have waveforms that are in reverse relation to each other. Specifically, in the odd frame, the CS signals CS1 and CS3 rise after the corresponding gate signals G1 and G3 fall, and the CS signal CS2 falls after the corresponding gate signal G2 falls. In the even frame, the CS signals CS1 and CS3 fall after the corresponding gate signals G1 and G3 fall, and the CS signal CS2 rises after the corresponding gate signal G2 falls.
  • the inversion timing of the CS signals CS1, CS2, and CS3 may be after the fall of the gate signals G1, G2, and G3, that is, after the corresponding horizontal scanning period. It may be inverted in synchronization with the falling).
  • the potential Vpix2 is in an irregular state.
  • the CS signals CS1 and CS3 are the same as other odd frames in that they rise after the fall of the corresponding gate signals G1 and G3, but the CS signal CS2 is the rise of the corresponding gate signal G2. It differs from the other odd frames in that the same potential is maintained after the fall.
  • the potentials Vpix1 and Vpix3 are potential shifts due to the potential changes of the CS signals CS1 and CS3. Receive.
  • the potential change of the CS signal CS2 does not occur in the pixel electrode 104 in the second row, the potential Vpix2 is not subjected to a potential shift (shaded portion in FIG. 13).
  • the source line driving circuit 111 switches between line inversion driving and frame inversion driving.
  • the source line driving circuit 111 may switch between line inversion driving and frame inversion driving in order to avoid influence on other parts of the device in which the liquid crystal display device is incorporated.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a display driving circuit and a display capable of improving the display quality by eliminating the above-described horizontal streak that occurs only during line inversion driving. It is to provide a driving method.
  • the display driving circuit includes a scanning signal line, a switching element that is turned on / off by the scanning signal line, a pixel electrode that is connected to one end of the switching element, and a capacitor that is capacitively coupled to the pixel electrode.
  • a scanning signal line driving circuit for outputting a scanning signal for turning on a switching element of the row in a horizontal scanning period sequentially assigned to each row, and a vertical scanning period In this case, the polarity of the line is reversed so that all pixels in the same row have the same polarity and output a data signal in which the polarity is reversed between adjacent rows.
  • a data signal line driving circuit for performing frame inversion driving for outputting a data signal having the same polarity for all the pixels on the same screen while inverting the polarity in synchronization with the vertical scanning period
  • the capacitively coupled wiring driving circuit that outputs a potential shift signal in which the potential is switched between binary potentials in a direction determined according to the polarity of the data signal in the horizontal scanning period after the horizontal scanning period of each row, and the data A determination circuit that determines whether the signal line driving circuit performs line inversion driving or frame inversion driving, and the capacitive coupling wiring driving circuit has the data signal line driving circuit performing line inversion driving.
  • the display panel driven by the display driving circuit has the configuration as described above.
  • a typical arrangement thereof is, for example, a large number of pixel electrodes arranged in a matrix, and scanning signal lines and switching along each row. Elements and capacitive coupling wires are arranged, and data signal lines are arranged along each column.
  • “row” and “column”, “horizontal” and “vertical” are often arranged in the horizontal and vertical directions of the display panel, respectively, but this is not necessarily the case. No, the vertical and horizontal relationship may be reversed. Therefore, “row”, “column”, “horizontal” and “vertical” in the present invention do not particularly limit directions.
  • the display driving circuit for driving the display panel turns on a switching element of the row in a horizontal scanning period sequentially assigned to each row by a scanning signal, and for a pixel electrode connected to the turned on switching element, A potential corresponding to the data signal is written in such a manner that the polarity is inverted in synchronism with the vertical scanning period, the polarity is the same for all the pixels in the same row, and the polarity is inverted between adjacent rows. Thereby, so-called line inversion driving is realized. Further, the display drive circuit has the same polarity for all the pixels on the same screen while inverting the polarity in synchronization with the vertical scanning period with respect to the pixel electrode connected to the switching element turned on in the same manner as described above. A potential corresponding to a certain data signal is written. Thereby, so-called frame inversion driving is realized.
  • the display driving circuit shifts the potential of the pixel electrode that is capacitively coupled to the capacitive coupling wiring by the potential shift signal only when the judgment circuit determines that the data signal line driving circuit is performing line inversion driving.
  • This potential shift signal switches the potential between binary potentials after the horizontal scanning period of each row, and the switching direction (low level to high level or high level to low level) is the horizontal scanning period of each row. The direction is determined in accordance with the polarity of the data signal. Thereby, so-called CC drive is realized.
  • the first vertical to start outputting the data signal corresponding to the video to be displayed In the scanning period (first frame), horizontal stripes composed of light and dark for each row (one line) are observed.
  • the potential shift signals (CS signals CS1 and CS2) are irregular in the first vertical scanning period, which is different from the normal vertical scanning period after the first vertical scanning period. This is because it has a waveform.
  • the potentials of the potential shift signals at the time when the switching elements in the row are switched from on to off only in line inversion drive by the capacitive coupling wiring drive circuit are mutually different in adjacent rows.
  • the potential shift signal is output differently.
  • the irregular waveform that causes horizontal stripes in the first vertical scanning period can be eliminated, and the display quality can be improved by preventing the occurrence of horizontal stripes in the first vertical scanning period. Play.
  • the capacitive coupling wiring driving circuit is configured such that, when line inversion driving is performed, the potential of the potential shift signal in the row changes when the switching element in the row is turned on and in the next row after the row. It is desirable to output the potential shift signal so as to be different from each other when the switching element is turned on.
  • the potential shift signal is generated when the potential of the potential shift signal in the row is turned on when the switching element in the row is turned on, and when the switching element in the next row after the row is turned on. Therefore, the potentials at the time when the switching elements in the row are switched from on to off are different from each other in adjacent rows.
  • the capacitive coupling wiring driving circuit corresponds to a first input unit that inputs a scanning signal of the row and a scanning signal of the next row after the row, and a potential of the potential shift signal.
  • a second input unit that inputs a polarity signal whose polarity is inverted in synchronization with a horizontal scanning period of each row, and an output unit that outputs the potential shift signal in the row, and at the time of line inversion driving, the row
  • the first polarity of the polarity signal input to the second input unit when the scanning signal of 1 is input to the first input unit is output as the first potential of the potential shift signal.
  • the second polarity of the polarity signal input to the second input unit when the scanning signal of the next row after the row is input to the first input unit is set to the potential shift signal. Output as the second potential of .
  • the capacitive coupling wiring drive circuit may be configured by a D latch circuit.
  • the capacitive coupling wiring driving circuit outputs the potential shift signal so that the potentials in the initial state of the potential shift signal are different from each other in adjacent rows during line inversion driving.
  • the initial state means a state at the time when the liquid crystal display device starts to operate, for example, when the liquid crystal display device is turned on. In this initial state, the capacitively coupled wiring drive circuit enters a normal operation. It is in the previous preparation stage or stopped state.
  • the operation of the capacitively coupled wiring driving circuit can be appropriately started from the first vertical scanning period.
  • the irregular waveform that causes horizontal stripes in the first vertical scanning period can be eliminated.
  • the display driving circuit further includes a control circuit that controls the signal line driving circuit and the capacitive coupling wiring driving circuit, and the control circuit has a potential in an initial state of the potential shift signal in an adjacent row during line inversion driving. Then, as different from each other, it is desirable to input different control signals in adjacent rows to the capacitive coupling wiring driving circuit in accordance with a polarity signal whose polarity is inverted in synchronization with the horizontal scanning period of each row.
  • the potential level of the potential shift signal in the initial state can be made different between adjacent rows.
  • the irregular waveform that causes horizontal stripes in the first vertical scanning period can be eliminated.
  • the control circuit may include a first polarity when the polarity signal when the scanning signal of the row is turned on in the first vertical scanning period is the first polarity during line inversion driving. While the control signal is output, the second control signal is preferably output when the polarity signal when the scanning signal of the row is turned on in the first vertical scanning period becomes the second polarity.
  • different control signals are output according to the polarity of the polarity signal.
  • the polarity signals when the scanning signal is on in the first vertical scanning period are different from each other in adjacent rows. Therefore, different control signals are input to adjacent rows. Thereby, the potential level of the potential shift signal in the initial state can be made different between adjacent rows.
  • the capacitive coupling wiring driving circuit is configured by a D latch circuit, and the control circuit has the polarity when the scanning signal of the row is turned on in the first vertical scanning period during line inversion driving.
  • the control circuit has the polarity when the scanning signal of the row is turned on in the first vertical scanning period during line inversion driving.
  • a reset signal as the first control signal is input to the capacitive coupling wiring driving circuit, while the scanning signal of the row is turned on in the first vertical scanning period.
  • the polarity signal is high, it is desirable to input a set signal as the second control signal to the capacitive coupling wiring driving circuit.
  • the potential level of the potential shift signal in the initial state can be made different between adjacent rows with a simple circuit configuration.
  • the capacitive coupling wiring driving circuit includes a first input unit that inputs a scanning signal of the next row after the row, and a horizontal line of each row corresponding to the potential level of the potential shift signal.
  • a second input unit that inputs a polarity signal whose polarity is inverted in synchronization with the scanning period, and an output unit that outputs the potential shift signal in the row; It is desirable to switch the potential of the potential shift signal based on the polarity of the polarity signal input to the second input section when a row scanning signal is input to the first input section.
  • the circuit configuration can be simplified.
  • a display device includes any one of the display drive circuits described above and the display panel.
  • a display device with good display quality can be provided by the effect of preventing the occurrence of horizontal stripes by the display driving circuit.
  • a display driving method includes a scanning signal line, a switching element turned on / off by the scanning signal line, a pixel electrode connected to one end of the switching element, and a capacitor capacitively coupled to the pixel electrode.
  • a plurality of rows each including a coupling wiring and a display panel including a data signal line connected to the other end of the switching element of each row to drive a grayscale according to the potential of the pixel electrode
  • a display driving method for performing display and in order to solve the above-described problem, a scanning signal line for outputting a scanning signal for turning on a switching element of a row in a horizontal scanning period sequentially assigned to each row
  • the polarity is inverted in synchronization with the driving process and the vertical scanning period, and the polarity is the same for all the pixels in the same row and the polarity is reversed between adjacent rows.
  • the data signal line driving process is a line Only when it is determined that the inversion drive is being performed, in the first vertical scanning period in which the output of the data signal corresponding to the video to be displayed is started, the row Potential of the potential shift signal at the time the switching element is switched from on to off, as in adjacent rows differ from each other, it is characterized by outputting the said potential shift signal.
  • the above method has the effect of improving the display quality by preventing the occurrence of horizontal stripes in the first vertical scanning period, similarly to the effect described for the display drive circuit.
  • the display device according to the present invention is preferably a liquid crystal display device.
  • the display driving circuit and the display driving method according to the present invention correspond to the video to be displayed only when the data signal line driving circuit that performs line inversion driving or frame inversion driving performs line inversion driving.
  • the potential shift signal is output so that the potential of the potential shift signal when the switching element of the row is turned off is different in adjacent rows. is there.
  • FIGS. 1 to 10 An embodiment of the present invention will be described with reference to FIGS. 1 to 10 as follows.
  • FIGS. 1 is a block diagram showing the overall configuration of the liquid crystal display device 1
  • FIG. 2 is an equivalent circuit diagram showing the electrical configuration of the pixels of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes an active matrix liquid crystal display panel 10, a source bus line driving circuit 20, a gate line driving circuit 30, a CS bus line driving circuit 40, and a control circuit 50.
  • the liquid crystal display panel 10 is configured by sandwiching liquid crystal between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels P arranged in a matrix.
  • a source bus line 11, a gate line 12, a thin film transistor (hereinafter referred to as "TFT") 13, a pixel electrode 14, and a CS bus line 15 are formed on the active matrix substrate, and on the counter substrate.
  • a counter electrode 19 is formed.
  • TFT 13 is illustrated only in FIG. 2 and omitted in FIG.
  • One source bus line 11 is formed in each column so as to be parallel to each other in the column direction (vertical direction), and one gate line 12 is provided in each row so as to be parallel to each other in the row direction (lateral direction).
  • Each book is formed.
  • the TFT 13 and the pixel electrode 14 are formed corresponding to each intersection of the source bus line 11 and the gate line 12.
  • a source electrode s of the TFT 13 is connected to the source bus line 11, a gate electrode g is connected to the gate line 12, and a drain electrode d is connected to the pixel electrode 14.
  • a liquid crystal capacitor 17 is formed between the pixel electrode 14 and the counter electrode 19 via a liquid crystal.
  • the gate of the TFT 13 is turned on by the gate signal (scanning signal) supplied to the gate line 12, and when the source signal (data signal) from the source bus line 11 is written to the pixel electrode 14, A potential corresponding to the source signal is applied. As a result, a voltage corresponding to the source signal is applied to the liquid crystal interposed between the pixel electrode 14 and the counter electrode 19. As a result, gray scale display according to the source signal can be realized.
  • One CS bus line 15 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and is arranged to make a pair with the gate line 12.
  • Each CS bus line 15 is capacitively coupled to the pixel electrode 14 by forming a storage capacitor 16 (also referred to as “auxiliary capacitor”) between the pixel electrode 14 arranged in each row.
  • a pull-in capacitor 18 is formed between the gate electrode g and the drain electrode d, so that the potential of the pixel electrode 14 is influenced by the potential change (pull-in) of the gate line 12. Will receive. However, for simplification of explanation, the above influence is not considered here.
  • the liquid crystal display panel 10 configured as described above is driven by the source bus line driving circuit 20, the gate line driving circuit 30, and the CS bus line driving circuit 40.
  • the control circuit 50 supplies various signals necessary for driving the liquid crystal display panel 10 to the source bus line driving circuit 20, the gate line driving circuit 30, and the CS bus line driving circuit 40.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the gate line driving circuit 30 sequentially outputs a gate signal for turning on the TFT 13 to the gate line 12 of the row in synchronization with the horizontal scanning period of each row.
  • the source bus line driving circuit 20 outputs a source signal to each source bus line 11.
  • the source signal is a signal obtained by assigning a video signal supplied from the outside of the liquid crystal display device 1 to the source bus line driving circuit 20 via the control circuit 50 to each column in the source bus line driving circuit 20 and performing boosting or the like. It is.
  • the source bus line driving circuit 20 performs the so-called line inversion driving so that the polarity of all the pixels in the same row is the same while inverting the polarity of the output source signal in synchronization with the vertical scanning period. , And reverse between adjacent rows. For example, as shown in FIG. 3, the polarity of the source signal S is inverted between the horizontal scanning period of the first row and the horizontal scanning period of the second row, and the horizontal direction of the first row in the first frame is reversed. The polarity of the source signal S is reversed between the scanning period and the horizontal scanning period of the first row in the second frame.
  • the source bus line driving circuit 20 performs not only line inversion driving but also so-called frame inversion driving, and inverts the polarity of the output source signal in synchronization with the vertical scanning period, The pixels are the same.
  • the reason why the source bus line driving circuit 20 switches between line inversion driving and frame inversion driving is to avoid influence on other parts of the device in which the liquid crystal display device 1 is incorporated as follows.
  • line inversion generally tends to be strong in sound (vibration) as a countermeasure against sound noise.
  • the CS bus line driving circuit 40 outputs a CS signal to each CS bus line 15.
  • the CS signal is a signal whose potential is switched between two values (rising or falling). Further, the CS signal is controlled so that the potential at the time when the TFT 13 of the row is switched from on to off (when the gate signal falls) is different between adjacent rows. Details of the CS bus line driving circuit 40 will be described later.
  • the control circuit 50 controls the gate line driving circuit 30, the source bus line driving circuit 20, and the CS bus line driving circuit 40 described above to output signals shown in FIG. 3 from these circuits.
  • FIG. 3 is a timing chart showing waveforms of various signals in the liquid crystal display device 1 of the first embodiment.
  • FIG. 3 shows the vertical synchronization signal Vsync that defines the timing of vertical scanning and the horizontal synchronization signal Hsync that defines the timing of horizontal scanning, as in the example shown in FIG.
  • the period from the fall of the vertical synchronization signal Vsync to the next fall is one vertical scanning period (1V period), and the period from the fall of the horizontal synchronization signal Hsync to the next fall is one horizontal scanning period (1H Period).
  • the polarity signal POL is a signal whose polarity is inverted in synchronization with the horizontal scanning period.
  • the source signal S, the gate signal G1 and the CS signal CS1, and the potential waveform Pix1 of the pixel electrode 14 provided in the first row and the xth column are illustrated in this order.
  • the source signal S is supplied from the source bus line driving circuit 20 to a certain source bus line 11 (the source bus line 11 provided in the x-th column).
  • the gate signal G1 and the CS signal CS1 are respectively supplied from the gate line driving circuit 30 and the CS bus line driving circuit 40 to the gate line 12 and the CS bus line 15 provided in the first row.
  • the waveform Pix2 is illustrated in this order.
  • the waveform Pix3 is illustrated in this order.
  • the first frame is a start frame of display corresponding to the video to be displayed (hereinafter referred to as “video display”).
  • video display a start frame of display corresponding to the video to be displayed
  • Immediately before the frame is an initial state in which no video is displayed.
  • the CS signals CS1, CS2, CS3 are all fixed at one potential (low level in FIG. 3).
  • the CS signal CS2 is switched from the low level to the high level in synchronization with the rise of the corresponding gate signal G2, and is at the high level at the time of the fall of the gate signal G2. Therefore, the potential of the CS signal at the time when the corresponding gate signal falls in each row is different from the potential of the CS signal in the adjacent row.
  • the CS signal CS1 is low level when the corresponding gate signal G1 falls, and the CS signal CS2 is high level when the corresponding gate signal G2 falls as described above, and the CS signal CS3 Then, it is at the low level when the corresponding gate signal G3 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having a polarity inverted every 1H period. Further, in FIG. 3, since it is assumed that a uniform video is displayed, the amplitude of the source signal S is constant.
  • the gate signals G1, G2, and G3 become the gate-on potential in the first, second, and third 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1, CS2, and CS3 are inverted after the corresponding gate signals G1, G2, and G3 fall, and have waveforms that are in reverse relation to each other. Specifically, in odd frames (first frame, third frame,...), The CS signals CS1 and CS3 rise after the corresponding gate signals G1 and G3 fall, and the CS signal CS2 receives the corresponding gate signal G2. It falls after falling. In the even frame (second frame, fourth frame,...), The CS signals CS1 and CS3 fall after the corresponding gate signals G1 and G3 fall, and the CS signal CS2 falls the corresponding gate signal G2. It will stand up after a while.
  • the CS signals CS1, CS2, and CS3 in the first frame are normal odd frames (for example, the first frame). (3 frames). Therefore, the potentials Vpix1, Vpix2, and Vpix3 of the pixel electrode 14 are all appropriately shifted by the CS signals CS1, CS2, and CS3. Therefore, when the source signal S of the same gradation is input, the potential difference between the counter electrode potential and the potential of the pixel electrode 14 after the shift is the same for the positive polarity and the negative polarity. As a result, it is possible to eliminate the occurrence of horizontal stripes in the first frame and improve the display quality.
  • the CS signal CS2 is switched from the low level to the high level in synchronization with the rising edge of the corresponding gate signal G2.
  • the CS signal switches from the low level to the high level in synchronization with the rise of the corresponding gate signal.
  • the potential of the CS signal at the time when the corresponding gate signal falls is different from the potential of the CS signal in the adjacent row.
  • FIG. 4 shows the configuration of the CS bus line driving circuit 40.
  • the CS bus line driving circuit 40 includes a plurality of logic circuits 41, 42, 43,..., 4n corresponding to each row.
  • Each of the logic circuits 41, 42, 43,..., 4n includes a D latch circuit 41a, 42a, 43a, ..., 4na, an OR circuit 41b, 42b, 43b, ..., 4nb, and an AND circuit 41c, 42c, 43c, respectively. ..., 4 nc.
  • logic circuits 41 and 42 corresponding to the first and second rows are given as representative examples.
  • Input signals to the logic circuit 41 are gate signals G1 and G2, a polarity signal POL, a reset signal RESET, and a two-stage gate latch signal LTC.
  • Input signals to the logic circuit 42 are gate signals G2 and G3, a polarity signal POL, a reset signal RESET, and a two-stage gate latch signal LTC.
  • the polarity signal POL and the reset signal RESET are input from the control circuit 50.
  • the two-stage gate latch signal LTC may be input from the control circuit 50 or may be generated in the CS bus line driving circuit 40.
  • the reset signal RESET is input to the reset terminal CL of the D latch circuit 41a, the polarity signal POL is input to the data terminal D (second input unit), and the terminal G (first input unit)
  • the output of the OR circuit 41b is input.
  • the D latch circuit 41a receives the polarity signal POL input to the data terminal D in accordance with a change in the potential level of the signal input to the terminal G (from low level to high level or from high level to low level). (Low level or high level) is output as a CS signal CS1 indicating a change in potential level.
  • the D latch circuit 41a outputs the input state (low level or high level) of the polarity signal POL input to the data terminal D when the potential level of the signal input to the terminal G is high level. To do. In addition, when the potential level of the signal input to the terminal G changes from the high level to the low level, the D latch circuit 41a inputs the polarity signal POL input to the terminal D at the time of the change (low level or high level). ) Is latched, and the latched state is held until the potential level of the signal input to the terminal G next becomes the high level.
  • the D latch circuit 41a is output from the output terminal Q as a CS signal CS1 indicating a change in potential level.
  • a reset signal RESET and a polarity signal POL are input to the reset terminal CL and the data terminal D of the D latch circuit 42a, respectively.
  • the output of the OR circuit 42b is input to the terminal G of the D latch circuit 42a.
  • a CS signal CS2 indicating a change in potential level is output from the output terminal Q (output unit) of the D latch circuit 42a.
  • the OR circuit 41b receives the gate signal G1 of the corresponding gate line 12 without passing through the AND circuit 41c, and receives the gate signal G2 of the gate line 12 of the next row, so that FIG. The signal g1 shown is output.
  • the OR circuit 42b outputs the signal g2 shown in FIG. 5A when the gate signal G2 of the corresponding gate line 12 and the gate signal G3 of the gate line 12 of the next row are input.
  • the gate signal input to each OR circuit is generated by a known method in the gate line driving circuit 30 including the D-type flip-flop circuit shown in FIG.
  • the gate line driving circuit 30 sequentially shifts the gate start pulse GSP supplied from the control circuit 50 to the next flip-flop circuit at the timing of the gate clock GCK having a period of one horizontal scanning period.
  • the gate line driving circuit 30 obtains gate signals G1, G2, G3,..., Gn by outputting a logical product of the pulses output from the flip-flop circuits and the gate timing signal GTS from the AND circuit. Yes.
  • FIG. 5A shows waveforms of various signals input to and output from the CS bus line driving circuit 40 of the liquid crystal display device 1.
  • the polarity signal POL is input to the data terminal D of the D latch circuit 41a in the logic circuit 41, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS1 output from the output terminal Q of the D latch circuit 41a is held at a low level.
  • the gate signal G1 is supplied from the gate line driving circuit 30 to the gate line 12 in the first row, and the gate signal G1 is also input to one terminal of the OR circuit 41b in the logic circuit 41. Then, the potential change (low to high) of the gate signal G1 in the signal g1 is input to the terminal G, and the input state of the polarity signal POL input to the data terminal D at this time, that is, the low level is transferred. Then, the low level is output until the potential change (high to low) of the gate signal G1 in the signal g1 input to the terminal G next (period in which the signal g1 is high level).
  • the input state of the polarity signal POL at this time that is, the low level is latched. Thereafter, the low level is maintained until the signal g1 becomes the high level.
  • the gate signal G2 shifted to the second row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 41b.
  • the gate signal G2 is supplied to the gate line 12 of the second row and is input to one terminal of the OR circuit 42b in the logic circuit 42 if not through the AND circuit 42c.
  • the potential change (low to high) of the gate signal G2 in the signal g1 is input to the terminal G of the D latch circuit 41a, and the input state of the polarity signal POL input to the terminal D at this time, that is, the high level is set. Transferred. That is, at the timing when the gate signal G2 changes in potential (from low to high), the potential of the CS signal CS1 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the gate signal G2 in the signal g1 input to the terminal G next (period in which the signal g1 is high level).
  • the input state of the polarity signal POL at this time that is, the high level is latched. Thereafter, the high level is maintained until the signal g1 becomes the high level in the second frame.
  • the potential change (high to low) of the gate signal G1 is transferred.
  • the input state (high level) of the polarity signal POL is latched, and the low level is held until the signal g1 becomes high level.
  • the potential change (low to high) of the gate signal G2 is input to the terminal G of the D latch circuit 41a, and the input state of the polarity signal POL input to the data terminal D at this time, that is, the low level is transferred. Is done. That is, at the timing when the gate signal G2 changes in potential (from low to high), the potential of the CS signal CS1 changes from high level to low level.
  • the low level is output until there is a potential change (from high to low) of the gate signal G2 input to the terminal G next (period in which the signal g1 is high level).
  • the input state of the polarity signal POL at this time that is, the low level is latched.
  • the low level is maintained until the signal g1 becomes the high level in the third frame. After the third frame, the processing of the first frame and the second frame is repeated alternately.
  • the polarity signal POL is input to the terminal D of the D latch circuit 42a in the logic circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the gate signal G2 is supplied from the gate line driving circuit 30 to the gate line 12 in the second row, and the gate signal G2 is also input to one terminal of the OR circuit 42b in the logic circuit 42.
  • the potential change (low to high) of the gate signal G2 in the signal g2 is input to the terminal G, and the input state of the polarity signal POL input to the terminal D at this time, that is, the high level is transferred. That is, at the timing when the gate signal G2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the gate signal G2 in the signal g2 input to the terminal G (period in which the signal g2 is high level).
  • the input state of the polarity signal POL at this time that is, the high level is latched. Thereafter, the high level is maintained until the signal g2 becomes high level.
  • the gate signal G3 shifted to the third row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the gate signal G3 is supplied to the gate line 12 in the third row and is input to one terminal of the OR circuit 43b in the logic circuit 43 if the AND circuit 43c is not passed.
  • the potential change of the gate signal G3 in the signal g2 (from low to high) is input to the terminal G of the D latch circuit 42a, and the input state of the polarity signal POL input to the terminal D at this time, that is, the low level is changed. Transferred. That is, at the timing when the gate signal G3 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until there is a potential change (from high to low) of the gate signal G3 in the signal g2 input to the terminal G (period in which the signal g2 is high level).
  • the input state of the polarity signal POL at this time that is, the low level is latched. Thereafter, the high level is maintained until the signal g1 becomes high level in the second frame.
  • the potential change (high to low) of the gate signal G2 is transferred.
  • the input state (low level) of the polarity signal POL is latched, and the low level is held until the signal g2 becomes high level.
  • the potential change (low to high) of the gate signal G3 is input to the terminal G of the D latch circuit 42a, and the input state of the polarity signal POL input to the data terminal D at this time, that is, the high level is transferred. Is done. That is, at the timing when the gate signal G3 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level. The high level is output until there is a potential change (from high to low) of the gate signal G3 input to the terminal G (period in which the signal g2 is high level).
  • the input state of the polarity signal POL at this time that is, the high level is latched. Thereafter, the high level is maintained until the signal g1 becomes high level in the third frame.
  • the operation of the second frame in the second row is the same as the operation of the first frame in the first row.
  • the second frame in the first row and The process of the third frame is repeated alternately.
  • the operations of the first row and the second row described above show the operations in each odd row and each even row.
  • the CS signals are output such that the potentials of the adjacent rows differ from each other in adjacent rows. That is, in the present embodiment, the CS signal output to the CS bus line 15 in the nth row includes the potential level of the polarity signal POL at the rise of the gate signal Gn in the nth row and the gate in the (n + 1) th row. It is generated by latching the potential level of the polarity signal POL when the signal G (n + 1) rises.
  • the CS bus line driving circuit 40 can be properly operated in the first frame, so that the irregular waveform that causes the horizontal stripes in the first frame can be eliminated. Therefore, it is possible to prevent the occurrence of horizontal stripes in the first frame and improve the display quality.
  • the CS bus line driving circuit 40 may be configured to be incorporated in the existing gate line driving circuit 30, and is provided outside the gate line driving circuit 30 and includes a gate. A configuration connected to the line driving circuit 30 may be adopted.
  • the AND circuits 41c, 42c, 43c,..., 4nc receive the corresponding gate signals G1, G2, G3,..., Gn and the two-stage latch gate signal LTC in common, respectively. Output the product.
  • the output signals from the AND circuits 41c, 42c, 43c,..., 4nc are input to one input terminals of the OR circuits 41b, 42b, 43b,.
  • the inverted identification signal RDS shown in FIG. 6 is used as the two-stage latch gate signal LTC.
  • FIG. 6 shows a configuration of the inversion identification circuit 60 that generates the inversion identification signal RDS.
  • the inversion identification circuit 60 is a circuit for identifying whether the source bus line driving circuit 20 is performing line inversion driving or frame inversion driving.
  • the inversion identification circuit 60 has D-type flip-flop circuits FF1 to FF3 and an exclusive OR circuit XOR as shown in FIG.
  • the frequency-divided gate clock GCK1 is input to the clock terminal CK in the flip-flop circuit FF1, and the frequency-divided gate clock GCK2 is input to the clock terminal CK in the flip-flop FF2. Further, in the flip-flop circuits FF1 and FF2, the reset signal RESET is input to the reset terminal CL, and the CS level inversion signal CMI is input to the data terminal D. Both output signals output from the output terminals Q of the flip-flop circuits FF1 and FF2 are input to the exclusive OR circuit XOR.
  • the output signal from the exclusive O circuit XOR is input to the data terminal D, and the reset signal RESET is input to the reset terminal CL.
  • the gate start pulse GSP is input to the clock terminal CK.
  • the frequency-divided gate clocks GCK1 and GCK2 are clocks obtained by frequency-dividing the above-described gate clock into 1 ⁇ 2 frequency.
  • the phase of the frequency-divided gate clock GCK1 and the frequency-divided gate clock GCK2 are shifted by half a cycle from the frequency-divided gate clock GCK1.
  • the CS level inversion signal CMI is a control signal for inverting the level of the CS signal CS, and is generated by the control circuit 50.
  • the CS level inversion signal CMI is the same signal as the polarity signal POL, but has a different period between the line inversion driving and the frame inversion driving.
  • the CS level inversion signal CMI is the CS level inversion signal CMI1 whose level is inverted every 1H in the case of the line inversion driving shown in FIG. 7, and 1V in the case of the frame inversion driving shown in FIG. This is a CS level inversion signal CMI2 whose level is inverted every time.
  • FIG. 9 shows the operation of the inversion identification circuit 60 when line inversion driving is performed.
  • FIG. 10 shows the operation of the inversion identification circuit 60 when frame inversion driving is performed.
  • the flip-flop circuit FF1 holds and outputs the high level (“H”) of the CS level inversion signal CMI1 at the rising timing of the frequency-divided gate clock GCK1.
  • the flip-flop circuit FF2 holds and outputs the low level (“L”) of the CS level inversion signal CMI1 at the rising timing of the divided gate clock GCK2.
  • the exclusive OR circuit XOR outputs a high level (“H”) because the two input signals do not match.
  • the flip-flop circuit FF3 outputs the high level (“H”) held at the rising timing of the gate start pulse GSP as the inverted identification signal RDS.
  • the flip-flop circuit FF1 holds and outputs the low level (“L”) of the CS level inversion signal CMI1 at the rising timing of the divided gate clock GCK1.
  • the flip-flop circuit FF2 holds and outputs the low level (“L”) of the CS level inversion signal CMI1 at the rising timing of the divided gate clock GCK2.
  • the exclusive OR circuit XOR outputs a low level (“L”) because the two input signals match.
  • the flip-flop circuit FF3 outputs the low level ("L”) held at the rising timing of the gate start pulse GSP as the inverted identification signal RDS.
  • the inversion identification circuit 60 outputs a high level inversion identification signal RDS during line inversion driving, and outputs a low level inversion identification signal RDS during frame inversion driving.
  • the high-level two-stage latch gate signal LTC is input to the AND circuits 41c, 42c, 43c,. For this reason, in the logic circuits 41, 42, 43,..., 4n, the gate signals G1, G2, G3,. , 43b,... 4nb.
  • the CS bus line driving circuit 40 operates as described above.
  • the low-level two-stage latch gate signal LTC is input to the AND circuits 41c, 42c, 43c,.
  • the gate signals G1, G2, G3,. , 43b,... 4nb are not input.
  • the gate signals G2, G3, G4,..., Gn + 1 of the next row are input from the OR circuits 41b, 42b, 43b,.
  • the gate signal G2 is output as the signal g1, and only the gate signal G3 is output as the signal g2. .
  • the polarity signal POL is not inverted for each line, and there is no change in polarity in one frame period, so that the polarity signal is represented by signals g1, g2,. Even if the potential level of POL is latched, the CS signals CS1 and CS2 are not substantially changed because their phases are slightly advanced by the previous pulse.
  • the gate line drive circuit 30 outputs the gate signal for turning on the TFT 13 in the row during the horizontal scanning period sequentially assigned to each row
  • the source bus line driving circuit 20 outputs a source signal whose polarity is inverted in synchronization with the horizontal scanning period of each row and whose polarity is inverted in the adjacent horizontal scanning period of the same row
  • the CS bus line driving circuit 40 outputs the CS signal so that the potentials of the CS signals at the time when the TFT 13 of the row is switched from on to off (when the gate is off) are different from each other in adjacent rows.
  • the potential shift of the pixel electrode 14 by the CS signal can be appropriately executed in the first frame, and the occurrence of horizontal stripes in the first frame can be eliminated. As a result, the display quality of the liquid crystal display device 1 can be improved.
  • line inversion driving and frame inversion driving are identified, and the operation of the CS bus line driving circuit 40 is made different depending on each case.
  • line inversion driving display defects such as horizontal stripes can be avoided, while in the case of frame inversion driving, the trouble avoiding operation performed in the case of line inversion driving can be avoided. it can.
  • the present invention can be particularly preferably applied to display driving of an active matrix liquid crystal display device of a CC driving method.
  • Liquid crystal display device 10 Liquid crystal display panel (display panel) 11 Source bus line (data signal line) 12 Gate line (scanning signal line) 13 TFT (switching element) 14 Pixel electrode 15 CS bus line (capacitive coupling wiring) 20 Source bus line drive circuit (data signal line drive circuit) 30 Gate line driving circuit (scanning signal line driving circuit) 40 CS bus line drive circuit (capacitive coupling wiring drive circuit) 41a, 42a, 43a, 4na D latch circuit (capacitive coupling wiring drive circuit) 50 Control circuit (control circuit)

Abstract

　ライン反転駆動を前提としたＣＣ駆動において、映像信号の表示を開始する第１フレームにおける横筋の発生を解消する。各行に順次割り当てられた水平走査期間に当該行のスイッチング素子をオンするためのゲート信号を出力するゲートライン駆動回路（３０）と、ライン反転駆動とフレーム反転駆動とを切り替えて行うためのソース信号を出力するソースバスライン駆動回路と、各行の水平走査期間以降に、この水平走査期間におけるソース信号の極性に応じて定められた方向（ローからハイ又はハイからロー）へ電位が切り替わるＣＳ信号を出力するＣＳバスライン駆動回路（４０）とを備え、ＣＳバスライン駆動回路（４０）は、ライン反転駆動時のみ、第１フレームにおいて、当該行のスイッチング素子がオンからオフに切り替えられた時点のＣＳ信号の電位が、隣接する行では互いに異なるように、該ＣＳ信号を出力する。

Description

表示駆動回路、表示装置及び表示駆動方法
　本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置の駆動に係り、より詳しくは、ＣＣ（Charge Coupling）駆動と称される駆動方式を採用した表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関する。
　従来、アクティブマトリクス方式の液晶表示装置において採用されるＣＣ駆動方式は、例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明する。
　図１１は、ＣＣ駆動を実現する装置の構成を示す。図１２は、図１１の装置のＣＣ駆動における各種信号の動作波形を示す。
　図１１に示すように、ＣＣ駆動を行う液晶表示装置は、画像表示部１１０と、ソースライン駆動回路１１１と、ゲートライン駆動回路１１２と、ＣＳバスライン駆動回路１１３とを備えている。
　画像表示部１１０は、複数のソースライン（信号線）１０１と、複数のゲートライン（走査線）１０２と、スイッチング素子１０３と、画素電極１０４と、複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、保持容量１０６と、液晶１０７と、対向電極１０９とを含んでいる。複数のソースライン１０１と複数のゲートライン１０２とが交差する交点近傍には、スイッチング素子１０３が配置されている。このスイッチング素子１０３には画素電極１０４が接続されている。
　ＣＳバスライン１０５は、ゲートライン１０２と対をなしかつ平行に配置されている。保持容量１０６は、画素電極１０４に一端が接続され、他端がＣＳバスライン１０５に接続されている。対向電極１０９は、液晶１０７を介して画素電極１０４と対向するように設けられている。
　ソースライン駆動回路１１１はソースライン１０１を駆動し、ゲートライン駆動回路１１２はゲートライン１０２を駆動するために設けられている。また、ＣＳバスライン駆動回路１１３はＣＳバスライン１０５を駆動するために設けられている。
　スイッチング素子１０３は、非晶質シリコン（ａ－Ｓｉ）、多結晶ポリシリコン（ｐ－Ｓｉ）、単結晶シリコン（ｃ－Ｓｉ）などによって形成されている。このような構造上、スイッチング素子１０３のゲート－ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。
　図１２に示すように、上記の液晶表示装置において、あるゲートライン１０２の電位Ｖｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の電位Ｖｓは、表示する映像信号によってその振幅は異なるが、対向電極電位Ｖｃｏｍを中心にＨ期間毎に極性が反転し、かつ、同一のゲートライン１０２に関する隣接するＨ期間では極性が逆転した波形となる（ライン反転駆動）。なお、図１２では、一様な映像信号が入力されている場合を想定しているので、電位Ｖｓは一定の振幅で変化する。
　画素電極１０４の電位Ｖｄは、電位ＶｇがＶｏｎの期間ではスイッチング素子１０３が導通するので、ソースライン１０１の電位Ｖｓと同電位となり、電位ＶｇがＶｏｆｆとなる瞬間、ゲート－ドレイン間容量１０８を通じて僅かに負側にシフトする。
　ＣＳバスライン１０５の電位Ｖｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋である。また、電位Ｖｃは、さらにその次Ｈ期間においてＶｅ－へ切り替わり、その後次のフィールドまでＶｅ－を保持する。この切り替わりにより、電位Ｖｄは、保持容量１０６を介して負側にシフトされることになる。
　その結果、電位Ｖｄは電位Ｖｓよりも大きな振幅で変化することになるので、電位Ｖｓの変化振幅をより小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化及び消費電力の削減を図ることができる。
日本国公開特許公報“特開２００１－８３９４３号（２００１年３月３０日公開）”
　上記のライン反転駆動及びＣＣ駆動を採用した液晶表示装置においては、表示開始後の最初のフレームにおいて、１行（液晶表示装置の１水平ライン）毎の明暗からなる横筋が観察されるという不具合が生じる。
　図１３は、その原因を説明するための上記液晶表示装置の動作を示すタイミングチャートである。
　図１３において、垂直同期信号Ｖｓｙｎｃは垂直走査のタイミングを規定し、水平同期信号Ｈｓｙｎｃは水平走査のタイミングを規定する。垂直同期信号Ｖｓｙｎｃの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）となる。また、水平同期信号Ｈｓｙｎｃの立ち下がりから次の立ち下がりまでの期間が１水平走査期間（１Ｈ期間）となる。また、極性信号ＰＯＬは、水平走査期間に同期して極性が反転する信号である。
　また、図１３には、ソース信号Ｓ、ゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ１をこの順に図示している。ソース信号Ｓは、ソースライン駆動回路１１１から、あるソースライン１０１（第ｘ列に設けられたソースライン１０１）に供給される。ゲート信号Ｇ１及びＣＳ信号ＣＳ１は、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３から第１行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給される。
　同様に、図１３には、第２行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ２をこの順に図示している。さらに、同様に、図１３には、第３行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ３をこの順に図示している。
　なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１０９の電位を示している。
　図１３に示すように、電源が投入されるなどして液晶表示装置が動作し始めた後、表示すべき映像に応じた表示（以下“映像表示”と称する）の開始フレームである第１フレームの直前は、映像表示を行わない初期状態となる。このとき、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが、通常動作に入る前の準備段階あるいは停止状態にある。そのため、ゲート信号Ｇ１，Ｇ２，Ｇ３はゲートオフ電位（スイッチング素子１０３のゲートをオフする電位）に固定され、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は一方の電位（例えばＶｓｓ）に固定されている。
　初期状態の後の第１フレームでは、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが通常動作を行う。これにより、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。
　なお、図１３では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。また、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位（スイッチング素子１０３のゲートをオンする電位）となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がりの後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、奇数フレームでは、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がることになる。また、偶数フレームでは、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がることになる。
　なお、奇数フレームと偶数フレームとにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。
　なお、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の反転するタイミングは、ゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり以降、すなわち対応する水平走査期間以降であればよく、水平走査期間が終了する瞬間（ゲート信号の立ち下がりに同期して反転）であってもよい。
　ただし、第１フレームについては、初期状態においてＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３が何れも一方の電位に固定されていることから、電位Ｖｐｉｘ２が変則的な状態となる。具体的には、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３の立ち下がりの後に立ち上がることになる点では他の奇数フレームと同じであるが、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２の立ち下がりの後において同一電位を保持している点において他の奇数フレームとは異なる。
　第１フレームにおいて第１行及び第３行の画素電極１０４では、ＣＳ信号ＣＳ１，ＣＳ３の電位変化が通常通りに起こるため、電位Ｖｐｉｘ１，Ｖｐｉｘ３はＣＳ信号ＣＳ１，ＣＳ３の電位変化に起因する電位シフトを受ける。一方、第２行の画素電極１０４では、ＣＳ信号ＣＳ２の電位変化が起こらないため、電位Ｖｐｉｘ２は電位シフトを受けないことになる（図１３の斜線部）。その結果、同一階調のソース信号Ｓが入力されているにもかかわらず、電位Ｖｐｉｘ１，Ｖｐｉｘ３と、電位Ｖｐｉｘ２とが異なるために、第１行及び第３行と第２行との間で輝度差が生じてしまう。この輝度差は、画像表示部全体としては奇数行と偶数行との間の輝度差として現れることになる。そのため、第１フレームの映像には、１行毎の明暗からなる横筋が観察されてしまうことになる。
　ところで、液晶表示装置が携帯電話の表示装置として用いられる場合、音鳴り対策として、一般にライン反転は音鳴り（振動）が強い傾向にあるので、通話中は音鳴りの弱いフレーム反転に切り替える。このため、ソースライン駆動回路１１１がライン反転駆動とフレーム反転駆動とを切り替える。このように、液晶表示装置が組み込まれる装置の他の部分への影響を避けるなどのために、ソースライン駆動回路１１１がライン反転駆動とフレーム反転駆動とを切り替えることがある。
　しかしながら、上記のような不具合は、ライン反転駆動に特有の現象であるため、フレーム反転駆動には生じない。ライン反転駆動時にのみ、上記の不具合を解消するための対策を講じる必要がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ライン反転駆動時にのみ生じる上述した横筋の発生を解消して表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。
　本発明に係る表示駆動回路は、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動回路において、前記各行に順次割り当てられた水平走査期間に当該行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動回路と、垂直走査期間に同期して極性が反転しつつ、同一行の全ての画素について極性が同一であり、かつ隣接する行間で極性が逆転するようなデータ信号を出力するライン反転駆動を行う一方、垂直走査期間に同期して極性が反転しつつ、同一画面の全ての画素について極性が同一であるようなデータ信号を出力するフレーム反転駆動を行うデータ信号線駆動回路と、前記各行の水平走査期間以降に、この水平走査期間におけるデータ信号の極性に応じて定められた方向へ２値の電位の間で電位が切り替わる電位シフト信号を出力する容量結合配線駆動回路と、前記データ信号線駆動回路がライン反転駆動又はフレーム反転駆動の何れを行っているかを判定する判定回路とを備え、前記容量結合配線駆動回路は、前記データ信号線駆動回路がライン反転駆動を行っていると判定されたときのみ、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間において、当該行のスイッチング素子がオンからオフに切り替えられた時点の前記電位シフト信号の電位が、隣接する行では互いに異なるように、該電位シフト信号を出力することを特徴としている。
　上記表示駆動回路によって駆動される表示パネルは、上述のとおりの構成を有しており、その典型的な配置は例えば、行列状に画素電極が多数配列され、各行に沿って走査信号線、スイッチング素子及び容量結合配線が配置され、各列に沿ってデータ信号線が配置されたものである。なお、この典型的な配置において、“行”及び“列”、“水平”及び“垂直”は、それぞれ表示パネルの横方向及び縦方向の並びであることが多いが、必ずしもこのとおりである必要はなく、縦横の関係が逆転していてもよい。したがって、本発明における“行”、“列”、“水平”及び“垂直”とは、特に方向を限定するものではない。
　この表示パネルを駆動する上記表示駆動回路は、走査信号によって、各行に順次割り当てられた水平走査期間に当該行のスイッチング素子をオンし、このオンされたスイッチング素子に接続された画素電極に対し、垂直走査期間に同期して極性が反転しつつ、同一行の全ての画素について極性が同一であり、かつ隣接する行間で極性が逆転するようなデータ信号に応じた電位を書き込む。これにより、いわゆるライン反転駆動が実現される。また、上記表示駆動回路は、上記と同様にオンされたスイッチング素子に接続された画素電極に対し、垂直走査期間に同期して極性が反転しつつ、同一画面の全ての画素について極性が同一であるようなデータ信号に応じた電位を書き込む。これにより、いわゆるフレーム反転駆動が実現される。
　また、上記表示駆動回路は、判定回路によってデータ信号線駆動回路がライン反転駆動を行っていると判定されたときのみ、電位シフト信号によって、容量結合配線と容量結合された画素電極の電位をシフトさせる。この電位シフト信号は、各行の水平走査期間以降に２値の電位の間で電位が切り替わるものであり、この切り替わりの方向（ローレベルからハイレベル又はハイレベルからローレベル）は各行の水平走査期間におけるデータ信号の極性に応じて定められた方向である。これにより、いわゆるＣＣ駆動が実現される。
　このようなライン反転駆動を前提としたＣＣ駆動の場合、通常、上記“発明が解決しようとする課題”欄において述べたとおり、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間（第１フレーム）において、１行（１ライン）毎の明暗からなる横筋が観察されてしまうことになる。これは、同欄において詳述したとおり、第１垂直走査期間については電位シフト信号（ＣＳ信号ＣＳ１・ＣＳ２）が、第１垂直走査期間よりも後の通常の垂直走査期間とは異なる変則的な波形となるためである。
　そこで、上記表示駆動回路では、前記容量結合配線駆動回路により、ライン反転駆動時のみ、当該行のスイッチング素子がオンからオフに切り替えられた時点の前記電位シフト信号の電位が、隣接する行では互いに異なるように、該電位シフト信号が出力される。これにより、第１垂直走査期間において横筋の原因となる上記変則的な波形を解消することができ、第１垂直走査期間における横筋の発生を防止して表示品位の向上を図ることができるという効果を奏する。
　上記表示駆動回路において、前記容量結合配線駆動回路は、ライン反転駆動時に、当該行における前記電位シフト信号の電位が、当該行のスイッチング素子がオンしたときと、当該行よりも後の次行のスイッチング素子がオンしたときとで互いに異なるように、前記電位シフト信号を出力することが望ましい。
　上記の構成によれば、電位シフト信号は、当該行における該電位シフト信号の電位が、当該行のスイッチング素子がオンしたときと、当該行よりも後の次行のスイッチング素子がオンしたときとで互いに異なるため、当該行のスイッチング素子がオンからオフに切り替えられた時点の電位が、隣接する行で互いに異なることになる。
　これにより、第１垂直走査期間において横筋の原因となる上記変則的な波形を解消することができる。
　上記表示駆動回路において、前記容量結合配線駆動回路は、当該行の走査信号及び当該行よりも後の次行の走査信号を入力する第１の入力部と、前記電位シフト信号の電位に対応する、前記各行の水平走査期間に同期して極性が反転する極性信号を入力する第２の入力部と、当該行における前記電位シフト信号を出力する出力部とを備え、ライン反転駆動時に、当該行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の第１の極性を、前記電位シフト信号の第１の電位として出力する一方、当該行よりも後の次行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の第２の極性を、前記電位シフト信号の第２の電位として出力することが望ましい。
　なお、前記容量結合配線駆動回路は、Ｄラッチ回路により構成されていてもよい。
　これにより、簡易な回路構成により、上述した、第１垂直走査期間における横筋の発生を防止して表示品位の向上を図ることができるという効果を奏する。
　上記表示駆動回路において、前記容量結合配線駆動回路は、ライン反転駆動時に、前記電位シフト信号の初期状態における電位が、隣接する行では互いに異なるように、該電位シフト信号を出力することが望ましい。
　ここで、初期状態とは、液晶表示装置に電源が投入されるなどして液晶表示装置が動作を開始する時点の状態を言い、この初期状態では、容量結合配線駆動回路は、通常動作に入る前の準備段階あるいは停止状態にある。
　上記の構成では、初期状態において、既に電位シフト信号の電位レベルが、隣接する行で互いに異なるため、第１垂直走査期間から容量結合配線駆動回路の動作を適正に開始することが可能となる。これにより、第１垂直走査期間において横筋の原因となる上記変則的な波形を解消することができる。
　上記表示駆動回路において、前記信号線駆動回路及び容量結合配線駆動回路を制御する制御回路をさらに備え、前記制御回路は、ライン反転駆動時に、前記電位シフト信号の初期状態における電位が、隣接する行では互いに異なるように、前記各行の水平走査期間に同期して極性が反転する極性信号に応じた、隣接する行で互いに異なる制御信号を、前記容量結合配線駆動回路に入力することが望ましい。
　上記の構成によれば、初期状態における電位シフト信号の電位レベルを、隣接する行で互いに異ならせることができる。これにより、第１垂直走査期間において横筋の原因となる上記変則的な波形を解消することができる。
　上記表示駆動回路において、前記制御回路は、ライン反転駆動時に、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号が第１の極性となる場合には、第１の制御信号を出力する一方、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号が第２の極性となる場合には、第２の制御信号を出力することが望ましい。
　上記の構成によれば、極性信号の極性に応じて、異なる制御信号が出力される。ここで、第１垂直走査期間において走査信号がオンしているときの極性信号は、隣接する行で互いに異なる。そのため、隣接する行において、互いに異なる制御信号が入力されることになる。これにより、初期状態における電位シフト信号の電位レベルを、隣接する行で互いに異ならせることができる。
　上記表示駆動回路において、前記容量結合配線駆動回路は、Ｄラッチ回路により構成され、前記制御回路は、ライン反転駆動時に、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号の極性がローとなる場合には、前記第１の制御信号としてのリセット信号を、前記容量結合配線駆動回路に入力する一方、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号の極性がハイとなる場合には、前記第２の制御信号としてのセット信号を、前記容量結合配線駆動回路に入力することが望ましい。
　これにより、簡易な回路構成により、初期状態における電位シフト信号の電位レベルを、隣接する行で互いに異ならせることができる。
　上記表示駆動回路において、前記容量結合配線駆動回路は、当該行よりも後の次行の走査信号を入力する第１の入力部と、前記電位シフト信号の電位レベルに対応する、前記各行の水平走査期間に同期して極性が反転する極性信号を入力する第２の入力部と、当該行における前記電位シフト信号を出力する出力部とを備え、ライン反転駆動時に、当該行よりも後の次行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の極性に基づいて、前記電位シフト信号の電位を切り替えることが望ましい。
　上記の構成によれば、当該行よりも後の次行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の極性に基づいて、前記電位シフト信号の電位を切り替えている。すなわち、電位シフト信号の電位の切り替えにおいて、当該行の走査信号を考慮する必要がない。そのため、回路構成を簡略化することが可能となる。
　本発明に係る表示装置は、上記何れかの表示駆動回路と、前記表示パネルとを備えることを特徴としている。
　上記構成では、上記表示駆動回路による横筋の発生防止効果により、表示品位の良好な表示装置を提供することができる。
　本発明に係る表示駆動方法は、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動方法であって、上記課題を解決するために、前記各行に順次割り当てられた水平走査期間に当該行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動処理と、垂直走査期間に同期して極性が反転しつつ、同一行の全ての画素について極性が同一であり、かつ隣接する行間で極性が逆転するようなデータ信号を出力するライン反転駆動を行う一方、垂直走査期間に同期して極性が反転しつつ、同一画面の全ての画素について極性が同一であるようなデータ信号を出力するフレーム反転駆動を行うデータ信号線駆動処理と、前記各行の水平走査期間以降に、この水平走査期間におけるデータ信号の極性に応じて定められた方向へ２値の電位の間で電位が切り替わる電位シフト信号を出力する容量結合配線駆動処理と、前記データ信号線駆動処理がライン反転駆動又はフレーム反転駆動の何れを行っているかを判定する判定処理とを含み、前記容量結合配線駆動処理では、前記データ信号線駆動処理がライン反転駆動を行っていると判定されたときのみ、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間において、当該行のスイッチング素子がオンからオフに切り替えられた時点の前記電位シフト信号の電位が、隣接する行では互いに異なるように、該電位シフト信号を出力することを特徴としている。
　上記方法では、上記表示駆動回路に関して述べた効果と同じく、第１垂直走査期間における横筋の発生を防止して表示品位の向上を図ることができるという効果を奏する。
　なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
　本発明に係る表示駆動回路及び表示駆動方法は、以上のように、ライン反転駆動又はフレーム反転駆動を行うデータ信号線駆動回路がライン反転駆動を行っているときのみ、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間において、当該行のスイッチング素子がオフしたときの前記電位シフト信号の電位が、隣接する行では互いに異なるように、該電位シフト信号を出力するものである。
　上記構成及び方法では、ライン反転駆動にのみ、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間（第１フレーム）において、１行（１ライン）毎の明暗からなる横筋が観察されてしまうという不具合を解消し、表示品位の向上を図ることができるという効果を奏する。
本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。 上記液晶表示装置における各画素の電気的構成を示す等価回路図である。 上記における液晶表示装置の動作を示すタイミングチャートである。 上記液晶表示装置におけるＣＳバスライン駆動回路の構成を示す回路図である。 （ａ）はライン反転駆動の場合の上記ＣＳバスライン駆動回路の動作を示すタイミングチャートであり、（ｂ）はフレーム反転駆動の場合の上記ＣＳバスライン駆動回路の動作を示すタイミングチャートである。 上記液晶表示装置における反転識別回路の構成を示す回路図である。 ライン反転駆動時に上記反転識別回路に入力される各種の信号を示すタイミングチャートである。 フレーム反転駆動時に上記反転識別回路に入力される各種の信号を示すタイミングチャートである。 ライン反転駆動時の上記反転識別回路の動作を示すタイミングチャートである。 フレーム反転駆動時の上記反転識別回路の動作を示すタイミングチャートである。 ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。 上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。 上記従来の液晶表示装置における各種信号の波形の比較例を示すタイミングチャートである。
　本発明の一実施形態について図１ないし図１０に基づいて説明すると、以下の通りである。
　まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
　液晶表示装置１は、アクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０及びコントロール回路５０を備えている。
　液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。また、アクティブマトリクス基板上には、ソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下“ＴＦＴ”と称する）１３、画素電極１４及びＣＳバスライン１５が形成され、対向基板上には対向電極１９が形成されている。
　なお、ＴＦＴ１３については、図２にのみ図示し、図１では省略している。
　ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されている。ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。
　これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電圧が印加される。これによって、上記ソース信号に応じた階調表示を実現することができる。
　ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（“補助容量”ともいう）が形成されることにより、画素電極１４と容量結合されている。
　なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
　上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。
　本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。
　ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。
　また、ソースバスライン駆動回路２０は、いわゆるライン反転駆動を行うために、出力するソース信号の極性を、垂直走査期間に同期して反転させつつ、同一行の全ての画素について極性が同一であり、かつ隣接する行間で逆転するようにしている。例えば、図３に示すように、第１行の水平走査期間と、第２行の水平走査期間とでは、ソース信号Ｓの極性は反転しており、また、第１フレームにおける第１行の水平走査期間と、第２フレームにおける第１行の水平走査期間とでは、ソース信号Ｓの極性は逆転している。
　さらに、ソースバスライン駆動回路２０は、ライン反転駆動だけではなく、いわゆるフレーム反転駆動を行うために、出力するソース信号の極性を、垂直走査期間に同期して反転させつつ、同一画面の全ての画素について同一であるようにしている。ソースバスライン駆動回路２０がライン反転駆動とフレーム反転駆動とを切り替えるのは、次のように、液晶表示装置１が組み込まれる装置の他の部分への影響を避けるなどのためである。液晶表示装置１が携帯電話の表示装置として用いられる場合、音鳴り対策として、一般にライン反転は音鳴り（振動）が強い傾向にあるので、通話中は音鳴りの弱いフレーム反転に切り替える。
　ＣＳバスライン駆動回路４０は、ＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値の間で切り替わる（立ち上がり又は立ち下がり）信号である。また、ＣＳ信号は、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲート信号が立ち下がった時点）の電位が、隣接する行では互いに異なるように制御されている。このＣＳバスライン駆動回路４０の詳細については後述する。
　コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図３に示す信号を出力させる。
　本実施形態において注目すべきは、上記各部材により構成される液晶表示装置１において、特に、ＣＳバスライン駆動回路４０の特徴である。以降、ＣＳバスライン駆動回路４０の詳細について説明する。
　図３は、実施の形態１の液晶表示装置１における各種信号の波形を示すタイミングチャートである。図３では、前述の図１３に示す例と同様に、垂直走査のタイミングを規定する垂直同期信号Ｖｓｙｎｃ、及び水平走査のタイミングを規定する水平同期信号Ｈｓｙｎｃが示されている。また、垂直同期信号Ｖｓｙｎｃの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）となり、水平同期信号Ｈｓｙｎｃの立ち下がりから次の立ち下がりまでの期間が１水平走査期間（１Ｈ期間）となる。また、極性信号ＰＯＬは、水平走査期間に同期して極性が反転する信号である。
　また、図３では、ソース信号Ｓ、ゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｐｉｘ１をこの順に図示している。ソース信号Ｓは、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給される。ゲート信号Ｇ１及びＣＳ信号ＣＳ１は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給される。また、図３では、第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｐｉｘ２をこの順に図示している。さらに、図３では、第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｐｉｘ３をこの順に図示している。
　なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１９の電位を示している。
　図３に示すように、電源が投入されるなどして液晶表示装置１が動作し始めた後、表示すべき映像に応じた表示（以下“映像表示”と称する）の開始フレームである第１フレームの直前は、映像表示を行わない初期状態である。
　本実施形態では、図３に示すように、初期状態においては、図１３に示す場合と同様、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は何れも一方の電位（図３ではローレベル）に固定されている。しかしながら、ＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２の立ち上がりに同期してローレベルからハイレベルへ切り替わり、ゲート信号Ｇ２の立ち下がりの時点においては、ハイレベルとなっている。そのため、各行において、対応するゲート信号が立ち下がる時点のＣＳ信号の電位は、隣接する行におけるＣＳ信号の電位とは互いに異なっている。例えば、ＣＳ信号ＣＳ１では、対応するゲート信号Ｇ１が立ち下がる時点でローレベルであり、ＣＳ信号ＣＳ２では、上述したように、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、ＣＳ信号ＣＳ３では、対応するゲート信号Ｇ３が立ち下がる時点でローレベルである。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。また、図３では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がりの後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、奇数フレーム（第１フレーム、第３フレーム、…）では、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がる。また、偶数フレーム（第２フレーム、第４フレーム、…）では、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がることになる。
　なお、奇数フレームと偶数フレームとにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。
　図３では、第１フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、隣接する行では互いに異なっているため、第１フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は通常の奇数フレーム（例えば第３フレーム）と同じ波形となる。そのため、画素電極１４の電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３は何れもＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３によって適正にシフトされることになる。従って、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。その結果、第１フレームにおける横筋の発生を解消し、表示品位の向上を図ることができる。
　ＣＳバスライン駆動回路４０では、上述のように、第１フレームにおいて、ＣＳ信号ＣＳ２が、対応するゲート信号Ｇ２の立ち上がりに同期してローレベルからハイレベルへ切り替わる。このようにして、１行毎（ＣＳ２、ＣＳ４、…）に、ＣＳ信号が、対応するゲート信号の立ち上がりに同期してローレベルからハイレベルへ切り替わる。これにより、各行において、対応するゲート信号が立ち下がる時点のＣＳ信号の電位が、隣接する行におけるＣＳ信号の電位とは互いに異なるようになる。
　ここで、上述した制御を実現するためのＣＳバスライン駆動回路４０の具体的な構成について説明する。図４は、ＣＳバスライン駆動回路４０の構成を示している。
　図４に示すように、ＣＳバスライン駆動回路４０は、複数の論理回路４１，４２，４３，…，４ｎを、各行に対応して備えている。
　各論理回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂ、及びＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃを備えている。ここでは、説明の便宜上、第１及び第２行目に対応する論理回路４１，４２を代表例に挙げる。
　論理回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２、極性信号ＰＯＬ、リセット信号ＲＥＳＥＴ及び２段ゲートラッチ信号ＬＴＣである。論理回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３、極性信号ＰＯＬ、リセット信号ＲＥＳＥＴ及び２段ゲートラッチ信号ＬＴＣである。極性信号ＰＯＬ及びリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。２段ゲートラッチ信号ＬＴＣは、コントロール回路５０から入力されてもよいが、ＣＳバスライン駆動回路４０内で生成されてもよい。
　Ｄラッチ回路４１ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄ（第２の入力部）には、極性信号ＰＯＬが入力され、端子Ｇ（第１の入力部）には、ＯＲ回路４１ｂの出力が入力される。このＤラッチ回路４１ａは、端子Ｇに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ１として出力する。
　具体的には、Ｄラッチ回路４１ａは、端子Ｇに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４１ａは、端子Ｇに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）をラッチし、次に端子Ｇに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４１ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ１として出力される。
　また、Ｄラッチ回路４２ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＰＯＬが入力される。一方、Ｄラッチ回路４２ａの端子Ｇには、ＯＲ回路４２ｂの出力が入力される。これにより、Ｄラッチ回路４２ａの出力端子Ｑ（出力部）から、電位レベルの変化を示すＣＳ信号ＣＳ２が出力される。
　ＯＲ回路４１ｂは、ＡＮＤ回路４１ｃを介さずに対応するゲートライン１２のゲート信号Ｇ１が入力され、及び次行のゲートライン１２のゲート信号Ｇ２が入力されることにより、図５の（ａ）に示す信号ｇ１を出力する。また、ＯＲ回路４２ｂは、対応するゲートライン１２のゲート信号Ｇ２、及び次行のゲートライン１２のゲート信号Ｇ３が入力されることにより、図５の（ａ）に示す信号ｇ２を出力する。
　なお、各ＯＲ回路に入力されるゲート信号は、図４に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のフリップフロップ回路にシフトさせる。そして、ゲートライン駆動回路３０は、各フリップフロップ回路から出力されたパルスとゲートタイミング信号ＧＴＳとの論理積をＡＮＤ回路から出力することにより、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎを得ている。
　図５の（ａ）は、液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第１行目の各種信号の波形の変化について説明する。初期状態において、論理回路４１におけるＤラッチ回路４１ａのデータ端子Ｄには極性信号ＰＯＬが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４１ａの出力端子Ｑから出力されるＣＳ信号ＣＳ１の電位はローレベルで保持される。
　その後、ゲートライン駆動回路３０から、１行目のゲートライン１２にゲート信号Ｇ１が供給されるとともに、論理回路４１におけるＯＲ回路４１ｂの一方の端子にもゲート信号Ｇ１が入力される。すると、端子Ｇには、信号ｇ１におけるゲート信号Ｇ１の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＰＯＬの入力状態、すなわちローレベルが転送される。そして、次に端子Ｇに入力される信号ｇ１におけるゲート信号Ｇ１の電位変化（ハイからロー）があるまで（信号ｇ１がハイレベルの期間）、ローレベルが出力される。次に、端子Ｇに信号ｇ１におけるゲート信号Ｇ１の電位変化（ハイからロー）が入力されると、このときの極性信号ＰＯＬの入力状態、すなわちローレベルがラッチされる。その後、信号ｇ１がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４１ｂの他方の端子に、ゲートライン駆動回路３０において２行目にシフトされたゲート信号Ｇ２が入力される。このゲート信号Ｇ２は、２行目のゲートライン１２に供給されるとともに、ＡＮＤ回路４２ｃを介さないとすると、論理回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。
　そして、Ｄラッチ回路４１ａの端子Ｇには、信号ｇ１におけるゲート信号Ｇ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＰＯＬの入力状態、すなわちハイレベルが転送される。すなわち、ゲート信号Ｇ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ１の電位が、ローレベルからハイレベルに切り替わる。そして、次に端子Ｇに入力される信号ｇ１におけるゲート信号Ｇ２の電位変化（ハイからロー）があるまで（信号ｇ１がハイレベルの期間）、ハイレベルが出力される。次に、端子Ｇに信号ｇ１におけるゲート信号Ｇ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＰＯＬの入力状態、すなわちハイレベルがラッチされる。その後、信号ｇ１が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　第２フレームでは、信号ｇ１におけるゲート信号Ｇ１のハイレベルの期間、データ端子Ｄに入力される極性信号ＰＯＬの入力状態（ハイレベル）が転送された後、ゲート信号Ｇ１の電位変化（ハイからロー）が入力されたときの極性信号ＰＯＬの入力状態（ハイレベル）がラッチされ、信号ｇ１がハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４１ａの端子Ｇには、ゲート信号Ｇ２の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＰＯＬの入力状態、すなわちローレベルが転送される。すなわち、ゲート信号Ｇ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ１の電位が、ハイレベルからローレベルに切り替わる。
　そして、次に端子Ｇに入力されるゲート信号Ｇ２の電位変化（ハイからロー）があるまで（信号ｇ１がハイレベルの期間）、ローレベルが出力される。次に、端子Ｇにゲート信号Ｇ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＰＯＬの入力状態、すなわちローレベルがラッチされる。その後、信号ｇ１が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。第３フレーム以降では、上記第１フレーム及び第２フレームの処理が交互に繰り返される。
　続いて、第２行目の各種信号の波形の変化について説明する。
　初期状態において、論理回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＰＯＬが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、上述したように、ゲートライン駆動回路３０から、２行目のゲートライン１２にゲート信号Ｇ２が供給されるとともに、論理回路４２におけるＯＲ回路４２ｂの一方の端子にもゲート信号Ｇ２が入力される。すると、端子Ｇには、信号ｇ２におけるゲート信号Ｇ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＰＯＬの入力状態、すなわちハイレベルが転送される。すなわち、ゲート信号Ｇ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。端子Ｇに入力される信号ｇ２におけるゲート信号Ｇ２の電位変化（ハイからロー）があるまで（信号ｇ２がハイレベルの期間）、ハイレベルが出力される。
　次に、端子Ｇに信号ｇ２におけるゲート信号Ｇ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＰＯＬの入力状態、すなわちハイレベルがラッチされる。その後、信号ｇ２がハイレベルになるまで、ハイレベルを保持する。
　さらに、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において３行目にシフトされたゲート信号Ｇ３が入力される。このゲート信号Ｇ３は、３行目のゲートライン１２に供給されるとともに、ＡＮＤ回路４３ｃを介さないとすると、論理回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。
　そして、Ｄラッチ回路４２ａの端子Ｇには、信号ｇ２におけるゲート信号Ｇ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＰＯＬの入力状態、すなわちローレベルが転送される。すなわち、ゲート信号Ｇ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。端子Ｇに入力される信号ｇ２におけるゲート信号Ｇ３の電位変化（ハイからロー）があるまで（信号ｇ２がハイレベルの期間）、ローレベルが出力される。次に、端子Ｇに信号ｇ２におけるゲート信号Ｇ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＰＯＬの入力状態、すなわちローレベルがラッチされる。その後、信号ｇ１が第２フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　第２フレームでは、信号ｇ２におけるゲート信号Ｇ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル）が転送された後、ゲート信号Ｇ２の電位変化（ハイからロー）が入力されたときの極性信号ＰＯＬの入力状態（ローレベル）がラッチされ、信号ｇ２がハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４２ａの端子Ｇには、ゲート信号Ｇ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＰＯＬの入力状態、すなわちハイレベルが転送される。すなわち、ゲート信号Ｇ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、端子Ｇに入力されるゲート信号Ｇ３の電位変化（ハイからロー）があるまで（信号ｇ２がハイレベルの期間）、ハイレベルが出力される。次に、端子Ｇにゲート信号Ｇ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＰＯＬの入力状態、すなわちハイレベルがラッチされる。その後、信号ｇ１が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　なお、この第２行目の第２フレームの動作は、第１行目の第１フレームの動作と同様であり、２行目の第３フレーム以降では、第１行目の上記第２フレーム及び第３フレームの処理が交互に繰り返される。そして、上述の第１行目の動作及び第２行目の動作は、各奇数行及び各偶数行における動作を示している。
　このように、各行に対応した論理回路４１，４２，４３，…，４ｎにより、全フレームにおいて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣接する行では互いに異なるように、該ＣＳ信号が出力される。すなわち、本実施形態では、ｎ行目のＣＳバスライン１５に出力されるＣＳ信号は、ｎ行目のゲート信号Ｇｎの立ち上がり時の極性信号ＰＯＬの電位レベル、及び、（ｎ＋１）行目のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＰＯＬの電位レベルをラッチすることにより生成される。これにより、第１フレームにおいてＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおいて横筋の原因となる上記変則的な波形を解消することができる。従って、第１フレームにおける横筋の発生を防止して表示品位の向上を図ることができるという効果を奏する。
　なお、本実施の形態１におけるＣＳバスライン駆動回路４０は、既存のゲートライン駆動回路３０の内部に組み込まれる構成であっても良く、また、ゲートライン駆動回路３０の外部に設けられるとともに、ゲートライン駆動回路３０に接続される構成であっても良い。
　引き続き、ＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃを設けることによるＣＳバスライン駆動回路４０の構成及び動作について説明する。
　ＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃは、それぞれ対応するゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎと、共通して２段ラッチゲート信号ＬＴＣとが入力され、入力された２信号の論理積を出力する。ＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃからの出力信号は、それぞれＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂの一方の入力端子に入力される。
　２段ラッチゲート信号ＬＴＣは、図６に示す反転識別信号ＲＤＳが用いられる。
　図６は、反転識別信号ＲＤＳを生成する反転識別回路６０の構成を示している。
　反転識別回路６０は、ソースバスライン駆動回路２０がライン反転駆動又はフレーム反転駆動の何れを行っているかを識別する回路である。反転識別回路６０は、その識別を行うために、図６に示すように、Ｄタイプのフリップフロップ回路ＦＦ１～ＦＦ３及びエクスクルーシブＯＲ回路ＸＯＲを有している。
　フリップフロップ回路ＦＦ１には、分周ゲートクロックＧＣＫ１がクロック端子ＣＫに入力され、フリップフロップＦＦ２には、分周ゲートクロックＧＣＫ２がクロック端子ＣＫに入力される。また、フリップフロップ回路ＦＦ１，ＦＦ２には、リセット端子ＣＬにリセット信号ＲＥＳＥＴが入力され、データ端子ＤにＣＳレベル反転信号ＣＭＩが入力される。フリップフロップ回路ＦＦ１，ＦＦ２の出力端子Ｑから出力される出力信号は、ともにエクスクルーシブＯＲ回路ＸＯＲに入力される。
　フリップフロップ回路ＦＦ３は、データ端子ＤにエクスクルーシブＯ回路ＸＯＲからの出力信号が入力され、リセット端子ＣＬにリセット信号ＲＥＳＥＴが入力される。また、フリップフロップ回路ＦＦ３は、クロック端子ＣＫに前述のゲートスタートパルスＧＳＰが入力される。
　図７及び図８に示すように、分周ゲートクロックＧＣＫ１，ＧＣＫ２は、前述のゲートクロックを１／２の周波数に分周することにより得られたクロックである。また、分周ゲートクロックＧＣＫ１は、分周ゲートクロックＧＣＫ２は、分周ゲートクロックＧＣＫ１に対して位相が半周期ずれている。
　ＣＳレベル反転信号ＣＭＩは、ＣＳ信号ＣＳのレベルを反転させるための制御信号であり、コントロール回路５０で生成される。ＣＳレベル反転信号ＣＭＩは、極性信号ＰＯＬと同一の信号であるが、ライン反転駆動の場合とフレーム反転駆動の場合とで異なる周期を有する。具体的には、ＣＳレベル反転信号ＣＭＩは、図７に示すライン反転駆動の場合では、１Ｈ毎にレベルが反転するＣＳレベル反転信号ＣＭＩ１であり、図８に示すフレーム反転駆動の場合では、１Ｖ毎にレベルが反転するＣＳレベル反転信号ＣＭＩ２である。
　上記のように構成される反転識別回路６０の動作について説明する。図９は、ライン反転駆動を行う場合の反転識別回路６０の動作を示している。図１０は、フレーム反転駆動を行う場合の反転識別回路６０の動作を示している。
　まず、図９に示すように、ソースバスライン駆動回路２０がライン反転駆動を行っている場合、フリップフロップ回路ＦＦ１，ＦＦ２には、ＣＳレベル反転信号ＣＭＩ１がＣＳレベル反転信号ＣＭＩとして入力されている。この状態で、フリップフロップ回路ＦＦ１は、分周ゲートクロックＧＣＫ１の立ち上がりのタイミングでＣＳレベル反転信号ＣＭＩ１のハイレベル（“Ｈ”）を保持して出力する。また、フリップフロップ回路ＦＦ２は、分周ゲートクロックＧＣＫ２の立ち上がりのタイミングでＣＳレベル反転信号ＣＭＩ１のローレベル（“Ｌ”）を保持して出力する。すると、エクスクルーシブＯＲ回路ＸＯＲは、入力される２つの信号が一致しないことから、ハイレベル（“Ｈ”）を出力する。これにより、フリップフロップ回路ＦＦ３は、ゲートスタートパルスＧＳＰの立ち上がりのタイミングで保持したハイレベル（“Ｈ”）を反転識別信号ＲＤＳとして出力する。
　一方、図１０に示すように、ソースバスライン駆動回路２０がフレーム反転駆動を行っている場合、フリップフロップ回路ＦＦ１，ＦＦ２には、ＣＳレベル反転信号ＣＭＩ２がＣＳレベル反転信号ＣＭＩとして入力されている。この状態で、フリップフロップ回路ＦＦ１は、分周ゲートクロックＧＣＫ１の立ち上がりのタイミングでＣＳレベル反転信号ＣＭＩ１のローレベル（“Ｌ”）を保持して出力する。また、フリップフロップ回路ＦＦ２は、分周ゲートクロックＧＣＫ２の立ち上がりのタイミングでＣＳレベル反転信号ＣＭＩ１のローレベル（“Ｌ”）を保持して出力する。すると、エクスクルーシブＯＲ回路ＸＯＲは、入力される２つの信号が一致することから、ローレベル（“Ｌ”）を出力する。これにより、フリップフロップ回路ＦＦ３は、ゲートスタートパルスＧＳＰの立ち上がりのタイミングで保持したローレベル（“Ｌ”）を反転識別信号ＲＤＳとして出力する。
　このように、反転識別回路６０は、ライン反転駆動のときにはハイレベルの反転識別信号ＲＤＳを出力し、フレーム反転駆動のときにはローレベルの反転識別信号ＲＤＳを出力する。
　ここで、上記の反転識別信号ＲＤＳを前述の２段ラッチゲート信号ＬＴＣとして用いた場合のＣＳバスライン駆動回路４０の動作について説明する。
　上述のように、ライン反転駆動のときには、ハイレベルの２段ラッチゲート信号ＬＴＣがＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃにそれぞれ入力される。このため、論理回路４１，４２，４３，…，４ｎにおいては、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎが、それぞれＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃを介してＯＲ回路４１ｂ，４２ｂ，４３ｂ，…４ｎｂに入力される。これにより、ライン反転駆動のときには、ＣＳバスライン駆動回路４０は前述のように動作する。
　これに対し、フレーム反転駆動のときには、ローレベルの２段ラッチゲート信号ＬＴＣがＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃにそれぞれ入力される。このため、論理回路４１，４２，４３，…，４ｎにおいては、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎが、それぞれＡＮＤ回路４１ｃ，４２ｃ，４３ｃ，…，４ｎｃを介してＯＲ回路４１ｂ，４２ｂ，４３ｂ，…４ｎｂに入力されなくなる。これにより、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…４ｎｂからは、それぞれ次の行のゲート信号Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ＋１が入力される。
　これにより、フレーム反転駆動のときには、図５の（ｂ）に示すように、ライン反転駆動と異なり、信号ｇ１としてはゲート信号Ｇ２のみが出力され、信号ｇ２としてはゲート信号Ｇ３のみが出力される。フレーム反転駆動の場合、極性信号ＰＯＬがライン毎に反転せず、１フレーム期間で極性の変化がないので、ライン反転駆動のように連続する２つのパルスを有する信号ｇ１，ｇ２，…で極性信号ＰＯＬの電位レベルをラッチしても、ＣＳ信号ＣＳ１，ＣＳ２は、それぞれの位相が先のパルスによって若干先行するだけで、実質的には変わらない。
　以上のように、実施形態の液晶表示装置１の表示駆動回路では、ゲートライン駆動回路３０により、各行に順次割り当てられた水平走査期間に当該行のＴＦＴ１３をオンするためのゲート信号を出力し、ソースバスライン駆動回路２０により、各行の水平走査期間に同期して極性が反転しつつ、同一行の隣接する水平走査期間では極性が逆転するようなソース信号を出力し、ＣＳバスライン駆動回路４０により、各行の水平走査期間以降に、この水平走査期間におけるソース信号の極性に応じて定められた方向へ２値の電位の間で電位が切り替わるＣＳ信号を出力する。そして、ＣＳバスライン駆動回路４０は、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲートオフ時）のＣＳ信号の電位が、隣接する行では互いに異なるように、該ＣＳ信号を出力する。
　これにより、第１フレームにおいてＣＳ信号による画素電極１４の電位シフトを適正に実行し、第１フレームにおける横筋の発生を解消することができる。その結果、液晶表示装置１の表示品位の向上を図ることができる。
　また、ライン反転駆動とフレーム反転駆動とを識別して、それぞれの場合に応じて、ＣＳバスライン駆動回路４０の動作を異ならせている。これにより、ライン反転駆動の場合には、横筋のような表示の不具合を回避する一方、フレーム反転駆動の場合には、ライン反転駆動の場合で行った不具合の回避動作をしないようにしることができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、ＣＣ駆動方式のアクティブマトリクス型液晶表示装置の表示駆動に特に好適に適用できる。
　１　　液晶表示装置（表示装置）
１０　　液晶表示パネル（表示パネル）
１１　　ソースバスライン（データ信号線）
１２　　ゲートライン（走査信号線）
１３　　ＴＦＴ（スイッチング素子）
１４　　画素電極
１５　　ＣＳバスライン（容量結合配線）
２０　　ソースバスライン駆動回路（データ信号線駆動回路）
３０　　ゲートライン駆動回路（走査信号線駆動回路）
４０　　ＣＳバスライン駆動回路（容量結合配線駆動回路）
４１ａ，４２ａ，４３ａ，４ｎａ　　Ｄラッチ回路（容量結合配線駆動回路）
５０　　コントロール回路（制御回路）

Claims (12)

  1. 　走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動回路において、
    　前記各行に順次割り当てられた水平走査期間に当該行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動回路と、
    　垂直走査期間に同期して極性が反転しつつ、同一行の全ての画素について極性が同一であり、かつ隣接する行間で極性が逆転するようなデータ信号を出力するライン反転駆動を行う一方、垂直走査期間に同期して極性が反転しつつ、同一画面の全ての画素について極性が同一であるようなデータ信号を出力するフレーム反転駆動を行うデータ信号線駆動回路と、
    　前記各行の水平走査期間以降に、この水平走査期間におけるデータ信号の極性に応じて定められた方向へ２値の電位の間で電位が切り替わる電位シフト信号を出力する容量結合配線駆動回路と、
    　前記データ信号線駆動回路がライン反転駆動又はフレーム反転駆動の何れを行っているかを判定する判定回路とを備え、
    　前記容量結合配線駆動回路は、前記データ信号線駆動回路がライン反転駆動を行っていると判定されたときのみ、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間において、当該行のスイッチング素子がオンからオフに切り替えられた時点の前記電位シフト信号の電位が、隣接する行では互いに異なるように、該電位シフト信号を出力することを特徴とする表示駆動回路。
  2. 　前記容量結合配線駆動回路は、ライン反転駆動時に、当該行における前記電位シフト信号の電位が、当該行のスイッチング素子がオンしたときと、当該行よりも後の次行のスイッチング素子がオンしたときとで互いに異なるように、前記電位シフト信号を出力することを特徴とする請求項１に記載の表示駆動回路。
  3. 　前記容量結合配線駆動回路は、当該行の走査信号及び当該行よりも後の次行の走査信号を入力する第１の入力部と、前記電位シフト信号の電位に対応する、前記各行の水平走査期間に同期して極性が反転する極性信号を入力する第２の入力部と、当該行における前記電位シフト信号を出力する出力部とを備え、
    　ライン反転駆動時に、当該行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の第１の極性を、前記電位シフト信号の第１の電位として出力する一方、当該行よりも後の次行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の第２の極性を、前記電位シフト信号の第２の電位として出力することを特徴とする請求項２に記載の表示駆動回路。
  4. 　前記容量結合配線駆動回路は、Ｄラッチ回路により構成されていることを特徴とする請求項３に記載の表示駆動回路。
  5. 　前記容量結合配線駆動回路は、ライン反転駆動時に、前記電位シフト信号の初期状態における電位が、隣接する行では互いに異なるように、該電位シフト信号を出力することを特徴とする請求項１に記載の表示駆動回路。
  6. 　前記信号線駆動回路及び容量結合配線駆動回路を制御する制御回路をさらに備え、
    　前記制御回路は、ライン反転駆動時に、前記電位シフト信号の初期状態における電位が、隣接する行では互いに異なるように、前記各行の水平走査期間に同期して極性が反転する極性信号に応じた、隣接する行で互いに異なる制御信号を、前記容量結合配線駆動回路に入力することを特徴とする請求項５に記載の表示駆動回路。
  7. 　前記制御回路は、ライン反転駆動時に、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号が第１の極性となる場合には、第１の制御信号を出力する一方、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号が第２の極性となる場合には、第２の制御信号を出力することを特徴とする請求項６に記載の表示駆動回路。
  8. 　前記容量結合配線駆動回路は、Ｄラッチ回路により構成され、
    　前記制御回路は、ライン反転駆動時に、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号の極性がローとなる場合には、前記第１の制御信号としてのリセット信号を、前記容量結合配線駆動回路に入力する一方、前記第１垂直走査期間において当該行の走査信号がオンするときの前記極性信号の極性がハイとなる場合には、前記第２の制御信号としてのセット信号を、前記容量結合配線駆動回路に入力することを特徴とする請求項７に記載の表示駆動回路。
  9. 　前記容量結合配線駆動回路は、当該行よりも後の次行の走査信号を入力する第１の入力部と、前記電位シフト信号の電位レベルに対応する、前記各行の水平走査期間に同期して極性が反転する極性信号を入力する第２の入力部と、当該行における前記電位シフト信号を出力する出力部とを備え、
    　ライン反転駆動時に、当該行よりも後の次行の走査信号が前記第１の入力部に入力されたときの、前記第２の入力部に入力された前記極性信号の極性に基づいて、前記電位シフト信号の電位を切り替えることを特徴とする請求項６～８の何れか１項に記載の表示駆動回路。
  10. 　請求項１から９の何れか１項に記載の表示駆動回路と、前記表示パネルとを備えることを特徴とする表示装置。
  11. 　前記表示装置は、液晶表示装置であることを特徴とする請求項１０に記載の表示装置。
  12. 　走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動方法において、
    　前記各行に順次割り当てられた水平走査期間に当該行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動処理と、
    　垂直走査期間に同期して極性が反転しつつ、同一行の全ての画素について極性が同一であり、かつ隣接する行間で極性が逆転するようなデータ信号を出力するライン反転駆動を行う一方、垂直走査期間に同期して極性が反転しつつ、同一画面の全ての画素について極性が同一であるようなデータ信号を出力するフレーム反転駆動を行うデータ信号線駆動処理と、
    　前記各行の水平走査期間以降に、この水平走査期間におけるデータ信号の極性に応じて定められた方向へ２値の電位の間で電位が切り替わる電位シフト信号を出力する容量結合配線駆動処理と、
    　前記データ信号線駆動処理がライン反転駆動又はフレーム反転駆動の何れを行っているかを判定する判定処理とを含み、
    　前記容量結合配線駆動処理では、前記データ信号線駆動処理がライン反転駆動を行っていると判定されたときのみ、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間において、当該行のスイッチング素子がオンからオフに切り替えられた時点の前記電位シフト信号の電位が、隣接する行では互いに異なるように、該電位シフト信号を出力することを特徴とする表示駆動方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010146744A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 表示駆動回路、表示装置及び表示駆動方法
JP2012063677A (ja) * 2010-09-17 2012-03-29 Chi Mei Electronics Corp アクティブマトリクス型ディスプレイ装置及びこれを有する電子機器
JP5575764B2 (ja) * 2009-06-17 2014-08-20 シャープ株式会社 シフトレジスタ、表示駆動回路、表示パネル、表示装置
US9218775B2 (en) 2009-10-16 2015-12-22 Sharp Kabushiki Kaisha Display driving circuit, display device, and display driving method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103226933A (zh) * 2013-03-18 2013-07-31 京东方科技集团股份有限公司 一种显示驱动电路、显示装置及其驱动方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001083943A (ja) * 1999-09-09 2001-03-30 Matsushita Electric Ind Co Ltd 液晶表示装置及び駆動方法
JP2004226785A (ja) * 2003-01-24 2004-08-12 Sony Corp 表示装置
JP2005049849A (ja) * 2003-07-11 2005-02-24 Toshiba Matsushita Display Technology Co Ltd 表示装置
WO2005045795A1 (ja) * 2003-11-05 2005-05-19 Matsushita Electric Industrial Co., Ltd. 携帯端末装置
WO2009050926A1 (ja) * 2007-10-16 2009-04-23 Sharp Kabushiki Kaisha 表示駆動回路、表示装置及び表示駆動方法
JP2009116122A (ja) * 2007-11-07 2009-05-28 Sharp Corp 表示駆動回路、表示装置及び表示駆動方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730286B2 (ja) 1990-10-05 1998-03-25 松下電器産業株式会社 表示装置の駆動方法
KR940009734A (ko) * 1992-10-29 1994-05-24 카나이 쯔또무 매트릭스형 표시장치 및 그 구동방법
JPH06265846A (ja) 1993-03-10 1994-09-22 Hitachi Ltd アクティブマトリクス型液晶表示装置及びその駆動方法
JP3286978B2 (ja) * 1994-11-21 2002-05-27 セイコーエプソン株式会社 液晶駆動装置，液晶表示装置，アナログバッファ及び液晶駆動方法
US6084562A (en) * 1997-04-02 2000-07-04 Kabushiki Kaisha Toshiba Flat-panel display device and display method
JP3899817B2 (ja) * 2000-12-28 2007-03-28 セイコーエプソン株式会社 液晶表示装置及び電子機器
JP3924485B2 (ja) 2002-03-25 2007-06-06 シャープ株式会社 液晶表示装置の駆動方法及びその液晶表示装置
US7187421B2 (en) * 2003-07-11 2007-03-06 Toshiba Matsushita Display Technology Co., Ltd. Liquid crystal display having a source driver and scanning line drive circuit that is shutdown
JP4265788B2 (ja) * 2003-12-05 2009-05-20 シャープ株式会社 液晶表示装置
US20060181498A1 (en) * 2003-12-24 2006-08-17 Sony Corporation Display device
US20070075956A1 (en) * 2004-11-04 2007-04-05 Matsushita Electric Industrial Co., Ltd. Mobile terminal apparatus
US7825885B2 (en) * 2005-08-05 2010-11-02 Sony Corporation Display device
JP4569413B2 (ja) 2005-08-12 2010-10-27 ソニー株式会社 表示装置
KR100856125B1 (ko) * 2007-02-26 2008-09-03 삼성전자주식회사 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001083943A (ja) * 1999-09-09 2001-03-30 Matsushita Electric Ind Co Ltd 液晶表示装置及び駆動方法
JP2004226785A (ja) * 2003-01-24 2004-08-12 Sony Corp 表示装置
JP2005049849A (ja) * 2003-07-11 2005-02-24 Toshiba Matsushita Display Technology Co Ltd 表示装置
WO2005045795A1 (ja) * 2003-11-05 2005-05-19 Matsushita Electric Industrial Co., Ltd. 携帯端末装置
WO2009050926A1 (ja) * 2007-10-16 2009-04-23 Sharp Kabushiki Kaisha 表示駆動回路、表示装置及び表示駆動方法
JP2009116122A (ja) * 2007-11-07 2009-05-28 Sharp Corp 表示駆動回路、表示装置及び表示駆動方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010146744A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 表示駆動回路、表示装置及び表示駆動方法
JP5362830B2 (ja) * 2009-06-17 2013-12-11 シャープ株式会社 表示駆動回路、表示装置及び表示駆動方法
JP5575764B2 (ja) * 2009-06-17 2014-08-20 シャープ株式会社 シフトレジスタ、表示駆動回路、表示パネル、表示装置
US8933918B2 (en) 2009-06-17 2015-01-13 Sharp Kabushiki Kaisha Display driving circuit, display device and display driving method
US9218775B2 (en) 2009-10-16 2015-12-22 Sharp Kabushiki Kaisha Display driving circuit, display device, and display driving method
JP2012063677A (ja) * 2010-09-17 2012-03-29 Chi Mei Electronics Corp アクティブマトリクス型ディスプレイ装置及びこれを有する電子機器

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