JPH06265846A - アクティブマトリクス型液晶表示装置及びその駆動方法 - Google Patents
アクティブマトリクス型液晶表示装置及びその駆動方法Info
- Publication number
- JPH06265846A JPH06265846A JP4898193A JP4898193A JPH06265846A JP H06265846 A JPH06265846 A JP H06265846A JP 4898193 A JP4898193 A JP 4898193A JP 4898193 A JP4898193 A JP 4898193A JP H06265846 A JPH06265846 A JP H06265846A
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- pixels
- pixel
- video signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】映像信号電圧の大きさを低減でき、かつ、クロ
スト−ク（スミア）の発生しない高画質のアクティブマ
トリクス型液晶表示装置を得る。 【構成】任意の走査配線に接続されたＴＦＴを２つのグ
ル−プに分け、第１のグル−プに属する第１のＴＦＴに
対応した第１の蓄積容量の接地端子および第２のグル−
プに属する第２のＴＦＴに対応した第２の蓄積容量の接
地端子をそれぞれ共通に接続し、前記第１の蓄積容量の
接地端子に正負いずれか一方の極性の第１のバイアス信
号を印加し、前記第２の蓄積容量の接地端子に他方の極
性の第２のバイアス信号を印加するバイアス電圧発生回
路と、走査配線を介し、第１のＴＦＴに対応した第１の
画素電極に正負いずれか一方の極性の第１の映像信号を
供給し、第２のＴＦＴに対応した第２の画素電極に他方
の極性の第２の映像信号を供給する映像信号発生回路と
を設けた。
スト−ク（スミア）の発生しない高画質のアクティブマ
トリクス型液晶表示装置を得る。 【構成】任意の走査配線に接続されたＴＦＴを２つのグ
ル−プに分け、第１のグル−プに属する第１のＴＦＴに
対応した第１の蓄積容量の接地端子および第２のグル−
プに属する第２のＴＦＴに対応した第２の蓄積容量の接
地端子をそれぞれ共通に接続し、前記第１の蓄積容量の
接地端子に正負いずれか一方の極性の第１のバイアス信
号を印加し、前記第２の蓄積容量の接地端子に他方の極
性の第２のバイアス信号を印加するバイアス電圧発生回
路と、走査配線を介し、第１のＴＦＴに対応した第１の
画素電極に正負いずれか一方の極性の第１の映像信号を
供給し、第２のＴＦＴに対応した第２の画素電極に他方
の極性の第２の映像信号を供給する映像信号発生回路と
を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、特にア
クティブマトリクス型の液晶表示装置及びその駆動方法
に関する。
クティブマトリクス型の液晶表示装置及びその駆動方法
に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置
は、複数の走査配線と複数の信号配線の交点の近傍に薄
膜トランジスタ素子（以下、ＴＦＴと称する）を設け、
走査信号によって各ＴＦＴをオンさせ、この時信号配線
を介して映像信号を各液晶画素に書き込み（充電）、さ
らにＴＦＴのオフ時にこの充電状態を保持して、所定の
画像を表示する。一般的な液晶材料を使用した場合、十
分なコントラストを得るために、この映像信号電圧の最
大値を約５〜７Ｖに設定する必要がある。劣化防止のた
め、液晶は交流駆動されなければならず、結局振幅約１
０〜１４Ｖの振幅の電圧が信号配線に印加されることに
なる。従って、映像信号発生回路には５Ｖ耐圧の安価な
ＬＳＩを用いることができず、装置のコストアップにつ
ながる。
は、複数の走査配線と複数の信号配線の交点の近傍に薄
膜トランジスタ素子（以下、ＴＦＴと称する）を設け、
走査信号によって各ＴＦＴをオンさせ、この時信号配線
を介して映像信号を各液晶画素に書き込み（充電）、さ
らにＴＦＴのオフ時にこの充電状態を保持して、所定の
画像を表示する。一般的な液晶材料を使用した場合、十
分なコントラストを得るために、この映像信号電圧の最
大値を約５〜７Ｖに設定する必要がある。劣化防止のた
め、液晶は交流駆動されなければならず、結局振幅約１
０〜１４Ｖの振幅の電圧が信号配線に印加されることに
なる。従って、映像信号発生回路には５Ｖ耐圧の安価な
ＬＳＩを用いることができず、装置のコストアップにつ
ながる。
【０００３】これに対し、最近では、ＴＦＴや画素電
極，蓄積容量（電圧保持用に設けられた容量素子）を設
けた基板と対向する基板に形成された対向電極の電位を
変化させたり、対向電極の電位を一定にしたまま、蓄積
容量の接地電位を変化させることによって画素電極の電
位にバイアス電圧を加え、信号配線に印加する映像信号
電圧の振幅を低減する駆動方法が知られている。前者の
駆動法の例としては特開平2−913号が、また後者の駆動
法の例としては特開平4−145490 号がある。
極，蓄積容量（電圧保持用に設けられた容量素子）を設
けた基板と対向する基板に形成された対向電極の電位を
変化させたり、対向電極の電位を一定にしたまま、蓄積
容量の接地電位を変化させることによって画素電極の電
位にバイアス電圧を加え、信号配線に印加する映像信号
電圧の振幅を低減する駆動方法が知られている。前者の
駆動法の例としては特開平2−913号が、また後者の駆動
法の例としては特開平4−145490 号がある。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の駆
動方法では表示画面の水平方向に筋を引くような画質不
良（以下、スミアと呼ぶ）に対する対策については考慮
されていない。
動方法では表示画面の水平方向に筋を引くような画質不
良（以下、スミアと呼ぶ）に対する対策については考慮
されていない。
【０００５】本発明の目的は、信号配線に印加する信号
電圧の振幅を低減できると同時に水平方向のスミアが発
生せず表示特性の良いアクティブマトリクス型液晶表示
装置を提供することにある。
電圧の振幅を低減できると同時に水平方向のスミアが発
生せず表示特性の良いアクティブマトリクス型液晶表示
装置を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、複数の走査配線と複数の信号配線との
各交差部にＴＦＴ、画素電極及び蓄積容量を有する画素
を備え、前記走査配線に印加される信号によって順次前
記画素を選択し、前記ＴＦＴを介して前記選択された画
素に映像信号を供給して所定の表示を行うアクティブマ
トリクス型液晶表示装置において、同時に選択される複
数の画素を２つのグループに分け、第１のグループの画
素には正負いずれか一方の極性の第１の映像信号を、第
２のグループの画素には他方の極性の第２の映像信号を
それぞれ供給する映像信号発生回路と、前記第１のグル
ープの画素及び第２のグループの画素の選択期間に、前
記第１のグループの画素には前記各画素に属する蓄積容
量を介して前記第１の映像信号と逆極性の第１のバイア
ス信号を、前記第２のグループの画素には前記各画素に
属する蓄積容量を介して前記第２の映像信号と逆極性の
第２のバイアス信号を印加するバイアス信号発生回路と
を設けた。
め、本発明では、複数の走査配線と複数の信号配線との
各交差部にＴＦＴ、画素電極及び蓄積容量を有する画素
を備え、前記走査配線に印加される信号によって順次前
記画素を選択し、前記ＴＦＴを介して前記選択された画
素に映像信号を供給して所定の表示を行うアクティブマ
トリクス型液晶表示装置において、同時に選択される複
数の画素を２つのグループに分け、第１のグループの画
素には正負いずれか一方の極性の第１の映像信号を、第
２のグループの画素には他方の極性の第２の映像信号を
それぞれ供給する映像信号発生回路と、前記第１のグル
ープの画素及び第２のグループの画素の選択期間に、前
記第１のグループの画素には前記各画素に属する蓄積容
量を介して前記第１の映像信号と逆極性の第１のバイア
ス信号を、前記第２のグループの画素には前記各画素に
属する蓄積容量を介して前記第２の映像信号と逆極性の
第２のバイアス信号を印加するバイアス信号発生回路と
を設けた。
【０００７】
【作用】図１６にアクティブマトリクス型液晶表示装置
の水平方向に隣接する２画素の等価回路を示す。ＴＦＴ
５ａ，５ｂのソース電極には画素電極が接続され、画素
電極と対向電極の間に液晶層を挟持して液晶容量ＣLC６
ａ，６ｂを形成する。
の水平方向に隣接する２画素の等価回路を示す。ＴＦＴ
５ａ，５ｂのソース電極には画素電極が接続され、画素
電極と対向電極の間に液晶層を挟持して液晶容量ＣLC６
ａ，６ｂを形成する。
【０００８】ＴＦＴ５ａ，５ｂのソース電極には蓄積容
量ＣS７ａ ，７ｂが接続されている。対向電極は、全画
素で共通の電極であり、蓄積容量の接地電極は（ｉ−
１）番目の走査配線３（またはストレージ配線８）に接
続されている。従来の駆動方法では、対向電極電位ＶC
は、全画素で同電位であり、蓄積容量の接地電位（以
下、ストレージ配線電位と呼ぶ）ＶS は、全画素で同電
位または少なくとも１行上の画素においては同電位であ
るので、少なくとも１行上の画素には全て同極性のバイ
アス電圧が印加される。そして、奇数列の信号配線２お
よび偶数列の信号配線４にはそれぞれ同極性の信号電圧
ＶD（２ｊ−１）とＶD（２ｊ）とが印加される。
量ＣS７ａ ，７ｂが接続されている。対向電極は、全画
素で共通の電極であり、蓄積容量の接地電極は（ｉ−
１）番目の走査配線３（またはストレージ配線８）に接
続されている。従来の駆動方法では、対向電極電位ＶC
は、全画素で同電位であり、蓄積容量の接地電位（以
下、ストレージ配線電位と呼ぶ）ＶS は、全画素で同電
位または少なくとも１行上の画素においては同電位であ
るので、少なくとも１行上の画素には全て同極性のバイ
アス電圧が印加される。そして、奇数列の信号配線２お
よび偶数列の信号配線４にはそれぞれ同極性の信号電圧
ＶD（２ｊ−１）とＶD（２ｊ）とが印加される。
【０００９】そのため、信号配線２および信号配線４と
対向電極間の容量１００ａ，100b，信号配線２および信
号配線４とストレージ配線８の交差容量１０１ａ，１０
１ｂを介して、信号電圧ＶD（２ｊ−１），ＶD（２ｊ）
の変動が及ぼす、対向電極電位ＶCおよびストレージ配
線電位ＶSへのノイズが、同極性（一方向性）になり、
その大きさが顕著になる。電位ＶC，ＶSの変動量および
これらが元の電位に復帰するまでの時間は、信号電圧Ｖ
D の変動量と１行上の負荷状態に依存する。また、１行
上で同極性の電圧によって各画素を充電するので、充電
電流Ion の流出入方向が一方向となり、この充電電流Io
n が安定しようとしている対向電極およびストレージ配
線に流れ込み、それらの電位ＶC，ＶSの復帰を妨げる。
画素に書き込まれる電圧は、ＴＦＴ５ａ，５ｂがオフす
る時の画素電極電位と対向電極電位ＶCとストレージ配
線電位ＶSによって決定されるので、上記の電位の変動
がTFT５ａ，５ｂのオフするまでにどれだけ残存してい
るかによって画素への書き込み電圧が変わり、これによ
りその画素の明るさが変動する。上記の電位変動のTFT
がオフする瞬間の残存量を決定する信号電圧ＶD の変動
量，配線の負荷状態および充電電流は１行上の表示パタ
ーンに依存する。その結果、表示パターンによっては、
クロストークの一種である、特に水平方向にすじを引く
ような画質不良、すなわちスミアが発生する。
対向電極間の容量１００ａ，100b，信号配線２および信
号配線４とストレージ配線８の交差容量１０１ａ，１０
１ｂを介して、信号電圧ＶD（２ｊ−１），ＶD（２ｊ）
の変動が及ぼす、対向電極電位ＶCおよびストレージ配
線電位ＶSへのノイズが、同極性（一方向性）になり、
その大きさが顕著になる。電位ＶC，ＶSの変動量および
これらが元の電位に復帰するまでの時間は、信号電圧Ｖ
D の変動量と１行上の負荷状態に依存する。また、１行
上で同極性の電圧によって各画素を充電するので、充電
電流Ion の流出入方向が一方向となり、この充電電流Io
n が安定しようとしている対向電極およびストレージ配
線に流れ込み、それらの電位ＶC，ＶSの復帰を妨げる。
画素に書き込まれる電圧は、ＴＦＴ５ａ，５ｂがオフす
る時の画素電極電位と対向電極電位ＶCとストレージ配
線電位ＶSによって決定されるので、上記の電位の変動
がTFT５ａ，５ｂのオフするまでにどれだけ残存してい
るかによって画素への書き込み電圧が変わり、これによ
りその画素の明るさが変動する。上記の電位変動のTFT
がオフする瞬間の残存量を決定する信号電圧ＶD の変動
量，配線の負荷状態および充電電流は１行上の表示パタ
ーンに依存する。その結果、表示パターンによっては、
クロストークの一種である、特に水平方向にすじを引く
ような画質不良、すなわちスミアが発生する。
【００１０】本発明のアクティブマトリクス型液晶表示
装置では、蓄積容量を介して液晶にバイアス電圧を重畳
させることができ、映像信号電圧の大きさを低減するこ
とができる。さらに、同時に選択される画素を２つのグ
ループに分け、第１のグループの画素電極と第２のグル
ープ画素電極に書き込む映像信号電圧の極性を互いに反
転させて駆動することができるため、次のような作用に
より、水平方向のスミアが軽減される。
装置では、蓄積容量を介して液晶にバイアス電圧を重畳
させることができ、映像信号電圧の大きさを低減するこ
とができる。さらに、同時に選択される画素を２つのグ
ループに分け、第１のグループの画素電極と第２のグル
ープ画素電極に書き込む映像信号電圧の極性を互いに反
転させて駆動することができるため、次のような作用に
より、水平方向のスミアが軽減される。
【００１１】表示パターンに依存する信号電圧ＶD の
変動が、信号配線−ストレージ配線（または走査配線）
間の交差容量を介して及ぼす蓄積容量の接地配線電位の
変動が、双方向性を持ち、１行において相殺される。
変動が、信号配線−ストレージ配線（または走査配線）
間の交差容量を介して及ぼす蓄積容量の接地配線電位の
変動が、双方向性を持ち、１行において相殺される。
【００１２】表示パターンに依存する信号電圧ＶDの
変動が、信号配線−対向電極間の容量を介して及ぼす対
向電極電位ＶCの変動が、双方向性を持ち、相殺され
る。
変動が、信号配線−対向電極間の容量を介して及ぼす対
向電極電位ＶCの変動が、双方向性を持ち、相殺され
る。
【００１３】表示パターンに依存する映像信号電圧Ｖ
SIG(液晶に印加される電圧であり、信号電圧ＶD とは異
なる）が、画素内に書き込まれる時の充電電流により及
ぼされるストレージ配線（または走査配線）電位の変動
が、充電電流の流出入が双方向性を持ち、相殺される。
SIG(液晶に印加される電圧であり、信号電圧ＶD とは異
なる）が、画素内に書き込まれる時の充電電流により及
ぼされるストレージ配線（または走査配線）電位の変動
が、充電電流の流出入が双方向性を持ち、相殺される。
【００１４】表示パターンに依存する映像信号電圧Ｖ
SIGが、画素内に書き込まれる時の充電電流により及ぼ
される対向電極電位ＶCの変動が、充電電流の流出入が
双方向性を持ち、相殺される。
SIGが、画素内に書き込まれる時の充電電流により及ぼ
される対向電極電位ＶCの変動が、充電電流の流出入が
双方向性を持ち、相殺される。
【００１５】表示パターンに依存する映像信号電圧Ｖ
SIG が、画素内に書き込まれる時の充電電流により及ぼ
されるストレージ配線（または走査配線）電位の変動
が、走査配線（蓄積容量ＣS の接地配線）が２系統の配
線に別れているため、充電電流の流出入による走査配線
電位の変動が緩和される。
SIG が、画素内に書き込まれる時の充電電流により及ぼ
されるストレージ配線（または走査配線）電位の変動
が、走査配線（蓄積容量ＣS の接地配線）が２系統の配
線に別れているため、充電電流の流出入による走査配線
電位の変動が緩和される。
【００１６】表示パターンに依存する映像信号電圧Ｖ
SIG が、画素内に書き込まれる時の充電電流により及ぼ
される対向電極電位の変動が、対向電極が２系統の配線
に別れているため、充電電流の流出入による走査配線電
位の変動が緩和される。
SIG が、画素内に書き込まれる時の充電電流により及ぼ
される対向電極電位の変動が、対向電極が２系統の配線
に別れているため、充電電流の流出入による走査配線電
位の変動が緩和される。
【００１７】これらにより、対向電極電位ＶC 及びスト
レージ配線（または走査配線）電位の変動量（ノイズ）
がキャンセルまたは低減し、電位が安定するまでの時間
も早くなるので、画素に書き込まれる充電電圧が安定す
る。その結果、表示パターンに依存しなくなり、水平方
向のスミアが解消される。
レージ配線（または走査配線）電位の変動量（ノイズ）
がキャンセルまたは低減し、電位が安定するまでの時間
も早くなるので、画素に書き込まれる充電電圧が安定す
る。その結果、表示パターンに依存しなくなり、水平方
向のスミアが解消される。
【００１８】
【実施例】以下、本発明を実施例により具体的に説明す
る。
る。
【００１９】〔実施例１〕図１は本発明のアクティブマ
トリクス型液晶表示装置の第１の実施例の回路構成、図
２はその画素部の平面構造の一例、図３は図２のＡ−Ｂ
に沿った断面図を示す。
トリクス型液晶表示装置の第１の実施例の回路構成、図
２はその画素部の平面構造の一例、図３は図２のＡ−Ｂ
に沿った断面図を示す。
【００２０】図３に示すように、表示パネル１０は、Ｔ
ＦＴや画素電極などを形成したTFT基板３０と、ＴＦＴ
基板３０と対向して配置され全面に対向電極を形成した
対向基板３１と、これら２枚の基板の間に挾持された液
晶層３２とから構成される。ＴＦＴ基板３０は、ガラス
基板(例えば、厚さ１.１mm）などの絶縁基板上にＩＴＯ
（インジウム−チン−オキサイド）で形成されるマトリ
クス状の透明な画素電極２０（例えば、６４０×３×４
８０個）と、各画素電極２０にソース電極２２を電気的
に接続したアモルファスシリコン（ａ−Ｓｉ）２１を用
いたＴＦＴ５と、各画素電極２０に電気的に接続した蓄
積容量ＣS７ と、ゲート電極を行方向に共通接続した走
査配線（例えば、４８１本）と、ドレイン電極を列方向
に共通接続した信号配線（例えば、６４０×３本）とを
設け、さらにその上に保護膜３５と配向膜３６を形成し
たものである。また、対向基板３１は、同じくガラス基
板などの絶縁基板上にＲ，Ｇ，Ｂの行方向にストライプ
状のカラーフィルタ、その上に平坦化膜３８、さらに基
板全体にＩＴＯからなる対向電極３３，配向膜３６を形
成したものである。ＴＦＴ基板上の配向膜と対向基板上
の配向膜はその方向が互いに直交するようにラビングさ
れ、両基板間にネマチック液晶を封入し、基板の両側に
電圧無印加時に開口部２３から光が透過する（ノーマリ
オープンモード）ように２枚の偏向板３９を貼りつけ
る。
ＦＴや画素電極などを形成したTFT基板３０と、ＴＦＴ
基板３０と対向して配置され全面に対向電極を形成した
対向基板３１と、これら２枚の基板の間に挾持された液
晶層３２とから構成される。ＴＦＴ基板３０は、ガラス
基板(例えば、厚さ１.１mm）などの絶縁基板上にＩＴＯ
（インジウム−チン−オキサイド）で形成されるマトリ
クス状の透明な画素電極２０（例えば、６４０×３×４
８０個）と、各画素電極２０にソース電極２２を電気的
に接続したアモルファスシリコン（ａ−Ｓｉ）２１を用
いたＴＦＴ５と、各画素電極２０に電気的に接続した蓄
積容量ＣS７ と、ゲート電極を行方向に共通接続した走
査配線（例えば、４８１本）と、ドレイン電極を列方向
に共通接続した信号配線（例えば、６４０×３本）とを
設け、さらにその上に保護膜３５と配向膜３６を形成し
たものである。また、対向基板３１は、同じくガラス基
板などの絶縁基板上にＲ，Ｇ，Ｂの行方向にストライプ
状のカラーフィルタ、その上に平坦化膜３８、さらに基
板全体にＩＴＯからなる対向電極３３，配向膜３６を形
成したものである。ＴＦＴ基板上の配向膜と対向基板上
の配向膜はその方向が互いに直交するようにラビングさ
れ、両基板間にネマチック液晶を封入し、基板の両側に
電圧無印加時に開口部２３から光が透過する（ノーマリ
オープンモード）ように２枚の偏向板３９を貼りつけ
る。
【００２１】ＴＦＴは、ゲート電極を最下層に、ドレイ
ン，ソース電極を最上層に設けた逆スタガ構造である。
ゲート電極は走査配線の一部、ドレイン電極は信号配線
の一部によってそれぞれ構成される。画素電極２０は、
信号配線と同層同一材料で形成されるＴＦＴのソース電
極２２と電気的に接続される。蓄積容量ＣS７ は、走査
配線１または３の一部と画素電極２０の一部及びそれら
の間に挾まれたゲート絶縁膜３４とで形成される。対向
電極３３は全ての画素で共通とした。
ン，ソース電極を最上層に設けた逆スタガ構造である。
ゲート電極は走査配線の一部、ドレイン電極は信号配線
の一部によってそれぞれ構成される。画素電極２０は、
信号配線と同層同一材料で形成されるＴＦＴのソース電
極２２と電気的に接続される。蓄積容量ＣS７ は、走査
配線１または３の一部と画素電極２０の一部及びそれら
の間に挾まれたゲート絶縁膜３４とで形成される。対向
電極３３は全ての画素で共通とした。
【００２２】本実施例では、図１に示すように（ｉ−
１）番目の走査配線とｉ番目の走査配線とで挾まれた画
素を奇数列のグループと偶数列のグループにと分けた。
そして、奇数列のグループに属する画素のＴＦＴのゲー
ト電極を（ｉ−１）番目の走査配線に共通接続し、同じ
グループの蓄積容量ＣS の接地電極をｉ番目の走査配線
に共通接続し、また、偶数列のグループに属するＴＦＴ
のゲート電極をｉ番目の走査配線に共通接続し、同じグ
ループの蓄積容量ＣS の接地電極を（ｉ−１）番目の走
査配線に共通接続した。ここで、ｉは、２≦ｉ≦Ｍ
（Ｍ：全走査配線数）を満たす任意の整数である。ま
た、ある走査配線に接続されるＴＦＴの配置をみると、
奇数列ではその走査配線の下側ＴＦＴと、また偶数列で
は上側のＴＦＴと接続され、走査配線に対してジグザグ
状に交互に接続される。
１）番目の走査配線とｉ番目の走査配線とで挾まれた画
素を奇数列のグループと偶数列のグループにと分けた。
そして、奇数列のグループに属する画素のＴＦＴのゲー
ト電極を（ｉ−１）番目の走査配線に共通接続し、同じ
グループの蓄積容量ＣS の接地電極をｉ番目の走査配線
に共通接続し、また、偶数列のグループに属するＴＦＴ
のゲート電極をｉ番目の走査配線に共通接続し、同じグ
ループの蓄積容量ＣS の接地電極を（ｉ−１）番目の走
査配線に共通接続した。ここで、ｉは、２≦ｉ≦Ｍ
（Ｍ：全走査配線数）を満たす任意の整数である。ま
た、ある走査配線に接続されるＴＦＴの配置をみると、
奇数列ではその走査配線の下側ＴＦＴと、また偶数列で
は上側のＴＦＴと接続され、走査配線に対してジグザグ
状に交互に接続される。
【００２３】このように構成された表示パネルの各走査
配線には、順次走査パルスを発生する走査側駆動ＬＳＩ
１１を接続し、各信号配線には５Ｖ耐圧の映像信号電圧
を発生する信号側駆動ＬＳＩ１２を接続した。
配線には、順次走査パルスを発生する走査側駆動ＬＳＩ
１１を接続し、各信号配線には５Ｖ耐圧の映像信号電圧
を発生する信号側駆動ＬＳＩ１２を接続した。
【００２４】次に本実施例の駆動方法を説明する。図４
はその駆動波形であり、３本の相隣あった（ｉ−１）番
目，ｉ番目及び（ｉ＋１）番目の走査配線に印加する走
査電圧ＶG（ｉ−１），ＶG（ｉ）及びＶG（ｉ＋１），
対向電極電位ＶC，(２ｊ＋１)番目（奇数列）の信号配
線に印加する信号電圧ＶD(２ｊ−１）及び２ｊ番目（偶
数列）の信号配線に印加する信号電圧ＶD（２ｊ）を示
した。
はその駆動波形であり、３本の相隣あった（ｉ−１）番
目，ｉ番目及び（ｉ＋１）番目の走査配線に印加する走
査電圧ＶG（ｉ−１），ＶG（ｉ）及びＶG（ｉ＋１），
対向電極電位ＶC，(２ｊ＋１)番目（奇数列）の信号配
線に印加する信号電圧ＶD(２ｊ−１）及び２ｊ番目（偶
数列）の信号配線に印加する信号電圧ＶD（２ｊ）を示
した。
【００２５】各走査配線に印加する走査信号ＶG は、Ｔ
ＦＴをオン状態にするための走査パルスと、その前後の
時間に重畳された振幅ＶB*の正負のバイアスパルスから
なっている(本実施例では正負同振幅としているが、正
負の振幅が異なってもよい)。そのため、走査側駆動Ｌ
ＳＩ１１には、少なくとも４値以上の電圧を出力できる
ＬＳＩを用いる。液晶は交流駆動されなければならない
ので、奇数フレームと偶数フレームで逆極性の電圧を液
晶に印加する。そのため、走査配線に印加する電圧波形
は図４に示すように、奇数フレームでは、幅（１Ｈ−ｔ
ｄ１）（１Ｈ：１水平期間）の走査パルスの１Ｈ前に幅
１Ｈの正極性のバイアスパルス，走査パルスの直後に幅
（１Ｈ＋ｔｄ２）の負極性のバイアスパルスを重畳した
波形であり、偶数フレームでは、走査パルスの１Ｈ前に
幅１Ｈの負極性のバイアスパルス，走査パルスの直後に
幅（１Ｈ＋ｔｄ２）の正極性のバイアスパルスを重畳し
た波形である。ｉ番目の走査配線に印加する走査パルス
の立ち上げは、（ｉ−１）番目の走査配線に印加する走
査パルスが十分に立ち下がってから（ＴＦＴが完全にオ
フになってから）行う必要があり、この立ち下がりに必
要な時間をｔｄ１で示した。また、ｉ番目の走査配線へ
のバイアス電圧の印加は、同じ走査配線の走査パルスが
十分に立ち下がってから行う必要があり、この立ち下が
りに必要な時間をｔｄ２で示した。ｔｄ１，ｔｄ２は、
例えば３μｓ程度とする。また、ある走査配線によって
選択される画素への信号の書き込みが終了し、次の走査
配線によって選択される画素に信号を書き込む際にも、
前者の走査配線に印加される走査パルスが十分に立ち下
がってから信号電圧ＶD を変化させる必要があり、その
時間間隔をｔｄ２と同一とした。
ＦＴをオン状態にするための走査パルスと、その前後の
時間に重畳された振幅ＶB*の正負のバイアスパルスから
なっている(本実施例では正負同振幅としているが、正
負の振幅が異なってもよい)。そのため、走査側駆動Ｌ
ＳＩ１１には、少なくとも４値以上の電圧を出力できる
ＬＳＩを用いる。液晶は交流駆動されなければならない
ので、奇数フレームと偶数フレームで逆極性の電圧を液
晶に印加する。そのため、走査配線に印加する電圧波形
は図４に示すように、奇数フレームでは、幅（１Ｈ−ｔ
ｄ１）（１Ｈ：１水平期間）の走査パルスの１Ｈ前に幅
１Ｈの正極性のバイアスパルス，走査パルスの直後に幅
（１Ｈ＋ｔｄ２）の負極性のバイアスパルスを重畳した
波形であり、偶数フレームでは、走査パルスの１Ｈ前に
幅１Ｈの負極性のバイアスパルス，走査パルスの直後に
幅（１Ｈ＋ｔｄ２）の正極性のバイアスパルスを重畳し
た波形である。ｉ番目の走査配線に印加する走査パルス
の立ち上げは、（ｉ−１）番目の走査配線に印加する走
査パルスが十分に立ち下がってから（ＴＦＴが完全にオ
フになってから）行う必要があり、この立ち下がりに必
要な時間をｔｄ１で示した。また、ｉ番目の走査配線へ
のバイアス電圧の印加は、同じ走査配線の走査パルスが
十分に立ち下がってから行う必要があり、この立ち下が
りに必要な時間をｔｄ２で示した。ｔｄ１，ｔｄ２は、
例えば３μｓ程度とする。また、ある走査配線によって
選択される画素への信号の書き込みが終了し、次の走査
配線によって選択される画素に信号を書き込む際にも、
前者の走査配線に印加される走査パルスが十分に立ち下
がってから信号電圧ＶD を変化させる必要があり、その
時間間隔をｔｄ２と同一とした。
【００２６】図１５に示すような液晶の印加電圧−透過
光強度曲線に合わせ、信号配線に印加する電圧の最大振
幅ＶDppが最小(ＶDPP＝Ｖmax−Ｖth）になるよう、バイ
アスパルスの振幅ＶB*を次のように設定する。まず、走
査信号に重畳された振幅ＶB*のバイアス電圧により実際
に液晶層に加えられるバイアス電圧ＶB は、次式のよう
に設定される。
光強度曲線に合わせ、信号配線に印加する電圧の最大振
幅ＶDppが最小(ＶDPP＝Ｖmax−Ｖth）になるよう、バイ
アスパルスの振幅ＶB*を次のように設定する。まず、走
査信号に重畳された振幅ＶB*のバイアス電圧により実際
に液晶層に加えられるバイアス電圧ＶB は、次式のよう
に設定される。
【００２７】 ＶB＝（Ｖmax＋Ｖth）／２ …（数１） ここで、Ｖthは、図１５の液晶の印加電圧−透過光強度
曲線の光学しきい値電圧、Ｖmax は、ノーマリオープン
の時の黒表示を得る電圧である。本実施例では、対向電
極電位ＶCは一定であるので、バイアス電圧ＶBを与える
ために、ＶB*は次のように設定される。
曲線の光学しきい値電圧、Ｖmax は、ノーマリオープン
の時の黒表示を得る電圧である。本実施例では、対向電
極電位ＶCは一定であるので、バイアス電圧ＶBを与える
ために、ＶB*は次のように設定される。
【００２８】 ＶB*＝ＶB・(ＣS＋ＣLC＋ＣGS）／ＣS …（数２） ここでＣGSは、ＴＦＴのゲート−ソース間容量である。
【００２９】例えば、Ｖth＝２Ｖの液晶を用い、Ｖmax
＝５Ｖ に設定することによって、ＶDpp＝３Ｖ，ＶB＝
３.５Ｖとなる。したがって、ＣS＝３ＣLCの画素を設計
し、さらにＣGS≪ＣS，ＣLCであるのでバイアス電圧の
振幅はＶB*＝４.７Ｖと設定される。ＶDpp＜５Ｖ によ
り、５Ｖ耐圧の安価なＬＳＩを用いることができ、しか
もコントラスト比６０を得ることができる。
＝５Ｖ に設定することによって、ＶDpp＝３Ｖ，ＶB＝
３.５Ｖとなる。したがって、ＣS＝３ＣLCの画素を設計
し、さらにＣGS≪ＣS，ＣLCであるのでバイアス電圧の
振幅はＶB*＝４.７Ｖと設定される。ＶDpp＜５Ｖ によ
り、５Ｖ耐圧の安価なＬＳＩを用いることができ、しか
もコントラスト比６０を得ることができる。
【００３０】図４の駆動波形において、奇フレームで
は、ｉ番目の走査配線に走査パルスが印加された時、
（ｉ＋１）番目の走査配線には、正のバイアス電圧ＶB*
が印加され、（ｉ−１）番目の走査配線には、負のバイ
アス電圧（−ＶB*）が印加される。同時に、奇数列の信
号配線には負極性の信号電圧(−ＶD）を印加し、偶数列
の信号配線には正極性の信号電圧(＋ＶD）を印加するこ
とによって、奇数列の画素と偶数列の画素の蓄積容量Ｃ
Sには、互いに逆極性の電圧±ＶSIG*(＝±ＶB*±ＶD：
複号同順)が書き込まれる。すなわち、同時に選択され
る画素のうち、奇数列の画素には正極性のバイアス電圧
と負極性の信号電圧が、偶数列の画素には負極性のバイ
アス電圧と正極性の信号電圧がそれぞれ印加される。バ
イアス電圧の極性と信号電圧の極性は互いに逆である。
そして、（ｉ−１）番目，ｉ番目，（ｉ＋１）番目の走
査配線の電位がオフレベルに戻った時、奇数列の画素と
偶数列の画素の液晶には互いに逆極性の映像信号電圧±
ＶSIG(＝±ＶB±ＶD：複号同順）が印加され、液晶層の
透過率を制御する。ここでＶDは中心電圧ＶD-CENTERか
ら電位差を表わし、黒表示の時は１.５Ｖであり、白表
示の時は−１.５Ｖである。一方、偶フレームでは、奇
フレームに対してバイアス電圧および信号電圧の極性は
反転する。
は、ｉ番目の走査配線に走査パルスが印加された時、
（ｉ＋１）番目の走査配線には、正のバイアス電圧ＶB*
が印加され、（ｉ−１）番目の走査配線には、負のバイ
アス電圧（−ＶB*）が印加される。同時に、奇数列の信
号配線には負極性の信号電圧(−ＶD）を印加し、偶数列
の信号配線には正極性の信号電圧(＋ＶD）を印加するこ
とによって、奇数列の画素と偶数列の画素の蓄積容量Ｃ
Sには、互いに逆極性の電圧±ＶSIG*(＝±ＶB*±ＶD：
複号同順)が書き込まれる。すなわち、同時に選択され
る画素のうち、奇数列の画素には正極性のバイアス電圧
と負極性の信号電圧が、偶数列の画素には負極性のバイ
アス電圧と正極性の信号電圧がそれぞれ印加される。バ
イアス電圧の極性と信号電圧の極性は互いに逆である。
そして、（ｉ−１）番目，ｉ番目，（ｉ＋１）番目の走
査配線の電位がオフレベルに戻った時、奇数列の画素と
偶数列の画素の液晶には互いに逆極性の映像信号電圧±
ＶSIG(＝±ＶB±ＶD：複号同順）が印加され、液晶層の
透過率を制御する。ここでＶDは中心電圧ＶD-CENTERか
ら電位差を表わし、黒表示の時は１.５Ｖであり、白表
示の時は−１.５Ｖである。一方、偶フレームでは、奇
フレームに対してバイアス電圧および信号電圧の極性は
反転する。
【００３１】本実施例では、一本の走査配線に対し両側
にジグザグ状にＴＦＴを接続した構成としたので、画像
信号データをアドレッシングするシーケンスをこのよう
な接続に合わせる手段を画像源側に設けた。
にジグザグ状にＴＦＴを接続した構成としたので、画像
信号データをアドレッシングするシーケンスをこのよう
な接続に合わせる手段を画像源側に設けた。
【００３２】以上のように、本実施例では信号配線に印
加する電圧の振幅を低減しながら良好なコントラスト比
を得ることができる。
加する電圧の振幅を低減しながら良好なコントラスト比
を得ることができる。
【００３３】さらに同時に、あるフレームにおいて画素
に書き込む信号電圧の極性を１列毎に反転させる。これ
により、１Ｈ内で、信号電圧ＶD の変化による信号配線
と対向電極間、信号電極と走査配線間の容量を介して対
向電極電位と走査配線の電位に表れるノイズは、水平方
向に隣接する画素間で、互いにキャンセルする。また、
１Ｈ内で、映像信号電圧が書き込まれることによる充電
電流の一方向性により、液晶容量を介して対向電極に流
れ込む電流による対向電極電位に表れるノイズも、隣接
する画素間で、互いにキャンセルする。また、１Ｈ内
で、映像信号電圧が書き込まれることによる充電電流の
一方向性により、蓄積容量を介して走査配線に流れ込む
電流による走査配線の電位に表れるノイズは、２系統の
ラインで電位を安定させているので、ノイズを引き込む
能力が約２倍になり、電位が安定する時間が短くなる。
これにより、画素に書き込まれる電圧が水平方向の表示
パターンによる依存性が少なくなり、その結果、水平方
向に発生するスミアが大幅に軽減される。
に書き込む信号電圧の極性を１列毎に反転させる。これ
により、１Ｈ内で、信号電圧ＶD の変化による信号配線
と対向電極間、信号電極と走査配線間の容量を介して対
向電極電位と走査配線の電位に表れるノイズは、水平方
向に隣接する画素間で、互いにキャンセルする。また、
１Ｈ内で、映像信号電圧が書き込まれることによる充電
電流の一方向性により、液晶容量を介して対向電極に流
れ込む電流による対向電極電位に表れるノイズも、隣接
する画素間で、互いにキャンセルする。また、１Ｈ内
で、映像信号電圧が書き込まれることによる充電電流の
一方向性により、蓄積容量を介して走査配線に流れ込む
電流による走査配線の電位に表れるノイズは、２系統の
ラインで電位を安定させているので、ノイズを引き込む
能力が約２倍になり、電位が安定する時間が短くなる。
これにより、画素に書き込まれる電圧が水平方向の表示
パターンによる依存性が少なくなり、その結果、水平方
向に発生するスミアが大幅に軽減される。
【００３４】さらに、１列毎に映像信号電圧の極性を反
転しているので、奇数フレームと偶数フレームの印加電
圧の差による輝度の変化を空間に平均化し、ちらつき
（フリッカ）は発生しない。
転しているので、奇数フレームと偶数フレームの印加電
圧の差による輝度の変化を空間に平均化し、ちらつき
（フリッカ）は発生しない。
【００３５】本実施例のような画素マトリクス構成およ
び駆動方法を用いることによって、５Ｖ耐圧以下の安価
なＬＳＩを用いても十分なコントラストを得ることがで
き、かつ、同時に水平方向のスミアを大幅に低減できる
効果が得られる。
び駆動方法を用いることによって、５Ｖ耐圧以下の安価
なＬＳＩを用いても十分なコントラストを得ることがで
き、かつ、同時に水平方向のスミアを大幅に低減できる
効果が得られる。
【００３６】また、対向電極電位ＶCを変化させる方式
では、対向電極を行方向（水平方向）にストライプ状に
分割して奇数行と偶数行に分ける必要があり、製造工程
に対向電極を分割形成する工程が必要になって、歩留ま
りスループットを低下させるが、本実施例のような画素
マトリクス構成と駆動方法を用いると対向電極が全画素
で共通で良く、対向電極を分割形成する工程が無くな
り、歩留まり，スループットが向上する。さらに、蓄積
容量ＣＳ の接地配線に走査配線を用いているので、蓄
積容量ＣS の接地配線及び駆動ＬＳＩを増やすことなく
実現できる。
では、対向電極を行方向（水平方向）にストライプ状に
分割して奇数行と偶数行に分ける必要があり、製造工程
に対向電極を分割形成する工程が必要になって、歩留ま
りスループットを低下させるが、本実施例のような画素
マトリクス構成と駆動方法を用いると対向電極が全画素
で共通で良く、対向電極を分割形成する工程が無くな
り、歩留まり，スループットが向上する。さらに、蓄積
容量ＣＳ の接地配線に走査配線を用いているので、蓄
積容量ＣS の接地配線及び駆動ＬＳＩを増やすことなく
実現できる。
【００３７】なお、本実施例では、スイッチング素子と
して、ａ−ＳｉＴＦＴを用いたが、特にこれに限定する
ものではなくｐ−ＳｉＴＦＴ，ＭＯＳＦＥＴ等でも良
い。
して、ａ−ＳｉＴＦＴを用いたが、特にこれに限定する
ものではなくｐ−ＳｉＴＦＴ，ＭＯＳＦＥＴ等でも良
い。
【００３８】また、同じ走査配線によって選択される画
素を奇数列のグループ（第１のグループ）と偶数列のグ
ループ（第２のグループ）に分けたが特にこれに限定す
るものではなく、２つのグループに分割すればよい。例
えば、連続したｎ列（ｎ＝１，２，３，…）を１つの単
位とし、奇数番目の単位を第１のグループに、偶数番目
の単位を第２のグループに属するように分割してもよ
い。この場合にも、やはり第１のグループの画素と第２
のグループの画素には、蓄積容量を介して互いに逆極性
のバイアス電圧が、画素電極に互いに逆極性の信号電圧
が印加される。もちろんこの場合にも、同一の画素に印
加されるバイアス電圧と信号電圧とは互いに逆極性であ
る。グループの分け方として、特に各グループに属する
画素の数が同数になるよう分割するとノイズのキャンセ
ル効果が最大となり、本実施例のように１列毎に分割す
るとさらに効果的である。
素を奇数列のグループ（第１のグループ）と偶数列のグ
ループ（第２のグループ）に分けたが特にこれに限定す
るものではなく、２つのグループに分割すればよい。例
えば、連続したｎ列（ｎ＝１，２，３，…）を１つの単
位とし、奇数番目の単位を第１のグループに、偶数番目
の単位を第２のグループに属するように分割してもよ
い。この場合にも、やはり第１のグループの画素と第２
のグループの画素には、蓄積容量を介して互いに逆極性
のバイアス電圧が、画素電極に互いに逆極性の信号電圧
が印加される。もちろんこの場合にも、同一の画素に印
加されるバイアス電圧と信号電圧とは互いに逆極性であ
る。グループの分け方として、特に各グループに属する
画素の数が同数になるよう分割するとノイズのキャンセ
ル効果が最大となり、本実施例のように１列毎に分割す
るとさらに効果的である。
【００３９】〔実施例２〕本実施例の構成は下記の要件
を除けば、実施例１と同じである。
を除けば、実施例１と同じである。
【００４０】実施例１では、映像信号データをアドレッ
シングするシーケンスを、一本の走査配線に対し両側に
ジグザグ状にＴＦＴを接続したマトリクス構成に合わせ
る手段を画像源側に設けた。しかし、一般のパソコン等
の画像源とコンパチビリティを持たせるためには、実施
例１のようなマトリクス構成では、奇数列の映像信号デ
ータを偶数列の映像信号データより、１Ｈだけ遅らせる
必要がある。そこで、図５に示すようにコントローラ６
１から出力される偶数列の映像信号データを下側の信号
側駆動ＬＳＩ１２に入力するバスライン上に１／２ライ
ンメモリ６２を用いて１行の偶数列のデータを１Ｈだけ
ホールドし、１Ｈだけ遅らせて下側の信号側駆動ＬＳＩ
１２に入力した。ここでは映像信号データとしてノンイ
ンターレースの信号を用いている。本実施例では１／２
ラインメモリ６２を用いたが、このメモリを、コントロ
ーラ６１の内部に設けても良い。
シングするシーケンスを、一本の走査配線に対し両側に
ジグザグ状にＴＦＴを接続したマトリクス構成に合わせ
る手段を画像源側に設けた。しかし、一般のパソコン等
の画像源とコンパチビリティを持たせるためには、実施
例１のようなマトリクス構成では、奇数列の映像信号デ
ータを偶数列の映像信号データより、１Ｈだけ遅らせる
必要がある。そこで、図５に示すようにコントローラ６
１から出力される偶数列の映像信号データを下側の信号
側駆動ＬＳＩ１２に入力するバスライン上に１／２ライ
ンメモリ６２を用いて１行の偶数列のデータを１Ｈだけ
ホールドし、１Ｈだけ遅らせて下側の信号側駆動ＬＳＩ
１２に入力した。ここでは映像信号データとしてノンイ
ンターレースの信号を用いている。本実施例では１／２
ラインメモリ６２を用いたが、このメモリを、コントロ
ーラ６１の内部に設けても良い。
【００４１】本実施例では、実施例１の効果に加え、パ
ソコン等の汎用画像源との接続が可能になるという効果
がある。
ソコン等の汎用画像源との接続が可能になるという効果
がある。
【００４２】〔実施例３〕本実施例の構成は下記の要件
を除けば、実施例１と同じである。
を除けば、実施例１と同じである。
【００４３】映像信号データを一本の走査配線に対し両
側にジグザグ状にＴＦＴを接続したマトリクス構成に合
わせるために、図７に示すような信号側駆動ＬＳＩ１２
を用いても良い。この信号側駆動ＬＳＩ１２は、映像信
号データを順次記憶するラッチまたはシフトレジスタ７
１と、水平同期信号に同期して記憶するラッチ７３と、
ラッチまたはスルーを切り換えられるラッチ７２と、映
像信号電圧ＶD を発生する電圧セレクタまたはサンプル
ホールド回路７４を有している。ラッチまたはスルーを
切り換えられるラッチ７２を上側の信号側駆動ＬＳＩ１
２ではスルーに、下側の信号側駆動ＬＳＩ１２ではラッ
チに設定しておけば、下側の信号電圧ＶDは上側の信号
電圧ＶDより１Ｈだけ位相が遅れる。
側にジグザグ状にＴＦＴを接続したマトリクス構成に合
わせるために、図７に示すような信号側駆動ＬＳＩ１２
を用いても良い。この信号側駆動ＬＳＩ１２は、映像信
号データを順次記憶するラッチまたはシフトレジスタ７
１と、水平同期信号に同期して記憶するラッチ７３と、
ラッチまたはスルーを切り換えられるラッチ７２と、映
像信号電圧ＶD を発生する電圧セレクタまたはサンプル
ホールド回路７４を有している。ラッチまたはスルーを
切り換えられるラッチ７２を上側の信号側駆動ＬＳＩ１
２ではスルーに、下側の信号側駆動ＬＳＩ１２ではラッ
チに設定しておけば、下側の信号電圧ＶDは上側の信号
電圧ＶDより１Ｈだけ位相が遅れる。
【００４４】本実施例では、実施例１の効果に加え、実
施例２と同様にパソコン等の汎用画像源との接続が可能
になるという効果がある。
施例２と同様にパソコン等の汎用画像源との接続が可能
になるという効果がある。
【００４５】〔実施例４〕本実施例の構成は下記の要件
を除けば、実施例１と同じである。
を除けば、実施例１と同じである。
【００４６】図７に、本実施例での駆動波形を示す。本
実施例では走査配線を１行おきに飛び越して走査（イン
ターレース）した。これにより、次の走査配線の走査パ
ルスは前の走査配線の走査パルスが十分に立ち下がるの
を待つ必要が無く、図４に示す時間間隔ｔｄ１は不要と
なる。これにより、実施例１と比較し、走査パルスのパ
ルス幅をｔｄ１の時間幅（例えば３μｓ）増やすことが
できるため、選択時の容量素子（液晶容量，蓄積容量）
への充電を十分に行え、充電不良を低減できる。本実施
例ではインタレース信号を１／４フレームメモリを用い
て、偶数列の１／２フレーム分の映像信号データを記憶
し１／２フレームだけ遅らせて、偶数列の各信号配線に
映像信号電圧を出力した。
実施例では走査配線を１行おきに飛び越して走査（イン
ターレース）した。これにより、次の走査配線の走査パ
ルスは前の走査配線の走査パルスが十分に立ち下がるの
を待つ必要が無く、図４に示す時間間隔ｔｄ１は不要と
なる。これにより、実施例１と比較し、走査パルスのパ
ルス幅をｔｄ１の時間幅（例えば３μｓ）増やすことが
できるため、選択時の容量素子（液晶容量，蓄積容量）
への充電を十分に行え、充電不良を低減できる。本実施
例ではインタレース信号を１／４フレームメモリを用い
て、偶数列の１／２フレーム分の映像信号データを記憶
し１／２フレームだけ遅らせて、偶数列の各信号配線に
映像信号電圧を出力した。
【００４７】本実施例では、実施例１の効果に加え、選
択時の容量素子への充電不良を低減でき、輝度むらを低
減できる効果が得られる。
択時の容量素子への充電不良を低減でき、輝度むらを低
減できる効果が得られる。
【００４８】〔実施例５〕本実施例の構成は下記の要件
を除けば、実施例１と同じである。
を除けば、実施例１と同じである。
【００４９】本実施例ではさらに１行毎に信号電圧ＶD
の極性を反転させた。このとき、バイアスパルスの極性
も１行毎に反転させる。図８にその駆動波形を示す。こ
のように、１行毎に映像信号電圧の極性を反転させるこ
とによって、１フレームにおける信号電圧ＶD による信
号配線と画素電極間の容量を介して画素電極電位へのノ
イズが１フレームにおいて平均化され、水平方向のスミ
アに加えて、列方向の表示パターンに依存する垂直方向
のスミアを低減できる。
の極性を反転させた。このとき、バイアスパルスの極性
も１行毎に反転させる。図８にその駆動波形を示す。こ
のように、１行毎に映像信号電圧の極性を反転させるこ
とによって、１フレームにおける信号電圧ＶD による信
号配線と画素電極間の容量を介して画素電極電位へのノ
イズが１フレームにおいて平均化され、水平方向のスミ
アに加えて、列方向の表示パターンに依存する垂直方向
のスミアを低減できる。
【００５０】本実施例では、実施例１の効果に加え、垂
直方向のスミアを解消できる効果も得られる。
直方向のスミアを解消できる効果も得られる。
【００５１】〔実施例６〕本実施例の構成は下記の用件
を除けば、実施例１と同じである。
を除けば、実施例１と同じである。
【００５２】図９に本実施例で用いた画素の平面構成を
示す。本実施例では画素電極２０をＴＦＴの列方向の両
側に、ＴＦＴをまたいで形成し、２つの開口部２３を設
けた。これにより、同一走査ラインで走査される画素電
極に重なりを持たせることができ、かつ、同一走査ライ
ンで走査される奇数列の蓄積容量ＣS と偶数列の蓄積容
量ＣS を互いに異なる走査配線に接続することができ
る。本実施例では電気回路的な画素マトリクス構成は実
施例１と同じであるが、実際の空間的な画素マトリクス
構成が実施例１と異なる。本実施例では電気的に奇数列
と偶数列の信号電圧が１Ｈだけ位相がずれた分を空間的
に矯正し、奇数列と偶数列の信号電圧の位相を１Ｈだけ
ずらさなくとも、表示パターンは正常に表示される。
示す。本実施例では画素電極２０をＴＦＴの列方向の両
側に、ＴＦＴをまたいで形成し、２つの開口部２３を設
けた。これにより、同一走査ラインで走査される画素電
極に重なりを持たせることができ、かつ、同一走査ライ
ンで走査される奇数列の蓄積容量ＣS と偶数列の蓄積容
量ＣS を互いに異なる走査配線に接続することができ
る。本実施例では電気回路的な画素マトリクス構成は実
施例１と同じであるが、実際の空間的な画素マトリクス
構成が実施例１と異なる。本実施例では電気的に奇数列
と偶数列の信号電圧が１Ｈだけ位相がずれた分を空間的
に矯正し、奇数列と偶数列の信号電圧の位相を１Ｈだけ
ずらさなくとも、表示パターンは正常に表示される。
【００５３】本実施例では、実施例１の効果に加え、奇
数列と偶数列の信号電圧の位相を１Ｈだけずらす必要が
ないので、実施例２や実施例４のように１／２ラインメ
モリまたは１／４フレームメモリが不要となり、コント
ローラ等を含むモジュールコストが低減できる効果があ
る。
数列と偶数列の信号電圧の位相を１Ｈだけずらす必要が
ないので、実施例２や実施例４のように１／２ラインメ
モリまたは１／４フレームメモリが不要となり、コント
ローラ等を含むモジュールコストが低減できる効果があ
る。
【００５４】〔実施例７〕図１０に本実施例のアクティ
ブマトリクス型液晶表示装置の回路図を示す。対向電極
を列方向にストライプ状に形成し、奇数列の対向電極の
グループと偶数列の対向電極のグループに分けて共通接
続し、それぞれ、第１のバイアス回路１３および第２の
バイアス回路１４に接続している。また、蓄積容量ＣS
を、走査配線と同層同一材料で構成した配線（ストレー
ジ配線）と画素電極とその間に挾持したゲート絶縁膜で
形成し、奇数列の画素群の蓄積容量を、ストレージ配線
Ｓ１に共通接続し、偶数列の画素群の蓄積容量を、スト
レージ配線Ｓ２に共通接続した。ストレージ配線Ｓ１
は、同じく全ての行において共通接続され、第１のバイ
アス回路１３に接続され、ストレージ配線Ｓ２は、全て
の行において共通接続され、第２のバイアス回路１４に
接続されている。本実施例では、１行上の画素を奇数列
のグループと偶数列のグループに分けたが、特に限定さ
れるものではなく、共通の走査配線に属し、同時に選択
される画素群を、２つのグループに分ければよい。特に
１列毎に分割すると、極性反転の周期が短くなり、フリ
ッカ（ちらつき）が最も良く抑えられ、効果的である。
ただし、１列毎に分割すると分割数が多くなり、対向電
極間のショート確率が高くなるので複数列毎に行った方
が良く、フリッカとのトレードオフによって決定するの
が良い。本実施例では特に１列毎（奇数列と偶数列に）
の分割とした。
ブマトリクス型液晶表示装置の回路図を示す。対向電極
を列方向にストライプ状に形成し、奇数列の対向電極の
グループと偶数列の対向電極のグループに分けて共通接
続し、それぞれ、第１のバイアス回路１３および第２の
バイアス回路１４に接続している。また、蓄積容量ＣS
を、走査配線と同層同一材料で構成した配線（ストレー
ジ配線）と画素電極とその間に挾持したゲート絶縁膜で
形成し、奇数列の画素群の蓄積容量を、ストレージ配線
Ｓ１に共通接続し、偶数列の画素群の蓄積容量を、スト
レージ配線Ｓ２に共通接続した。ストレージ配線Ｓ１
は、同じく全ての行において共通接続され、第１のバイ
アス回路１３に接続され、ストレージ配線Ｓ２は、全て
の行において共通接続され、第２のバイアス回路１４に
接続されている。本実施例では、１行上の画素を奇数列
のグループと偶数列のグループに分けたが、特に限定さ
れるものではなく、共通の走査配線に属し、同時に選択
される画素群を、２つのグループに分ければよい。特に
１列毎に分割すると、極性反転の周期が短くなり、フリ
ッカ（ちらつき）が最も良く抑えられ、効果的である。
ただし、１列毎に分割すると分割数が多くなり、対向電
極間のショート確率が高くなるので複数列毎に行った方
が良く、フリッカとのトレードオフによって決定するの
が良い。本実施例では特に１列毎（奇数列と偶数列に）
の分割とした。
【００５５】図１１は本実施例の駆動波形である。スト
レージ配線及び対向電極には、第１のバイアス回路１３
および第２のバイアス回路１４から出力される交流周期
２フレームで振幅２ＶB*の矩形波ＶS及びＶCを印加し
た。第１のバイアス回路１３から出力される波形と第２
のバイアス回路１４から出力される波形の位相差は180
度（逆極性）であり、奇数列の画素と偶数列の画素では
互いに逆極性の電圧が重畳されるようにした。液晶は交
流駆動されなければならないので、奇数フレームと偶数
フレームで逆極性のバイアス電圧を液晶に印加する。極
性反転は、帰線期間中に行った。一方、偶数列の信号配
線と奇数列の信号配線に出力される信号電圧は、互いに
逆極性の電圧とし、それぞれ、１フレーム毎に反転させ
た交流電圧とした。
レージ配線及び対向電極には、第１のバイアス回路１３
および第２のバイアス回路１４から出力される交流周期
２フレームで振幅２ＶB*の矩形波ＶS及びＶCを印加し
た。第１のバイアス回路１３から出力される波形と第２
のバイアス回路１４から出力される波形の位相差は180
度（逆極性）であり、奇数列の画素と偶数列の画素では
互いに逆極性の電圧が重畳されるようにした。液晶は交
流駆動されなければならないので、奇数フレームと偶数
フレームで逆極性のバイアス電圧を液晶に印加する。極
性反転は、帰線期間中に行った。一方、偶数列の信号配
線と奇数列の信号配線に出力される信号電圧は、互いに
逆極性の電圧とし、それぞれ、１フレーム毎に反転させ
た交流電圧とした。
【００５６】バイアスパルスの振幅２ＶB*は、液晶に印
加されるバイアス電圧ＶB がＶth≦ＶB≦Ｖmaxの範囲と
なるよう、そして信号配線に印加する電圧の最大振幅Ｖ
Dppが最小（ＶDPP＝Ｖmax−Ｖth）になるように、図１
５の印加電圧−透過光強度曲線に合わせて、次のように
設定される。まず、ＶB は実施例１と同様（数１）によ
って設定される。ＣGS≪ＣS，ＣLC(ＣGS：ＴＦＴのゲー
ト−ソース間容量，ＣS ：蓄積容量，ＣLC：液晶容量）
とすると、振幅２ＶB*のバイアスパルスにより液晶印加
電圧にはＶB＝ＶB* のバイアス電圧が与えられることに
なる。例えばＶth＝２Ｖの液晶を用い、Ｖmax＝５Ｖに
設定することによって、ＶDpp＝３Ｖ，ＶB＝３.５Ｖと
なる。従って、バイアスパルスの振幅は２ＶB*＝７Ｖに
設定される。
加されるバイアス電圧ＶB がＶth≦ＶB≦Ｖmaxの範囲と
なるよう、そして信号配線に印加する電圧の最大振幅Ｖ
Dppが最小（ＶDPP＝Ｖmax−Ｖth）になるように、図１
５の印加電圧−透過光強度曲線に合わせて、次のように
設定される。まず、ＶB は実施例１と同様（数１）によ
って設定される。ＣGS≪ＣS，ＣLC(ＣGS：ＴＦＴのゲー
ト−ソース間容量，ＣS ：蓄積容量，ＣLC：液晶容量）
とすると、振幅２ＶB*のバイアスパルスにより液晶印加
電圧にはＶB＝ＶB* のバイアス電圧が与えられることに
なる。例えばＶth＝２Ｖの液晶を用い、Ｖmax＝５Ｖに
設定することによって、ＶDpp＝３Ｖ，ＶB＝３.５Ｖと
なる。従って、バイアスパルスの振幅は２ＶB*＝７Ｖに
設定される。
【００５７】奇数列と偶数列の極性を１列毎に反転する
ために、信号側駆動ＬＳＩ１２を上下分割し、奇数列の
信号配線を上側の信号側駆動ＬＳＩに、偶数列の信号配
線を下側の信号側駆動ＬＳＩに接続し、上側の信号側駆
動ＬＳＩと下側の信号側駆動ＬＳＩから出力される電圧
を、互いに逆極性の電圧にしてもよい。映像信号電圧と
しては±ＶSIG(＝±ＶB±ＶD：複号同順）が印加される
ように極性を制御し、一列ごとに映像信号電圧の極性を
反転させる。ここでＶDは中心電圧ＶD-CENTERから電位
差を表わし、黒表示の時は１.５Ｖであり、白表示の時
は−１.５Ｖである。
ために、信号側駆動ＬＳＩ１２を上下分割し、奇数列の
信号配線を上側の信号側駆動ＬＳＩに、偶数列の信号配
線を下側の信号側駆動ＬＳＩに接続し、上側の信号側駆
動ＬＳＩと下側の信号側駆動ＬＳＩから出力される電圧
を、互いに逆極性の電圧にしてもよい。映像信号電圧と
しては±ＶSIG(＝±ＶB±ＶD：複号同順）が印加される
ように極性を制御し、一列ごとに映像信号電圧の極性を
反転させる。ここでＶDは中心電圧ＶD-CENTERから電位
差を表わし、黒表示の時は１.５Ｖであり、白表示の時
は−１.５Ｖである。
【００５８】本実施例では、ＶDpp＝３Ｖ＜５Ｖ によ
り、信号側駆動ＬＳＩに５Ｖ耐圧のＬＳＩを用いること
ができ、ＬＳＩの直材費が低減できるとともに、コント
ラスト比６０を得ることができた。また、作用および
により、水平方向のスミアが軽減した。ここで、水平
方向のスミアのテストパターンとして、背景が透過率５
０％の中間調および背景が透過率１０％の中間調に全画
面の１／２の面積(240行×３２０（×３）列）の白ウィ
ンドウパターンおよび黒ウィンドウパターンを表示した
状態を用いた。フリッカーもほとんど確認できず良好な
表示品質を得ることができた。
り、信号側駆動ＬＳＩに５Ｖ耐圧のＬＳＩを用いること
ができ、ＬＳＩの直材費が低減できるとともに、コント
ラスト比６０を得ることができた。また、作用および
により、水平方向のスミアが軽減した。ここで、水平
方向のスミアのテストパターンとして、背景が透過率５
０％の中間調および背景が透過率１０％の中間調に全画
面の１／２の面積(240行×３２０（×３）列）の白ウィ
ンドウパターンおよび黒ウィンドウパターンを表示した
状態を用いた。フリッカーもほとんど確認できず良好な
表示品質を得ることができた。
【００５９】〔実施例８〕図１２に本実施例のアクティ
ブマトリクス型液晶表示装置の回路図を示す。対向電極
を全画素一面に形成した。蓄積容量ＣS をストレージ配
線と画素電極及びその間に挾持したゲート絶縁膜で形成
し、奇数列の画素群の蓄積容量をストレージ配線Ｓ１に
共通接続し、偶数列の画素群の蓄積容量をストレージ配
線Ｓ２に共通接続した。ストレージ配線Ｓ１およびスト
レージ配線Ｓ２は、各行で独立に（電気的に分離して）
バイアス用駆動ＬＳＩ１５に接続されている。対向電極
は全画素共通で同電位である。
ブマトリクス型液晶表示装置の回路図を示す。対向電極
を全画素一面に形成した。蓄積容量ＣS をストレージ配
線と画素電極及びその間に挾持したゲート絶縁膜で形成
し、奇数列の画素群の蓄積容量をストレージ配線Ｓ１に
共通接続し、偶数列の画素群の蓄積容量をストレージ配
線Ｓ２に共通接続した。ストレージ配線Ｓ１およびスト
レージ配線Ｓ２は、各行で独立に（電気的に分離して）
バイアス用駆動ＬＳＩ１５に接続されている。対向電極
は全画素共通で同電位である。
【００６０】図１３は本実施例の駆動波形である。それ
ぞれのストレージ配線には、バイアス用駆動ＬＳＩ１５
からその行（１行）の選択期間にバイアスパルスを印加
する。奇数列の画素と偶数列の画素には互いに逆極性の
電圧が重畳されるように、ストレージ配線Ｓ１とストレ
ージ配線Ｓ２に印加するバイアスパルスの極性を反転す
る。また、液晶は交流駆動されなければならないので、
奇数フレームと偶数フレームで逆極性のバイアス電圧を
液晶に印加する。本実施例では、対向電極が全画素で共
通であるので、対向電極電位ＶC を一定にし、蓄積容量
のみから極性の異なる２電圧を供給してバイアス電圧を
与える。
ぞれのストレージ配線には、バイアス用駆動ＬＳＩ１５
からその行（１行）の選択期間にバイアスパルスを印加
する。奇数列の画素と偶数列の画素には互いに逆極性の
電圧が重畳されるように、ストレージ配線Ｓ１とストレ
ージ配線Ｓ２に印加するバイアスパルスの極性を反転す
る。また、液晶は交流駆動されなければならないので、
奇数フレームと偶数フレームで逆極性のバイアス電圧を
液晶に印加する。本実施例では、対向電極が全画素で共
通であるので、対向電極電位ＶC を一定にし、蓄積容量
のみから極性の異なる２電圧を供給してバイアス電圧を
与える。
【００６１】バイアスパルスの振幅ＶB*（＋），ＶB*
（−）は次のように設定される。まず、液晶に印加され
るバイアス電圧ＶB は実施例１と同様（数１）によって
設定される。ＶB*（＋）＋ＶB*（−）＝２ＶB*、特にＶ
B*（＋）＝ＶB*（−）＝ＶB*とすると、対向電極電位Ｖ
Cは一定であるので、ＶB*とＶBとの関係は（数２）によ
って与えられる。例えば、Ｖth＝２Ｖの液晶を用い、Ｖ
max＝５Ｖ に設定すると、ＶB＝３.５Ｖとなる。ＣS＝
３ＣLCの画素を設計すると、ＣGS≪ＣS，ＣLCであるの
で、ＶB＝３.５Ｖにするために、ＶB*＝４.７Ｖと設定
される。
（−）は次のように設定される。まず、液晶に印加され
るバイアス電圧ＶB は実施例１と同様（数１）によって
設定される。ＶB*（＋）＋ＶB*（−）＝２ＶB*、特にＶ
B*（＋）＝ＶB*（−）＝ＶB*とすると、対向電極電位Ｖ
Cは一定であるので、ＶB*とＶBとの関係は（数２）によ
って与えられる。例えば、Ｖth＝２Ｖの液晶を用い、Ｖ
max＝５Ｖ に設定すると、ＶB＝３.５Ｖとなる。ＣS＝
３ＣLCの画素を設計すると、ＣGS≪ＣS，ＣLCであるの
で、ＶB＝３.５Ｖにするために、ＶB*＝４.７Ｖと設定
される。
【００６２】本実施例においても実施例７と同様に、映
像信号電圧としては±ＶSIG(＝±ＶB±ＶD：複号同順）
が印加されるように極性を制御し、一列毎に映像信号電
圧の極性を反転させた。また、バイアスパルスは、その
行のＴＦＴが完全にオフになってから立ち下げなければ
ならない。走査波形の最大遅延時間ｔｄは例えば３μｓ
であり、バイアスパルス幅を１Ｈ＋ｔｄとした。
像信号電圧としては±ＶSIG(＝±ＶB±ＶD：複号同順）
が印加されるように極性を制御し、一列毎に映像信号電
圧の極性を反転させた。また、バイアスパルスは、その
行のＴＦＴが完全にオフになってから立ち下げなければ
ならない。走査波形の最大遅延時間ｔｄは例えば３μｓ
であり、バイアスパルス幅を１Ｈ＋ｔｄとした。
【００６３】本実施例では、実施例７と同様にＶDpp＜
５Ｖ により、５Ｖ耐圧のＬＳＩを用いることができ、
コントラスト比６０を得ることができた。また、本実施
例のような構成とした結果、作用，，およびに
より、水平方向のスミアが全く確認できなかった。フリ
ッカーは、実施例７と同様にほとんど確認できず良好な
表示品質を得ることができた。
５Ｖ により、５Ｖ耐圧のＬＳＩを用いることができ、
コントラスト比６０を得ることができた。また、本実施
例のような構成とした結果、作用，，およびに
より、水平方向のスミアが全く確認できなかった。フリ
ッカーは、実施例７と同様にほとんど確認できず良好な
表示品質を得ることができた。
【００６４】さらに本実施例の構成を用いれば、実施例
７のように対向電極を分割形成する工程が不要であり、
スループットの向上、レジスト材などの直材費の低減が
図れ、歩留まりも向上できるのでパネルの製造コストを
低減できる。
７のように対向電極を分割形成する工程が不要であり、
スループットの向上、レジスト材などの直材費の低減が
図れ、歩留まりも向上できるのでパネルの製造コストを
低減できる。
【００６５】〔実施例９〕本実施例の構成は下記の用件
を除けば、実施例８と同一である。
を除けば、実施例８と同一である。
【００６６】図１４は本実施例の蓄積容量部の平面パタ
ーンを示す。蓄積容量は、走査配線または走査配線と同
層のストレージ線と画素電極の一部とゲート絶縁膜で構
成されている。走査配線と画素電極は異層であるので、
ホトマスクのアライメント精度により、パネルの有る領
域において蓄積容量の大きさが異なり、バイアス電圧の
値が変わる。それにより、輝度のバラツキが生じて、ブ
ロック状態のムラが発生する。従って、図１４のように
マスクが前後左右にずれても走査配線または走査配線と
同層のストレージ線と画素電極の一部の交差面積が変わ
らないよう平面パターンにした。
ーンを示す。蓄積容量は、走査配線または走査配線と同
層のストレージ線と画素電極の一部とゲート絶縁膜で構
成されている。走査配線と画素電極は異層であるので、
ホトマスクのアライメント精度により、パネルの有る領
域において蓄積容量の大きさが異なり、バイアス電圧の
値が変わる。それにより、輝度のバラツキが生じて、ブ
ロック状態のムラが発生する。従って、図１４のように
マスクが前後左右にずれても走査配線または走査配線と
同層のストレージ線と画素電極の一部の交差面積が変わ
らないよう平面パターンにした。
【００６７】本実施例では、実施例８の効果に加え、マ
スクずれによるブロックムラを解消できる。
スクずれによるブロックムラを解消できる。
【００６８】
【発明の効果】本発明によれば、蓄積容量の接地電位を
変化させて画素電極電位にバイアスを加えて信号配線に
印加する電圧を低電圧化でき、同時にクロストーク（特
に水平方向のスミア）がなく、低コストでかつ表示特性
の良好なアクティブマトリクス型液晶表示装置を提供す
ることができる。
変化させて画素電極電位にバイアスを加えて信号配線に
印加する電圧を低電圧化でき、同時にクロストーク（特
に水平方向のスミア）がなく、低コストでかつ表示特性
の良好なアクティブマトリクス型液晶表示装置を提供す
ることができる。
【図１】本発明の第１実施例における回路構成を示す
図。
図。
【図２】本発明の第１実施例における画素部の平面構造
を示す図。
を示す図。
【図３】図２のＡ−Ｂに沿った断面図。
【図４】本発明の第１実施例における駆動電圧波形を示
す図。
す図。
【図５】本発明の第２実施例における信号電圧発生部の
ブロック図。
ブロック図。
【図６】本発明の第３実施例における信号側駆動ＬＳＩ
の構成を示す図。
の構成を示す図。
【図７】本発明の第４実施例における駆動電圧波形を示
す図。
す図。
【図８】本発明の第５実施例における駆動電圧波形を示
す図。
す図。
【図９】本発明の第６実施例における画素部の平面構造
を示す図。
を示す図。
【図１０】本発明の第７実施例における回路構成を示す
図。
図。
【図１１】本発明の第７実施例における駆動電圧波形を
示す図。
示す図。
【図１２】本発明の第８実施例における回路構成を示す
図。
図。
【図１３】本発明の第８実施例における駆動電圧波形を
示す図。
示す図。
【図１４】本発明の第９実施例における蓄積容量部の平
面構成を示す図。
面構成を示す図。
【図１５】液晶表示装置の印加電圧−透過光強度曲線を
示す図。
示す図。
【図１６】アクティブマトリクス型液晶表示装置の隣接
する２画素の等価回路を示す図。
する２画素の等価回路を示す図。
１，３…走査配線、２，４…信号配線、５…ＴＦＴ、６
…液晶容量、７…蓄積容量、８…ストレージ配線、１１
…走査側駆動ＬＳＩ、１２…信号側駆動ＬＳＩ、１５…
バイアス用駆動ＬＳＩ、２０…画素電極、２１…ａ−Ｓ
ｉ、２２…ソース電極、２３…開口部、３０…ＴＦＴ基
板、３１…対向基板、３２…液晶層、３３…対向電極、
３４…対向電極、３５…保護膜、３６…配向膜、３７…
カラーフィルタ、３８…平坦化膜、３９…偏向板、６１
…コントローラ、６２…１／２ラインメモリ、７１…ラ
ッチ／シフトレジスタ、７２…スルーラッチ、７３…ラ
ッチ、７４…電圧セレクタ／サンプルホールド回路。
…液晶容量、７…蓄積容量、８…ストレージ配線、１１
…走査側駆動ＬＳＩ、１２…信号側駆動ＬＳＩ、１５…
バイアス用駆動ＬＳＩ、２０…画素電極、２１…ａ−Ｓ
ｉ、２２…ソース電極、２３…開口部、３０…ＴＦＴ基
板、３１…対向基板、３２…液晶層、３３…対向電極、
３４…対向電極、３５…保護膜、３６…配向膜、３７…
カラーフィルタ、３８…平坦化膜、３９…偏向板、６１
…コントローラ、６２…１／２ラインメモリ、７１…ラ
ッチ／シフトレジスタ、７２…スルーラッチ、７３…ラ
ッチ、７４…電圧セレクタ／サンプルホールド回路。
Claims (17)
- 【請求項１】複数の走査配線と複数の信号配線との各交
差部に能動素子，画素電極及び蓄積容量を有する画素を
備え、前記走査配線に印加される信号によって順次前記
画素を選択し、前記能動素子を介して前記選択された画
素に映像信号を供給して表示を行うアクティブマトリク
ス型液晶表示装置において、 同時に選択される複数の画素を２つのグループに分け、
第１のグループの画素には正負いずれか一方の極性の第
１の映像信号を、第２のグループの画素には他方の極性
の第２の映像信号をそれぞれ供給する映像信号発生回路
と、 前記第１のグループの画素及び第２のグループの画素の
選択期間に、前記第１のグループの画素には前記各画素
に属する蓄積容量を介して前記第１の映像信号と逆極性
の第１のバイアス信号を、前記第２のグループの画素に
は前記各画素に属する蓄積容量を介して前記第２の映像
信号と逆極性の第２のバイアス信号を印加するバイアス
信号発生回路とを具備したことを特徴とするアクティブ
マトリクス型液晶表示装置。 - 【請求項２】特許請求の範囲第１項において、 前記映像信号発生回路は、１フレームごとに極性が反転
する前記第１の映像信号および第２の映像信号を発生さ
せることを特徴とするアクティブマトリクス型液晶表示
装置。 - 【請求項３】特許請求の範囲第１項において、 前記第１のグループに属する画素の数と前記第２のグル
ープに属する画素の数は、ほぼ等しいことを特徴とする
アクティブマトリクス型液晶表示装置。 - 【請求項４】特許請求の範囲第１項において、 前記同時に選択される複数の画素は、順次ｎ個（ｎ≧
１）おきにそれぞれ第１のグループ及び第２のグループ
に属するよう配置されることを特徴とするアクティブマ
トリクス型液晶表示装置。 - 【請求項５】複数の走査配線と複数の信号配線との各交
差部に能動素子，画素電極及び蓄積容量を有する画素を
備え、前記走査配線に印加される信号によって順次前記
画素を選択し、前記能動素子を介して前記選択された画
素に映像信号を供給して所定の表示を行うアクティブマ
トリクス型液晶表示装置の駆動方法において、 同時に選択される複数の画素を２つのグループに分け、
第１のグループの画素には正負いずれか一方の極性の第
１の映像信号を、第２のグループの画素には他方の極性
の第２の映像信号をそれぞれ供給し、 前記第１のグループの画素及び第２のグループの画素の
選択期間に、前記第１のグループの画素には前記各画素
に属する蓄積容量を介して前記第１の映像信号と逆極性
の第１のバイアス信号を、前記第２のグループの画素に
は前記各画素に属する蓄積容量を介して前記第２の映像
信号と逆極性の第２のバイアス信号を印加することを特
徴とするアクティブマトリクス型液晶表示装置の駆動方
法。 - 【請求項６】複数の走査配線と複数の信号配線との各交
差部にスイッチング素子，画素電極及び蓄積容量を有す
る画素を備え、前記スイッチング素子の制御端子を前記
走査配線に、一方の主端子を前記信号配線に、他方の主
端子を前記画素電極と前記蓄積容量の一方の端子に接続
し、前記スイッチング素子を介して前記画素に映像信号
を供給して表示を行うアクティブマトリクス型液晶表示
装置において、 各走査配線に前記スイッチング素子を介して接続される
画素を２つのグループに分け、前記走査配線を介して一
方のグループの画素に正負いずれか一方の極性の映像信
号を供給し、他方のグループの画素に逆極性の映像信号
を供給する映像信号発生回路と、 前記各画素に属する蓄積容量の他方の端子に、該画素に
供給される前記映像信号とは逆極性のバイアス信号を供
給するバイアス信号発生回路とを設けたことを特徴とす
るアクティブマトリクス型液晶表示装置。 - 【請求項７】特許請求の範囲第６項において、 前記バイアス信号発生回路は、前記走査配線を介して前
記画素に走査電圧を供給する走査信号発生回路の中に含
まれることを特徴とするアクティブマトリクス型液晶表
示装置。 - 【請求項８】特許請求の範囲第６項において、 前記バイアス信号発生回路は、前記走査配線を介して前
記画素に走査電圧を供給する走査信号発生回路とは別に
設けられたことを特徴とするアクティブマトリクス型液
晶表示装置。 - 【請求項９】複数の走査配線と複数の信号配線との各交
差部にスイッチング素子，画素電極及び蓄積容量を有す
る画素を備え、前記スイッチング素子の制御端子を前記
走査配線に、一方の主端子を前記信号配線に、他方の主
端子を前記画素電極と前記蓄積容量の一方の端子に接続
し、各走査配線に前記スイッチング素子を介して接続さ
れる画素を２つのグループに分け、第１のグループの画
素に属する蓄積容量の他方の端子を走査が１つ前の走査
配線に接続し、第２のグループの画素に属する蓄積容量
の他方端子を走査が１つ後の走査配線に接続した表示パ
ネルと、 前記複数の走査配線に順次走査パルスを印加し、任意の
走査配線に走査パルスを印加している時に、走査が１つ
前の走査配線に正負いずれか一方の極性の第１のバイア
ス信号を印加し、走査が１つ後の走査配線に他方の極性
の第２のバイアス信号を印加する走査バイアス信号発生
回路と、 前記各画素に印加される前記第１または第２のバイアス
信号とは逆極性の映像信号を前記各画素に供給する映像
信号発生回路とを具備したことを特徴とするアクティブ
マトリクス型液晶表示装置。 - 【請求項１０】特許請求の範囲第９項において、 前記走査配線に前記スイッチング素子を介して接続され
る画素は、順次ｎ個（ｎ≧１）おきにそれぞれ第１のグ
ループ及び第２のグループに属するよう配置されること
を特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項１１】特許請求の範囲第９項において、 前記走査バイアス信号発生回路は、前記走査配線への走
査パルス印加時に印加される前記第１のバイアス信号と
第２のバイアス信号の極性が、１フレーム期間内では前
記走査パルスが印加される走査配線に依存せず一定であ
るバイアス電圧を発生させるものであることを特徴とす
るアクティブマトリクス型液晶表示装置。 - 【請求項１２】特許請求の範囲第９項において、 前記走査バイアス信号発生回路は、前記走査配線への走
査パルス印加時に印加される第１のバイアス信号と第２
のバイアス信号の極性が、前記走査パルスが印加される
走査配線が順次移動するに従い、それぞれ交互に反転す
るバイアス信号を発生させるものであり、 前記映像信号発生回路は、一水平期間ごとに順次極性が
反転する第１の映像信号および第２の映像信号を発生す
るものであることを特徴とするアクティブマトリクス型
液晶表示装置。 - 【請求項１３】特許請求の範囲第９項において、 前記映像信号発生回路は、前記第１のグループの画素に
属する画素電極に映像信号を供給する第１の映像信号発
生回路と、前記第２のグループの画素に属する画素電極
に映像信号を供給する第２の映像信号発生回路とから構
成されることを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項１４】特許請求の範囲第９項において、 前記映像信号発生回路は、入力される映像信号データを
順次記憶する第１のラッチまたはシフトレジスタと、水
平同期信号に同期して記憶する第２のラッチと、ラッチ
またはスルーを切り換えられる第３のラッチと、映像信
号電圧を発生する電圧セレクタまたはサンプルホールド
回路とを具備したことを特徴とするアクティブマトリク
ス型液晶表示装置。 - 【請求項１５】特許請求の範囲第９項において、 前記走査回路は、１走査配線おきに順次走査パルスを印
加するものであることを特徴とするアクティブマトリク
ス型液晶表示装置。 - 【請求項１６】特許請求の範囲第９項において、 前記第１のグループの画素は、前記第１のグループの画
素に属するスイッチング素子が接続された走査配線と該
走査配線より走査が１つ前の走査配線との間に配置さ
れ、前記第２のグループの画素は、前記第２のグループ
の画素に属するスイッチング素子が接続された走査配線
と該走査配線より走査が１つ後の走査配線との間に配置
されることを特徴とするアクティブマトリクス型液晶表
示装置。 - 【請求項１７】複数の走査配線と複数の信号配線との各
交差部にスイッチング素子，画素電極及び蓄積容量を有
する画素を備え、前記スイッチング素子の制御端子を前
記走査配線に、一方の主端子を前記信号配線に、他方の
主端子を前記画素電極と前記蓄積容量の一方の端子に接
続し、各走査配線に前記スイッチング素子を介して接続
される画素のうち奇数番目の画素および偶数番目の画素
をそれぞれ前記蓄積容量の他方の端子を介して走査が１
つ前の走査配線および走査が１つ後の走査配線に接続す
るか、奇数番目の画素および偶数番目の画素をそれぞれ
前記蓄積容量の他方の端子を介して走査が１つ後の走査
配線および走査が１つ前の走査配線に接続した表示パネ
ルと、 前記複数の走査配線に順次走査パルスを印加し、任意の
走査配線への走査パルス印加時に、走査が１つ前の走査
配線に正負いずれか一方の極性の第１のバイアス信号を
印加し、走査が１つ後の走査配線に他方の極性の第２の
バイアス信号を印加する走査バイアス信号発生回路と、 前記信号配線を介し、前記各画素に印加される前記第１
または第２のバイアス信号とは逆極性の映像信号を前記
各画素に属する画素電極に供給する映像信号発生回路と
を具備したことを特徴とするアクティブマトリクス型液
晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4898193A JPH06265846A (ja) | 1993-03-10 | 1993-03-10 | アクティブマトリクス型液晶表示装置及びその駆動方法 |
| KR1019930022291A KR940009734A (ko) | 1992-10-29 | 1993-10-26 | 매트릭스형 표시장치 및 그 구동방법 |
| US08/816,891 US7355575B1 (en) | 1992-10-29 | 1997-03-13 | Matrix panel display apparatus and driving method therefor wherein auxiliary signals are applied to non-selected picture elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4898193A JPH06265846A (ja) | 1993-03-10 | 1993-03-10 | アクティブマトリクス型液晶表示装置及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06265846A true JPH06265846A (ja) | 1994-09-22 |
Family
ID=12818425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4898193A Pending JPH06265846A (ja) | 1992-10-29 | 1993-03-10 | アクティブマトリクス型液晶表示装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06265846A (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999046635A1 (fr) * | 1998-03-10 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Affichage a cristaux liquides et a matrice active |
| JP2000148037A (ja) * | 1998-09-01 | 2000-05-26 | Canon Inc | 半導体装置及びその製造方法 |
| JP2001356739A (ja) * | 2000-06-14 | 2001-12-26 | Sony Corp | 表示装置およびその駆動方法 |
| JP2002098997A (ja) * | 2000-09-25 | 2002-04-05 | Toshiba Corp | 液晶表示装置 |
| KR100414338B1 (ko) * | 2000-12-22 | 2004-01-07 | 세이코 엡슨 가부시키가이샤 | 액정 표시 장치, 구동 회로, 구동 방법 및 전자기기 |
| KR100435129B1 (ko) * | 2000-12-28 | 2004-06-09 | 세이코 엡슨 가부시키가이샤 | 액정 표시 장치, 구동 회로, 구동 방법 및 전자 기기 |
| KR100431627B1 (ko) * | 1996-12-31 | 2004-10-08 | 삼성전자주식회사 | 액정표시장치및그구동방법 |
| KR100495806B1 (ko) * | 1998-04-16 | 2005-09-02 | 삼성전자주식회사 | 양방향 부가용량방식의 액정표시장치 |
| JP2005257929A (ja) * | 2004-03-10 | 2005-09-22 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2005292793A (ja) * | 2004-04-01 | 2005-10-20 | Hannstar Display Corp | 液晶表示装置の駆動方法 |
| KR100524888B1 (ko) * | 1997-08-26 | 2006-03-09 | 삼성전자주식회사 | 듀얼 공통 전원 액정 디스플레이 패널 구동 장치 |
| KR100542309B1 (ko) * | 1998-12-30 | 2006-04-10 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
| CN100363966C (zh) * | 2004-07-07 | 2008-01-23 | 友达光电股份有限公司 | 电压驱动的主动式有机发光显示器的画素驱动电路 |
| JP2008033336A (ja) * | 2002-10-29 | 2008-02-14 | Toshiba Matsushita Display Technology Co Ltd | 平面表示装置 |
| US7369112B2 (en) | 2003-08-11 | 2008-05-06 | Sony Corporation | Display and method for driving the same |
| JP2008225507A (ja) * | 2008-06-06 | 2008-09-25 | Sony Corp | 表示装置及びその駆動方法 |
| US7755599B2 (en) | 2005-03-18 | 2010-07-13 | Seiko Epson Corporation | Electrophoretic display device and driving method thereof |
| WO2010106709A1 (ja) * | 2009-03-18 | 2010-09-23 | シャープ株式会社 | アクティブマトリクス基板、及び表示装置 |
| JP2012073385A (ja) * | 2010-09-28 | 2012-04-12 | Casio Comput Co Ltd | 共通電圧調整方法及び液晶表示装置 |
| JP5009373B2 (ja) * | 2007-10-16 | 2012-08-22 | シャープ株式会社 | 液晶表示装置の駆動回路、液晶表示装置及び液晶表示装置の駆動方法 |
| US8531443B2 (en) | 2008-09-16 | 2013-09-10 | Sharp Kabushiki Kaisha | Display driving circuit, display device, and display driving method |
| WO2016079826A1 (ja) * | 2014-11-19 | 2016-05-26 | 堺ディスプレイプロダクト株式会社 | 液晶表示装置 |
| JP2016191955A (ja) * | 2006-06-02 | 2016-11-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1993
- 1993-03-10 JP JP4898193A patent/JPH06265846A/ja active Pending
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431627B1 (ko) * | 1996-12-31 | 2004-10-08 | 삼성전자주식회사 | 액정표시장치및그구동방법 |
| KR100524888B1 (ko) * | 1997-08-26 | 2006-03-09 | 삼성전자주식회사 | 듀얼 공통 전원 액정 디스플레이 패널 구동 장치 |
| WO1999046635A1 (fr) * | 1998-03-10 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Affichage a cristaux liquides et a matrice active |
| KR100495806B1 (ko) * | 1998-04-16 | 2005-09-02 | 삼성전자주식회사 | 양방향 부가용량방식의 액정표시장치 |
| JP2000148037A (ja) * | 1998-09-01 | 2000-05-26 | Canon Inc | 半導体装置及びその製造方法 |
| KR100542309B1 (ko) * | 1998-12-30 | 2006-04-10 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
| JP2001356739A (ja) * | 2000-06-14 | 2001-12-26 | Sony Corp | 表示装置およびその駆動方法 |
| JP2002098997A (ja) * | 2000-09-25 | 2002-04-05 | Toshiba Corp | 液晶表示装置 |
| KR100414338B1 (ko) * | 2000-12-22 | 2004-01-07 | 세이코 엡슨 가부시키가이샤 | 액정 표시 장치, 구동 회로, 구동 방법 및 전자기기 |
| KR100435129B1 (ko) * | 2000-12-28 | 2004-06-09 | 세이코 엡슨 가부시키가이샤 | 액정 표시 장치, 구동 회로, 구동 방법 및 전자 기기 |
| US6778163B2 (en) | 2000-12-28 | 2004-08-17 | Seiko Epson Corporation | Liquid crystal display device, driving circuit, driving method, and electronic apparatus |
| JP2008033336A (ja) * | 2002-10-29 | 2008-02-14 | Toshiba Matsushita Display Technology Co Ltd | 平面表示装置 |
| JP4729020B2 (ja) * | 2002-10-29 | 2011-07-20 | 東芝モバイルディスプレイ株式会社 | 平面表示装置 |
| US7369112B2 (en) | 2003-08-11 | 2008-05-06 | Sony Corporation | Display and method for driving the same |
| JP2005257929A (ja) * | 2004-03-10 | 2005-09-22 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2005292793A (ja) * | 2004-04-01 | 2005-10-20 | Hannstar Display Corp | 液晶表示装置の駆動方法 |
| CN100363966C (zh) * | 2004-07-07 | 2008-01-23 | 友达光电股份有限公司 | 电压驱动的主动式有机发光显示器的画素驱动电路 |
| US7755599B2 (en) | 2005-03-18 | 2010-07-13 | Seiko Epson Corporation | Electrophoretic display device and driving method thereof |
| US11657770B2 (en) | 2006-06-02 | 2023-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| US11600236B2 (en) | 2006-06-02 | 2023-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| JP2016191955A (ja) * | 2006-06-02 | 2016-11-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US10013923B2 (en) | 2006-06-02 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| US10714024B2 (en) | 2006-06-02 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| JP5009373B2 (ja) * | 2007-10-16 | 2012-08-22 | シャープ株式会社 | 液晶表示装置の駆動回路、液晶表示装置及び液晶表示装置の駆動方法 |
| US8305369B2 (en) | 2007-10-16 | 2012-11-06 | Sharp Kabushiki Kaisha | Display drive circuit, display device, and display driving method |
| JP2008225507A (ja) * | 2008-06-06 | 2008-09-25 | Sony Corp | 表示装置及びその駆動方法 |
| US8531443B2 (en) | 2008-09-16 | 2013-09-10 | Sharp Kabushiki Kaisha | Display driving circuit, display device, and display driving method |
| WO2010106709A1 (ja) * | 2009-03-18 | 2010-09-23 | シャープ株式会社 | アクティブマトリクス基板、及び表示装置 |
| JP2012073385A (ja) * | 2010-09-28 | 2012-04-12 | Casio Comput Co Ltd | 共通電圧調整方法及び液晶表示装置 |
| WO2016079826A1 (ja) * | 2014-11-19 | 2016-05-26 | 堺ディスプレイプロダクト株式会社 | 液晶表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06265846A (ja) | アクティブマトリクス型液晶表示装置及びその駆動方法 | |
| US8633884B2 (en) | Liquid crystal display having data lines disposed in pairs at both sides of the pixels | |
| KR0147917B1 (ko) | 전력 손실의 감소와 프레임 제어시의 수직 스트라이프 세이드의 감소를 도모한 액정 디스플레이 및 그의 제어 방법 | |
| US7126574B2 (en) | Liquid crystal display apparatus, its driving method and liquid crystal display system | |
| US8462093B2 (en) | Display device and driving method of display device | |
| US7068330B2 (en) | Liquid crystal display using swing storage electrode and a method for driving the same | |
| US5193018A (en) | Active matrix liquid crystal display system using complementary thin film transistors | |
| US20090102824A1 (en) | Active matrix substrate and display device using the same | |
| KR100294279B1 (ko) | 평면표시장치및표시방법 | |
| US20050099378A1 (en) | Liquid crystal display device and method for driving the same | |
| EP0181598A2 (en) | Display apparatus and driving method therefor | |
| TW200947026A (en) | Pixel circuit and driving method thereof | |
| JP3520131B2 (ja) | 液晶表示装置 | |
| JPH10197894A (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
| KR0172881B1 (ko) | 액정표시장치의 구조 및 구동방법 | |
| US20050052385A1 (en) | Display apparatus and driving method therefor | |
| JP3305931B2 (ja) | 液晶表示装置 | |
| JPH07181927A (ja) | 画像表示装置 | |
| US7355575B1 (en) | Matrix panel display apparatus and driving method therefor wherein auxiliary signals are applied to non-selected picture elements | |
| KR101074381B1 (ko) | 횡전계방식 액정표시장치 | |
| JPH11119193A (ja) | 液晶表示装置 | |
| JP4079473B2 (ja) | 液晶表示装置 | |
| KR100559224B1 (ko) | 액정 표시 장치의 비순차 스캐닝 구동 방법 | |
| JPH11142815A (ja) | 液晶表示装置 | |
| WO2010125716A1 (ja) | 表示装置および表示装置の駆動方法 |