KR100856125B1 - 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법 - Google Patents

플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법 Download PDF

Info

Publication number
KR100856125B1
KR100856125B1 KR20070018998A KR20070018998A KR100856125B1 KR 100856125 B1 KR100856125 B1 KR 100856125B1 KR 20070018998 A KR20070018998 A KR 20070018998A KR 20070018998 A KR20070018998 A KR 20070018998A KR 100856125 B1 KR100856125 B1 KR 100856125B1
Authority
KR
South Korea
Prior art keywords
line
polarity
addition value
line polarity
horizontal lines
Prior art date
Application number
KR20070018998A
Other languages
English (en)
Other versions
KR20080079009A (ko
Inventor
류근호
최영민
김종선
이재철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20070018998A priority Critical patent/KR100856125B1/ko
Priority to US11/832,820 priority patent/US7965286B2/en
Publication of KR20080079009A publication Critical patent/KR20080079009A/ko
Application granted granted Critical
Publication of KR100856125B1 publication Critical patent/KR100856125B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0213—Addressing of scan or signal lines controlling the sequence of the scanning lines with respect to the patterns to be displayed, e.g. to save power
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

디스플레이 장치의 플리커를 감소시키기 위한 타이밍 컨트롤러가 개시된다. 상기 타이밍 컨트롤러는 라인 패턴 디텍터 및 프레임 패턴 디텍터를 포함한다. 상기 라인 패턴 디텍터는 수신된 데이터를 다수의 단위 블락들로 나누고, 나누어진 다수의 단위 블락들 각각을 구성하는 다수의 수평 라인들 각각의 라인 극성을 판단한다. 상기 프레임 패턴 디텍터는 상기 라인 패턴 디텍터에 의하여 판단된 상기 다수의 수평 라인들 각각의 라인 극성에 기초하여 판단된 프레임 전체의 이미지 패턴에 기초하여 데이터 반전 방식을 제어하기 위한 극성 제어신호를 발생한다.
데이터 반전 방식, 라인 극성, 이미지 패턴, 타이밍 컨트롤러

Description

플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법{Timing controller to reduce flicker, display device having the same, and method of operating the display device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 패널의 단위 픽셀을 나타낸다.
도 2는 도 1에 도시된 단위 픽셀을 구동시키기 위한 다수의 신호들의 파형들을 나타낸다.
도 3은 본 발명의 실시예에 따른 디스플레이 장치의 블락도이다.
도 4는 본 발명의 실시예에 따른 타이밍 컨트롤러를 간략하게 나타낸 블락도이다.
도 5는 도 4에 도시된 라인 패턴 디텍터의 블락도이다.
도 6a는 1-라인 1-서브 픽셀 반전 방식의 이미지 패턴을 나타낸다.
도 6b는 2-라인 1-서브 픽셀 반전 방식의 이미지 패턴을 나타낸다.
도 7은 본 발명의 실시예에 따른 라인 패턴 디텍터의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시예에 따른 디스플레이 장치의 라인 패턴 디텍터의 라 인 극성 레지스터에 저장되는 데이터를 나타낸다.
도 9는 도 4에 도시된 프레임 패턴 디텍터의 블락도이다.
도 10은 본 발명의 실시예에 따른 프레임 패턴 디텍터의 동작을 설명하기 위한 순서도이다.
본 발명은 타이밍 컨트롤러에 관한 것으로, 보다 상세하게는 데이터의 이미지 패턴에 기초하여 데이터 반전 방식을 변경할 수 있는 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법에 관한 것이다.
대표적인 평판 디스플레이 장치인 TFT-LCD(Thin Film Transistor-Liquid Crystal Display) 패널을 구동하는 경우, 상기 패널의 열화를 방지하기 위하여 AC 구동 방법이 이용된다.
도 1은 TFT-LCD 패널의 단위 픽셀을 나타낸다. 도 1을 참조하면, 상기 단위 픽셀은 트랜지스터(Tr), 액정 커패시터(Clc), 스토리지 커패시터(Cst), 및 상기 트랜지스터(Tr)의 드레인과 게이트 사이의 기생 커패시터(Cgd)로 나타낼 수 있다.
AC(Alternating Current) 구동 방법에 있어서 동일한 그레이 스케일(gray scale) 값을 표현하기 위하여 공통 전압(VCOM)은 일정하게 유지되어야 한다. 그러나 상기 기생 커패시터(Cgd)에 의하여 상기 공통 전압(VCOM)에 오프셋 성분이 발생하는데, 이를 킥-백(kick-back) 현상이라 한다.
상기 공통 전압(VCOM)의 오프셋 성분에 의하여 플리커(flicker)가 발생한다. 이때, 디스플레이 장치의 데이터 반전 방식과 동일한 이미지 패턴이 입력되면 동일 극성에 의한 방향성 킥-백 현상이 심해지므로 플리커도 더욱 심해진다.
도 2는 도 1에 도시된 단위 픽셀을 구동시키기 위한 다수의 신호들의 파형들을 나타낸다. 도 1과 도 2를 참조하여 공통 전압(VCOM)의 오프셋 성분(Voffset)에 의하여 플리커가 발생하는 과정을 설명한다.
게이트 전압(VG)은 상기 트랜지스터(Tr)를 턴-온시키기 위하여 인가되는 전압이며, 드레인 전압(VD)은 상기 트랜지스터(Tr)의 드레인 전압이다. 공통전압(VCOM)은 일정한 값을 유지하는 것이 이상적이지만 상기 기생 커패시터(Cgd)에 의한 킥-백 현상에 의하여 오프셋 성분(Voffset)이 발생한다.
상기 단위 픽셀을 구동시키기 위하여 상기 액정 커패시터(Clc) 양단에 인가되는 전압은 상기 드레인 전압(VD)에서 상기 오프셋이 발생한 공통 전압(VCOM') 사이의 전압이어야 한다. 도 2를 참조하면, 홀수 프레임(odd frame)과 짝수 프레임(even frame)에 대한 구동 전압은 상기 오프셋이 발생하지 않은 공통 전압(VCOM)을 기준으로 비대칭이다.
즉, 홀수 프레임(odd frame)과 짝수 프레임(even frame)에 대한 상기 액정 커패시터(Clc) 양단의 전압의 크기가 다르므로 상기 단위 픽셀의 밝기가 달라지기 때문에 플리커가 발생한다.
현재 패널 생산 업체는 가변저항을 이용하여 공통 전압에 대한 오프셋 전압을 보상한 패널을 출하하고 있다. 그러나 패널의 종류와 픽셀의 위치에 따라서 공 통 전압의 오프셋 전압이 달라지기 때문에 이에 대한 정확한 보상이 어렵다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 디스플레이되는 이미지 패턴을 판단하고 디스플레이 장치의 데이터 구동 방식과 일치하는 이미지 패턴이 많을 때 상기 디스플레이 장치의 데이터 반전 방식을 변경함으로써 플리커를 감소시킬 수 있는 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 상기 디스플레이 장치의 구동 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 타이밍 컨트롤러는 라인 패턴 디텍터 및 프레임 패턴 디텍터를 포함한다. 상기 라인 패턴 디텍터는 수신된 데이터를 다수의 단위 블락들로 나누고, 나누어진 다수의 단위 블락들 각각을 구성하는 다수의 수평 라인들 각각의 라인 극성을 판단한다.
상기 프레임 패턴 디텍터는 상기 라인 패턴 디텍터에 의하여 판단된 상기 다수의 수평 라인들 각각의 라인 극성에 기초하여 판단된 프레임 전체의 이미지 패턴에 기초하여 데이터 반전 방식을 제어하기 위한 극성 제어신호를 발생한다.
상기 라인 패턴 디텍터는 제1가산기 및 라인 극성 판단 블락을 포함한다. 상기 제1가산기는 상기 다수의 수평 라인들 각각의 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값 및 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값을 가산하여 제1가산치와 제2가산치를 각각 출력한다. 상기 라인 극성 판단 블락은 상기 제1가산치와 상기 제2가산치에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단한다.
상기 라인 극성 판단 블락은 감산기 및 라인 극성 판단기를 포함한다. 상기 감산기는 상기 제1가산치와 상기 제2가산치를 수신하고, 상기 제1가산치와 상기 제2가산치의 차이를 출력한다. 상기 라인 극성 판단기는 상기 제1가산치와 상기 제2가산치의 차이에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단한다.
상기 라인 극성 판단기는 상기 제1가산치와 상기 제2가산치의 차이가 일정한 임계치보다 큰 경우에만 상기 다수의 수평 라인들 각각의 라인 극성을 판단한다. 또한, 상기 라인 극성 판단기는 디스플레이 장치의 데이터 반전 방식에 기초하여 상기 라인 극성을 판단하는 방법을 변경할 수 있다.
상기 라인 패턴 디텍터는 상기 라인 극성의 판단 결과를 저장하는 라인 극성 레지스터를 더 구비할 수 있다.
상기 프레임 패턴 디텍터는 프레임 이미지 판단 블락 및 반전 방식 제어부를 포함한다. 상기 프레임 이미지 판단 블락은 상기 라인 극성의 판단 결과에 기초하여 상기 프레임 전체의 이미지 패턴을 결정한다. 상기 반전 방식 제어부는 상기 프레임 전체의 이미지 패턴에 기초하여 상기 데이터 반전 방식을 제어하기 위한 상기 극성 제어신호를 발생한다.
상기 프레임 이미지 판단 블락은 블락 이미지 판단기, 제2가산기, 및 프레임 이미지 판단기를 포함한다. 상기 블락 이미지 판단기는 상기 라인 극성의 판단 결과에 기초하여 상기 다수의 단위 블락들 각각의 이미지 패턴을 판단한다.
상기 제2가산기는 상기 다수의 단위 블락들 각각의 이미지 패턴 중에서 제1데이터 반전 방식 및 제2데이터 반전 방식 각각과 일치하는 이미지 패턴들의 개수 를 가산하여 제3가산치 및 제4가산치를 각각 출력한다. 상기 프레임 이미지 판단기는 상기 제3가산치와 상기 제4가산치를 서로 비교하여 상기 프레임 전체의 이미지 패턴을 결정한다.
상기 기술적 과제를 달성하기 위한 디스플레이 장치는 패널, 소스 드라이버, 및 타이밍 컨트롤러를 포함한다. 상기 패널은 다수의 소스 라인들을 포함한다. 상기 소스 드라이버는 상기 다수의 소스 라인들을 구동하기 위한 데이터를 출력한다. 상기 타이밍 컨트롤러는 상기 데이터의 반전 방식을 제어하는 극성 제어신호를 발생한다.
상기 기술적 과제를 달성하기 위한 디스플레이 장치 구동 방법은 수신된 데이터를 다수의 단위 블락들로 나누고, 상기 다수의 단위 블락들 각각을 구성하는 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계; 및 상기 다수의 수평 라인들 각각의 라인 극성에 기초하여 판단된 프레임 전체의 이미지 패턴에 기초하여 데이터 반전 방식을 제어하기 위한 극성 제어신호를 발생하는 단계를 포함한다.
상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는 상기 다수의 수평 라인들 각각의 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값 및 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값을 가산하여 제1가산치 및 제2가산치를 각각 구하는 단계; 및 상기 제1가산치와 상기 제2가산치에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계를 포함한다.
상기 라인 극성을 판단하는 단계는 상기 제1가산치와 상기 제2가산치의 차이를 구하는 단계; 및 상기 차이에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계를 포함한다.
상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는 상기 제1가산치와 상기 제2가산치의 차이가 일정한 임계치보다 큰 경우에만 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계를 포함한다. 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는 디스플레이 장치의 데이터 반전 방식에 기초하여 라인 극성 판단 방법을 변경하는 단계를 포함한다.
상기 라인 극성을 판단하는 단계는 상기 라인 극성 판단 결과를 저장하는 단계를 더 구비할 수 있다.
상기 극성 제어신호를 발생하는 단계는 상기 라인 극성 판단 결과에 기초하여 상기 프레임 전체의 이미지 패턴을 결정하는 단계; 및 상기 프레임 전체의 이미지 패턴에 기초하여 상기 데이터 반전 방식을 변경하기 위한 상기 극성 제어신호를 발생하는 단계를 포함한다.
상기 프레임 전체의 이미지 패턴을 판단하는 단계는 상기 라인 극성 판단 결과에 기초하여 상기 다수의 단위 블락들 각각의 이미지 패턴을 판단하는 단계; 상기 단위 블락들 각각의 이미지 패턴 중에서 제1데이터 반전 방식 및 제2데이터 반전 방식 각각과 일치하는 이미지 패턴들의 개수를 가산하여 제3가산치 및 제4가산치를 각각 구하는 단계; 및 상기 제3가산치와 상기 제4가산치를 비교하여 상기 프레임 전체의 이미지 패턴을 결정하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 디스플레이 장치(300)의 블락도이다. 도 3을 참조하면, 상기 디스플레이 장치(300)는 패널(350), 타이밍 컨트롤러(400), 게이트 드라이버(500), 및 소스 드라이버(600)를 포함한다.
상기 패널(350)은 다수의 게이트 라인들(G1~Gm), 다수의 소스 라인들(S1~Sn), 및 다수의 픽셀들(미도시)을 포함한다. 상기 다수의 픽셀들 각각은 상기 다수의 게이트 라인들(G1~Gm) 중에서 대응하는 게이트 라인 및 상기 다수의 소스 라인들(S1~Sn) 중에서 대응하는 소스 라인에 접속된다.
상기 타이밍 컨트롤러(400)는 데이터(DATA1), 데이터 인에이블 신호(DE, Data Enable), 및 클럭신호(CLK)에 기초하여 제1제어신호(CS1), 제2제어신호(CS2), 데이터(DATA2), 및 극성 제어신호(POL)를 발생한다.
상기 게이트 라인 드라이버(500)는 상기 제2제어신호(CS2)에 응답하여 상기 다수의 게이트 라인들(G1~Gm)을 구동하며, 상기 소스 드라이버(600)는 상기 제1제어신호(CS1), 상기 데이터(DATA2), 및 상기 극성 제어신호(POL)에 응답하여 상기 다수의 소스 라인들(S1~Sn)로 아날로그 전압을 출력한다. 상기 아날로그 전압은 상기 극성 제어신호(POL)에 응답하여 상기 패널(350)의 공통 전압을 기준으로 반전된다.
도 4는 본 발명의 실시예에 따른 타이밍 컨트롤러(400)를 간략하게 나타낸 블락도이다. 도 4를 참조하면, 상기 타이밍 컨트롤러(400)는 라인 패턴 디텍터(410) 및 프레임 패턴 디텍터(440)를 포함한다.
상기 라인 패턴 디텍터(410)는 상기 타이밍 컨트롤러(400)의 데이터 입력 방식을 이용하여 라인 극성을 판단한 후, 판단 결과만 레지스터에 저장한다. 그러므로 상기 라인 패턴 디텍터(410)는 상기 레지스터 이외에 별도의 메모리를 필요로 하지 않는다.
상기 라인 패턴 디텍터(410)는 수신된 데이터(DATA1)를 다수의 단위 블락들로 나누고, 상기 다수의 단위 블락들 각각을 구성하는 다수의 수평 라인들 각각의 라인 극성(LP_POS[1:M]과 LP_NEG[1:M])을 판단한다. 여기서, M은 자연수이다.
예컨대, 상기 라인 패턴 디텍터(410)는 수평으로 8-픽셀, 수직으로 8-수평 라인들을 하나의 단위 블락으로 나눌 수 있다. 이는 일반적인 SXGA(Super eXtended Graphic Array)급의 패널이 구동될 때 육안으로 확인할 수 있는 플리커가 발생되는 최소 단위일 수 있다.
상기 일반적인 SXGA 급의 패널에 있어서, 육안으로 확인할 수 있는 플리커가 발생하기 위해서는 8-수평 라인들 모두의 극성이 제1극성(예컨대, (+)극성이나 (-)극성 중에서 어느 하나)이거나 제2극성(예컨대, (+)극성이나 (-)극성 중에서 다른 하나)이어야 한다. 상기 단위 블락의 크기 및 플리커가 발생하는 라인 극성의 개수는 패널의 종류, 데이터 반전 방식, 해상도 등에 따라 가변될 수 있다.
상기 프레임 패턴 디텍터(440)는 상기 다수의 수평 라인들 각각의 라인 극 성(LP_POS[1:M]과 LP_NEG[1:M])에 기초하여 판단된 프레임 전체의 이미지 패턴에 기초하여 데이터 반전 방식을 제어하기 위한 극성 제어신호(POL)를 발생한다.
도 5는 도 4에 도시된 라인 패턴 디텍터(410)의 블락도이다. 도 5를 참조하면, 상기 라인 패턴 디텍터(410)는 제1가산기(422) 및 라인 극성 판단 블락(424)을 포함한다.
상기 제1가산기(422)는 상기 다수의 수평 라인들 각각의 홀수 번째 서브 픽셀들의 그레이 스케일 값 및 짝수 번째 서브 픽셀들의 그레이 스케일 값 각각을 가산하여 제1가산치(SUM1)와 제2가산치(SUM2)를 출력한다.
그레이 스케일 값이란 상기 다수의 서브 픽셀들을 구동시키기 위하여 인가되는 전압을 상기 데이터(DATA1)의 비트 수에 기초하여 다수의 단위로 나누어 놓은 값을 의미한다. 예컨대, 상기 데이터(DATA1)가 8비트이면 상기 그레이 스케일 값은 0에서 255까지의 값을 가질 수 있다.
상기 라인 극성 판단 블락(424)은 상기 제1가산치(SUM1)와 상기 제2가산치(SUM2)에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단한다. 상기 라인 극성 판단 블락(424)은 감산기(426) 및 라인 극성 판단기(428)를 포함한다.
상기 감산기(426)는 상기 제1가산치(SUM1)와 상기 제2가산치(SUM2)를 수신하고, 상기 제1가산치(SUM1)와 상기 제2가산치(SUM2)의 차이(SUB, 이하 '가산치의 차이'라 함)를 출력한다. 상기 라인 극성 판단기(428)는 상기 가산치의 차이(SUB)에 기초하여 상기 다수의 수평 라인들 각각이 제1극성의 라인(LP1, 예컨대, + 극성)인지 제2극성의 라인(LP2, 예컨대, - 극성)인지를 판단한다.
상기 라인 극성 판단기(428)는 상기 가산치의 차이(SUB)가 일정한 임계치(THD, thershold)보다 큰 경우에만 상기 다수의 수평 라인들 각각의 라인 극성을 판단할 수 있다. 상기 임계치(THD)는 패널을 AC 구동 방식으로 구동시킬 때, 육안으로 확인할 수 있는 플리커가 발생하기 시작하는 가산치의 차이(SUB)를 의미한다.
또한, 상기 라인 극성 판단기(428)는 상기 디스플레이 장치의 데이터 반전 방식(DIM, Data Inversion Method)에 기초하여 라인 극성 판단 방법을 변경할 수 있다.
상기 라인 패턴 디텍터(410)는 상기 라인 극성 판단 결과(LP1과 LP2)를 저장하는 라인 극성 레지스터(430)를 더 구비할 수 있다. 상기 라인 극성 레지스터(430)는 저장된 다수의 수평 라인들 각각의 라인 극성(LP_POS[1:M]과 LP_NEG[1:M])을 출력한다.
도 6a는 1-라인 1-서브 픽셀 반전 방식(이하 '1 도트 반전 방식'이라 함)의 이미지 패턴을 나타낸다. 도 6b는 1 도트 반전 방식으로 구동되는 디스플레이 장치에 대한 2-라인 1-서브 픽셀 반전 방식(이하 '2 도트 반전 방식'이라 함)의 이미지 패턴을 나타낸다. 상기 이미지 패턴들은 플리커 발생 유무를 테스트하기 위한 이미지 패턴들이다.
서브 픽셀이라 함은 RED 서브 픽셀, GREEN 서브 픽셀, 및 BLUE 서브 픽셀 각각을 의미한다. 도 6a와 도 6b에서 극성이 표시된 서브 픽셀들은 구동 중인 서브 픽셀을 나타내고, 극성이 표시되지 않은 서브 픽셀들은 구동되지 않는 서브 픽셀들을 나타낸다.
또한 홀수 프레임과 짝수 프레임이 반복될 때마다 상기 다수의 서브 픽셀들 각각의 극성이 반전되지만 상기 서브 픽셀들 각각의 그레이 스케일 값은 일정하다.
도 7은 본 발명의 실시예에 따른 라인 패턴 디텍터(410)의 동작을 설명하기 위한 순서도이고, 도 8은 본 발명의 실시예에 따른 라인 패턴 디텍터(410)의 라인 극성 레지스터(430)에 저장되는 데이터를 나타낸다.
이하에서는 도 4 내지 도 8을 참조하여 1-도트 반전 방식으로 구동하는 디스플레이 장치에서 상기 라인 패턴 디텍터(410)의 동작을 설명한다. 1 도트 반전 방식의 이미지 패턴과 2 도트 반전 방식의 이미지 패턴에 대한 상기 라인 패턴 디텍터(410)의 동작은 4-수평 라인 단위로 동일하다.
즉, 8-수평 라인에 대한 상기 라인 패턴 디텍터(410)의 동작 결과는 4-수평 라인에 대한 동작 결과를 2번 반복하는 것과 같다. 그러므로 이하에서는 4-수평 라인에 대한 상기 라인 패턴 디텍터(410)의 동작을 중심으로 살펴본다.
상기 라인 패턴 디텍터(410)는 단위 블락의 첫 번째 수평 라인부터 라인 극성을 판단한다(S705). 상기 라인 패턴 디텍터(410)의 제1가산기(422)는 상기 수평 라인의 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값을 가산하여 제1가산치(SUM1)를 출력하고, 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값을 가산하여 제2가산치(SUM2)를 출력한다(S710).
도 6a에 도시된 1-도트 반전 방식의 이미지 패턴의 홀수 번째 프레임에서 홀수 번째 수평 라인들 각각에는 홀수 번째 서브 픽셀만이 동작하므로 상기 제1가산치(SUM1)는 상기 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값의 합이 되고 상 기 제2가산치는(SUM2)는 0이다.
상기 동작하는 서브 픽셀들 각각의 그레이 스케일 값은 동일한 값을 가지며, 하나의 수평 라인의 상기 동작하는 서브 픽셀들에 대한 가산치는 임계치(THD)를 넘는다고 가정한다.
반면에, 짝수 번째 수평 라인들 각각에는 짝수 번째 서브 픽셀만이 동작하므로 상기 제1가산치(SUM1)는 0이고 상기 제2가산치(SUM2)는 상기 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값의 합이다.
짝수 번째 프레임에서는 상기 서브 픽셀들의 극성이 반전되나, 상기 제1가산치(SUM1)와 상기 제2가산치(SUM2)는 변하지 않는다.
도 6b에 도시된 2-도트 반전 방식의 이미지 패턴의 홀수 번째 프레임의 첫 번째 수평 라인과 두 번째 수평 라인에서 홀수 번째 서브 픽셀들만 구동되므로 상기 제1가산치(SUM1)는 상기 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값의 합이되고 상기 제2가산치(SUM2)는 0이다.
세 번째 수평 라인과 네 번째 수평 라인에서는 짝수 번째 서브 픽셀들만 구동되므로 제1가산치(SUM1)는 0이고, 제2가산치(SUM2)는 상기 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값의 합이 된다.
도 6a에 도시된 1-도트 반전 방식의 이미지 패턴에서와 마찬가지로, 짝수 번째 프레임에서는 상기 서브 픽셀들의 극성이 반전되나, 상기 제1가산치(SUM1)와 상기 제2가산치(SUM2)는 변하지 않는다.
상기 라인 패턴 디텍터(410)의 감산기(426)는 상기 제1가산치(SUM1)과 상기 제2가산치(SUM2)를 수신하고, 상기 제1가산치(SUM1)와 상기 제2가산치(SUM2)의 차이(SUB, 이하 '가산치의 차이'라 함)를 출력한다(S715). 상기 가산치의 차이(SUB)는 절대값을 의미한다.
상기 라인 패턴 디텍터(410)는 상기 가산치의 차이(SUB)가 임계치(THD)를 넘는지를 판단한다(S720). 상기 가산치의 차이(SUB)가 상기 임계치(THD)를 넘지 않으면 상기 라인 패턴 디텍터(410)는 상기 다수의 수평 라인들 중에서 대응하는 수평 라인의 극성을 판단하지 않는다.
그러면, 라인 극성 레지스터(430)의 양의 극성 레지스터(LP_POS, 이하 '제1라인 극성 레지스터'라 함) 및 음의 극성 레지스터(LP_NEG, 이하 '제2라인 극성 레지스터'라 함) 각각에는 제2논리 값(예컨대, 논리 값 '0')이 저장된다(S725).
상기 가산치의 차이(SUB)가 상기 임계치(THD)를 넘으면 상기 라인 패턴 디텍터(410)는 상기 대응하는 수평 라인의 극성을 판단한다.
상기 라인 패턴 디텍터(410)의 라인 극성 판단기(428)는 상기 대응하는 수평 라인이 홀수 번째 수평 라인인지를 판단한 다음(S730), 상기 대응하는 수평 라인의 제1가산치(SUM1)와 제2가산치(SUM2)를 비교하여 상기 대응하는 라인의 극성(LP1 또는 LP2)을 판단한다(S735a와 S735b). 상기 라인 극성 레지스터(430)는 상기 라인 극성(LP1 또는 LP2) 판단 결과를 저장한다(S740a~S740d).
짝수 프레임에 대한 상기 라인 패턴 디텍터(410)의 동작 결과는 홀수 프레임에 대한 상기 라인 패턴 디텍터(410)의 동작결과와 반대가 된다. 그러므로 홀수 프레임에 대한 상기 라인 패턴 디텍터(410)의 동작을 중심으로 설명한다.
1-도트 반전 방식의 이미지 패턴의 홀수 번째 라인이면(S730), 제1가산치(SUM1)가 항상 제2가산치(SUM2)보다 크기 때문에 상기 라인 극성 판단기(428)는 상기 대응하는 수평 라인을 제1극성(LP1, 예컨대, + 극성)으로 판단한다(S735a).
상기 제1라인 극성 레지스터(LP_POS)에는 제1논리 값(예컨대, 논리 값 '1')이 저장되고, 상기 제2라인 극성 레지스터(LP_NEG)에는 제2논리 값(예컨대, 논리 값 '0')이 저장된다(S740a).
1-도트 반전 방식의 이미지 패턴의 짝수 번째 라인이면(S730), 제1가산치(SUM1)가 항상 제2가산치(SUM2)보다 작다. 그러나 라인 전체의 극성이 상기 홀수 번째 라인과 반대이므로 상기 라인 극성 판단기(428)는 상기 대응하는 수평 라인을 제1극성(LP1, 예컨대, + 극성)으로 판단한다(S735b).
상기 제1라인 극성 레지스터(LP_POS)에는 제1논리 값(예컨대, 논리 값 '1')이 저장되고, 상기 제2라인 극성 레지스터(LP_NEG)에는 제2논리 값(예컨대, 논리 값 '0')이 저장된다(S740d).
상기 라인 패턴 디텍터(410)는 8 개의 수평 라인 모두에 대한 라인 극성 판단 여부를 판단한다(S745). 8 개 수평 라인 모두에 대한 라인 극성 판단이 완료되지 않으면 상기 라인 패턴 디텍터(410)는 상기 대응하는 수평 라인의 다음 수평 라인에 대한 라인 극성 판단 동작을 수행한다(S750).
결과적으로 1-도트 반전 방식의 이미지 패턴의 단위 블락에 대한 라인 극성 판단이 완료되면 상기 제1라인 극성 레지스터(LP_POS)에는 이진수 '1111 1111'이 저장되며, 상기 제2라인 극성 레지스터(LP_NEG)에는 이진수 '0000 0000'이 저장된 다.
2-도트 반전 방식의 이미지 패턴의 첫 번째 라인이면(S730), 제1가산치(SUM1)가 항상 제2가산치(SUM2)보다 크기 때문에 상기 라인 극성 판단기(428)는 상기 대응하는 수평 라인을 제1극성(LP1, 예컨대, + 극성)으로 판단한다(S735a).
그러나 2도트 반전 방식의 이미지 패턴의 세 번째 라인이면(S730), 제1가산치(SUM1)가 항상 제2가산치(SUM2)보다 작기 때문에 상기 라인 극성 판단기(428)는 상기 대응하는 수평 라인을 제2극성(LP2, 예컨대, - 극성)으로 판단한다(S735a).
2-도트 반전 방식의 이미지 패턴의 두 번째 라인이면(S730), 제1가산치(SUM1)가 항상 제2가산치(SUM2)보다 크다. 그러나 라인 전체의 극성이 홀수 번째 라인과 반대이므로 상기 라인 극성 판단기(428)는 상기 대응하는 수평 라인을 제2극성(LP2, 예컨대, - 극성)으로 판단한다(S735b).
그러나 2도트 반전 방식의 이미지 패턴의 네 번째 라인이면(S730), 제1가산치(SUM1)가 항상 제2가산치(SUM2)보다 작다. 그러나 라인 전체의 극성이 상기 홀수 번째 라인과 반대이므로 상기 라인 극성 판단기(428)는 상기 네 번째 수평 라인을 제1극성(LP1, 예컨대, + 극성)으로 판단한다(S735b).
결과적으로 2-도트 반전 방식의 이미지 패턴의 단위 블락에 대한 라인 극성 판단이 완료되면 상기 제1라인 극성 레지스터(LP_POS)에는 이진수 '1001 1001'이 저장되며, 상기 제2라인 극성 레지스터(LP_NEG)에는 이진수 '0110 0110'이 저장된다.
도 8을 참조하면, SXGA 급의 패널의 경우 가로 1280 개의 픽셀들은 160 개의 단위로 나누어지고, 각각의 단위마다 한 쌍의 라인 극성 레지스터들(LP_POS와 LP_NEG)이 필요하다.
그러므로 SXGA급의 패널에 대한 라인 패턴 디텍터(410)는 320개의 라인 극성 레지스터들(430)을 구비한다. 1024개의 수평 라인들 각각은 상기 라인 극성 레지스터들(430)을 공유한다.
이는 8-수평 라인에 대한 라인 극성 판단이 완료되면 상기 라인 극성 레지스터들(430) 각각은 초기화된 후 다음 8-수평 라인의 라인 극성을 판단하는데 이용됨을 의미한다. 그러므로 상기 라인 패턴 디텍터(410)는 메모리 사용의 효율성을 증가시킬 수 있다.
홀수 번째 프레임의 1-도트 반전 방식의 이미지 패턴에서 상기 제1라인 극성 레지스터(LP_POS)에는 이진수 '1111 1111', 즉, 16진수 'FF'가 저장되며, 상기 제2라인 극성 레지스터(LP_NEG)에는 이진수 '0000 0000', 즉, 16진수 '00'이 저장된다. 짝수 번째 프레임이면 반대가 된다.
홀수 프레임의 2-도트 반전 방식의 이미지 패턴에서 상기 제1라인 극성 레지스터(LP_POS)에는 이진수 '1001 1001', 즉, 16진수 '99'가 저장되며, 상기 제2라인 극성 레지스터(LP_NEG)에는 이진수 ' 0110 0110', 즉, 16진수 '66'이 저장된다. 짝수 프레임이면 그 반대가 된다.
0 도트 패턴이라고 표시된 단위 블락은 1-도트 반전 방식의 이미지 패턴 및 2-도트 반전 방식의 이미지 패턴 이외의 이미지 패턴으로 데이터 반전 방식 변경과 무관하다.
도 9는 도 4에 도시된 프레임 패턴 디텍터(440)의 블락도이다. 도 9를 참조하면, 상기 프레임 패턴 디텍터(440)는 프레임 이미지 판단 블락(450) 및 반전 방식 제어부(460)를 포함한다.
상기 프레임 이미지 판단 블락(450)은 상기 라인 극성 판단 결과들(LP_POS[1:M]과 LP_NEG[1:M])에 기초하여 프레임 전체의 이미지 패턴(FIP, Frame Image Pattern)을 결정한다.
상기 프레임 이미지 판단 블락(450)은 블락 이미지 판단기(452), 제2가산기(454), 및 프레임 이미지 판단기(456)를 포함한다. 상기 블락 이미지 판단기(452)는 상기 라인 극성 판단 결과들(LP_POS[1:M]과 LP_NEG[1:M])에 기초하여 상기 다수의 단위 블락들 각각의 이미지 패턴을 판단한다.
단위 블락들 각각의 이미지 패턴은 제1데이터 반전 방식(예컨대, 1-도트 반전 방식)과 제2데이터 반전 방식(예컨대, 2-도트 반전 방식)일 수 있다. 상기 제1데이터 반전 방식은 상기 디스플레이 장치의 데이터 반전 방식이고, 상기 제2데이터 반전 방식은 상기 제1데이터 반전 방식에서 플리커(flicker)가 발생하지 않는 데이터 반전 방식일 수 있다.
상기 제2가산기(454)는 상기 단위 블락들 각각의 이미지 패턴 중에서 제1데이터 반전 방식 및 제2데이터 반전 방식 각각과 일치하는 제1블락 이미지 패턴(BIP1)들 및 제2블락 이미지 패턴(BIP2)들의 개수를 가산하여 제3가산치(SUM3) 및 제4가산치(SUM4)를 출력한다.
상기 프레임 이미지 판단기(456)는 상기 제3가산치(SUM3)와 상기 제4가산 치(SUM4)를 비교하여 프레임 전체의 이미지 패턴(FIP)을 결정한다. 예컨대 상기 프레임 이미지 판단기(456)는 상기 제1블락 이미지 패턴(BIP1)들의 개수가 상기 제2블락 이미지 패턴(BIP2)들의 개수보다 많으면 상기 프레임 전체의 이미지 패턴(FIP)을 제1데이터 반전 방식의 이미지 패턴으로 판단할 수 있다.
반대로, 상기 프레임 이미지 판단기(456)는 상기 제1블락 이미지 패턴(BIP1)들의 개수가 상기 제2블락 이미지 패턴(BIP2)들의 개수보다 적으면 상기 프레임 전체의 이미지 패턴(FIP)을 제2데이터 반전 방식의 이미지 패턴으로 판단할 수 있다.
상기 반전 방식 제어부(460)는 상기 프레임 전체의 이미지 패턴(FIP)에 기초하여 상기 데이터 반전 방식을 제어하기 위한 상기 극성 제어신호(POL)를 발생한다. 예컨대, 상기 반전 방식 제어부(460)는 상기 프레임 전체의 이미지 패턴(FIP)이 제1데이터 반전 방식의 이미지 패턴이면 상기 디스플레이 장치의 데이터 반전 방식을 제2데이터 반전 방식으로 변경할 수 있다.
왜냐하면 디스플레이 장치의 데이터 반전 방식과 일치하는 블락 이미지 패턴(BIP1)이 많을수록 플리커가 더 심하게 발생하기 때문이다.
반대로 상기 반전 방식 제어부(460)는 상기 프레임 전체의 이미지 패턴(FIP)이 제2데이터 반전 방식의 이미지 패턴이면 상기 디스플레이 장치의 데이터 반전 방식을 제1데이터 반전 방식으로 유지할 수 있다.
도 10은 본 발명의 실시예에 따른 프레임 패턴 디텍터(440)의 동작을 설명하기 위한 순서도이다. 이하에서는 도 4, 도 9, 및 도 10을 참조하여 이미지 패턴이 홀수 번째 프레임일 때의 상기 프레임 디텍터(440)의 동작을 설명한다. 왜냐하면 이미지 패턴이 짝수 프레임일 때의 상기 프레임 디텍터(440)의 동작 결과는 홀수 번째 프레임에 대한 동작 결과와 반대가 되기 때문이다.
상기 프레임 패턴 디텍터(440)의 블락 이미지 판단기(452)는 제1라인 극성 레지스터(LP_POS)의 값이 이진수 '1111 1111'(즉, 제2라인 극성 레지스터(LP_NEG)의 값이 이진수 '0000 0000')이면 다수의 단위 블락들 중에서 대응하는 단위 블락의 이미지 패턴을 1-도트 반전 방식의 이미지 패턴(BIP1)으로 판단한다(S755).
또한 상기 블락 이미지 판단기(452)는 제1라인 극성 레지스터(LP_POS)의 값이 이진수 '1001 1001'(즉, 제2라인 극성 레지스터(LP_NEG)의 값이 이진수 '0110 0110')이면 상기 대응하는 단위 블락의 이미지 패턴을 2-도트 반전 방식의 이미지 패턴(BIP2)으로 판단한다(S755).
상기 프레임 패턴 디텍터(440)의 제2가산기(454)는 1-도트 반전 방식의 이미지 패턴(BIP1)들의 개수와 2-도트 반전 방식의 이미지 패턴(BIP2)들의 개수 각각을 가산한다(S760).
상기 프레임 패턴 디텍터(440)는 상기 대응하는 단위 블락이 프레임의 마지막 단위 블락인지를 판단한다(S765). 상기 프레임 패턴 디텍터(440)는 상기 대응하는 단위 블락이 프레임의 마지막 단위 블락이 아니면 다음 단위 블락의 패턴을 판단하는 과정을 수행한다.
상기 대응하는 단위 블락이 프레임의 마지막 단위 블락이면, 상기 프레임 패턴 디텍터(440)의 프레임 이미지 판단기(456)는 제3가산치(SUM3)와 제4가산치(SUM4)를 비교한다(S770).
상기 제3가산치(SUM3)가 상기 제4가산치(SUM4)보다 작으면(S770), 반전 방식 제어부(460)는 현재의 데이터 반전 방식인 1-도트 반전 방식을 유지하기 위하여 현재의 극성 제어신호(POL)를 변경하지 않는다(S775a).
그러나 상기 제3가산치(SUM3)가 상기 제4가산치(SUM4)보다 크면(S770), 상기 반전 방식 제어부(460)는 현재의 데이터 반전 방식인 1-도트 반전 방식을 플리커가 발생하지 않는 2-도트 반전 방식으로 변경하기 위하여 극성 제어신호(POL)를 변경한다(S775b).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 타이밍 컨트롤러는 디스플레이되는 이미지 패턴에 기초하여 디스플레이 장치의 데이터 반전 방식을 변경함으로써 플리커를 감소시킬 수 있는 효과가 있다.

Claims (20)

  1. 수신된 데이터를 다수의 단위 블락들로 나누고, 나누어진 다수의 단위 블락들 각각을 구성하는 다수의 수평 라인들 각각의 라인 극성을 판단하는 라인 패턴 디텍터; 및
    상기 라인 패턴 디텍터에 의하여 판단된 상기 다수의 수평 라인들 각각의 라인 극성에 기초하여 판단된 프레임 전체의 이미지 패턴에 기초하여 데이터 반전 방식을 제어하기 위한 극성 제어신호를 발생하는 프레임 패턴 디텍터를 포함하는 타이밍 컨트롤러.
  2. 제1항에 있어서, 상기 라인 패턴 디텍터는,
    상기 다수의 수평 라인들 각각의 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값 및 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값을 가산하여 제1가산치 및 제2가산치를 각각 구하기 위한 제1가산기; 및
    상기 제1가산치와 상기 제2가산치에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단하기 위한 라인 극성 판단 블락을 포함하는 타이밍 컨트롤러.
  3. 제2항에 있어서, 상기 라인 극성 판단 블락은,
    상기 제1가산치와 상기 제2가산치의 차이를 구하기 위한 감산기; 및
    상기 제1가산치와 상기 제2가산치의 차이에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 라인 극성 판단기를 포함하는 타이밍 컨트롤러.
  4. 제3항에 있어서, 상기 라인 극성 판단기는,
    상기 제1가산치와 상기 제2가산치의 차이가 일정한 임계치보다 큰 경우에만 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 타이밍 컨트롤러.
  5. 삭제
  6. 제2항에 있어서, 상기 라인 패턴 디텍터는,
    상기 라인 극성의 판단 결과를 저장하는 라인 극성 레지스터를 더 포함하는 타이밍 컨트롤러.
  7. 제1항에 있어서, 상기 프레임 패턴 디텍터는,
    상기 라인 극성의 판단 결과에 기초하여 상기 프레임 전체의 이미지 패턴을 결정하는 프레임 이미지 판단 블락; 및
    상기 프레임 전체의 이미지 패턴에 기초하여 상기 데이터 반전 방식을 제어하기 위한 상기 극성 제어신호를 발생하는 반전 방식 제어부를 포함하는 타이밍 컨트롤러.
  8. 제7항에 있어서, 상기 프레임 이미지 판단 블락은,
    상기 라인 극성의 판단 결과에 기초하여 상기 다수의 단위 블락들 각각의 이미지 패턴을 판단하는 블락 이미지 판단기;
    상기 다수의 단위 블락들 각각의 이미지 패턴 중에서 제1데이터 반전 방식 및 제2데이터 반전 방식 각각과 일치하는 이미지 패턴들의 개수를 가산하여 제3가산치 및 제4가산치를 각각 구하기 위한 제2가산기; 및
    상기 제3가산치와 상기 제4가산치를 비교하여 상기 프레임 전체의 이미지 패턴을 결정하는 프레임 이미지 판단기를 포함하는 타이밍 컨트롤러.
  9. 제8항에 있어서, 상기 제1데이터 반전 방식은 디스플레이 장치의 데이터 반전 방식이고, 상기 제2데이터 반전 방식은 상기 제1데이터 반전 방식에서 플리커가 발생하지 않는 데이터 반전 방식인 타이밍 컨트롤러.
  10. 다수의 소스 라인들을 포함하는 패널;
    상기 다수의 소스 라인들을 구동하기 위한 데이터를 출력하는 소스 드라이버; 및
    상기 데이터의 반전 방식을 제어하는 극성 제어신호를 발생하는 제1항에 기재된 타이밍 컨트롤러를 포함하는 디스플레이 장치.
  11. 수신된 데이터를 다수의 단위 블락들로 나누고, 나누어진 다수의 단위 블락들 각각을 구성하는 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계; 및
    상기 라인 극성을 판단하는 단계에서 판단된 상기 다수의 수평 라인들 각각의 라인 극성에 기초하여 판단된 프레임 전체의 이미지 패턴에 기초하여 데이터 반전 방식을 제어하기 위한 극성 제어신호를 발생하는 단계를 포함하는 디스플레이 장치 구동 방법.
  12. 제11항에 있어서, 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는,
    상기 다수의 수평 라인들 각각의 홀수 번째 서브 픽셀들 각각의 그레이 스케일 값 및 짝수 번째 서브 픽셀들 각각의 그레이 스케일 값을 가산하여 제1가산치 및 제2가산치를 각각 구하는 단계; 및
    상기 제1가산치와 상기 제2가산치에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계를 포함하는 디스플레이 장치 구동 방법.
  13. 제12항에 있어서, 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는,
    상기 제1가산치와 상기 제2가산치의 차이를 구하는 단계; 및
    상기 차이에 기초하여 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계를 포함하는 디스플레이 장치 구동 방법.
  14. 제13항에 있어서, 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는,
    상기 제1가산치와 상기 제2가산치의 차이가 일정한 임계치보다 큰 경우에만 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 디스플레이 장치 구동 방법.
  15. 삭제
  16. 제12항에 있어서, 상기 다수의 수평 라인들 각각의 라인 극성을 판단하는 단계는,
    상기 라인 극성 판단 결과를 저장하는 단계를 더 포함하는 디스플레이 장치 구동 방법.
  17. 제11항에 있어서, 상기 극성 제어신호를 발생하는 단계는,
    상기 라인 극성 판단 결과에 기초하여 상기 프레임 전체의 이미지 패턴을 결정하는 단계; 및
    상기 프레임 전체의 이미지 패턴에 기초하여 상기 데이터 반전 방식을 변경하기 위한 상기 극성 제어신호를 발생하는 단계를 포함하는 디스플레이 장치 구동 방법.
  18. 제17항에 있어서, 상기 프레임 전체의 이미지 패턴을 판단하는 단계는,
    상기 라인 극성 판단 결과에 기초하여 상기 다수의 단위 블락들 각각의 이미지 패턴을 판단하는 단계;
    상기 단위 블락들 각각의 이미지 패턴 중에서 제1데이터 반전 방식 및 제2데이터 반전 방식 각각과 일치하는 이미지 패턴들의 개수를 가산하여 제3가산치 및 제4가산치를 각각 구하는 단계; 및
    상기 제3가산치와 상기 제4가산치를 비교하여 상기 프레임 전체의 이미지 패턴을 결정하는 단계를 포함하는 디스플레이 장치 구동 방법.
  19. 제18항에 있어서, 상기 제1데이터 반전 방식은 디스플레이 장치의 데이터 반전 방식이고, 상기 제2데이터 반전 방식은 상기 제1데이터 반전 방식에서 플리커가 발생하지 않는 데이터 반전 방식인 디스플레이 장치 구동 방법.
  20. 제11항, 제12항, 제13항, 제14항, 제16항, 제17항, 제18항, 또는 제19항에 기재된 디스플레이 장치 구동 방법을 실행하기 위한 컴퓨터 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록 매체.
KR20070018998A 2007-02-26 2007-02-26 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법 KR100856125B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20070018998A KR100856125B1 (ko) 2007-02-26 2007-02-26 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법
US11/832,820 US7965286B2 (en) 2007-02-26 2007-08-02 Timing controller to reduce flicker and method of operating display device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20070018998A KR100856125B1 (ko) 2007-02-26 2007-02-26 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법

Publications (2)

Publication Number Publication Date
KR20080079009A KR20080079009A (ko) 2008-08-29
KR100856125B1 true KR100856125B1 (ko) 2008-09-03

Family

ID=39715349

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20070018998A KR100856125B1 (ko) 2007-02-26 2007-02-26 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법

Country Status (2)

Country Link
US (1) US7965286B2 (ko)
KR (1) KR100856125B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100582902C (zh) * 2007-04-25 2010-01-20 群康科技(深圳)有限公司 液晶显示装置及其驱动方法
CN101359107B (zh) * 2007-08-03 2010-05-26 群康科技(深圳)有限公司 液晶显示装置及其驱动方法
KR101303424B1 (ko) * 2008-06-12 2013-09-05 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
WO2010032526A1 (ja) * 2008-09-16 2010-03-25 シャープ株式会社 表示駆動回路、表示装置及び表示駆動方法
KR101341906B1 (ko) * 2008-12-23 2013-12-13 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR101363204B1 (ko) * 2008-12-26 2014-02-24 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
KR20110005090A (ko) * 2009-07-09 2011-01-17 삼성전자주식회사 액정표시장치, 액정구동장치 및 액정표시장치 구동방법
KR101374425B1 (ko) * 2009-08-14 2014-03-24 엘지디스플레이 주식회사 액정표시장치와 그 도트 인버젼 제어방법
KR101570142B1 (ko) * 2009-08-25 2015-11-20 삼성전자주식회사 액정표시장치 및 액정표시장치의 구동방법
KR101035625B1 (ko) 2009-11-12 2011-05-19 삼성모바일디스플레이주식회사 표시 장치 및 그 구동 방법
CN101996603B (zh) 2010-10-18 2012-09-12 深圳市华星光电技术有限公司 液晶显示装置及其驱动方法
TWI449013B (zh) 2012-05-22 2014-08-11 Au Optronics Corp 顯示裝置及其操作方法
TWI464729B (zh) * 2012-06-25 2014-12-11 Sitronix Technology Corp Display device and its timing control circuit
TWI463472B (zh) * 2012-09-07 2014-12-01 Chunghwa Picture Tubes Ltd 用以降低液晶面板閃爍的裝置和用以降低液晶面板閃爍的方法
KR102118576B1 (ko) * 2013-07-15 2020-06-04 삼성디스플레이 주식회사 표시 장치, 데이터 처리 장치 및 데이터 처리 방법
KR102371979B1 (ko) 2015-09-08 2022-03-11 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR102465372B1 (ko) * 2015-09-30 2022-11-09 삼성디스플레이 주식회사 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 이 표시 장치의 구동 방법
CN109599050B (zh) * 2019-01-31 2022-04-05 合肥鑫晟光电科技有限公司 一种显示面板画质改善方法及其装置、显示装置
US11961468B2 (en) * 2020-09-22 2024-04-16 Samsung Display Co., Ltd. Multi-pixel collective adjustment for steady state tracking of parameters

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010109140A (ko) * 2000-05-30 2001-12-08 니시가키 코지 액정 표시 장치
KR20030084020A (ko) * 2002-04-24 2003-11-01 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR20040017708A (ko) * 2002-08-23 2004-02-27 삼성전자주식회사 액정 표시 장치
KR20040024710A (ko) * 2002-09-16 2004-03-22 삼성전자주식회사 반전 모드 선택 기능을 갖는 액정 표시 장치
KR20040044539A (ko) * 2001-09-06 2004-05-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 인버전 플릭커 보상을 갖는 액정표시장치
KR20060071573A (ko) * 2004-12-22 2006-06-27 엘지.필립스 엘시디 주식회사 액정 표시장치와 그의 구동방법
JP2006284825A (ja) * 2005-03-31 2006-10-19 Sanyo Electric Co Ltd 液晶表示パネルの表示制御回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100350645B1 (ko) 2000-01-17 2002-08-28 삼성전자 주식회사 플리커링을 줄이기 위한 액정 표시 장치
KR100415510B1 (ko) * 2001-03-15 2004-01-16 삼성전자주식회사 적응형 휘도 증대 기능을 갖는 액정 표시 장치 및 이의구동 방법
KR100469351B1 (ko) 2001-12-29 2005-02-02 엘지.필립스 엘시디 주식회사 액정표시장치의 구동방법
JP2003216124A (ja) 2002-01-24 2003-07-30 Matsushita Electric Ind Co Ltd 画像表示装置の駆動方法
TW591600B (en) * 2003-06-05 2004-06-11 Himax Tech Inc Method to detect whether to switch the display mode or not

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010109140A (ko) * 2000-05-30 2001-12-08 니시가키 코지 액정 표시 장치
KR20040044539A (ko) * 2001-09-06 2004-05-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 인버전 플릭커 보상을 갖는 액정표시장치
KR20030084020A (ko) * 2002-04-24 2003-11-01 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR20040017708A (ko) * 2002-08-23 2004-02-27 삼성전자주식회사 액정 표시 장치
KR20040024710A (ko) * 2002-09-16 2004-03-22 삼성전자주식회사 반전 모드 선택 기능을 갖는 액정 표시 장치
KR20060071573A (ko) * 2004-12-22 2006-06-27 엘지.필립스 엘시디 주식회사 액정 표시장치와 그의 구동방법
JP2006284825A (ja) * 2005-03-31 2006-10-19 Sanyo Electric Co Ltd 液晶表示パネルの表示制御回路

Also Published As

Publication number Publication date
KR20080079009A (ko) 2008-08-29
US20080204444A1 (en) 2008-08-28
US7965286B2 (en) 2011-06-21

Similar Documents

Publication Publication Date Title
KR100856125B1 (ko) 플리커를 감소시키기 위한 타이밍 컨트롤러, 상기 타이밍 컨트롤러를 포함하는 디스플레이 장치, 및 디스플레이 장치 구동 방법
JP4856052B2 (ja) 液晶表示装置とその駆動方法
US8952879B2 (en) Hold type image display system
CN104658495B (zh) 显示装置及其驱动方法
KR100965571B1 (ko) 액정표시장치와 그 구동방법
JP5399432B2 (ja) 液晶表示装置とその駆動方法
KR100745937B1 (ko) 표시 장치용 구동 장치 및 구동 방법
KR100765676B1 (ko) 표시 장치용 구동 장치 및 표시 장치용 구동 방법
US20080136764A1 (en) Liquid crystal display and driving method thereof
CN110085178B (zh) 液晶显示装置、及其控制器和驱动方法
JP2009301001A (ja) 液晶表示装置及びその駆動方法
KR101489651B1 (ko) 액정 표시 장치 및 그의 구동 방법
KR102205610B1 (ko) 액정 표시 장치 및 그 구동 방법
JP2007156474A (ja) 液晶表示装置及びその画像信号補正方法
US20130257897A1 (en) Display apparatus
KR102318810B1 (ko) 표시장치 및 그 구동방법
KR101651290B1 (ko) 액정표시장치와 그 데이터 극성 제어방법
US20050104826A1 (en) Method of driving liquid crystal display
KR101493225B1 (ko) 액정 표시장치 및 그 구동 방법
KR101097643B1 (ko) 액정표시장치 및 그 구동방법
KR101341784B1 (ko) 액정표시장치와 그 구동방법
KR100947782B1 (ko) 액정표시장치의 구동장치 및 구동방법
KR101845561B1 (ko) 액정표시장치와 그의 소비전력 저감방법
KR101084941B1 (ko) 액정표시장치 및 그 구동방법
KR100994229B1 (ko) 액정 표시 장치 및 그 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 12