JP5072489B2 - 表示装置およびその駆動方法、電子機器 - Google Patents

Description

本発明は、画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型の表示装置およびその駆動方法、電子機器に関するものである。

表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。

図１は、液晶表示装置の構成例を示すブロック図である（たとえば特許文献１，２参照）。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。

有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子としての薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン（ゲートライン）５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。

さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを配線し、この保持容量配線Ｃｓと液晶セルＬＣ２１の第１電極との間に保持容量Ｃｓ２１を形成するが、保持容量配線Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。一般的な液晶表示装置においては、有効画素部２におけるすべての画素回路２１の保持容量Ｃｓ２１は、一つの保持容量配線Ｃｓに共通に接続されている。
そして、各画素回路２１の液晶セルＬＣ２１の第２電極は、たとえば１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧Ｖｃｏｍの供給ライン７に共通に接続されている。

各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。

垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＧＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＧＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライン５−３，…，５−ｍ対して走査パルスＧＰ３，…，ＧＰｍが順に与えられる。

図２（Ａ）〜（Ｅ）に、図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。図２（Ａ）がゲートパルスＧＰ＿Ｎを、図２（Ｂ）がコモン電圧Ｖｃｏｍを、図２（Ｃ）がストレージ信号ＣＳ＿Ｎを、図２（Ｄ）が映像信号Ｖｓｉｇを、図２（Ｅ）が液晶セルに印加される信号Ｐｉｘ Ｎをそれぞれ示している。

また、他の駆動方式として、保持容量配線Ｃｓからのカップリングを利用して液晶への印加電圧を変調させる容量結合駆動方式が知られている（たとえば特許文献３参照）。
特開平１１−１１９７４６号公報 特開２０００−２９８４５９号公報 特開平２−１５７８１５号公報

ところで、図１等の液晶表示装置は、たとえば外部から所定レベルのマスタクロックＭＣＫに同期してＤＣ−ＤＣコンバータからなる電源回路で外部から供給された電圧をレベルシフト（昇圧）してパネル内部の駆動電圧を生成し、絶縁基板上に形成された所望の回路に供給するように構成される。

パネル内部での回路、たとえば信号ラインに印加する電圧を階調表示に応じた電圧して駆動する基準電圧駆動回路等がある。
しかし、液晶電圧を０〜３．５Ｖで受けると、液晶の階調表示にダイナミックレンジを得ることができるが、これでは消費電流が多くなり、低消費電力化を図ることが困難となっている。
また、単純に電圧を低くすることも考えられるが、これでは、液晶の階調表示に十分なダイナミックレンジを得ることができない場合もある。

また、上述した容量結合駆動方式は、１ＨＶｃｏｍ反転駆動方式に比べ、いわゆるオーバドライブによる液晶の応答速度を改善でき、また、Ｖｃｏｍ周波数帯域で発生するオーディオノイズを低減でき、超高精細パネルにおけるコントラストの補償が行えるなどの特徴がある。

ところが、特許文献３に記載されたこの容量結合駆動方式を、図３に示すような、印加電圧に対する液晶誘電率εの特性を有する液晶材料（たとえば、ノーマリーホワイト）を用いて液晶表示装置に採用した場合、実効画素電位を考慮した際に、製造時の液晶ギャップ変動／ゲート酸化膜厚変動、または温度環境変化時の液晶の比誘電率変動が起こった際の輝度変化が大きいという不利益がある。
また、黒輝度を最適化しようとした際、白輝度が黒くなる（沈んでしまう）という不利益がある。

（数１）
ΔＶｐｉｘ１＝Ｖｓｉｇ＋（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ−Ｖｃｏｍ …（１）

式（１）において、ΔＶｐｉｘは実効画素電位、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ΔＶｃｓはストレージ信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。

本発明は、パネル内部の消費電力化を図ることが可能で、また、黒輝度および白輝度の両方の輝度を最適化することが可能な表示装置およびその駆動方法、電子機器を提供することにある。

本発明の第１の観点の表示装置は、スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する第１駆動回路と、上記信号ラインを駆動する第２駆動回路と、を有し、上記第２駆動回路は、昇圧機能を有し、階調表現にはダイナミックレンジが不十分なレベルの入力電圧を昇圧した電圧または昇圧していない電圧を上記信号ラインへの信号として出力する電圧駆動回路を含み、当該回路は、所定の階調のみ上記昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する機能を有する。

好適には、上記電圧駆動回路は、電圧変化の大きい黒側のみ上記昇圧機能を作動させない。

好適には、上記電圧駆動回路は、容量のカップリングによる昇圧機能を有し、０階調時に当該カップリングを行わない。

好適には、上記有効画素部と別個に形成された正極性、負極性のモニタ画素の検出電位を平均化した電位を検出して所定の周期でレベルが切り替わるコモン電圧信号のセンター値を修正可能なモニタ回路、を有し、上記有効画素部に配列された各画素回路は、第１画素電極および第２画素電極を有する表示エレメントと、第１電極および第２電極を有する保持容量と、を含み、上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極には所定の周期でレベルが切り替わるコモン電圧信号が印加される。

本発明の第２の観点は、スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する第１駆動回路と、上記信号ラインを駆動する第２駆動回路と、を有する表示装置の駆動方法であって、上記第２駆動回路で、上記信号ラインに階調表現に応じたレベルの信号を出力するに際し、階調表現にはダイナミックレンジが不十分なレベルの入力電圧を供給し、当該入力電圧を、所定の階調のみ昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する。

本発明の第３の観点は、表示装置を備えた電子機器であって、上記表示装置は、スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する第１駆動回路と、上記信号ラインを駆動する第２駆動回路と、を有し、上記第２駆動回路は、昇圧機能を有し、階調表現にはダイナミックレンジが不十分なレベルの入力電圧を昇圧した電圧または昇圧していない電圧を上記信号ラインへの信号として出力する電圧駆動回路を含み、当該回路は、所定の階調のみ上記昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する機能を有する。

本発明によれば、第２駆動回路で、信号ラインに階調表現に応じたレベルの信号を出力するに際し、電圧駆動回路に階調表現にはダイナミックレンジが不十分なレベルの入力電圧が供給される。そして、電圧駆動回路において、入力電圧を、所定の階調のみ昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する。

本発明によれば、パネル内部の消費電力化を図ることが可能で、また、黒輝度および白輝度の両方の輝度を最適化することができる利点がある。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

図４は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
図５は、図４の回路の有効画素部の具体的な構成例を示す回路図である。

本表示装置１００は、図４、図５に示すように、有効画素部１０１、垂直駆動回路（Ｖ／ＣＳＤＲＶ）１０２、水平駆動回路（ＨＤＲＶ）１０３、ゲートライン（走査ライン）１０４−１〜１０４−ｍ、保持容量配線（以下、ストレージラインという）１０５−１〜１０５−ｍ、信号ライン１０６−１〜１０６−ｎ、第１モニタ（ダミー）画素部（ＭＮＴＰ１）１０７−１、第２モニタ画素部（ＭＮＴＰ２）１０７−２、第１モニタ画素部および第２モニタ画素部兼用のモニタ垂直駆動回路（Ｖ／ＣＳＤＲＶＭ）１０８、第１モニタ画素部専用の第１モニタ水平駆動回路（ＨＤＲＶＭ１）１０９−１、第２モニタ画素部専用の第２モニタ水平駆動回路（ＨＤＲＶＭ２）１０９−２、検出出力回路１１０、および補正回路１１１を主構成要素として有している。

本実施形態においては、有効画素部１０１に隣接して独立に（図４においては図中右側に）、１画素または複数画素を含む第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ画素を駆動するためのモニタ垂直駆動回路（Ｖ／ＣＳＤＲＶＭ）１０８、第１モニタ水平駆動回路１０９−１、第２モニタ水平駆動回路（ＨＤＲＶＭ２）１０９−２、および検出出力回路１１０により構成されるモニタ回路１２０が形成されている。
また、有効画素部１０１に隣接して水平駆動回路１０３および垂直駆動回路１０２が形成されている。図４においては、有効画素部１０１の上側に水平駆動回路１０３が形成され、有効画素部１０１の左側に垂直駆動回路１０２が形成されている。

また、本実施形態においては、電源回路（ＶＤＤ２）１３０を有している。
電源回路１３０は、外部からの液晶電圧ＶＤＤ１を０〜３．５Ｖで受けると、液晶の階調表示にダイナミックレンジを得ることができるが、これでは消費電流が多くなることから、外部からの液晶電圧ＶＤＤ１を０〜２．９Ｖで受けて低消費電力化を図っている。
電源回路１３０は、ＤＣ−ＤＣコンバータを含み、たとえば図６に示すように、外部から液晶電圧ＶＤＤ１（たとえば２．９Ｖ）が供給され、この電圧を図示しないインタフェース回路から供給されるマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃに同期して、５Ｖ系のパネル電圧ＶＤＤ２（たとえば５．０Ｖ）に昇圧し、パネル内部の各回路に供給する。また、電源回路１３０は、パネル電圧ＶＤＤ２（たとえば５．０Ｖ）をパネル外部のレギュレータＲｅｇに出力する。レギュレータＲｅｇはパネル内部の所定の回路で用いられる３．５Ｖ系電圧を生成し、パネル内部に供給する。
また、電源回路１３０は、内部パネル電圧として負電圧であるＶＳＳ２（たとえば−１．９Ｖ）、ＶＳＳ３（たとえば−３．８Ｖ）を生成してパネル内部の所定回路（インタフェース回路等）に供給する。

また、電源回路１３０は、電源回路１３０は、たとえば水平駆動回路１０３を通して信号ライン１０６−１〜１０６−ｎへの印加電圧を生成する基準電圧駆動回路（リファレンスドライバ：ＲＥＦＤＲＶ）１４０に電圧０〜２．９Ｖを供給する。
このリファレンスドライバ１４０の構成については後で詳述する。

本実施形態においては、基本的に、後で詳述するように、信号ライン１０６−１〜１０６−ｎからの画素データの書き込み後（ゲートライン１０４−１〜１０４−ｍへのゲートパルスの立ち下げ後）に、各行に独立して配線されているストレージライン１０５−１〜１０５−ｍから保持容量Ｃｓ２０１を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する駆動方式を採用している。
そして、この駆動方式による実駆動中において、モニタ回路における第１モニタ画素部１０７−１と第２モニタ画素部１０７−２の正負極性のモニタ画素電位（モニタ画素において、画素回路ＰＸＬＣの接続ノードＮＤ２０１の電位に相当する）を平均化した電位を検出し、その結果を最適コモン電圧Ｖｃｏｍ値、またはリファレンスドライバにフィードバックすることでコモン電圧Ｖｃｏｍのセンター値を自動調整するように構成されている。
また、本実施形態においては、後述するように、第１および第２モニタ画素部１０７−１，１０７−２から検出したモニタ画素電位に応じて有効画素部１０１の画素電位が任意の電位になるように、ＣＳドライバから出力するストレージ信号ＣＳを補正する。
このモニタ回路に構成機能、ストレージ信号ＣＳの補正システムについては、後で詳述する。

有効画素部１０１は、図５に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。
なお、図５においては、図面の簡単化のために、４×４のマトリクス配列として示している。

各画素回路ＰＸＬＣは、図５に示すように、スイッチング素子としてのＴＦＴ（薄膜トランジスタ；thin film transistor）２０１と、ＴＦＴ２０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ２０１と、ＴＦＴ２０１のドレイン電極に第１電極が接続された保持容量Ｃｓ２０１により構成されている。
なお、ＴＦＴ２０１のドレインと、液晶セルＬＣ２０１の第１画素電極と、保持容量Ｃｓ２０１の第１電極との接続点によりノードＮＤ２０１が形成されている。

これら画素回路ＰＸＬＣの各々に対して、ゲートライン（走査ライン）１０４−１〜１０４−ｍおよびストレージライン１０５−１〜１０５−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１０６−１〜１０６−ｎが各列ごとにその画素配列方向に沿って配線されている。

そして、各画素回路ＰＸＬＣのＴＦＴ２０１のゲート電極は、各行単位で同一のゲートライン１０４−１〜１０４−ｍにそれぞれ接続されている。
各画素回路ＰＸＬＣの保持容量Ｃｓ２０１の第２電極は、各行単位で同一のストレージライン１０５−１〜１０５−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０６−１〜１０６−ｎに各々接続されている。
そして、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する、たとえば小振幅のコモン電圧ＶＣＯＭ（Ｖｃｏｍ）の供給ライン１１２に共通に接続されている。
このコモン電圧Ｖｃｏｍについては後で更に詳述する。

各ゲートライン１０４−１〜１０４−ｍは、垂直駆動回路１０２のゲートドライバにより駆動され、各ストレージライン１０５−１〜１０５−ｍは垂直駆動回路１０２の容量ドライバ（ＣＳドライバ）により駆動され、各信号ライン１０６−１〜１０６−ｎは水平駆動回路１０３により駆動される。

垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、ゲートライン１０４−１に対してゲートパルスＧＰ１を与えて第１行目の各列の画素が選択し、ゲートライン１０４−２に対してゲートパルスＧＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、ゲートライン１０４−３，…，１０４−ｍ対してゲートパルスＧＰ３，…，ＧＰｍを順に与える。

さらに、垂直駆動回路１０２は、各ゲートライン毎に対応して独立に配線された各ストレージライン１０５−１〜１０５−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択した容量信号（以下、ストレージ信号という）ＣＳ１〜ＣＳｍを順に与える。

図７（Ａ）〜（Ｌ）は、本実施形態の垂直駆動回路のゲートラインとストレージラインの駆動例を示すタイミングチャートである。図７（Ａ）は垂直駆動回路１０２に供給される極性を認識するための信号ＬＳＣＳを、図７（Ｂ）はゲートライン１０４−１〜１０４−ｍが配置された領域の外側に設けられた図示せぬダミーのゲートラインに与えられるパルスＧａｔｅ ＤＴを、図７（Ｃ）〜（Ｇ）は図５に例示されたゲートライン１０４−１〜１０４−５に与えられるゲートパルスＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４、およびＧＰ５を、図７（Ｈ）はストレージライン１０５−１〜１０５−ｍが配置された領域の外側に設けられた図示せぬダミーのストレージラインに与えられるパルスＣＳ＿ＤＴを、図７（Ｉ）〜（Ｌ）は図５に例示されたストレージライン１０５−１〜１０５−４に与えられるパルスＣＳ＿１、ＣＳ＿２、ＣＳ＿３、ＣＳ＿４、およびＣＳ＿５をそれぞれ示している。

垂直駆動回路１０２は、たとえば第１行目から順番にゲートライン１０４−１〜１０４−ｍ、ストレージライン１０５−１〜１０５−ｍを駆動していくが、ゲートパルスで一のゲートラインを駆動した後（信号書き込み後）、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０５−１〜１０５−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルを、以下のように、第１レベルＣＳＨと第２レベルＣＳＬを交互に選択して印加する。
たとえば、垂直駆動回路１０２は、第１行目のストレージライン１０５−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０５−２には第２レベルＣＳＬを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０５−３には第１レベルＣＳＨを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０５−４には第２レベルＣＳＬを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０５−５〜１０５−ｍに印加する。
また、第１行目のストレージライン１０５−１に第２レベルＣＳｌを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０５−２には第１レベルＣＳＨを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０５−３には第２レベルＣＳＬを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０５−４には第１レベルＣＳＨを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第２レベルＣＳＬと第１レベルＣＳＨを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０５−５〜１０５−ｍに印加する。

本実施形態においては、ゲートパルスＧＰの立下り後（信号ラインからの書き込み後）、ストレージライン１０５−１〜１０５−ｍを駆動し、保持容量Ｃｓ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
そして、この駆動方式による実駆動中において、後述するように、モニタ回路における第１モニタ画素部１０７−１と第２モニタ画素部１０７−２の正負極性のモニタ画素電位（モニタ画素において、画素回路ＰＸＬＣの接続ノードＮＤ２０１の電位に相当する）を平均化した電位を検出し、その結果を最適コモン電圧Ｖｃｏｍ値、またはリファレンスドライバにフィードバックすることでコモン電圧Ｖｃｏｍのセンター値を自動調整するように構成されている。
また、本実施形態においては、第１および第２モニタ画素部１０７−１，１０７−２から検出したモニタ画素電位に応じて有効画素部１０１の画素電位が任意の電位になるように、ＣＳドライバから出力するストレージ信号ＣＳが補正される。

図５には、垂直駆動回路１０２のＣＳドライバ１０２０のレベル選択出力部の一例を模式的に示している。
ＣＳドライバ１０２０は、可変電源部１０２１と、電源部１０２１の正極側に接続された第１レベル供給ライン１０２２と、電源部１０２１の負極側に接続された第２レベル供給ライン１０２３と、第１レベル供給ライン１０２２または第２レベル供給ライン１０２３とを画素配列の各行毎に配線したストレージライン１０５−１〜１０５−ｍとを選択的に接続するスイッチＳＷ１〜ＳＷｍを含んで構成されている。

また、図５中にΔＶｃｓは第１レベルＣＳＨと第２レベルＣＳＬとのレベル差（電位差）を示している。
後で詳述するように、このΔＶｃｓと小振幅の交流のコモン電圧Ｖｃｏｍの振幅ΔＶｃｏｍは、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

垂直駆動回路１０２は、垂直シフトレジスタ群を含み、画素配列に対応して各行毎に配列されたゲートライン１０４−１〜１０４−ｍが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０４−１〜１０４−ｍが順番に駆動されていく。

水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０６−１〜１０６−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路ＰＸＬＣに対して書き込む処理を行う。
映像信号Ｖｓｉｇのレベルは階調レベルに応じた電圧としてリファレンスドライバ１４０により形成される。

ここで、本実施形態に係るリファレンスドライバ１４０の構成および機能について説明する。

図８は、本実施形態に係るリファレンスドライバの基本構成を示すブロック図である。

図８のリファレンスドライバ１４０は、デジタルアナログコンバータ（ＤＡＣ）１４１、昇圧部１４２、およびアナログバッファ１４３を有している。

リファレンスドライバ１４０は、電源回路１３０から０〜２．９Ｖを受けていることから、３．５Ｖを受けている場合に比べて、図９に示すように、ダイナミックレンジの縮小により階調表現が落ちることから、以下に示す方法でダイナミックレンジを確保する。

図１０（Ａ），（Ｂ）は、本実施形態に係るリファレンスドライバ１４０の階調表現を維持可能な処理を示す図である。

本実施形態においては、電圧変化の大きい黒側のみの駆動を変更することによりダイナミックレンジの拡大を図っている。
すなわち、０階調のみ容量カップリングによる昇圧処理を行わない。
たとえば階調表現を８ビットの６４階調で表現しようとすると、図１０（Ａ）に示すように、０階調のみ昇圧部１４２の機能を用いず、１〜６３階調の場合に昇圧部１４２の機能を用いる。

この場合、リファレンス電圧Ｖｒｅｆとしては、［０階調：０Ｖ］，「１階調：０Ｖ」，６３階調:２．９Ｖ］，［ダイナミックレンジ（D-range）：２．９Ｖ］で供給される。
そして、リファレンスドライバ１４０のアナログバッファの入力電圧は、［０階調：０Ｖ］，［１階調：０．７２Ｖ］，［６３階調: ３．６９Ｖ］，［D-range：３．６９Ｖ］となる。
このように、本実施形態においては、２．９Ｖで供給されても、電源電圧以上のダイナミックレンジを確保することができる。
すなわち、低電圧化におけるダイナミックレンジ確保を実現することができる。

図１１は、本実施形態に係るリファレンスドライバの基本的な等価回路を示す図である。
図１２は、図１１の回路のタイミングチャートである。また、図１３（Ａ），（Ｂ）は昇圧処理がない場合とある場合の電圧波形を示す図である。

このリファレンスドライバ１４０は、同じタイミングでオンオフされるスイッチＳＷ１−１〜ＳＷ１−３、同じタイミングでオンオフされるスイッチＳＷ２−１、ＳＷ２−２、出力側スイッチＳＷ３、充電要キャパシタＣ１、チャージポンプ用キャパシタＣ２、ソースフォロワーを形成するｎチャネル（ＮＭＯＳ）トランジスタＮＴ１、およびノードＮＤ１〜ＮＤ７を有する。

ノードＮＤ１に電圧Ｖｉｎ（０〜２．９Ｖ）が供給され、ノードＮＤ２に電圧Ｖが供給される。
スイッチＳＷ１−１の固定接点ａがノードＮＤ２に接続され、作動接点ｂがノードＮＤ３に接続されている。
スイッチＳＷ１−２の固定接点ａが基準電位（たとえば接地電位ＧＮＤ）に接続され、作動接点ｂがノードＮＤ４に接続されている。
スイッチＳＷ１−３の固定接点ａがノードＮＤ５に接続され、作動接点ｂがノードＮＤ１に接続されている。
スイッチＳＷ２−１の固定接点ａがノードＮＤ３に接続され、作動接点ｂがノードＮＤ５に接続されている。
スイッチＳＷ２−２の固定接点ａがノードＮＤ４に接続され、作動接点ｂがノードＮＤ６に接続されている。
キャパシタＣ１の第１電極がノードＮＤ３に接続され、第２電極がノードＮＤ４に接続されている。
キャパシタＣ２の第１電極がノードＮＤ５に接続され、第２電極がノードＮＤ６に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１のドレインが電源電圧ＢＶＤＤ２の供給ラインに接続され、ソースが接地電位ＧＮＤに接続され、その接続点によりノードＮＤ７が形成されている。ＮＭＯＳトランジスタＮＴ１のゲートがノードＮＤ５に接続されている。

この回路１４０Ａは、駆動回路の印加電圧を抑え、回路の消費電力を抑えることを目的として構成されている。
しかし、そのまま駆動電圧を抑えてしまうと液晶への印加電圧も低くなってしまい望むべくダイナミックレンジを確保できない。それを避けるため昇圧回路で液晶の印加圧を昇圧させ望むべくダイナミックレンジを確保する。
そこで、図１１の回路の昇圧回路をもって液晶への印加電圧を確保する。

等価回路１４０ＡにおいてスイッチＳＷ１−１〜ＳＷ１−３とＳＷ２−１，ＳＷ２−２でキャパシタの充放電を制御し、入力電圧を昇圧させる。
動作としてはスイッチＳＷ１−１〜ＳＷ１−３がオン（ＯＮ）の期間、スイッチＳＷ２−１，ＳＷ２−２はオフ（ＯＦＦ）である。その逆も然りでスイッチＳＷ１−１〜ＳＷ１−３がＯＦＦならばスイッチＳＷ２−１，ＳＷ２−２はＯＮである。

ここでスイッチＳＷ１−１〜ＳＷ１−３がＯＮのとき、底上げ電圧ΔＶを生成するために電荷ＱをキャパシタＣ１に充電する。入力電圧Ｖｉｎはその間もＶｇとしてトランジスタＮＴ１のゲートに印加される。
スイッチＳＷ１−１〜ＳＷ１−３のＯＮ期間が終わると、次にスイッチＳＷ２−１，ＳＷ２−２をＯＮすることでキャパシタＣ１とＣ２が容量結合をおこし、その結果ΔＶが発生する。
ここで、キャパシタＣ１の電荷をＱ、Ｃ１，Ｃ２の合成容量の電荷をＱ’とすれば下記の式が成立する。

（数２）
Ｑ ＝ Ｃ１＊Ｖｉｎ
Ｑ’＝ （Ｃ１＋Ｃ２）＊ΔＶ
ここで、Ｖｉｎは入力電圧、ΔＶは底上げ電圧、Ｃ１は充電用キャパシタの容量、Ｃ２はチャージポンプ用キャパシタの容量を示している。

電荷量保存則により、Ｑ＝Ｑ’であるから次式が成り立つので２式を解けば、次のようになる。

（数３）
ΔＶ＝Ｖｉｎ＊Ｃ１／（Ｃ１＋Ｃ２）となる。

この発生した電圧ΔＶは入力電圧Ｖとの和でソースフォロワーのトランジスタＮＴ１のゲートへと印加され、その電圧Ｖｇは次のようになる。

（数４）
Ｖｇ＝Ｖｉｎ＋ΔＶ

なお、電圧ＶｉｎはスイッチＳＷ１−１〜ＳＷ１−３とＳＷ２−１，ＳＷ２−２に関係なく絶えず印加されるので、トランジスタｎｔ１のＶｏｕｔがＶｉｎとして出力されてしまいダイナミックレンジが狭まる。
トランジスタＮＴ１のソース電圧がＶｉｎのときは，すなわちスイッチＳＷ１−１〜ＳＷ１−３がＯＮのときにはスイッチＳＷ３をＯＦＦにし、Ｖｏｕｔの電位がＶｉｎとならないように（ダイナミックレンジが狭まらないように）スイッチＳＷ３を制御する必要がある。

また、ΔＶは液晶の印加電圧を調整するパラメータであり、Ｃ１とＣ２の比で決まる数値である。
しかし、ΔＶを大きくしてしまうと階調表現の際、階調間の電圧差が大きくなってしまい色調に不良をきたす懸念点があるので注意が必要となる。
この回路を用いれば、低い電源電圧においても、液晶へは高電圧が印加でき、ダイナミックレンジの縮小を避けることができ、なおかつ低消費電力化が見込まれる。

図１４は、本実施形態に係るリファレンスドライバの具体的な構成例を示す回路図である。
図１５は、図１４の回路のタイミングチャートである。

図１４の回路１４０Ｂにおいては、図１１の回路の等価回路と同等の構成部分は理解を容易にするために同一の符号を付している。
図１４の回路１４０Ｂは、図１１の回路の構成要素に、オフセットキャンセル回路等が付加され、さらにスイッチＳＷ４−１，ＳＷ４−２、スイッチＳＷ５〜ＳＷ８、キャパシタＣ３，Ｃ４、電流源Ｉ１、ノードＮＤ８〜ＮＤ１１が付加されている。

スイッチＳＷ１−１は、ＰＭＯＳトランジスタにより構成され、パルスｘｏｕｔ１がゲートに供給され、オンオフ制御される。
スイッチＳＷ１−２は、PｎＭＯＳトランジスタにより構成され、パルスｏｕｔ１がゲートに供給され、オンオフ制御される。
スイッチＳＷ１−３は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、パルスｏｕｔ１その反転パルスｘｏｕｔ１が各ゲートに供給され、オンオフ制御される。
スイッチＳＷ２−１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、パルスｏｕｔ２その反転パルスｘｏｕｔ２が各ゲートに供給され、オンオフ制御される。
スイッチＳＷ２−２は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、パルスｏｕｔ２その反転パルスｘｏｕｔ２が各ゲートに供給され、オンオフ制御される。

図１６は、図１４の回路のスイッチ制御のパルス発生回路の構成例を示す図である。
このパルス発生回路は、２入力ＮＡＮＤゲートＮＡ１、２入力ＡＮＤゲートＡＮ１、およびインバータＩＮＶ１，ＩＮＶ２により構成されている。
ＮＡＮＤゲートＮＡ１は、第１入力に信号ｘＰｕｌｓｅ１が入力され、第２入力に信号ＰｕｌｓｅＸが入力され、パルスｏｕｔ１を出力する。また、インバータＩＮＶ１を介してパルスｘｏｕｔ１が出力される。
ＡＮＤゲートＡＮ１は、第１入力に信号Ｐｕｌｓｅ２が入力され、第２入力に信号ＰｕｌｓｅＸが入力され、パルスｏｕｔ２を出力する。また、インバータＩＮＶ２を介してパルスｘｏｕｔ２が出力される。
信号ＰｕｌｓｅＸはハイ（Ｈｉｇｈ）レベルもしくはロー（Ｌｏｗ）レベルの信号であり、ハイレベルの場合には昇圧動作が行われ、ローレベルの場合には通常動作が行われる。

スイッチＳＷ４−１は、ＮＭＯＳトランジスタにより構成され、ノードＮＤ１１とＮＤ１０との間に接続され、パルスｎ１がゲートに供給され、オンオフ制御される。
スイッチＳＷ４−２は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、ノードＮＤ７とＮＤ８との間に接続され、パルスｎ１とその反転パルスｘｎ１が各ゲートに供給され、オンオフ制御される。
スイッチＳＷ５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、ノードＮＤ５とＮＤ８との間に接続され、パルスｎ２とその反転パルスｘｎ２が各ゲートに供給され、オンオフ制御される。
スイッチＳＷ６は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、ノードＮＤ５とＮＤ９との間に接続され、パルスｎ３とその反転パルスｘｎ３が各ゲートに供給され、オンオフ制御される。
スイッチＳＷ７は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース、ドレイン同士を接続した転送ゲートにより構成され、ノードＮＤ７とＮＤ９との間に接続され、パルスｎ４とその反転パルスｘｎ４が各ゲートに供給され、オンオフ制御される。
スイッチＳＷ８は、ＰＭＯＳトランジスタにより構成され、ドレインがソースフォロワーであるトランジスタＮＴ１のドレインに接続され、ソースが電源電圧ＢＶＤＤ２の供給ラインに接続され、ゲートに信号Ｎａｃｔが供給され、オンオフ制御される。
そして、オフセットキャンセル用キャパシタＣ３の第１電極がノードＮＤ１０に接続され、第２電極がノードＮＤ８に接続されている。キャパシタＣ４の第１電極がノードＮＤ１０に接続され、第２電極がノードＮＤ９に接続されている。
電流源Ｉ１はノードＮＤ７、すなわちトランジスタＮＴ１のソースに接続されている。

図１６において、時刻ｔ１で信号ｘＰｕｌｓｅ１がローレベルに切り替わり、信号Ｐｕｌｓｅ２はローレベルであることから、パルスｏｕｔ１がハイレベル、パルスｘｏｕｔ１がローレベルでスイッチＳＷ１−１〜ＳＷ１−３に供給される。また、パルスｏｕｔ２がローレベル、パルスｘｏｕｔ１がハイレベルでスイッチＳＷ２−１，ＳＷ２−２に供給される。
その結果、スイッチＳＷ１−１〜ＳＷ１−３がオンし、スイッチＳＷ２−１，ＳＷ２−２がオフとなり、電荷ＱがキャパシタＣ１に充電される
また、時刻ｔ１ではパルスｎ１とｎ４がハイレベルに切り替えられ、スイッチＳＷ４−１，ＳＷ４−２、スイッチＳＷ７がオンし、リファレンス電圧ＶｒｅｒｆがキャパシタＣ３，Ｃ４に印加され、トランジスタＮＴ１のゲート・ソース間に所定の電圧が供給され、トランジスタの閾値のオフセットキャンセル処理が行われる。
次に、時刻ｔ２でパルスｎ１がローレベルに切り替えられ、スイッチＳＷ４−１，ＳＷ４−２がオフとされた後、所定のタイミングでパルスｎ２がハイレベルに切り替えられる。これによりスイッチＳＷ５がオンする。これにより、電圧ＶｉｎがスイッチＳＷ１−３、ＳＷ５、ノードＮＤ８、キャパシタＣ３に伝達され、キャパシタＣ４、スイッチＳＷ７を通して、ノードＮＤ７に伝達される。
次に、時刻ｔ３でパルスｎ２とｎ４がローレベルに切り替えられる。その結果、スイッチＳＷ５とスイッチＳＷ７がオフとなる。
以上でオフセットキャンセル動作が終了する。
次に、所定のタイミングでパルスｎ３とｎ５がハイレベルに切り替えられ、スイッチＳＷ６とスイッチＳＷ３がオンとなる。
この状態で、時刻ｔ４で信号ｘＰｕｌｓｅ１がローレベルからハイレベルに切替えられる。その後、所定のタイミングで信号Ｐｕｌｓｅ２がハイレベルに切り替えられる。その結果、スイッチＳＷ１−１〜ＳＷ１−３がオフし、続いてスイッチＳＷ２−１，ＳＷ２−２がオンとなる。これにより、キャパシタＣ１とＣ２が容量結合をおこし、その結果ΔＶが発生する。このメカニズムは等価回路に関連付けて説明した通りである。

この回路においては、階調表現にはダイナミックレンジが不十分は入力電圧を受けて、電圧変化の大きい黒側のみ駆動を変更することにより、０階調のみ昇圧部１４２の機能を用いず、１〜６３階調の場合に昇圧部１４２の機能を用いる。これにより、低消費電力化を実現しつつ階調表現に十分なダイナミックレンジを得ることができ。
３．５Ｖ系で駆動した場合の電力７．５ｍＷからおよそ５．５ｍＷとなり、約３３．３％の電力削減効果を実現できた。

次に、モニタ回路１２０の構成および機能について詳述する。

モニタ回路１２０は、前述したように、有効画素部１０１に隣接して独立に（図４においては図中右側）には１画素または複数画素を含む第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ画素を駆動するためのモニタ垂直駆動回路（Ｖ／ＣＳＤＲＶＭ）１０８、第１モニタ水平駆動回路１０９−１、第２モニタ水平駆動回路（ＨＤＲＶＭ２）１０９−２、および検出出力回路１１０により構成されている。

第１モニタ画素部１０７−１および第２モニタ画素部１０７−２を構成する１または複数のモニタ（ダミー）画素は、基本的に有効画素部１０１の画素と同様の構成を有する。
図１７（Ａ），（Ｂ）に、第１モニタ画素部１０７−１および第２モニタ画素部１０７−２の１つのモニタ画素の構成例を示す。

第１モニタ画素部１０７−１の第１モニタ画素回路ＰＸＬＣＭ１は、図１７（Ａ）に示すように、スイッチング素子としてのＴＦＴ３０１と、ＴＦＴ３０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ３０１と、ＴＦＴ３０１のドレイン電極に第１電極が接続された保持容量Ｃｓ３０１により構成されている。
なお、ＴＦＴ３０１のドレインと、液晶セルＬＣ３０１の第１画素電極と、保持容量Ｃｓ３０１の第１電極との接続点によりノードＮＤ３０１が形成されている。

そして、第１モニタ画素回路ＰＸＬＣＭ１のＴＦＴ３０１のゲート電極は、ゲートライン３０２に接続されている。
第１モニタ画素回路ＰＸＬＣＭ１の保持容量Ｃｓ３０１の第２電極は、各行単位で同一のストレージライン３０３に接続されている。
また、第１モニタ画素回路ＰＸＬＣＭ１のソース電極（または、ドレイン電極）は、信号ライン３０４に接続されている。
そして、第１モニタ画素回路ＰＸＬＣＭ１の液晶セルＬＣ３０１の第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する、たとえば小振幅のコモン電圧ＶＣＯＭ（Ｖｃｏｍ）の供給ライン１１２に接続されている。

ゲートライン３０２、モニタ垂直駆動回路１０８のゲートドライバにより駆動され、ストレージライン３０３はモニタ垂直駆動回路１０８の容量ドライバ（ＣＳドライバ）により駆動され、信号ライン３０４は第１モニタ水平駆動回路１０９−１により駆動される。

第２モニタ画素部１０７−２の第２モニタ画素回路ＰＸＬＣＭ２は、図１７（Ｂ）に示すように、スイッチング素子としてのＴＦＴ３１１と、ＴＦＴ３１１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ３１１と、ＴＦＴ３１１のドレイン電極に第１電極が接続された保持容量Ｃｓ３１１により構成されている。
なお、ＴＦＴ３１１のドレインと、液晶セルＬＣ３１１の第１画素電極と、保持容量Ｃｓ３１１の第１電極との接続点によりノードＮＤ３１１が形成されている。

そして、モニタ画素回路ＰＸＬＣＭ２のＴＦＴ３１１のゲート電極は、ゲートライン３１２に接続されている。
第２モニタ画素回路ＰＸＬＣＭ２の保持容量Ｃｓ３１１の第２電極は、各行単位で同一のストレージライン３１３に接続されている。
また、第２モニタ画素回路ＰＸＬＣＭ２のソース電極（または、ドレイン電極）は、信号ライン３１４に接続されている。
そして、第２モニタ画素回路ＰＸＬＣＭ２の液晶セルＬＣ３１１の第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する、たとえば小振幅のコモン電圧ＶＣＯＭ（Ｖｃｏｍ）の供給ライン１１２に接続されている。

ゲートライン３１２、モニタ垂直駆動回路１０８のゲートドライバにより駆動され、ストレージライン３１３はモニタ垂直駆動回路１０８の容量ドライバ（ＣＳドライバ）により駆動され、信号ライン３１４は第２モニタ水平駆動回路１０９−２により駆動される。

図４の例においては、モニタ垂直駆動回路１０８を兼用している。モニタ垂直駆動回路１０８の基本的な機能は有効画素部１０１を駆動する垂直駆動回路１０２と同様の機能を有している。
また、第１モニタ水平駆動回路１０９−１および第２モニタ水平駆動回路１０９−２の基本的な機能は有効画素部１０１を駆動する水平駆動回路１０３と同様の機能を有している。

そして、第１モニタ画素部１０７−１の第１モニタ画素回路ＰＸＬＣＭ１と第２モニタ画素部１０７−２の第２モニタ画素回路ＰＸＬＣＭ２は、いずれか一方が正極性画素として駆動されるとき、他方は負極性画素として駆動される。
第１モニタ画素回路ＰＸＬＣＭ１と第２モニタ画素回路ＰＸＬＣＭ２は、たとえば１水平走査期間（１Ｈ）ごとに、交互に正極性画素と負極性画素となるよう駆動制御される。

本実施形態においては、基本的に、有効画素部１０１の駆動方式として、信号ライン１０６−１〜１０６−ｎからの画素データの書き込み後（ゲートライン１０４−１〜１０４−ｍへのゲートパルスの立ち下げ後）に、各行に独立して配線されているストレージライン１０５−１〜１０５−ｍから保持容量Ｃｓ２０１を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する駆動方式を採用している。
そして、モニタ回路１２０は、この駆動方式による実駆動中において正極性（または負極性）の第１モニタ画素部１０７−１と負極性（まはは正極性）の第２モニタ画素部１０７−２の正負極性のモニタ画素電位（モニタ画素において、接続ノードＮＤ３０１，ＮＤ３１１の電位に相当する）を、検出出力回路１１０において平均化した中間電位を検出する。
モニタ回路１２０は、その結果を検出出力回路１１０の出力回路により出力し、コモン電圧Ｖｃｏｍのセンター値を自動調整する。

図１８は、本実施形態に係るモニタ回路１２０の基本概念を示す図である。
図１８においては、図面の簡単化のために、モニタ垂直駆動回路１０８、第１モニタ水平駆動回路１０９−１および第２モニタ水平駆動回路１０９−２は省略してある。
また、図１８においては、第１モニタ画素部１０７−１が正極性画素として駆動され、第２モニタ画素部１０７−２が負極性画素として駆動されている場合を例として示している。

図１８において、モニタ回路１２０を構成する検出出力回路１１０は、スイッチ１２１，１２２、および比較出力部１２３により構成されている。
また、液晶表示パネル（図４の液晶表示装置１００）の外部には、出力端子ＴＯおよび入力端子ＴＩに接続されたコモン電圧Ｖｃｏｍの平滑用キャパシタＣ１２０が配置されている。
そして、モニタ回路１２０において、第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、スイッチ１２１、およびスイッチ１２２により中間電位検出回路１２４が構成され、比較出力部１２３により出力回路１２５が構成されている。

スイッチ１２１の固定接点ａが第１モニタ画素部１０７−１の検出電位の出力に接続され、作動接点ｂが比較出力部１２３の第１入力に接続されている。
スイッチ１２２の固定接点ａが第２モニタ画素部１０７−２の検出電位の出力に接続され、作動接点ｂが比較出力部１２３の第１入力に接続されている。
すなわち、スイッチ１２１およびスイッチ１２２の作動接点ｂの出力側が接続され、その接続点（ノードＮＤ１２１）が比較出力部１２３の第１入力に接続されている。

比較出力部１２３の第２入力は入力端子ＴＩとコモン電圧Ｖｃｏｍの供給ライン１１２との接続点（ノードＮＤ１２２）に接続されている。
比較出力部１２３は、センター値を自動調整したコモン電圧Ｖｃｏｍを出力端子ＴＯに出力する。

図１９は、本実施形態に係るモニタ回路における比較出力部の具体的な構成例を示す回路図である。

図１９の比較出力部１２３は、比較器（コンパレータ）１２３１、定電流源付きインバータ１２３２、ソースフォロワー１２３３、および平滑化キャパシタＣ１２３を有している。

比較器１２３１は、ノードＮＤ１２１の中間電位ＶＭＨＬとソースフォロワー１２３３の出力とを比較し、その結果（差電位）を定電流源付きインバータ１２３２に出力する。

定電流源付きインバータ１２３２は、定電流源Ｉ１２１，Ｉ１２２、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１２１、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１２１を有する。
ＰＭＯＳトランジスタＰＴ１２１のゲートとＮＭＯＳトランジスタＮＴ１２１のゲートが比較器１２３１の出力に共通に接続されている。また、ＰＭＯＳトランジスタＰＴ１２１のドレインとＮＭＯＳトランジスタＮＴ１２１のドレイン同士が接続され、その接続点（ノードＮＤ１２３）がソースフォロワー１２３３の入力に接続されている。
ＰＭＯＳトランジスタＰＴ１２１のソースが定電流源Ｉ１２１に接続され、定電流源Ｉ１２１が電源電位ＶＤＤ２に接続されている。
ＮＭＯＳトランジスタＮＴ１２１のソースが定電流源Ｉ１２２に接続され、定電流源Ｉ１２２が基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。
定電流源付きインバータ１２３２は、ＣＭＯＳインバータを形成し、その電源電位側（ソース側）および基準電位側（ソース側）に、たとえば５００ｎＡ程度の定電流を供給する定電流源Ｉ１２１，Ｉ１２２が接続されている。

ソースフォロワー１２３３は、ＮＭＯＳトランジスタＮＴ１２２および定電流源Ｉ１２３を有する。
ＮＭＯＳトランジスタＮＴ１２２のゲートが定電流源付きインバータ１２３２の出力であるノードＮＤ１２３に接続されている。ＮＭＯＳトランジスタＮＴ１２２のドレインが電源電位ＶＤＤ２に接続され、ソースが定電流源Ｉ１２３に接続され、その接続点（ノードＮＤ１２４）が比較器１２３１の第２入力と出力端子ＴＯとの接続点であるノードＮＤ１２２に接続されている。
また、定電流源Ｉ１２３が基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。

このような比較出力部１２３により、中間電位検出回路１２４で検出した中間電位ＶＭＨＬに追従するように、コモン電圧Ｖｃｏｍのセンター値が自動調整される。

図２０は、本実施形態に係る駆動方式における時間的な処理の流れを示す波形図である。

図２０に示すように、時刻ｔ１で信号ライン１０６−１〜１０６−ｎからの画素データの書き込み、所定時間経過後した時刻ｔ２にゲートライン１０４−１〜１０４−ｍへのゲートパルスを立ち下げて画素回路ＰＸＬＣのＴＦＴ２０１をオフとする。
そして、時刻ｔ３で各行に独立して配線されているストレージライン１０５−１〜１０５−ｍから保持容量Ｃｓ２０１を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する。
所定時間電位を保持させた後、時刻ｔ４で中間電位検出回路１２４のスイッチ１２１，１２２がオンにされると、ノードＮＤ１２１において両電位がショートされ、結果として平均化される。
図１８および図１９の例では、正極性画素である第１モニタ画素部１０７−１の第１モニタ画素回路ＰＸＬＣＭ１の画素電位ＶpixlHが５．９Ｖで、負極性画素である第２モニタ画素部１０７−２の第２モニタ画素回路ＰＸＬＣＭ２の画素電位Ｖpixlが−２．８Ｖである。
したがって、中間電位ＶＭＨＬとして１．５５Ｖが検出され、時刻ｔ４において比較出力部１２３に入力される。
そして、比較出力部１２３により、中間電位検出回路１２４で検出した中間電位ＶＭＨＬに追従するように、コモン電圧Ｖｃｏｍのセンター値が自動調整される。

次に、コモン電圧Ｖｃｏｍのセンター値を自動調整するシステムを液晶表示パネルに設ける理由について説明する。

コモン電圧Ｖｃｏｍのセンター値の調整を行わない場合、表画面においてフリッカが発生するという問題がある。また、正負極性にて、液晶層に印加される電圧が異なるために焼きつきの問題が発生する。
これらの対策として、出荷時の検査工程において、最適なコモン電圧Ｖｃｏｍのセンター値を調整し出荷を行う必要がある。この検査工程においては調整回路等を別途設ける必要もあり、煩雑な手間を要する。
また、検査工程において、コモン電圧Ｖｃｏｍセンター値を最適に調整したとしても、使用中の温度、駆動方式、駆動周波数、バックライト（B/L）輝度、外光輝度の変化により、また連続使用により、コモン電圧Ｖｃｏｍのセンター値が最適値からシフトし、同様の問題が発生する。

本実施形態の液晶表示装置１００は、コモン電圧Ｖｃｏｍのセンター値を自動調整するシステムを液晶表示パネルに形成してあることから、煩雑な手間を要する出荷時の検査工程が不要で、使用中の温度、駆動方式、駆動周波数、バックライト（B/L）輝度、外光輝度の変化により、コモン電圧Ｖｃｏｍのセンター値が最適値からシフトしたとしても、コモン電圧Ｖｃｏｍのセンター値を使用状況に応じた最適な値に保持することが可能となり、フリッカの発生を適応的に抑止できる利点がある。

また、有効画素部１０１の実効画素の電位が、ゲートラインの立ち下がり時のカップリングにより、あるいは画素トランジスタであるＴＦＴ２０１における電流リークにより変動し、その結果、コモン電圧Ｖｃｏｍの最適なセンター値が変動する。
しかし、本実施形態のように、コモン電圧Ｖｃｏｍのセンター値を最適値に調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。

以下、実効画素の電位変動のメカニズムについて考察する。

図２１は、本実施形態の駆動方式による理想状態を示す図である。
なお、図２１中に示す電圧値等は理解を容易にするために示してあるものであり、実際の駆動時とは異なる場合もある。

図２１に示すように、画素電位が理想どおりなら映像信号Ｓｉｇのセンター電位に対して対称に振幅する。
正（＋）極性と負（−）極性で画素電位Ｐｉｘ対Ｖｃｏｍ電位差が均等なら輝度差が生じずフリッカが見えなくなる。
すなわち、Ｐｉｘ対Ｖｃｏｍ電位が＋/−極性とも等しくなり、映像信号Ｓｉｇのセンター値が最適Ｖｃｏｍ値となるはずである。
しかし、実際の最適なＶｃｏｍ値は映像信号Ｓｉｇのセンター値より低い。これは、ゲートラインの立ち下がり時のカップリングにより、あるいは画素トランジスタであるＴＦＴ２０１における電流リークによるものと考えられる。

＜ゲートカップリング＞
図２２（Ａ），（Ｂ）は、本実施形態に係る駆動方式において正（＋）極性と負（−）極性で画素電位Ｐｉｘ対Ｖｃｏｍ電位差の関係を示す図である。
ＴＦＴ２０１のゲート（Gate）の＋方向のカップリングは画素トランジスタＴＦＴ２０１がオンの期間であることから打ち消されるが、−方向のカップリングは打ち消せず画素電位がドロップする。
そうするとＶｃｏｍ電位=Ｓｉｇセンター電位であると、Ｐｉｘ対Ｖｃｏｍ電位が＋/−極性で不均一となってしまい、最適なコモン電圧Ｖｃｏｍではなくなってしまう。

＜画素トランジスタのリーク）
図２３は、画素トランジスタのリーク要因を模式的に示す図である。
画素トランジスタのリークには、信号ラインへのリーク（ＴＦＴのソース（Ｓ）‐ドレイン（Ｄ）間のリーク）とゲートラインへの充放電によるリーク（ＴＦＴのソース（Ｓ）‐ゲート（Ｇ）間のリーク）が存在する。
Ｓ-Ｄ間リークとＳ-Ｇ間リークが複合された結果、画素電位（Ｐｉｘ電位）がドロップする。
これらによって、光による電流Ioffの増大や周波数による保持期間の変動などの影響を画素電位（Ｐｉｘ電位）が受けることになる。

図２４（Ａ），（Ｂ）は、本実施形態に係る駆動方式において正（＋）極性と負（−）極性でゲートカップリングおよび画素トランジスタのリークによる状態をまとめて示す図である。
図２４（Ａ），（Ｂ）において、破線はゲートカップリングおよび画素トランジスタのリークがない場合の波形を示し、実線はゲートカップリングおよび画素トランジスタのリークがある場合の波形を示している。
−極性側はＳ-Ｄ間リークとＳ-Ｇ間リークの方向が逆なので実際の方向はどちらのリークが多いかによる。
＋極性側はＳ-Ｄ間リークとＳ-Ｇ間リークとも同じ方向で画素電位がドロップする方向へ向かう。
このように、ゲートカップリング、および、または画素トランジスタのリークにより画素電位がドロップ（降下）し、最適Ｖｃｏｍ値が下方向にシフトする。

本実施形態においては、コモン電圧Ｖｃｏｍのセンター値を最適値に自動調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。

図２５は、本実施形態に係るコモン電圧Ｖｃｏｍのセンター値の自動調整により、画素電位変動要因による影響を抑止できる項目を示す図である。図２５においては、比較対照して検査工程による抑止項目を示している。
本実施形態によれば、検査工程においても、抑止できない画素トランジスタのオフリークによる実使用時の駆動周波数変動、温度、エージングによる影響を抑止できる。
また、本実施形態によれば、検査工程においても、抑止できない画素トランジスタの光リークによる実使用時の駆動周波数変動、温度、バックライト輝度、外光輝度による影響を抑止できる。

以上、コモン電圧Ｖｃｏｍのセンター値の自動調整について説明した。
次に、本実施形態に係るモニタ画素部の画素配置について考察する。

本実施形態においては、前述したように、有効画素部１０１に隣接して独立に（図４においては図中右側に）１画素または複数画素を含む第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ画素を駆動するためのモニタ垂直駆動回路（Ｖ／ＣＳＤＲＶＭ）１０８、第１モニタ水平駆動回路１０９−１、第２モニタ水平駆動回路（ＨＤＲＶＭ２）１０９−２、および検出出力回路１１０により構成されるモニタ回路１２０が形成されている。
この理由を以下に示す。

図２６に示すように、モニタ画素を有効画素部１０１の一部としてたとえば１行分あるいは１画素を含むように形成し、有効画素部１０１と同じ垂直駆動回路１０２、水平駆動回路１０３でゲートライン、ストレージライン、信号ラインを駆動することにより、有効表示画素と同等のモニタ画素電位を得るように形成することも可能である。
しかし、この構成では、モニタ画素は表示画素と同等の電位が必要なためモニタ画素部の構成を大きく変えることができず、有効画素部（有効表示領域）の上端もしくは下端にしか配置（横置き配置）できない。
また、表示画素と同じ駆動信号（制御信号）を使うことになるため制御信号の自由度が低い。また信号ラインも表示領域と共有しているので、信号ラインからのカップリングの影響も無視できないという問題もある。
本実施形態の駆動方式によれば、モニタ画素への書き込み後、１フレーム期間の中間にて検出を行うことで最適な補正を行うことが可能である。
しかし、図２７に示すように、１フレーム期間の中間では表示画素により変動する信号ラインの影響を受けてモニタ画素電位が変動してしまうため、映像信号のブランキング期間の補正にせざるを得ない。
そして、上述したコモン電圧Ｖｃｏｍのセンター値の自動調整化システムのために必要な＋極性、−極性の両極性画素の配置も困難である。
そこで、本実施形態においては、有効画素部１０１に隣接して独立に、第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ垂直駆動回路１０８、モニタ水平駆動回路１０９−１、１０９−２を含むモニタ回路１２０が形成されている。

また、モニタ画素部を複数のモニタ画素回路で形成する場合、図２８（Ａ），（Ｂ）に示すように、複数のモニタ画素で単純にゲートラインを共有（共用）するように構成すると、ゲートカップリングの量が変わってしまう。
図２８（Ａ）に示すように、モニタ画素配置を横置きとしてゲートラインを共有するように構成した場合、隣接画素のゲートカップリングの影響を受ける。
また、図２８（Ｂ）に示すように、モニタ画素配置を縦置きとしてゲートラインを共有した場合、自画素だけでなく隣接画素のゲートカップリングも同時に受けるので、画素電位がドロップする量が大きい。
そこで、本実施形態においては、以下に示すように、ゲートラインの配置をいわゆる入れ子に配置することにより、モニタ画素を縦置きとしても自ライン分のみのゲートカップリングとするように構成されることが好ましい。

図２９は、本実施形態に係るモニタ画素部における画素配置例を示す図である。また、図３０は、図２９のモニタ画素部の駆動波形例を示す図である。

図２９に示すモニタ画素部１０７Ａは、１６個の画素回路ＰＸＬＣＭ１１〜ＰＸＬＣＭ４４を４×４のマトリクス状に配列されている例を示している。マトリクス配列する画素数はこれに限定されるものではない。

このモニタ画素部１０７Ａは、マトリクス画素配列において、行方向で２分した領域ＡＲＡ１，ＡＲＡ２が形成されている。
画素配列の各行において、実際のモニタには用いない空駆動用の第１モニタ画素回路（図中、ｐｉｘＡで示している）領域ＡＲＡ１１と、実際のモニタ画素として用いる第２モニタ画素（図中、ｐｉｘＢで示している）領域ＡＲＡ２１が形成されている。
そして、各２分領域ＡＲＡ１，ＡＲＡ２においては、列方向において、第１モニタ画素領域ＡＲＡ１１と第２モニタ画素領域ＡＲＡ２１が行ごとに交互に配置されている。
したがって、第１モニタ画素ｐｉｘＡと第２モニタ画素ｐｉｘＢは、画素配列の列方向においてはジグザグに配置されることになる。

モニタ画素部１０７Ａの第１モニタ画素ｐｉｘＡおよび第２モニタ画素ｐｉｘＢは、図２９に示すように、スイッチング素子としてのＴＦＴ３２１と、ＴＦＴ３２１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ３２１と、ＴＦＴ３２１のドレイン電極に第１電極が接続された保持容量Ｃｓ３２１により構成されている。
なお、ＴＦＴ３２１のドレインと、液晶セルＬＣ３２１の第１画素電極と、保持容量Ｃｓ３２１の第１電極との接続点によりノードＮＤ３２１が形成されている。

そして、図２９のモニタ画素部１０７Ａにおいては、ゲートラインを第１ゲートラインＧＴ１と、第２ゲートラインＧＴ２の２つを用い、第１ゲートラインＧＴ１に対して第１モニタ画素領域ＡＲＡ１１の第１モニタ画素ｐｉｘＡのＴＦＴ３２１のゲート電極が接続され、第２ゲートラインＧＴ２が第２モニタ画素領域ＡＲＡ２１の第２モニタ画素ｐｉｘＢのＴＦＴ３２１のゲート電極が接続されている。
そして、第２モニタ画素ｐｉｘＢのノードＮＤ３２１が、導電性配線たとえばＩＴＯにより接続されている。そして、４行２列目の第２モニタ画素回路ＰＸＬＣＭ４２のノードＮＤ３２１が検出出力回路１１０に接続される。
図２９の例では、実際のモニタ画素として、画素回路ＰＸＬＣＭ１３、ＰＸＬＣＭ２２、ＰＸＬＣＭ３３、およびＰＸＬＣＭ４２が割り当てられている。

また、第１モニタ画素ｐｉｘＡおよび第２モニタ画素ｐｉｘＢの保持容量Ｃｓ３２１の第２電極は、各行単位で同一のストレージラインＬ３２１に接続されている。
また、同一列に配列された第１モニタ画素ｐｉｘＡおよび第２モニタ画素ｐｉｘＢのソース電極（または、ドレイン電極）は、それぞれ信号ラインＬ３２２−１〜Ｌ３２２−４に接続されている。
そして、第１モニタ画素ｐｉｘＡおよび第２モニタ画素ｐｉｘＢの第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する、たとえば小振幅のコモン電圧ＶＣＯＭ（Ｖｃｏｍ）の供給ラインに接続されている。

このモニタ画素部１０７は、図３０に示すように、まず第１ゲートラインＧＴ１を駆動して第１モニタ画素ｐｉｘＡが空駆動される。ここで隣接ライン分のゲートカップリングはここで受けるが第１ゲートラインＧＴ１の立ち下げのタイミングで元に戻る。
次に、第２ゲートラインＧＴ２を駆動して第２モニタ画素ｐｉｘＢが本駆動される。この場合、ゲートカップリングは自画素分だけで、隣接画素のゲートカップリングを受けることがない。したがって、画素電位がドロップする量を有効画素部１０１の画素回路ＰＸＬＣと同等にすることが可能となる。
このように、本実施形態においては、ゲートラインの配置をいわゆる入れ子に配置することにより、モニタ画素のゲートカップリングを自ライン分のみとすることができる。

図２９に示すモニタ画素部は、図４の第１モニタ画素部１０７−１と第２モニタ画素部１０７−２に適用することが可能である。

このように、本実施形態においては、有効画素部１０１に隣接して独立に、第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ垂直駆動回路１０８、モニタ水平駆動回路１０９−１、１０９−２を含むモニタ回路１２０が形成され、また、ゲートラインの配置をいわゆる入れ子に配置するように構成することから、パネルデザインの自由度が増すという利点がある。
これにより、モニタ回路１２０の構成回路、すなわち第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ垂直駆動回路１０８、モニタ水平駆動回路１０９−１、１０９−２の配置も容易となる。
図４のように、有効画素部１０１に隣接して図中右側にモニタ回路１２０の全ての構成回路を配置することも可能な他、種々の態様で配置することが可能である。
たとえば図３１（Ａ）に示すように、有効画素部１０１の図中の右側および上側に分けて配置することも可能である。また、図３１（Ｂ）に示すように、第１モニタ画素部１０７−１、第２モニタ画素部１０７−２を並列に配置し、モニタ水平駆動回路を並列に配置することも可能である。

また、モニタ画素部専用の垂直および水平駆動回路を有効画素部１０１とは別個に持つことが可能となり、前述した信号ラインの振幅の問題でブランキング期間中しか検出できないという問題も解決することができる。

ところで、前述したように、有効画素（表示画素）とモニタ画素を個別に配置し駆動を行うと、構造上の違いにより目的のモニタ画素電位からのシフトが懸念される。
そこで、本実施形態では、このモニタ電位の目的電位からのシフトを調整する回路を採用している。

本実施形態では、モニタ回路１２０において、正（＋）／負（−）極性よりなる一対のモニタ画素部１０７−１，１０７−２を配置し、両モニタ画素部１０７−１，１０７−２の検出画素電位をショートさせることで、平均電位を生成してコモン電圧Ｖｃｏｍの電位（センター値）の調整（補正）を行うシステムを採用している。
この電位が有効画素のＶｃｏｍ電位と一致するはずであるが、モニタ画素と表示画素（有効画素）を独立に配置していると、たとえば図３２に示すように、液晶セルギャップ、層間絶縁膜などのパネル面内バラツキによって表示画素と物性値の差異ができてしまう可能性がある。
たとえば、液晶セルギャップのバラツキによって液晶容量に影響があり、層間絶縁膜のバラツキによって、たとえば保持容量、ＴＦＴのゲート寄生容量、トランジスタ特性に影響がある。
このような場合、モニタ回路で誤差が生じ目標値からシフトするおそれがある。
この問題は、たとえば以下に示す、二通りの異なる方法およびそれらの組み合わせにより解決することが可能である。
第１は、このモニタ画素にそれぞれ異なる振幅の信号を書き込み検出画素電位のオフセットを行い補正する方法である。
第２は、モニタ画素に容量を付与し検出画素電位をオフセットさせて補正する方法である。
これらに第１の方法または第２の方法、あるいは両方法の組み合わせによってシフト分をキャンセルすることが可能となる。

まず、第１の方法の信号Ｓｉｇの電位によるオフセット補正について説明する。

図３３（Ａ），（Ｂ）は、信号Ｓｉｇの電位によるオフセット補正について説明するための図である。図３３（Ａ）はモニタ画素にそれぞれ同じ振幅の信号を書き込んだ場合の中間電位の検出出力を、図３３（Ｂ）はモニタ画素にそれぞれ異なる振幅の信号を書き込み検出画素電位のオフセットを行った場合の中間電位の検出出力をそれぞれ示している。

この第１の方法では、前述のシフト分に対してモニタ画素の電位もシフトさせることによって解決を行う。図３３（Ｂ）に示すように、本実施形態においては、一対のモニタ画素部を有しているがそれぞれに異なる振幅の信号を書き込む。 検出画素電位はモニタ画素の出力をショートして生成することから、これにより検出画素電位のシフトが可能である。 なお、この例では−側の書き込みをシフトさせる場合を記載したが同様にＳｉｇ+の振幅を変更させて検出電位をシフトさせることも可能である。

図３４は、映像信号Ｓｉｇの電位によるオフセット補正を実現可能な回路の第１の構成例を示す図である。

この回路は、たとえば第１モニタ画素部１０７-１、第２モニタ画素部１０７−２にそれぞれ対応して設けられている第１モニタ水平駆動回路１０９−１，第２モニタ水平駆動回路１０９−２の出力段に正極性モニタ画素専用の書き込み回路１０９１−１および負極性モニタ画素専用の書き込み回路１０９１−２を配置し、映像信号Ｓｉｇの振幅を独立に制御する。
書き込み回路１０９１−１，１０９１−２は、デジタルアナログコンバータＤＡＣと増幅器ａｍｐを有する。

図３５は、映像信号Ｓｉｇの電位によるオフセット補正を実現可能な回路の第２の構成例を示す図である。

この回路は、たとえば第１モニタ画素部１０７-１、第２モニタ画素部１０７−２にそれぞれ対応して設けられている第１モニタ水平駆動回路１０９−１，第２モニタ水平駆動回路１０９−２の出力段に、ＤＡＣの代わりに分割抵抗群ＤＲＧ１、ＤＲＧ２を設け、映像信号Ｓｉｇの振幅を独立に制御する。
図３５の例では、分割抵抗群ＤＲＧ１、ＤＲＧ２の各分割抵抗はスイッチＳＷによって切り替えるように構成されているが、この他にもたとえばレーザリペアによって抵抗を切り離して制御する方法も採用することが可能である。

なお、これらの検出系やＳｉｇ書き込み系は、必ずしもＬＣＤパネル内に一体的に形成する必要はなく、たとえば図３６（Ａ），（Ｂ）に示すように、ＣＯＧやＣＯＦなど外付けＩＣ内に実現することも可能である。

まず、第２の方法の付加容量によるオフセット補正について説明する。

図３７は、付加容量によるによるオフセット補正の概要について説明するための図である。

この第２の方法では、モニタ画素ＰＸＬＣＭの電位検出ノードＮＤ３２１に付加容量ＣＯＦを付け、モニタ画素の電荷量を調整する。
正極性モニタ画素、負極性モニタ画素の両方に容量ＣＯＦをつけ、レーザリペアやスイッチングにより、付加容量を調整することにより、検出画素オフセットが可能となる。
図３７の例は、オフセットスイッチＳＷＯＦのスイッチングにより容量を付加する例を示している。

図３８は、付加容量によるによるオフセット補正を採用した中間電位検出回路の構成例を示す回路図である。

図３８の中間電位検出回路１２４Ａは、第１モニタ画素部１０７−１のノードＮＤ３０１に対してＮＭＯＳトランジスタによるスイッチＳＷ１０７−１を介して並列配置された複数の容量素子（キャパシタ）からなる付加容量ＣＯＦ１０７−１が接続され、第２モニタ画素部１０７−２のノードＮＤ３１１に対してＰＭＯＳトランジスタによるスイッチＳＷ１０７−２を介して並列配置された複数の容量素子（キャパシタ）からなる付加容量ＣＯＦ１０７−２が接続されている。
そして、スイッチＳＷ１０７−１のゲート電極（制御電極）がインバータＩＮＶ１０７を介してオフセット信号ＳＯＦＳＴの供給ラインに接続され、スイッチＳＷ１０７−２のゲート電極（制御電極）がオフセット信号ＳＯＦＳＴの供給ラインに接続されている。
図２８の例では、第１モニタ画素部１０７−１が正極性画素、第２モニタ画素部１０７−２が負極性画素として示している。また、図３８の例では、検出画素電位をショートさせ平均化させるためのスイッチ１２１，１２２はトランジスタにより形成されている。

図３９は、付加容量の接続タイミング例を示すタイミングチャートである。

図３９に示すように、画素電位検出期間はオフセット信号ＳＯＦＳＴがアクティブのローレベルに設定されて付加容量ＣＯＦ１０７−１、ＣＯＦ１０７−２が電位検出のためのノードＮＤ３０１、ＮＤ３１１に接続される。
一方、未検出期間はオフセット信号ＳＯＦＳＴがハイレベルに設定されてノードＮＤ３０１、ＮＤ３１１に対して付加容量はＣＯＦ１０７−１、ＣＯＦ１０７−２が接続されない。
また、付加容量接続期間は、付加容量が接続されているので、ＣＳカップリング量が減少する。

図４０は、検出画素電位オフセット補正回路の画素電位ショートモデルを示す図であり、以下にこのモデルに基づく検出画素電位オフセット補正回路のモデル式を示す。

ＶＨは正極性の信号線書き込み電位、ＶＬは負極性の信号線書き込み電位である。

以下にモデル式をした例を示す。
図４１（１），（２）は、付加容量値を変更した場合の画素電位波形を示す図である。
次式に上記（２）式を用いて図３３の［１］，［２］の条件に付加容量を変更した場合のコモン電圧Ｖｃｏｍのセンター値ｃｏｍを示す。

この［１］，［２］の結果より、付加容量を変更することにより、検出画素電位のオフセット補正が可能である。

図４２は、付加容量ＣＯＦの定数を変更とする構成例を示す図である。

付加容量ＣＯＦの定数は、図４２に示すように制御信号ＣＴＬによりスイッチＳＷＯＦをオンオフさせて制御することも可能である。
あるいは、レーザによって物理的に切り離し付加容量ＣＯＦの定数を設定することも可能である。

また、前述したように、有効画素（表示画素）とモニタ画素を個別に配置し駆動を行い、モニタ画素電位を検出し、検出画素電位を、スイッチ１２１，１２２を介して検出ラインをショートして平均化するように構成している。
この構成において、ショートする動作後、モニタ画素の検出画素電位をショートさせる処理を行う場合と行わない場合では、電位の偏りが生じ、焼きつきなど画素機能が劣化するおそれがある。
そこで、本実施形態では、検出画素電位のショート処理後再書き込みを行うように構成して電位の偏りを是正し、電気的保護を行うようにする。

本実施形態においては、正（＋）／負（−）極性のモニタ画素の検出画素電位をショートさせることで、平均電位を生成しコモン電圧Ｖｃｏｍのセンター値の調整を行う。
通常液晶の駆動は、図４３（Ａ）に示すように、交流で行い電位の偏りを生じさせないようにする。
しかし、交互にモニタ画素電位検出を行うようなスイッチのショート、オープン状態を繰り返すようなシステムでは、図４３（Ｂ）に示すように、電位の偏りが生じる懸念がある。
ショートすると−極性にかかっている期間が短くなってしまうので電位が偏る。
図４３の例では負極性側が短い状況だが対になる検出画素では逆に正極性が短いケースとなる。

図４４は、モニタ画素電位のショート処理による電位の偏りを生じさせない方法を説明するための図である。

検出系システム（検出出力回路１１０）が所望の電位を読み取った後ならばショート状態を維持する必要はない。
そのため、検出完了後に再びショート前と同じ電位を書き込む。
この再書き込みを行う前に一旦再書き込み準備を行う必要がある。このシステムについて後述する。

図４５は、モニタ画素電位のショート処理による電位の偏りを生じさせない方法をより具体的に説明するための図である。

画素電位はＴＦＴ（画素トランジスタ）を介して書き込まれた後、ＣＳカップリングによって所望の電位を得る。
初回書き込み時に一旦カップリングをしてしまうため再書き込み時にはこのＣＳカップリングを与えるためには工夫が必要である。
そのため、準備動作として一旦ＣＳカップリング方向とは逆方向に振る（画素極性によってH/Lの方向は変わる）。すなわち、準備動作として一旦ＣＳカップリング方向とは逆方向にＣＳカップリングを行う。
無論、逆方向に振ることにより画素電位も影響を受けるが、再書き込み用のゲートパルスが来る直前の位置で行うと正規の信号で書き直されるので影響をキャンセルできる。

図４６は、モニタ画素電位のショート処理による電位の偏りを生じさせない電位偏り抑止回路の第１の構成例を示す図である。
また、図４７（Ａ），（Ｂ）は、図４６の回路のタイミングチャートである。

図４６の電位偏り抑止回路４００は、通常書き込み用の転送パルス（垂直スタートパルス）ＶＳＴまたは再書き込み用の転送パルスＶＳＴ２を入力し出力する２入力ＯＲＧゲート４０１と、ＯＲゲート４０１の出力に対して縦続接続されたシフトレジスタ（ＳＲＧ）４０２〜４０４と、通常書き込み用の転送パルスＶＳＴによりセットされ、最終段のシフトレジスタ４０４によるパルスＶ３によりリセットされ、反転出力ＸＱからローレベルでアクティブのマスキング信号ＭＳＫを出力するＳＲ型フリップフロップ（ＳＲＦＦ）４０５と、中段のシフトレジスタ４０３の出力パルスＶ２、マスキング信号ＭＳＫおよびイネーブル信号ＥＮＢの論理積をとる３入力ＡＮＤゲート４０６と、極性認識パルスＰＯＬに同期してＡＮＤゲート４０６の出力信号Ｓ４０６を入力してＣＳリセット信号Ｃｓ ｒｅｓｅｔを出力するＣＳリセット回路４０７と、極性認識パルスＰＯＬに同期してシフトレジスタ４０４の出力パルスＶ３をラッチし、ＣＳリセット信号Ｃｓ ｒｅｓｅｔでラッチデータをリセットするＣＳラッチ回路４０８と、ＣＳラッチ回路４０８の出力をストレージ信号ＣＳとして出力する出力バッファ４０９と、を有する。

このように、図４６の電位偏り抑止回路４００は、再書き込み準備ができるようにＣＳリセット回路４０７を有している。
このＣＳリセット回路４０７は、ストレージ信号ＣＳの極性を認識し現在と逆の方向にリセット（再書き込み準備）を行う。その際に再書き込み直前に準備できるように前段のシフトレジスタ４０３のパルスＶ２を使う。
また、逆方向に振るために現在の極性を判定する必要がある。そのために極性に同期した極性認識パルスＰＯＬを入力している。
また、マスク中はＣＳリセット信号Ｃｓ ｒｅｓｅｔは出力されないように構成されている。
この例では、パルスＶ３のタイミングで画素書き込みが行われる。

図４８は、モニタ画素電位のショート処理による電位の偏りを生じさせない電位偏り抑止回路の第２の構成例を示す図である。
また、図４９（Ａ），（Ｂ）は、図４８の回路のタイミングチャートである。

図４８の電位偏り抑止回路４００Ａは、再書き込み準備を直前ではないが回路構成の単純化のために、図４６の電位偏り抑止回路４００からマスク用のＳＲＦＦが削除されている。この場合、転送パルスＶＳＴ２のタイミングで再書き込み準備をする構成とすることも可能である。
図４８の電位偏り抑止回路４００Ａは、リセットされている期間が長くなるが無視できるほどの期間であれば有用である。

なお、これらの電位偏り抑止回路は、ＬＴＰＳによる一体成型によるのかＣＯＧ、ＣＯＦなどの外付けかは問わない。

次に、モニタ回路１２０におけるゲートラインの配線について考察する。

前述したように、本実施形態においては、ゲートラインの配置をいわゆる入れ子に配置するゲート配線を採用しているが、基本的に、表示画素（有効画素）とモニタ画素のゲートラインの時定数が不一致であると、両者の画素電位に差異が生じる。両者の画素電位が同等ということが前提でＶｃｏｍセンター値や後で説明するＣＳやＳｉｇの補正回路の出力がずれるおそれがある。
そこで、時定数の小さいモニタ画素側に調整用抵抗を設ける。より具体的には、モニタ画素のゲートラインの形状を工夫し抵抗となるようにする。それにより有効画素と時定数が一致させて上記課題を解決する。

図５０（Ａ）〜（Ｃ）は、ゲートラインの時定数ずれの要因の説明をするための図であって、図５０（Ａ）は画素の等価回路を示す図であり、図５０（Ｂ）はゲート波形を比較した図であり、図５０（Ｃ）は時定数ずれの要因を時系列的に説明するための図である。
図５０（Ａ）〜（Ｃ）に示すように、ゲート波形のなまりにより、液晶容量Ｃｃｌより電荷再注入が起こり、画素電位がずれる。
ゲート波形のなまり方が違うとモニタ画素（検出画素）電位のずれが生じる。その結果、補正機能が正常に動作しない場合が発生するおそれがある。

図５１（Ａ），（Ｂ）は、本実施形態における有効画素のレイアウトモデルとモニタ画素（検出画素）のレイアウトモデルを示す図である。

本実施形態においては、モニタ回路１２０側のゲートラインＧＴ２、ＧＴ１を時定数調整のために、配線を図５１（Ｂ）に示すように折り曲げて（蛇行させて）配置する。この場合、折り曲げ回数で時定数を調整する。

図５２（Ａ），（Ｂ）は、ゲートラインの時定数を一致させる方法の一例を示す図である。

この例では、有効画素負荷モデルとモニタ画素（検出画素）負荷モデルの各測定点ＭＰＮＴ１，ＭＰＮＴ２の時定数が一致するように抵抗の配線レイアウトを工夫する。

図５３（Ａ）〜（Ｃ）は、ゲートラインの時定数を一致させる方法においてレイアウトオプションを用いる例を示す図である。

この例では、通常レイアウトをオプションレイアウト１，２、または、並列配線に変更することも可能である。製造後、検出電位異常となった場合、レーザリペアすることで、時定数を調整することが可能である。

以上、コモン電圧Ｖｃｏｍのセンター値の自動調整（補正）系について説明した。
次に、本実施形態に係るコモン電圧Ｖｃｏｍの値について説明する。

本実施形態においては、たとえば１水平走査期間（１Ｈ）毎に極性が反転する小振幅のコモン電圧Ｖｃｏｍとして、供給ライン１１２を通して有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極、モニタ回路１２０の第１モニタ画素部１０７-１，第２モニタ画素部１０７−２の液晶セルＬＣ３０１、ＬＣ３１１の第２電極に供給される。

コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値は、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓとともに、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

コモン電圧生成回路としては、液晶パネル内に設ける構成を採用することも可能であり、あるいはパネル外に配置して、パネル外からコモン電圧Ｖｃｏｍを供給するように構成することも可能である。

小振幅は容量カップリング（結合）を利用、またはデジタル的に生成して、使用することが可能である。
小振幅ΔＶｃｏｍの値は、極力小さい振幅、たとえば１０ｍＶ〜１．０Ｖ程度の振幅が良い。理由は、それ以外であるとオーバドライブによる応答速度の改善、音響のノイズ低減などの効果が小さくなってしまうためである。

以上のように、液晶表示装置１００において、容量カップリングを利用した容量結合駆動を行う際に、コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値と、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓの値が、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖより低い値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
以下、本実施形態に関わる容量結合駆動方式についてさらに詳細に説明する。

図５４（Ａ）〜（Ｅ）は、本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。
図５４（Ａ）がゲートパルスＧＰ Ｎを、図５４（Ｂ）がコモン電圧Ｖｃｏｍを、図５４（Ｃ）がストレージ信号ＣＳ Ｎを、図５４（Ｄ）が映像信号Ｖｓｉｇを、図５４（Ｅ）が液晶セルに印加される信号Ｐｉｘ Ｎをそれぞれ示している。

本実施形態に関わる容量結合駆動においては、コモン電圧Ｖｃｏｍは一定の直流電圧ではなく１水平走査期間（１Ｈ）毎に極性が反転する小振幅の交流の信号として生成され、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極、モニタ回路１２０の第１モニタ画素部１０７-１，第２モニタ画素部１０７−２の液晶セルＬＣ３０１、ＬＣ３１１の第２電極に印加される。
また、ストレージ信号ＣＳ Ｎは、有効画素部１０１の各ゲートライン毎に対応して独立に配線された各ストレージライン１０５−１〜１０５−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択して与える。
このように駆動された場合の、液晶に印加される実効画素電位ΔＶｐｉｘは次式で与えられる。

図５５示すように、数（７）において、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ＣｇはノードＮＤ２０１とゲートライン間の容量を、ＣｓｐはノードＮＤ２０１と信号ライン間の容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
数（７）において、近似式の第２項｛（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ｝が液晶誘電率の非線形性により白輝度側が黒くなる（沈む）要因となる項であり、近似式の第３項｛（Ｃｃｌ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｏｍ／２｝が液晶誘電率の非線形性により白輝度側を白くする（浮かせる）項である。
すなわち、近似式の第２項の低電位（白輝度側）が黒くなる（沈む）傾向部分が第３項により低電位側を白くする（浮かせる）機能により補償するように動作する。
そして、黒輝度および白輝度をともに最適化できるような値に選定することで、最適なコントラストを得ることができる。

図５６（Ａ），（Ｂ）は液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。図５６（Ａ）が印加電圧に対する比誘電率εの特性を示す図であり、図５６（Ｂ）は図５６（Ａ）の特性が大きく変化する領域を拡大して示す図である。

図に示すように、液晶表示装置に使用されている液晶特性では、約０．５Ｖ以上の電圧を印加すると、白輝度が沈んでしまう。
そのため、白輝度を最適化するためには、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下とする必要がある。したがって、実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

実際に評価した結果としては、ΔＶｃｓ＝３．８Ｖ、ΔＶｃｏｍ＝０．５Ｖのとき、最適なコントラストが得られた。

図５７は、本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。
図５７において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が実効画素電位ΔＶｐｉｘをそれぞれ示している。また、図５７中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｃで示す線が関連する容量結合駆動方式の特性を、Ｂで示す線が通常の１ＨＶｃｏｍ駆動方式の特性を示している。

図５７からわかるように、本実施形態に係る駆動方式によれば、関連する容量結合駆動方式に比べて十分な特性改善が得られている。

図５８は、本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。
図５８において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が輝度をそれぞれ示している。また、図５８中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｂで示す線が関連する容量結合駆動方式の特性を示している。

図５８からわかるように、関連する容量結合駆動方式では黒輝度（２）を最適化した際に、白輝度（１）が沈んでいた。これに対して、本実施形態に係る駆動方式によれば、Ｖｃｏｍを小振幅としたことで、黒輝度（２）および白輝度（１）の両方とも最適化することができる。

下記の数（８）に、本実施形態に係る駆動方式の上記数（４）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと白表示のときの実効画素電位ΔＶｐｉｘ Ｗの値を示す。
また、数（９）に関連する容量結合駆動方式の上記数（１）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと実効画素電位ΔＶｐｉｘ Ｗの値を示す。

数（８）および数（９）に示すように、黒表示のときは本実施形態に係る駆動方式と関連する駆動方式ともに実効画素電位ΔＶｐｉｘ Ｂは３．３Ｖとなり、黒輝度が最適化されている。
白表示のときは、数（９）に示すように、関連する駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以上の０．８Ｖとなり、図５６（Ｂ）に関連付けて説明したように白輝度が沈んでしまう。
これに対して、本実施形態に係る駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以下の０．４Ｖとなり、図５６（Ｂ）に関連付けて説明したように白輝度が最適化される。

次に、本実施形態の特徴の一つであるストレージ信号ＣＳの電位Ｖｃｓを、補正回路１１１により、モニタ回路１２０の正極性または負極性の第１モニタ画素部１０７−１、および、負極性または正極性の第２モニタ画素部１０７−２の検出画素電位に応じて補正し、光学的特性を最適化するように補正する具体的な構成例について説明する。

本実施形態においては、駆動温度の変化による液晶の誘電率の変動、量産時のバラツキによる保持容量Ｃｓ２０１を形成している絶縁膜の膜厚の変動および液晶セルギャップの変動により、液晶印加電圧が変動してしまう。この変動分を電気的に検知し（モニタ画素の電位変動として検知し）、液晶印加電圧の変動を抑制することで表示の温度、量産時のバラツキによる変化を抑制する。

すなわち、本実施形態においては、液晶パネル内に量産時、温度変化時のばらつき変化をモニタするダミー画素（センサー画素）を配置、およびその変化を検出することで、容量線の電位、またはリファレンスドライバに補正をかけ、輝度を最適化（補正）することが可能な液晶表示装置を実現している。

なお、図４に図示していないリファレンスドライバは、信号ラインに伝搬させる映像用画素データを生成する階調電圧生成回路として機能する。
すなわち、モニタ回路１２０の正極性または負極性の第１モニタ画素部１０７−１、および、負極性または正極性の第２モニタ画素部１０７−２の検出画素電位に応じてリファレンスドライバに補正をかけるシステムは、映像信号Ｓｉｇの電位Ｖｓｉｇの補正系として機能する。

以上のように、本実施形態の液晶表示装置１００は、モニタ回路１２０の正極性または負極性の第１モニタ画素部１０７−１、および、負極性または正極性の第２モニタ画素部１０７−２の検出画素電位を受けて補正を行う補正系としては、図４９に示すように、第１の補正系としてのＶｃｏｍ補正系１１０Ａ（モニタ回路１２０の検出出力回路１１０）、第２の補正系としてのＶｃｓ補正系１１１Ａ（補正回路１１１）、および第３の補正系としてのＶｓｉｇ補正系１１３を有する。
Ｖｃｏｍ補正系１１０Ａは、主構成要素として比較器（Ｃｍｐ）１１０１、アンプ（Ａｍｐ）１１０２を含む。
Ｖｃｓ補正系１１１Ａは、主構成要素として比較器（Ｃｍｐ）１１１１、アンプ（Ａｍｐ）１１１２を含む。
Ｖｓｉｇ補正系１１３は、主構成要素として比較器（Ｃｍｐ）１１３１、アンプを含むリファレンスドライバ１１３２を含む。
なお、図５９に示す検出画素部（モニタ画素部）１０７Ａ，１０７Ｂ，１０７Ｃは、モニタ回路１２０の正極性または負極性の第１モニタ画素部１０７−１、および、負極性または正極性の第２モニタ画素部１０７−２と同等の機能構成を含む。

この図５９の構成は、各補正系に対応して検出画素部１０７Ａ，１０７Ｂ，１０７Ｃの３系統を設けている例である。
しかし、これでは回路面積の増大を招く。
そこで、本実施形態においては、図６０に示すように、１つの検出画素部１０７を形成し、この検出画素電位出力をスイッチ回路１１４によりスイッチングして各Ｖｃｏｍ補正系１１０Ａ、Ｖｃｓ補正系１１１Ａ、およびＶｓｉｇ補正系１１３に選択的に入力させる。
なお、図６０は、本実施形態に係る複数の補正系で一つの検出画素部（モニタ画素部）を共用する構成例を示す図である。

スイッチ回路１１４は、固定接点ａが検出画素部１０７の検出画素電位出力ラインに接続され、作動接点ｂがＶｃｏｍ補正系１１０Ａの入力に接続され、作動接点ｃがＶｓｉｇ補正系１１３の入力に接続され、作動接点ｄがＶｃｓ補正系１１１Ａの入力に接続されている。

この場合、各Ｖｃｏｍ補正系１１０Ａ、Ｖｃｓ補正系１１１Ａ、およびＶｓｉｇ補正系１１３の比較器１１０１，１１１１，１１３１の出力側に検出結果（比較結果）を保持させるメモリ１１０３，１１１３，１１３３を配置することにより、検出画素のスイッチングが可能となる。なお、メモリは、ＤＲＡＭ，ＳＲＡＭ等、特に制約はない。
これにより、一系統の検出画素部１０７のみで複数系統の補正を行うことが可能となり、各補正系の独立配置が可能となる。

また、スイッチ回路１１４のスイッチングのタイミングは、特に順番に行う必要はなく、任意に重み付けできる。

図６１（Ａ）〜（Ｄ）は、複数の補正系で一つの検出画素部（モニタ画素部）を共用する場合のスイッチング例を示す図である。

図６１（Ａ）は順番に切り替える例を示している。
図６１（Ｂ）は、任意に重み付けを行ってスイッチングする例を示し、この例はＶｃｏｍを重み付けした場合である。
この場合、検出画素部の検出画素電位をＶｃｏｍ補正系１１０Ａに２回続けて、あるいは３回続けて入力させた後、スイッチングしてＶｃｓ補正系１１１Ａ、Ｖｓｉｇ補正系１１３に入力させる。
図６１（Ｃ）は１フィールドごとにスイッチングする例を示している。
図６１（Ｄ）は１／２フィールドごとにスイッチングする例を示している。

なお、所望する画素電位が得られれば、フィールド駆動やライン駆動など駆動方式に捉われることはない。

これらの補正系は、ＬＴＰＳによる一体成型によるのかＣＯＧ、ＣＯＦなどの外付けかは問わない。
図６２には、各Ｖｃｏｍ補正系１１０Ａ、Ｖｃｓ補正系１１１Ａ、およびＶｓｉｇ補正系１１３を外付けＩＣ１３０に搭載した例を示している。

また、補正系は三系統である必要はなく二系統ずつ選択するように構成することも可能である。
図６３（Ａ）〜（Ｃ）は、補正系を二系統ずつ選択する構成例を示す図である。

図６３（Ａ）の例は、Ｖｃｓ補正系１１１ＡとＶｓｉｇ補正系１１３の二系統の補正系を設け、各補正系にスイッチ回路１１４Ａにより検出画素部１０７の検出画素電位を選択的に入力させる。
図６３（Ｂ）の例は、Ｖｃｏｍ補正系１１０ＡとＶｃｓ補正系１１１Ａの二系統の補正系を設け、各補正系にスイッチ回路１１４Ａにより検出画素部１０７の検出画素電位を選択的に入力させる。
図６３（Ｃ）の例は、Ｖｃｏｍ補正系１１０ＡとＶｓｉｇ補正系１１３の二系統の補正系を設け、各補正系にスイッチ回路１１４Ａにより検出画素部１０７の検出画素電位を選択的に入力させる。

図６４は、Ｖｃｏｍ補正系１１０ＡとＶｓｉｇ補正系１１３の二系統の補正系を設けた場合のより具体的な構成例を示す図である。
図６５は、図６４の回路のスイッチングのタイミング例を示す図である。
なお、図６４においては、第１モニタ画素部１０７−１が正極性画素として駆動され、第２モニタ画素部１０７−２が負極性画素として駆動されている場合を例として示している。

第１モニタ画素部１０７−１と第２モニタ画素部１０７−２の検出画素電位出力ラインに並列に、それぞれ２つのスイッチＳＷ１０−１，ＳＷ１０−２、ＳＷ２０−１，ＳＷ２０−２を設けている。
スイッチＳＷ１０−１とＳＷ２０−１をＶｃｏｍ調整用画素（ｐｉｘ）電位処理部１１５に接続し、この画素電位処理部１１５の出力がＶｃｏｍ補正系１１０Ａの比較器１１０１に供給される。
また、スイッチＳＷ１０−２とＳＷ２０−２をＶｃｓ調整用画素（ｐｉｘ）電位処理部１１６に接続し、この画素電位処理部１１６の出力がＶｃｓ補正系１１１Ａの比較器１１１１に供給される。
そして、スイッチＳＷ１０−１，ＳＷ２０−１とスイッチＳＷ１０−２とＳＷ２０−２は交互にオンオフされる。
このような構成において、両極性の検出画素電位からＶｃｏｍ用検出、Ｖｃｓ用検出を１フィールド（Ｆ）ごとに交互に行い、それぞれの比較結果を見てＶｃｏｍ補正系１１０Ａ、Ｖｃｓ補正系１１１Ａに入力させる。

次に、上記構成による動作を説明する。

垂直駆動回路１０２のシフトレジスタには、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタにおいては、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延される。たとえばシフトレジスタにおいては、垂直スタ−トパルスＶＳＴが、垂直クロックＶＣＫに同期にてシフト動作が行われ、対応するゲートバッファに供給される。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０４−１〜１０４−ｍが順番に駆動されていく。

このように、垂直駆動回路１０２により、たとえば第１行目から順番にゲートライン１０４−１〜１０４−ｍが駆動されていくが、これに伴い、ストレージライン１０５−１〜１０５−ｍが駆動されていく。このとき、ゲートパルスで一のゲートラインを駆動した後、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０５−１〜１０５−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルが、第１レベルＣＳＨと第２レベルＣＳＬが交互に選択されて印加される。
たとえば、第１行目のストレージライン１０５−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１が印加された場合、第２行目のストレージライン１０５−２には第２レベルＣＳＬが選択されてストレージ信号ＣＳ２が印加され、第３行目のストレージライン１０５−３に第１レベルＣＳＨが選択されてストレージ信号ＣＳ３が印加され、第４行目のストレージライン１０５−４には第２レベルＣＳＬが選択されストレージ信号ＣＳ４が印加され、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬが選択されストレージ信号ＣＳ５〜ＣＳｍがストレージライン１０５−５〜１０５−ｍに印加される。
このストレージ信号は、モニタ回路１２０のモニタ画素部１０７−１，１０７−２の画素電位が検出されて、この検出電位に基づいてＶｃｓ補正系１１１Ａにおいて、任意の電位になるように補正される。

また、小振幅ΔＶｃｏｍで交番のコモン電圧Ｖｃｏｍが有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に印加される。
このコモン電圧Ｖｃｏｍのセンター値がモニタ回路路１２０のモニタ画素部１０７−１，１０７−２の検出画素電位に基づいてＶｃｏｍ補正系１１０Ａにおいて最適値に調整される．

そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０６−１〜１０６−ｎに供給される。
たとえば、まず、Ｒ対応のセレクタスイッチが導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチのみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチのみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。

本実施形態においては、この信号ラインからの書き込み後（ゲートパルスＧＰの立下り後）、ストレージライン１０５−１〜１０５−ｍから保持容量Ｃｓ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
このとき、コモン電圧Ｖｃｏｍは一定値ではなく小振幅ΔＶｃｏｍ（１０ｍＶ〜１．０Ｖ）で交番信号として供給される。
これにより、黒輝度のみならず白輝度も最適化されている。

以上説明したように、本実施形態によれば、階調表現にはダイナミックレンジが不十分は入力電圧を受けて、電圧変化の大きい黒側のみ駆動を変更することにより、０階調のみ昇圧部１４２の機能を用いず、１〜６３階調の場合に昇圧部１４２の機能を用いる。これにより、低消費電力化を実現しつつ階調表現に十分なダイナミックレンジを得ることができる。

また、本実施形態によれば、信号ライン１０６−１〜１０６−ｎからの画素データの書き込み後（ゲートライン１０４−１〜１０４−ｍへのゲートパルスの立ち下げ後）に、各行に独立して配線されているストレージライン１０５−１〜１０５−ｍから保持容量Ｃｓ２０１を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する駆動方式を採用し、この駆動方式による実駆動中において、モニタ回路における第１モニタ画素部１０７−１と第２モニタ画素部１０７−２の正負極性のモニタ画素電位（モニタ画素において、画素回路ＰＸＬＣの接続ノードＮＤ２０１の電位に相当する）を平均化した電位を検出し、コモン電圧Ｖｃｏｍのセンター値を自動調整するように構成されていることから、以下の効果を得ることができる。

煩雑な手間を要する出荷時の検査工程が不要で、使用中の温度、駆動方式、駆動周波数、バックライト（B/L）輝度、外光輝度の変化により、コモン電圧Ｖｃｏｍのセンター値が最適値からシフトしたとしても、コモン電圧Ｖｃｏｍのセンター値を使用状況に応じた最適な値に保持することが可能となり、フリッカの発生を適応的に抑止できる利点がある。
また、コモン電圧Ｖｃｏｍのセンター値を最適値に調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。

また、本実施形態においては、有効画素部１０１に隣接して独立に、第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ垂直駆動回路１０８、モニタ水平駆動回路１０９−１、１０９−２を含むモニタ回路１２０が形成され、また、ゲートラインの配置をいわゆる入れ子に配置するように構成することから、パネルデザインの自由度が増すという利点がある。
これにより、モニタ回路１２０の構成回路、すなわち第１モニタ画素部１０７−１、第２モニタ画素部１０７−２、モニタ垂直駆動回路１０８、モニタ水平駆動回路１０９−１、１０９−２の配置も容易となる。
また、モニタ画素部専用の垂直および水平駆動回路を有効画素部１０１とは別個に持つことが可能となり、前述した信号ラインの振幅の問題でブランキング期間中しか検出できないという問題も解決することができる。

また、本実施形態においては、モニタ画素にそれぞれ異なる振幅の信号を書き込み検出画素電位のオフセットを行い補正する方法、また、モニタ画素に容量を付与し検出画素電位をオフセットさせて補正する方法、あるいは両方法の組み合わせによって目標値からのシフト分をキャンセルすることが可能となる。

また、本実施形態においては、有効画素（表示画素）とモニタ画素を個別に配置し駆動を行い、モニタ画素電位を検出し、検出画素電位を、スイッチ１２１，１２２を介して検出ラインをショートして平均化するように構成しているが、検出画素電位のショート処理後再書き込みを行うように構成することにより、電位の偏りを是正し、電気的保護を行うことが可能である。
これにより、ショートする動作後、モニタ画素の検出画素電位をショートさせる処理を行う場合と行わない場合とで、電位の偏りが生じことがなくなり、焼きつきなどの画素機能が劣化するおそれがなくなる。

さらに、本実施形態においては、時定数の小さいもモニタ画素側に調整用抵抗を設け、具体的には、モニタ画素のゲートラインの形状を工夫し抵抗となるようにし、それにより有効画素と時定数を一致させていることから、モニタ画素（検出画素）電位のずれが生じるおそれが減少し、その結果、補正機能が正常に動作しない場合が発生するおそれがなくなる。

また、本実施形態においては、１つの検出画素部１０７を形成し、この検出画素電位出力をスイッチ回路１１４によりスイッチングして各Ｖｃｏｍ補正系１１０Ａ、Ｖｃｓ補正系１１１Ａ、およびＶｓｉｇ補正系１１３等を選択的に入力させるように構成したことから、回路面積の増大を招くことなく、一系統の検出画素部１０７のみで複数系統の補正を行うことが可能となり、各補正系の独立配置が可能となる。

また、各画素回路は、第１画素電極および第２画素電極を有する液晶セルＬＣ２０１と、第１電極および第２電極を有する保持容量Ｃｓ２０１と、を含み、液晶セルの第１画素電極と保持容量の第１電極とＴＦＴの一端子が接続され、保持容量の第２電極が対応する行に配列された容量配線に接続され、液晶セルの第２画素電極には所定の周期でレベルが切り替わる小振幅のコモン電圧信号が印加されることから、黒輝度および白輝度の両方をともに最適化することができる。その結果、コントラストを最適化することができる利点がある。

また、本実施形態においては、駆動温度の変化による液晶の誘電率の変動、量産時のバラツキによる保持容量Ｃｓ２０１を形成している絶縁膜の膜厚の変動および液晶セルギャップの変動により、液晶印加電圧が変動してしまう。この変動分を電気的に検知し、液晶印加電圧の変動を抑制することで表示の温度、量産時のバラツキによる変化を抑制する。

また、本実施形態の垂直駆動回路１０２におけるＣＳドライバは、ドライバ段の前後段あるいは前フレームの極性に依存せず、画素書き込み時の極性（ＰＯＬで示される）のみでＣＳ信号の極性を決めている。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。

なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、デジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。

なお、上記実施形態においては、信号ライン１０６−１〜１０６−ｎからの画素データの書き込み後（ゲートライン１０４−１〜１０４−ｍへのゲートパルスの立ち下げ後）に、各行に独立して配線されているストレージライン１０５−１〜１０５−ｍから保持容量Ｃｓ２０１を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する容量結合駆動方式を採用し、この駆動方式におけるコモン電圧Ｖｃｏｍのセンター値の自動調整システムについて説明した。
本発明のコモン電圧Ｖｃｏｍのセンター値の自動調整システムは、この容量結合駆動方式のみならず、通常の１ＨＶｃｏｍ反転駆動方式にも適用可能である。

図６６は、コモン電圧Ｖｃｏｍのセンター値の自動調整システムを１ＨＶｃｏｍ反転駆動方式に採用した場合の波形例を示す図である。
この場合、対向共通電極（Ｖｃｏｍ）が１Ｈ反転に同期してＴＦＴ側画素電極がカップリングを受けるため、正（＋）極性と負（−）極性が同時に存在しない。
そのため、モニタ画素の画素電位の検出に工夫が必要となる。

図６７は、コモン電圧Ｖｃｏｍのセンター値の自動調整システムを１ＨＶｃｏｍ反転駆動方式に採用した場合の検出回路の構成例を示す図である。
また、図６８は図６７の回路の波形例を示す図である。

図６７の検出回路５００は、スイッチ５０１〜５０６、キャパシタＣ５０１，Ｃ５０２，Ｃ５０３、比較増幅器５０１、ＣＭＯＳバッファ５０２、出力バッファ５０３を有している。
検出回路５００においては、まず、スイッチＳＷ５０５、ＳＷ５０６をオンにして、比較増幅器５０１の入出力を接続してリセットして、リファレンス電圧ＶｒｅｆをキャパシタＣ５０３にチャージさせる。そして、スイッチＳＷ５０５、ＳＷ５０６をオフする。
次に、正（＋）極性と負（−）極性のモニタ画素部にそれぞれ（１／２）Ｓｉｇ電圧を入れ、１Ｈずらしたタイミングで容量結合させ、その後、その２つの容量を再度容量結合させることで、ＶｃｏｍＤＣ値を決定する。
スイッチＳＷ５０１をオンにして画素ＰＩＸＡの容量Ｃ１Ａをある１Ｈ期間にキャパシタＣ５０１に溜める。次のスイッチＳＷ５０２をオンにして１Ｈにて画素ＰＩＸＢも同様の動作を行い、その容量Ｃ１ＢをキャパシタＣ５０２に溜める。
その後、スイッチＳＷ５０３〜ＳＷ５０４をオンにしてキャパシタＣ５０１とＣ５０２に蓄えられた電荷を結合させることで平均化を行う。

これにより、コモン電圧Ｖｃｏｍのセンター値の自動調整システムを１ＨＶｃｏｍ反転駆動方式に採用することが可能となる。
この場合も、煩雑な手間を要する出荷時の検査工程が不要で、使用中の温度、駆動方式、駆動周波数、バックライト（B/L）輝度、外光輝度の変化により、コモン電圧Ｖｃｏｍのセンター値が最適値からシフトしたとしても、コモン電圧Ｖｃｏｍのセンター値を使用状況に応じた最適な値に保持することが可能となり、フリッカの発生を適応的に抑止できる利点がある。
また、コモン電圧Ｖｃｏｍのセンター値を最適値に調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。

また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置などアクティブマトリクス型表示装置全般に適用可能である。
以上説明した実施形態に係る表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。

またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの電子機器（携帯端末）の表示部として用いて好適なものである。

図６９は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。

本例に係る携帯電話機６００は、装置筐体６１０の前面側に、スピーカ部６２０、表示部６３０、操作部６４０、およびマイク部６５０が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部６３０にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。

このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部６３０として用いることにより、フリッカの発生を的確に抑止でき、高画質の画像を得られる等の利点がある。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
電圧

一般的な液晶表示装置の構成例を示すブロック図である。 図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。 ノーマリホワイト液晶の印加電圧と比誘電率との関係を示す図である。 本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。 図４の回路の画素部の具体的な構成例を示す回路図である。 電源回路の説明図である 本実施形態の垂直駆動回路のゲートラインとストレージラインの駆動例を示すタイミングチャートである。 本実施形態に係るリファレンスドライバの基本構成を示すブロック図である。 ダイナミックレンジについて説明するための図である。 本実施形態に係るリファレンスドライバ１４０の階調表現を維持可能な処理を示す図である。 本実施形態に係るリファレンスドライバの基本的な等価回路を示す図である。 図１１の回路のタイミングチャートである。 昇圧処理がない場合とある場合の電圧波形を示す図である。 本実施形態に係るリファレンスドライバの具体的な構成例を示す回路図である。 図１４の回路のタイミングチャートである。 図１４の回路のスイッチ制御のパルス発生回路の構成例を示す図である。 第１モニタ画素部および第２モニタ画素部の１つのモニタ画素の構成例を示す図である。 本実施形態に係るモニタ回路の基本概念を示す図である。 本実施形態に係るモニタ回路における比較出力部の具体的な構成例を示す回路図である。 本実施形態に係る駆動方式における時間的な処理の流れを示す波形図である。 本実施形態の駆動方式による理想状態を示す図である。 本実施形態に係る駆動方式において正（＋）極性と負（−）極性で画素電位Ｐｉｘ対Ｖｃｏｍ電位差の関係を示す図である。 画素トランジスタのリーク要因を模式的に示す図である。 本実施形態に係る駆動方式において正（＋）極性と負（−）極性でゲートカップリングおよび画素トランジスタのリークによる状態をまとめて示す図である。 本実施形態に係るコモン電圧Ｖｃｏｍのセンター値の自動調整により、画素電位変動要因による影響を抑止できる項目を示す図である。 モニタ画素を有効画素部の一部としてたとえば１行分あるいは１画素を含むように形成する例を示す図である。 １フレーム期間の中間では表示画素により変動する信号ラインの影響を受けてモニタ画素電位が変動してしまう例を説明するための図である。 複数のモニタ画素で単純にゲートラインを共有（共用）する例を示す図である。 本実施形態に係るモニタ画素部における画素配置例を示す図である。 図２９のモニタ画素部の駆動波形例を示す図である。 モニタ回路の構成回路の他の配置例を示す図である。 液晶セルギャップ、層間絶縁膜などのパネル面内バラツキによって表示画素と物性値の差異ができる可能性があることを説明するための図である。 信号Ｓｉｇの電位によるオフセット補正について説明するための図である。 信号Ｓｉｇの電位によるオフセット補正を実現可能な回路の第１の構成例を示す図である。 信号Ｓｉｇの電位によるオフセット補正を実現可能な回路の第２の構成例を示す図である。 検出系やＳｉｇ書き込み系をＣＯＧやＣＯＦなど外付けＩＣ内に実現することも可能であることを説明するための図である。 付加容量によるオフセット補正の概要について説明するための図である。 付加容量によるオフセット補正を採用した中間電位検出回路の構成例を示す回路図である。 付加容量の接続タイミング例を示すタイミングチャートである。 検出画素電位オフセット補正回路の画素電位ショートモデルを示す図である。 付加容量値を変更した場合の画素電位波形を示す図である。 付加容量ＣＯＦの定数を変更とする構成例を示す図である。 交互にモニタ画素電位検出を行うようなスイッチのショート、オープン状態を繰り返すようなシステムで電位の偏りが生じる例を説明するための図である。 モニタ画素電位のショート処理による電位の偏りを生じさせない方法を説明するための図である。 モニタ画素電位のショート処理による電位の偏りを生じさせない方法をより具体的に説明するための図である。 モニタ画素電位のショート処理による電位の偏りを生じさせない電位偏り抑止回路の第１の構成例を示す図である。 図４６の回路のタイミングチャートである。 モニタ画素電位のショート処理による電位の偏りを生じさせない電位偏り抑止回路の第２の構成例を示す図である。 図４８の回路のタイミングチャートである。 ゲートラインの時定数ずれの要因を説明するための図である。 本実施形態における有効画素のレイアウトモデルとモニタ画素（検出画素）のレイアウトモデルを示す図である。 ゲートラインの時定数を一致させる方法の一例を示す図である。 ゲートラインの時定数を一致させる方法においてレイアウトオプションを用いる例を示す図である。 本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。 式７における液晶セルの各容量を示す図である。 液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。 本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。 本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。 各補正系に対応して検出画素部を３系統を設けている例を示す図である。 本実施形態に係る複数の補正系で一つの検出画素部（モニタ画素部）を共用する構成例を示す図である。 複数の補正系で一つの検出画素部（モニタ画素部）を共用する場合のスイッチング例を示す図である。 各Ｖｃｏｍ補正系、Ｖｃｓ補正系、およびＶｓｉｇ補正系を外付けＩＣに搭載した例を示す図である。 補正系を二系統ずつ選択する構成例を示す図である。 Ｖｃｏｍ補正系とＶｓｉｇ補正系の二系統の補正系を設けた場合のより具体的な構成例を示す図である。 図６４の回路のスイッチングのタイミング例を示す図である。 コモン電圧Ｖｃｏｍのセンター値の自動調整システムを１ＨＶｃｏｍ反転駆動方式に採用した場合の波形例を示す図である。 コモン電圧Ｖｃｏｍのセンター値の自動調整システムを１ＨＶｃｏｍ反転駆動方式に採用した場合の検出回路の構成例を示す図である。 図６７の回路の波形例を示す図である。 本発明が適用される電子機器である携帯電話機の構成の概略を示す外観図である。

符号の説明

１００・・・液晶表示装置、１０１・・・有効画素部、１０２・・・垂直駆動回路（ＶＤＲＶ）、１０３・・・水平駆動回路（ＨＤＲＶ）、１０４−１〜１０４−ｍ・・・ゲートライン、１０５−１〜１０５−ｍ・・・容量配線（ストレージライン）、１０６−１〜１０６−ｎ・・・信号ライン、１０７−１・・・第１モニタ（ダミー）画素部（ＭＮＴＰ１）、１０７−２・・・第２モニタ画像部（ＭＮＴＰ２）、１０８・・・モニタ垂直駆動回路（Ｖ／ＣＳＤＲＶＭ）、１０９−１・・・第１モニタ水平駆動回路（ＨＤＲＶＭ１）、１０９−２・・・第２モニタ水平駆動回路（ＨＤＲＶＭ２）、１１０・・・検出出力回路、１１０Ａ・・・Ｖｃｏｍ補正系、１１１・・・補正回路、１１１Ａ・・・Ｖｃｓ補正系、１１３・・・Ｖｓｉｇ補正系。

Claims (6)

1. スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、
   上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
   上記画素回路の行配列に対応するように配置された複数の容量配線と、
   上記画素回路の列配列に対応するように配置され、上記映像用画素データを伝搬する複数の信号ラインと、
   上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する第１駆動回路と、
   上記信号ラインを駆動する第２駆動回路と、を有し、
   上記第２駆動回路は、
   昇圧機能を有し、階調表現にはダイナミックレンジが不十分なレベルの入力電圧を昇圧した電圧または昇圧していない電圧を上記信号ラインへの信号として出力する電圧駆動回路を含み、当該回路は、所定の階調のみ上記昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する機能を有する
   表示装置。
2. 上記電圧駆動回路は、電圧変化の大きい黒側のみ上記昇圧機能を作動させない
   請求項１記載の表示装置。
3. 上記電圧駆動回路は、
   容量のカップリングによる昇圧機能を有し、０階調時に当該カップリングを行わない
   請求項２記載の表示装置。
4. 上記有効画素部と別個に形成された正極性、負極性のモニタ画素の検出電位を平均化した電位を検出して所定の周期でレベルが切り替わるコモン電圧信号のセンター値を修正可能なモニタ回路、を有し、
   上記有効画素部に配列された各画素回路は、
   第１画素電極および第２画素電極を有する表示エレメントと、
   第１電極および第２電極を有する保持容量と、を含み、
   上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、
   上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、
   上記表示エレメントの第２画素電極には所定の周期でレベルが切り替わるコモン電圧信号が印加される
   請求項１記載の表示装置。
5. スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、
   上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
   上記画素回路の行配列に対応するように配置された複数の容量配線と、
   上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
   上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する第１駆動回路と、
   上記信号ラインを駆動する第２駆動回路と、
   を有する表示装置の駆動方法であって、
   上記第２駆動回路で、上記信号ラインに階調表現に応じたレベルの信号を出力するに際し、階調表現にはダイナミックレンジが不十分なレベルの入力電圧を供給し、当該入力電圧を、所定の階調のみ昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する
   表示装置の駆動方法。
6. 表示装置を備えた電子機器であって、
   上記表示装置は、
   スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、
   上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
   上記画素回路の行配列に対応するように配置された複数の容量配線と、
   上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
   上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する第１駆動回路と、
   上記信号ラインを駆動する第２駆動回路と、を有し、
   上記第２駆動回路は、
   昇圧機能を有し、階調表現にはダイナミックレンジが不十分なレベルの入力電圧を昇圧した電圧または昇圧していない電圧を上記信号ラインへの信号として出力する電圧駆動回路を含み、当該回路は、所定の階調のみ上記昇圧機能を作動させず、他の階調は当該レベルに応じた電圧に昇圧して出力する機能を有する
   電子機器。

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