CN1941064B - 显示装置 - Google Patents

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Abstract

本发明提供一种具有驱动电路的显示装置，该驱动电路具有由简单的CMOS电路构成的CMOS移位寄存器。CMOS移位寄存器的基本电路，具有第1导电类型的第1晶体管与第2导电类型的第2晶体管的串联电路、第1导电类型的第3晶体管与第2导电类型的第4晶体管的串联电路、第1导电类型的第5晶体管与第2导电类型的第6晶体管的串联电路，第1晶体管的第2电极连接在第4晶体管的控制电极上，第3晶体管的控制电极连接在第5晶体管的第2电极上，在第1晶体管的第1电极上施加时钟信号，在第1晶体管、第2晶体管以及第5晶体管的控制电极上施加输入信号，第1晶体管的第2电极的电压成为扫描电路输出，第3晶体管的第2电极的电压成为传送输出。

Description

显示装置
技术领域
本发明涉及显示装置，尤其涉及具有驱动电路的显示装置，其中，该驱动电路具有由CMOS电路构成的CMOS移位寄存器。
背景技术
一般地，在将薄膜晶体管(TFT：Thin Film Transistor)作为有源元件使用的有源矩阵液晶显示装置中，例如，为了对扫描线依次施加选择扫描电压而使用移位寄存器电路。
作为该移位寄存器电路，众所周知有由CMOS(ComplementaryMetal Oxide Semiconductor)电路构成的CMOS移位寄存器(下述，参照专利文献1、专利文献2)，或由nMOS单沟道晶体管构成的nMOS单沟道移位寄存器(下述，参照专利文献3)。
图14是表示以往的CMOS移位寄存器的单位电路的电路图，是在上述专利文献1、专利文献2中记载的电路结构。
该图14表示的单位电路包括：使输入信号(IN)反相的时钟反相器(INV1)；使输入信号(IN)的反相信号再反相的反相器(INV2)；将输入信号(IN)的再反相信号反馈至反相器(IN2)的输入的时钟反相器(INV3)。
反相器(IN2)的输出成为传送输出(TRN)。另外，输入信号(IN)和传送输入(TRN)输入至逻辑与非电路(NAND)。逻辑与非电路(NAND)的输出信号由反相器(INV4)反相，成为扫描电路输出(OT)。
这里，第奇数级的单位电路中的时钟反相器(INV1)，在时钟(CLK)为High电平(反相时钟(CLKB)为Low电平)的时候，使输入信号反相，同级单位电路中的时钟反相器(INV3)，在时钟(CLK)为Low电平(反相时钟(CLKB)为High电平)的时候，使输入信号反相。
而在第偶数级的单位电路的时钟反相器(INV1、INV3)中，使输入信号反相的时钟信号的关系为与第奇数级的信号交替的关系。
作为本发明相关的在先技术文献如下。
[专利文献1]日本特开2000-227784号公报
[专利文献2]日本特开平10-199284号公报
[专利文献3]日本特开2002-215118号公报
发明内容
近年来，用于数字照相机、便携电话等的有源矩阵液晶显示装置，正向更高精密化的方向发展。
伴随这种高精密化，在CMOS移位寄存器中，如图15所示，出现晶体管元件数量增多而难于处理这样的问题。图15是表示图14所示的单位电路的实际电路结构的电路图。
图15的p型MOS晶体管(PM1，PM2)以及n型晶体管(NM1，NM2)由于是栅极直接连接在传送时钟(CLK)和反相时钟(CLKB)的时钟总线上的结构，所以出现了时钟负荷增大、功耗增大的问题。
另外，图15的p型MOS晶体管(PM1，PM2)以及n型MOS晶体管(NM1，NM2)，因为在每个时钟信号都动作，所以晶体管的老化显著，在高速动作时的可靠性上存在问题。
另外，例如在上述专利文献3记载的nMOS单沟道移位寄存器中，虽然实现了低输入电容、高可靠性，但出现了难以实现低电压化、高速驱动的问题。
本发明是为解决上述现有技术的问题而提出的发明，本发明的目的是提供一种具有驱动电路的显示装置，该驱动电路包括由简单的CMOS电路构成的CMOS移位寄存器。
本发明的上述以及其它的目的与新的特征，根据本说明书的记述和附图得以明确。
简单说明本申请公开的发明中有代表性的内容的概要如下。
(1)一种显示装置，其特征在于：
具有多个像素和驱动上述多个像素的驱动电路，
上述驱动电路具有移位寄存器，
上述移位寄存器具有多级级联连接的n(n≥2)个基本电路，
上述基本电路具有在第1电极上施加时钟的第1导电类型的第1晶体管、和与上述第1导电类型不同的第2导电类型的第2晶体管，其中，上述第2晶体管，其第2电极连接在上述第1晶体管的第2电极上，在其第1电极上施加第2电源电压，
在上述第1晶体管的控制电极和上述第2晶体管的控制电极上施加输入信号，
上述第1晶体管的上述第2电极连接在扫描电路输出端子上。
(2)在(1)中，上述基本电路包括：
第3晶体管，为上述第1导电类型，在其第1电极上施加与上述第2电源电压不同的第1电源电压；
第4晶体管，为上述第2导电类型，其第2电极连接在上述第3晶体管的第2电极上，并且其控制电极连接在上述第1晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压；
第5晶体管，为上述第1导电类型，在其第1电极上施加上述第1电源电压，其第2电极连接在上述第3晶体管的控制电极上；
第6晶体管，为第2导电类型，其第2电极连接在上述第5晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压，
其中，在上述第5晶体管的控制电极上施加上述输入信号，
在上述第6晶体管的控制电极上施加复位信号，
上述第3晶体管的第2电极连接在传送输出端子上。
(3)在(2)中，上述基本电路具有电容元件，该电容元件，其一端连接在上述第5晶体管的上述第2电极上，在其另一端上施加预定的电压。
(4)在(3)中，上述预定的电压是上述第1电源电压或上述第2电源电压。
(5)在(1)至(4)的任意一项中，上述基本电路具有第7晶体管，该第7晶体管为第2导电类型，其第2电极连接在上述第2晶体管的上述控制电极上，且其控制电极连接在上述第1晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压。
(6)在(1)至(5)的任意一项中，上述基本电路具有缓冲电路，该缓冲电路设置在上述第1晶体管的上述第2电极与上述扫描电路输出端子之间。
(7)在(6)中，上述缓冲电路为偶数级级联连接的反相器。
(8)在(2)至(4)的任意一项中，上述基本电路具有第8晶体管，该第8晶体管为上述第2导电类型，与上述第6晶体管并联连接，在上述第8晶体管的控制电极上施加启动信号的反相信号。
(9)在(1)至(8)的任意一项中，上述基本电路具有第9晶体管，该第9晶体管为上述第2导电类型，与上述第1晶体管并联连接，在上述第9晶体管的控制电极上施加输入信号的反相信号。
(10)在(6)或(7)中，上述基本电路具有第10晶体管，该第10晶体管为上述第2导电类型，与上述第1晶体管并联连接，上述第10晶体管的控制电极连接在上述缓冲电路的输出端子上。
(11)在(1)至(10)的任意一项中，对上述n个基本电路中的第奇数级基本电路的上述第1晶体管的上述第1电极提供第1时钟，
对上述n个基本电路中的第偶数级基本电路的上述第1晶体管的上述第1电极提供第2时钟，上述第1时钟与上述第2时钟的周期相同，相位不同。
(12)在(11)中，上述第1时钟与上述第2时钟具有成为相同电平的期间。
(13)在(11)或(12)中，作为上述n个基本电路中的第m(2≤m≤n)级基本电路的上述输入信号，输入第(m-1)级基本电路的传送输出，
作为上述第m级基本电路的复位信号，输入第(m+2)级基本电路的上述扫描电路输出。
(14)在(13)中，作为上述n个基本电路中的第1级基本电路的上述输入信号，输入启动信号。
(15)在(11)至(14)的任意一项中，作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
(16)在(11)至(15)的任意一项中，上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
简单说明根据本申请公开的发明中的代表性的内容得到的效果如下。
根据本发明，能提供一种具有驱动电路的显示装置，该驱动电路具有由简单的CMOS电路构成的CMOS移位寄存器。
附图说明
图1是表示本发明的实施例的有源矩阵式液晶显示装置的等效电路的电路图。
图2是用于说明本发明的实施例的CMOS移位寄存器的基本电路的电路图。
图3是用于说明输入到图2所示的基本电路的时钟(CLK)输入信号(IN)的时序的图。
图4是表示本发明的实施例的CMOS移位寄存器的图。
图5是表示图4所示的CMOS移位寄存器的时序图的一个例子的图。
图6是表示图4所示的CMOS移位寄存器的时序图的其它例子的图。
图7是表示图2所示的基本电路的变形例子的电路图。
图8是表示图2所示的基本电路的变形例子的电路图。
图9是表示图2所示的基本电路的变形例子的电路图。
图10是表示图2所示的基本电路的变形例子的电路图。
图11是表示图2所示的基本电路的变形例子的电路图。
图12是表示图2所示的基本电路的变形例子的电路图。
图13是表示汇集图7～图12的变形例子的基本电路的电路图。
图14是表示以往的CMOS移位寄存器的单位电路的电路图。
图15是表示图14所示的单位电路的实际电路结构的电路图。
具体实施方式
以下，参照附图详细说明本发明的实施例。
在用于说明实施例的全部附图中，具有相同功能的部分标注相同标号，省略对其的重复说明。
图1是表示本发明的实施例的有源矩阵式液晶显示装置的等效电路的电路图。
如图1所示，本实施例的有源矩阵式液晶显示装置，在间隔液晶彼此相对配置的一对基板的一块基板的液晶面上，具有沿x方向延伸的n条扫描线(X1，X2，......，Xn)和沿y方向延伸的m条图像线(Y1，Y2，......，Ym)。
由扫描线(也称为栅极线)和图像线(也称为漏极线)包围的区域为像素区域，在1个像素区域，设置有栅极连接在扫描线上、漏极线(或源极)连接在图像线上、源极(或漏极)连接在像素电极上的薄膜晶体管(Tnm)。此外，在像素电极和公共电极(COM)之间设置有保持电容(Cnm)。
各扫描线(X1，X2，......，Xn)连接在垂直驱动电路(XDV)上，由垂直驱动电路(XDV)依次对X1至Xn的扫描线提供栅极信号(正向扫描)，或依次对Xn至X1的扫描线提供栅极信号(反向扫描)。
各图像线(Y1，Y2，......，Ym)连接在开关元件(S1，S2，......，Sm)的漏极(或源极)上。
开关元件(S1，S2，......，Sm)的源极(或漏极)连接在图像信号线(DATA)上，栅极连接在水平驱动电路(YDV)上。
由水平驱动电路(YDV)对S1至Sm的开关元件依次扫描(正向扫描)，或对Sm至S1的开关元件依次扫描(反向扫描)。
图2是用于说明本发明的实施例的CMOS移位寄存器的基本电路的电路图，是用于说明适用于图1所示的垂直驱动电路(XDV)或水平驱动电路(YDV)的CMOS移位寄存器的基本电路的电路图。
本实施例的CMOS移位寄存器，以图2所示的p型MOS晶体管(Tr1，Tr4，Tr5)和n型MOS晶体管(Tr2，Tr3，Tr5)这6个晶体管构成的电路为基本电路。
这6个晶体管(Tr1～Tr6)由使用了多晶硅作为半导体层的薄膜晶体管构成。
另外，图1中的垂直扫描驱动电路(XDV)、水平扫描驱动电路(YDV)是液晶显示面板内的电路，这些电路与6个晶体管(Tr1～Tr6)相同，由使用了多晶硅作为半导体层的薄膜晶体管构成，这些薄膜晶体管与像素的薄膜晶体管(Tnm)等同时形成。
图2中，第1电源电压(VDD)为High电平(以下称为H电平)，第2电源电压(VSS)为Low电平(以下称为L电平)。
p型MOS晶体管(Tr4)的漏极与n型MOS晶体管(Tr3)的漏极连接，p型MOS晶体管(Tr4)的源极连接第1电源电压(VDD)，n型MOS晶体管(Tr3)的源极连接第2电源电压(VSS)。
同样地，p型MOS晶体管(Tr5)的漏极与n型MOS晶体管(Tr6)的漏极连接，p型MOS晶体管(Tr5)的源极连接第1电源电压(VDD)，n型MOS晶体管(Tr6)的源极连接第2电源电压(VSS)。
另外，p型MOS晶体管(Tr1)的漏极与n型MOS晶体管(Tr2)的漏极连接，n型MOS晶体管(Tr2)的源极连接第2电源电压(VSS)。
在p型MOS晶体管(Tr1)的源极上施加时钟(CLK)，在p型MOS晶体管(Tr1)的栅极和n型MOS晶体管(Tr2)的栅极上施加输入信号(IN)。另外，输入信号(IN)也施加在p型MOS晶体管(Tr5)的栅极上。
p型MOS晶体管(Tr5)的漏极连接在p型MOS晶体管(Tr4)的栅极上，p型MOS晶体管(Tr4)的漏极连接在传送输出端子上，从该传送输出端子输出传送输出(TRN)。
n型MOS晶体管(Tr3)的栅极连接在p型MOS晶体管(Tr1)的漏极上，p型MOS晶体管(Tr1)的漏极连接在扫描电路输出端子上，从该扫描电路输出端子输出扫描电路输出(OT)。
在n型MOS晶体管(Tr6)的栅极上施加复位信号(RST)。
在稳定状态下，输入信号(IN)为H电平，节点(RS)和复位信号(RST)为L电平。此时，扫描电路输出(OT)为L电平，传送输出(TRN)为H电平。
对图2所示的基本电路，输入如图3所示的时序的时钟(CLK)和输入信号(IN)。
通过输入信号(IN)从H电平变为L电平，晶体管(Tr1)和晶体管(Tr5)导通，晶体管(Tr2)截止。
在该时段，因为时钟(CLK)为L电平，所以扫描电路输出(OT)的电位保持L电平不变化。另外，因为晶体管(Tr5)导通，所以节点(RS)成为H电平，晶体管(Tr4)截止。
因为晶体管(Tr3)截止，所以传送输出(TRN)浮置，保持H电平。
因为当时钟(CLK)成为H电平时，晶体管(Tr1)导通，所以扫描电路输出(OT)成为H电平，晶体管(Tr3)导通，传送输出(TRN)成为L电平。
时钟(CLK)切换为L电平的同时，输入信号(IN)成为H电平，晶体管(Tr1)截止，晶体管(Tr2)导通。
由此，扫描电路输出(OT)成为L电平，晶体管(Tr3)截止，传送输出(TRN)保持L电平。
输入信号(IN)为H电平，晶体管(Tr5)截止，因此节点(RS)成为浮置，保持H电平。
当复位信号(RST)从L电平变为H电平时，晶体管(Tr6)接通，节点(RS)成为L电平。由此，传送输出(TRN)成为H电平，成为稳定状态。
由此，作为传送输出(TRN)，能够使输入信号(IN)移位1个时钟传送，并且以输入信号(IN)的时序锁存时钟(CLK)输出。
如图4所示，n个多级地连接上述基本电路(S/R)，通过输入彼此反相的时钟至奇数号基本电路(S/R)的CLK端子和偶数号基本电路(S/R)的CLK端子，能依次传送时钟，得到作为移位寄存器的功能。图4所示的CMOS移位寄存器的时序图的一个例子如图5所示。
在图15表示的电路结构的情况下，p型MOS晶体管(PM1，PM2)以及n型MOS晶体管(nM1，nM2)，栅极直接连接在传送时钟(CLK)和反相时钟(CLKB)的时钟总线上。
即，在图15所示的电路结构的情况下，与如图2所示的晶体管(Tr1)那样漏极(或源极)连接在传送时钟(CLK)的时钟总线上的情况相比，时钟总线的负荷将会增出栅极电容的量。
一般地，为稳定驱动更高负荷的布线，需要增加稳定电流，所以功耗增大，但通过采用本实施例的基本电路结构，能降低时钟总线的负荷，能够降低由时钟总线的充放电引起的功耗，并且能通过降低驱动时钟总线的电路的负荷来降低功耗。
另外，在图15所示的电路结构的情况下，p型MOS晶体管(PM1，PM2)以及n型MOS晶体管(nM1，nM2)以时钟(CLK)的周期进行开关动作。
时钟(CLK)的周期由于比CMOS移位寄存器的动作的周期快数倍，所以其它的晶体管在1次动作期间进行数倍次数的动作。
本实施例的基本电路，所有的晶体管以CMOS移位寄存器的动作周期动作，因此与图15所示的电路结构相比能使可靠性提高。
在图15所示的电路结构中，有在传送部和逻辑与非电路(NAND)等中串联连接的晶体管。通常，当串联连接晶体管时，与单个晶体管相比，接通电阻增大，驱动能力降低。
在本实施例的基本电路中，因为不必需NAND电路，不存在串联连接的晶体管，所以能够进行高速动作(低电压化)。
一般地，在反相器等切换电位的状态转变时，流过穿透电流。这成为功耗增加的原因。
在本实施例的基本电路中，假定在切换输入信号(IN)的电压的转变状态，在时钟(CLK)为H电平的情况下，经由晶体管(Tr1)和晶体管(Tr2)，从传送时钟(CLK)的时钟总线向第2电源电压(VSS)流过穿透电流，但基于以下理由，几乎不流过穿透电流。
如图4所示，IN端子连接在前级TRN端子上，RST端子连接在其后第二级的OT端子上。即，输入信号(IN)为前级传送输出(TRN)，复位信号(RST)为其后第二级的扫描电路输出(OT)。
一般地，晶体管发生动作延迟，因此，切换输入信号(IN)的时刻相对于时钟(CLK)产生延迟。
因此，输入信号(IN)从H电平变为L电平是在时钟(CLK)从H电切换为L电平之后，输入信号(IN)从L电平变为H电平是在时钟(CLK)从H电平切换为L电平之后。
这样，本实施例的基本电路是一种时序电路，由于几乎不流过穿透电流，所以具有降低功耗的效果。
在本实施例的基本电路的输出中，输出切换以相同时序进行，所以能考虑到由延迟引起交叉。
通常，栅极信号在切换的时段设有L电平的期间，以不发生2条线路同时接通。
在图15所示的电路结构的情况下，使用设逻辑与非电路(NAND)为3输入，输入设有L电平期间的信号等方法，但在本实施例中，如图6所示，通过对时钟(CLK1)和时钟(CLK2)都设置L电平期间，能够在输出切换时段设置L电平期间。当然，也可以使用逻辑与非电路(NAND)等。
如图4所示，对RST端子输入其后第二级的扫描电路输出(OT)。因此，CMOS移位寄存器的最后2级基本电路不存在输入至RST端子的信号。即，由于节点(RS)不成为L电平，传送输出(TRN)保持L电平。
最末级的基本电路，因为不存在连接在TRN端子上的电路，所以没有问题，但从最末级的前1级的基本电路的TRN端子输出的传送输出(TRN)即最末级的输入信号(IN)保持L电平，继续读入时钟(CLK)。因此，最末级的基本电路需要作为虚拟级利用。
通过对最后2级的基本电路的RST端子输入启动信号(FLM)的反相信号(FLMB)，能够在输入时使节点(RS)为L电平，成为稳定状态。
另外，从最末级的基本电路的OT端子，继续输出时钟(CLK)的波形，因此，对最末级的前2级的基本电路的RST端子，继续输入H电平和L电平的信号。但是，节点(RS)因为是稳定状态且为L电平，所以没有问题。
在稳定状态，节点(RS)为浮置状态，保持L电平。但是，在存在晶体管的截止电流等的漏电流的情况下，节点(RS)不能保持L电平。
作为节电(RS)主要的漏电路径，考虑经由晶体管(Tr5)的至第1电源电压(VDD)的路径，在节点(RS)的电位由L电平上升了的情况下，有发生误动作的可能性。
所以，例如，如图7所示，通过在节点(RS)和第1电源电压(VDD)之间追加保持电容(Cs)，能够实现稳定化。
当然，保持电容(Cs)的连接目标也可以为第2电源电压(VSS)或其它稳定电位。
另外，因为减少主要漏电路径的晶体管(Tr5)的漏电，所以增长晶体管(Tr5)的沟道长度、缩短沟道宽度等也当然是有效的。
IN端子(换而言之，前级基本电路的TRN端子)在输出H电平的扫描电路输出(OT)的时段，也就是输入信号(IN)为L电平、时钟(CLK)为H电平的时段，为浮置状态。
因此，预料到时钟(CLK)从L电平变为H电平时，通过晶体管(Tr1)的栅极电容的电容耦合，IN端子的电位由L电平上升。
在该情况下，晶体管(Tr1)的导通电阻上升，对扫描电路输出(OT)的输出延迟增大。在上升的电位超过了晶体管(Tr2)的阈值的情况下，晶体管(Tr2)导通，输出扫描电路输出(OT)的期间，经由晶体管(Tr2)、晶体管(Tr1)，从传送时钟(CLK)的时钟总线向第2电源电压(VSS)流过穿透电流。
所以，如图8所示，在晶体管(Tr2)的栅极与第2电源电压之间连接n型晶体管(Tr7)，在该晶体管(Tr7)的栅极上施加扫描电路输出(OT)。
由此，扫描电路输出(OT)为H电平的期间，能够使IN端子为L电平。
在追加了晶体管(Tr7)的情况下，假设在输入信号(IN)从L电平切换至H电平、扫描电路输出(OT)从H电平切换至L电平的瞬间，在晶体管(Tr7)中流过穿透电流。
但是，输入信号(IN)的切换时刻相对于扫描电路输出(OT)的切换时刻延迟，所以预料到几乎不流过穿透电流。
OT为扫描电路输出。即，例如，在连接扫描线的情况下，扫描电路输出(OT)的负荷电容增大。
当然，晶体管(Tr3)的栅极电位上升、下降的延迟也变大，传送延迟增大。因此，预料到电路的动作频率降低。
为了防止这些问题，增大晶体管(Tr1)的沟道宽度不是优选的方法，因为电容耦合的影响也变大。
作为一般的对策，优选如下方法，即、如图9所示，设置使用由p型MOS晶体管(Tr9)和n型MOS晶体管(Tr8)构成的反相器、由p型MOS晶体管(TrB)和n型MOS晶体管(TrA)构成的反相器的缓冲电路，降低扫描电路输出(OT)的负荷。
节点(RS)为浮置节点，为稳定状态且为L电平，但在初始状态(电源接通时)是不稳定的。
所以，如图10所示，与晶体管(Tr6)并联地设置n型MOS晶体管(TrC)，通过对该晶体管(TrC)的栅极施加启动信号(FLM)的反相信号(FLMB)，能够在输入启动信号时使节点(RS)复位为稳定状态。
在输入信号(IN)从L电平变为H电平，时钟(CLK)从H电平变为L电平的时刻，如上所述，由于延迟输入信号(IN)的时序发生延迟。
因此，经由晶体管(Tr2)，写入L电平至扫描电路输出(OT)的时序延迟，切换开始时，经由晶体管(Tr1)写入L电平。即，在晶体管(Tr1)的栅极为L电平、漏极(或源极)为L电平时，在源极(或漏极)写入L电平。
该情况下，预料到不能得到高栅极源极(或漏极)电压，对扫描电路输出(OT)的写入延迟变大。
一般地，作为写入L电平的晶体管，n沟道晶体管优于p沟道晶体管。
所以，如图11所示，与晶体管(Tr1)并联地连接n型MOS晶体管(TrD)，在该晶体管(TrD)的栅极上施加由p型MOS晶体管(TrE)和n型MOS晶体管(TrF)组成的反相器反相的输入信号，通过形成CMOS开关，能够减少延迟。另外，如图12所示，通过组合由图11的晶体管(TrD)构成的反相器、由图9所示的p型MOS晶体管(Tr9)和n型MOS晶体管(Tr8)构成的反相器、由p型MOS晶体管(TrB)和n型MOS晶体管(TrA)构成的反相器，能够削减图11中的p型MOS晶体管(TrE)和n型MOS晶体管(TrF)组成的反相器。
该情况下，扫描电路输出(OT)变为L电平后，也能够使晶体管(TrD)在由2级反相器延迟的期间导通。因为只要不延迟1个时钟，作为动作就没有问题，所以连接负荷大、延迟大的输出也没有问题。图13表示具备上述全部功能的情况的电路。
另外，通过将全部n型MOS晶体管换成p型MOS晶体管，将p型MOS晶体管换成n型MOS晶体管，互换第1电源电压(VDD)与第2电源电压(VSS)，转换输入信号的逻辑，而成为用反相逻辑动作的CMOS移位寄存器。另外，在上述说明中，说明了作为晶体管使用MOS(Metal Oxide Semiconductor)型TFT的情况，但也可以使用MIS(Metal Insulator Semiconductor)FET等。另外，在上述说明中，说明了将垂直驱动电路(XDV)和水平驱动电路(YDV)内置于显示面板的情况，但本发明并不限定于此，也可以使用半导体芯片构成垂直驱动电路(XDV)和水平驱动电路(YDV)本身或一部分的功能。
此外，在上述说明中，说明了将本发明应用于液晶显示装置的实施例，但不言而喻，本发明并不限定于此，也可以应用于例如使用有机EL元件等的EL显现装置。以上基于上述实施例，具体说明了本发明人完成的发明，当然，本发明不限于上述实施例，也可以在不脱离其主旨的范围进行各种变更。

Claims (78)

1.一种显示装置，其特征在于：
具有多个像素和驱动上述多个像素的驱动电路，
上述驱动电路具有移位寄存器，
上述移位寄存器具有多级级联连接的n个基本电路，其中，n≥2，
上述基本电路具有在第1电极上施加时钟的第1导电类型的第1晶体管、和与上述第1导电类型不同的第2导电类型的第2晶体管，其中，上述第2晶体管，其第2电极连接在上述第1晶体管的第2电极上，在其第1电极上施加第2电源电压，
在上述第1晶体管的控制电极和上述第2晶体管的控制电极上施加输入信号，
上述第1晶体管的上述第2电极连接在扫描电路输出端子上，
上述基本电路包括
第3晶体管，为上述第1导电类型，在其第1电极上施加与上述第2电源电压不同的第1电源电压；
第4晶体管，为上述第2导电类型，其第2电极连接在上述第3晶体管的第2电极上，并且其控制电极连接在上述第1晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压；
第5晶体管，为上述第1导电类型，在其第1电极上施加上述第1电源电压，其第2电极连接在上述第3晶体管的控制电极上；
第6晶体管，为上述第2导电类型，其第2电极连接在上述第5晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压，
其中，在上述第5晶体管的控制电极上施加上述输入信号，
在上述第6晶体管的控制电极上施加复位信号，
上述第3晶体管的第2电极连接在传送输出端子上。
2.根据权利要求1所述的显示装置，其特征在于：
上述基本电路具有电容元件，上述电容元件，其一端连接在上述第5晶体管的上述第2电极上，在其另一端施加预定的电压。
3.根据权利要求2所述的显示装置，其特征在于：
上述预定的电压是上述第1电源电压或上述第2电源电压。
4.根据权利要求1所述的显示装置，其特征在于：
上述基本电路具有第7晶体管，该第7晶体管为上述第2导电类型，其第2电极连接在上述第2晶体管的上述控制电极上，且其控制电极连接在上述第1晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压。
5.根据权利要求3所述的显示装置，其特征在于：
上述基本电路具有第7晶体管，该第7晶体管为上述第2导电类型，其第2电极连接在上述第2晶体管的上述控制电极上，且其控制电极连接在上述第1晶体管的上述第2电极上，在其第1电极上施加上述第2电源电压。
6.根据权利要求1所述的显示装置，其特征在于：
上述基本电路具有缓冲电路，该缓冲电路设置在上述第1晶体管的上述第2电极与上述扫描电路输出端子之间。
7.根据权利要求3所述的显示装置，其特征在于：
上述基本电路具有缓冲电路，该缓冲电路设置在上述第1晶体管的上述第2电极与上述扫描电路输出端子之间。
8.根据权利要求5所述的显示装置，其特征在于：
上述基本电路具有缓冲电路，该缓冲电路设置在上述第1晶体管的上述第2电极与上述扫描电路输出端子之间。
9.根据权利要求6至权利要求8的任意一项所述的显示装置，其特征在于：
上述缓冲电路是偶数级级联连接的反相器。
10.根据权利要求1所述的显示装置，其特征在于：
上述基本电路具有第8晶体管，该第8晶体管为上述第2导电类型，与上述第6晶体管并联连接，
在上述第8晶体管的控制电极上施加启动信号的反相信号。
11.根据权利要求3所述的显示装置，其特征在于：
上述基本电路具有第8晶体管，该第8晶体管为上述第2导电类型，与上述第6晶体管并联连接，
在上述第8晶体管的控制电极上施加启动信号的反相信号。
12.根据权利要求1所述的显示装置，其特征在于：
上述基本电路具有第9晶体管，该第9晶体管为上述第2导电类型，与上述第1晶体管并联连接，
在上述第9晶体管的控制电极上施加输入信号的反相信号。
13.根据权利要求3所述的显示装置，其特征在于：
上述基本电路具有第9晶体管，该第9晶体管为上述第2导电类型，与上述第1晶体管并联连接，
在上述第9晶体管的控制电极上施加输入信号的反相信号。
14.根据权利要求4所述的显示装置，其特征在于：
上述基本电路具有第9晶体管，该第9晶体管为上述第2导电类型，与上述第1晶体管并联连接，
在上述第9晶体管的控制电极上施加输入信号的反相信号。
15.根据权利要求5所述的显示装置，其特征在于：
上述基本电路具有第9晶体管，该第9晶体管为上述第2导电类型，与上述第1晶体管并联连接，
在上述第9晶体管的控制电极上施加输入信号的反相信号。
16.根据权利要求10所述的显示装置，其特征在于：
上述基本电路具有第9晶体管，该第9晶体管为上述第2导电类型，与上述第1晶体管并联连接，
在上述第9晶体管的控制电极上施加输入信号的反相信号。
17.根据权利要求6至权利要求8的任意一项所述的显示装置，其特征在于：
上述基本电路具有第10晶体管，该第10晶体管为上述第2导电类型，与上述第1晶体管并联连接，
上述第10晶体管的控制电极连接在上述缓冲电路的输出端子上。
18.根据权利要求1所述的显示装置，其特征在于：
对上述n个基本电路中的第奇数级基本电路的上述第1晶体管的上述第1电极提供第1时钟，
对上述n个基本电路中的第偶数级基本电路的上述第1晶体管的上述第1电极提供第2时钟，
上述第1时钟与上述第2时钟的周期相同，相位不同。
19.根据权利要求3所述的显示装置，其特征在于：
对上述n个基本电路中的第奇数级基本电路的上述第1晶体管的上述第1电极提供第1时钟，
对上述n个基本电路中的第偶数级基本电路的上述第1晶体管的上述第1电极提供第2时钟，
上述第1时钟与上述第2时钟的周期相同，相位不同。
20.根据权利要求5所述的显示装置，其特征在于：
对上述n个基本电路中的第奇数级基本电路的上述第1晶体管的上述第1电极提供第1时钟，
对上述n个基本电路中的第偶数级基本电路的上述第1晶体管的上述第1电极提供第2时钟，
上述第1时钟与上述第2时钟的周期相同，相位不同。
21.根据权利要求6至权利要求8、权利要求12至权利要求16的任意一项所述的显示装置，其特征在于：
对上述n个基本电路中的第奇数级基本电路的上述第1晶体管的上述第1电极提供第1时钟，
对上述n个基本电路中的第偶数级基本电路的上述第1晶体管的上述第1电极提供第2时钟，
上述第1时钟与上述第2时钟的周期相同，相位不同。
22.根据权利要求17所述的显示装置，其特征在于：
对上述n个基本电路中的第奇数级基本电路的上述第1晶体管的上述第1电极提供第1时钟，
对上述n个基本电路中的第偶数级基本电路的上述第1晶体管的上述第1电极提供第2时钟，
上述第1时钟与上述第2时钟的周期相同，相位不同。
23.根据权利要求18至权利要求20的任意一项所述的显示装置，其特征在于：
上述第1时钟与上述第2时钟具有成为相同电压电平的期间。
24.根据权利要求22所述的显示装置，其特征在于：
上述第1时钟与上述第2时钟具有成为相同电压电平的期间。
25.根据权利要求18至权利要求20的任意一项所述的显示装置，其特征在于：
作为上述n个基本电路中的第m级基本电路的上述输入信号，输入第(m-1)级基本电路的传送输出，其中，2≤m≤n，
作为上述第m级基本电路的复位信号，输入第(m+2)级基本电路的上述扫描电路输出。
26.根据权利要求21所述的显示装置，其特征在于：
作为上述n个基本电路中的第m级基本电路的上述输入信号，输入第(m-1)级基本电路的传送输出，其中，2≤m≤n，
作为上述第m级基本电路的复位信号，输入第(m+2)级基本电路的上述扫描电路输出。
27.根据权利要求22所述的显示装置，其特征在于：
作为上述n个基本电路中的第m级基本电路的上述输入信号，输入第(m-1)级基本电路的传送输出，其中，2≤m≤n，
作为上述第m级基本电路的复位信号，输入第(m+2)级基本电路的上述扫描电路输出。
28.根据权利要求23所述的显示装置，其特征在于：
作为上述n个基本电路中的第m级基本电路的上述输入信号，输入第(m-1)级基本电路的传送输出，其中，2≤m≤n，
作为上述第m级基本电路的复位信号，输入第(m+2)级基本电路的上述扫描电路输出。
29.根据权利要求24所述的显示装置，其特征在于：
作为上述n个基本电路中的第m级基本电路的上述输入信号，输入第(m-1)级基本电路的传送输出，其中，2≤m≤n，
作为上述第m级基本电路的复位信号，输入第(m+2)级基本电路的上述扫描电路输出。
30.根据权利要求25所述的显示装置，其特征在于：
作为上述n个基本电路中的第1级基本电路的上述输入信号，输入启动信号。
31.根据权利要求26所述的显示装置，其特征在于：
作为上述n个基本电路中的第1级基本电路的上述输入信号，输入启动信号。
32.根据权利要求27所述的显示装置，其特征在于：
作为上述n个基本电路中的第1级基本电路的上述输入信号，输入启动信号。
33.根据权利要求28所述的显示装置，其特征在于：
作为上述n个基本电路中的第1级基本电路的上述输入信号，输入启动信号。
34.根据权利要求29所述的显示装置，其特征在于：
作为上述n个基本电路中的第1级基本电路的上述输入信号，输入启动信号。
35.根据权利要求18至权利要求20的任意一项所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
36.根据权利要求21所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
37.根据权利要求22所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
38.根据权利要求23所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
39.根据权利要求24所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
40.根据权利要求25所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
41.根据权利要求26所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
42.根据权利要求27所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
43.根据权利要求28所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
44.根据权利要求29所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
45.根据权利要求30所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
46.根据权利要求31所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
47.根据权利要求32所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
48.根据权利要求33所述的显示装置，其特征在于：
作为上述n个基本电路中的第(n-1)级和第n级基本电路的复位信号，输入启动信号的反相信号。
49.根据权利要求18至权利要求20的任意一项所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
50.根据权利要求21所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
51.根据权利要求22所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
52.根据权利要求23所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
53.根据权利要求24所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
54.根据权利要求25所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
55.根据权利要求26所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
56.根据权利要求27所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
57.根据权利要求28所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
58.根据权利要求29所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
59.根据权利要求30所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
60.根据权利要求31所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
61.根据权利要求32所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
62.根据权利要求33所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
63.根据权利要求34所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
64.根据权利要求35所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
65.根据权利要求36所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
66.根据权利要求37所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
67.根据权利要求38所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
68.根据权利要求39所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
69.根据权利要求40所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
70.根据权利要求41所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
71.根据权利要求42所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
72.根据权利要求43所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
73.根据权利要求44所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
74.根据权利要求45所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
75.根据权利要求46所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
76.根据权利要求47所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
77.根据权利要求48所述的显示装置，其特征在于：
上述n个基本电路中的第n级基本电路，作为虚拟级使用，对移位动作没有贡献。
78.根据权利要求21所述的显示装置，其特征在于：
上述第1时钟与上述第2时钟具有成为相同电压电平的期间。
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