CN101017656B - 显示装置 - Google Patents

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Abstract

本发明提供一种包括具有CMOS移位寄存器电路的驱动电路的显示装置，CMOS移位寄存器电路由简单的CMOS电路构成。驱动电路具有移位寄存器电路，移位寄存器电路具有级联连接成多级的n(n≥2)个基本电路，基本电路包括：第1电极被施加时钟的第1导电型的第1晶体管；第1电极被施加第2电源电压，导电型与第1导电型不同的第2导电型的第2晶体管；以及第2电极与第2晶体管的第2电极连接，第1电极被施加与第2电源电压不同的第1电源电压的第1导电型的第3晶体管，第1晶体管的第2电极与第3晶体管的控制电极连接，第1晶体管的控制电极和第2晶体管的控制电极，被施加输入信号，第3晶体管的第2电极的电压成为扫描电路输出。

Description

显示装置
技术领域
本发明涉及显示装置，尤其涉及包括具有CMOS移位寄存器电路的驱动电路的显示装置，上述CMOS移位寄存器由CMOS电路构成。
背景技术
通常，在将薄膜晶体管(TFT：Thin Film Transistor)用作有源元件的有源矩阵液晶显示装置中，为了依次向扫描线施加选择扫描电压而使用扫描电路。
图13是表示以往的扫描电路的电路结构的框图，在该图13中，10是移位寄存器电路，11是电平转换电路。
作为图13所示的移位寄存器电路10，已知有由CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)电路构成的CMOS移位寄存器电路，或者由nMOS单沟道晶体管构成的nMOS单沟道移位寄存器电路。
图14是表示以往的CMOS移位寄存器电路的单元电路的电路图，是日本特开2000-227784号公报、日本特开平10-199284号公报所记载的电路结构。
图14所示的单元电路，包括对输入信号(IN)进行反相的时钟反相器(clocked inverter)、对输入信号(IN)的反相信号进行再反相的反相器(INV2)、以及将输入信号(IN)的再反相信号反馈为反相器(INV2)的输入的时钟反相器(INV3)。
而且，反相器(INV2)的输出成为传送输出(TRN)。此外，输入信号(IN)和传送输出(TRN)被输入到“与非”电路(NAND)。“与非”电路(NAND)的输出信号，由反相器(INV4)反相后成为扫描电路输出(OT)。
在此，奇数级的单元电路中的时钟反相器(INV1)，在时钟(CLK)为高电平(反相时钟(CLKB)为低电平)时，将输入信号反相；同级的单元电路中的时钟反相器(INV3)，在时钟(CLK)为低电平(反相时钟(CLKB)为高电平)时，将输入信号反相。
在偶数级的单元电路的时钟反相器(INV1、INV3)中，使输入信号反相的时钟的关系，为与奇数级的时钟的关系相对调的关系。
对于由nMOS单沟道晶体管构成的nMOS单沟道移位寄存器电路，在日本特开2002-215118号公报中有记载。
图15是表示图14所示的单元电路的实际的电路结构的电路图。图15的IN(S)相当于图14的输入信号(IN)，图15的OT(S)相当于图14的扫描电路输出(OT)。
如图13所示，在以往的扫描电路中，在移位寄存器电路10之外，在每行(line)均设置有电平转换电路11。图16是表示图13所示的电平转换电路11的一例的电路结构的电路图。
图16所示的电平转换电路，为所谓的封闭式电平转换电路，输入低压信号的信号(IN(L))和反相信号(INB(L))，输出高压信号的信号(OT(L)、OTB(L))。图16的IN(L)相当于图15的扫描电路输出(OT(S))。
近年来，用于数字静态照相机、移动电话等的有源矩阵液晶显示装置，正在向更高精细化发展。
伴随着这种高精细化，在以往的扫描电路中，如图15、图16所示，存在如下问题，即，晶体管元件数多(在移位寄存器电路10的单元电路中为16，在电平转换电路11的单元电路中为6)，难以适应高精细化。
此外，还存在如下问题，即，图15的p型MOS晶体管(PM1、PM2)和n型MOS晶体管(NM1、NM2)，为栅极与传送时钟(CLK)和反相时钟(CLKB)的时钟总线直接连接的结构，因此，时钟总线的负荷增大，功耗增大。
此外，图15的p型MOS晶体管(PM1、PM2)和n型MOS晶体管(NM1、NM2)，按照时钟进行动作，因此，晶体管的劣化明显，在高速动作时的可靠性方面存在问题。
还存在如下问题，即，近年来人们不断追求低压化和低功耗化，需要降低最消耗功率的时钟的振幅，但在以往的电路结构中难以实现。
此外，例如在上述日本特开2002-215118号公报所记载的nMOS单沟道移位寄存器电路中，虽然实现了低输入电容和高可靠性，但却存在难以实现低压化和高速驱动这样的问题。
本发明正是为解决上述现有技术的问题点而完成的，本发明的目的在于，提供一种包括具有CMOS移位寄存器电路的驱动电路的显示装置，上述CMOS移位寄存器电路由简单的CMOS电路构成。
本发明的上述以及其他目的和新的特征，将通过本说明书的描述和附图得到明确。
发明内容
以下，对本申请所公开的发明中有代表性的内容的概要进行简单的说明。
本发明提供一种显示装置，包括多个像素、和驱动上述多个像素的驱动电路，上述驱动电路具有移位寄存器电路，上述移位寄存器电路，具有级联连接成多级的n(n≥2)个基本电路，上述基本电路，包括第1电极被施加时钟的第1导电型的第1晶体管；第1电极被施加第2电源电压，导电型与第1导电型不同的第2导电型的第2晶体管；以及第2电极与上述第2晶体管的第2电极连接，第1电极被施加与上述第2电源电压不同的第1电源电压的第1导电型的第3晶体管，上述第1晶体管的第2电极与上述第3晶体管的控制电极连接，上述第1晶体管的控制电极和上述第2晶体管的控制电极，被施加输入信号，上述第3晶体管的上述第2电极的电压成为扫描电路输出。
以下，对通过本申请所公开的发明中有代表性的内容而取得的效果进行简单的说明。
根据本发明，能够提供一种包括具有CMOS移位寄存器电路的驱动电路的显示装置，上述CMOS移位寄存器电路由简单的CMOS电路构成。
附图说明
图1是表示本发明的实施例的有源矩阵式液晶显示装置的等效电路的电路图。
图2是用于说明本发明的实施例的CMOS移位寄存器电路的基本电路的电路图。
图3是用于说明被输入到图2所示的基本电路的时钟(CLK)和输入信号(IN)的时序的图。
图4是表示本发明的实施例的扫描电路的图。
图5是表示图2所示的基本电路的变形例的电路图。
图6是表示图2所示的基本电路的变形例的电路图。
图7是表示完全囊括图5、图6的变形例的基本电路的电路图。
图8是表示具备所有功能的扫描电路的电路结构的电路图。
图9是表示图8所示的扫描电路的时序的图。
图10是用于说明本发明的实施例的CMOS移位存储器电路的输出的时序的图。
图11是表示在本发明的实施例中，用于对CMOS移位寄存器电路的输出设置低电平-低电平期间的简易电路结构的电路图。
图12是表示在本发明的实施例中，用于对CMOS移位寄存器电路的输出设置低电平-低电平期间的其他电路结构的电路图。
图13是表示以往的扫描电路的电路结构的框图。
图14是表示以往的CMOS移位寄存器电路的单元电路的电路图。
图15是表示图14所示的单元电路的实际电路结构的电路图。
图16是表示图13所示的电平转换电路的一例的电路结构的电路图。
具体实施方式
以下，参照附图详细说明本发明的实施例。
在用于说明实施例的所有附图中，具有相同功能的部分标注相同的附图标记，省略其重复的说明。
图1是表示本发明的实施例的有源矩阵式液晶显示装置的等效电路的电路图。
如图1所示，本实施例的有源矩阵式液晶显示装置，在中间隔着液晶相互对置地配置的一对基板中的一个基板的液晶侧的面上，具有在x方向延伸的n根扫描线(X1，X2，...，Xn)、和在y方向延伸的m根影像线(Y1，Y2，...，Yn)。
被扫描线(也称作栅极线)和影像线(也称作漏极线)围起来的区域为像素区域，在1个像素区域中，设置有栅极与扫描线连接、漏极(或者源极)与影像线连接、源极(或者漏极)与像素电极连接的薄膜晶体管(Tnm)。
此外，与像素电极相对置地配置有共用电极(common电极，也称作对置电极)(COM)，因此，在像素电极与共用电极(COM)之间设置液晶电容(Cnm)。液晶(LC)由像素电极与共用电极(COM)之间产生的电场进行驱动。共用电极COM，既可以形成在与形成有像素电极的基板相同的基板上，也可以形成在不同的基板上。另行在保持电容线与像素电极之间设置保持电容。
各扫描线(X 1，X2，...，Xn)与垂直驱动电路(XDV)连接，由垂直驱动电路(XDV)将栅极信号依次提供给从X1到Xn的扫描线(为正向扫描)，或者依次提供给从Xn到X1的扫描线(为反向扫描)。
各影像线(Y1，Y2，...，Ym)与开关元件(S1，S2，...，Sm)的漏极(或者源极)连接。
开关元件(S1，S2，...，Sm)的源极(或者漏极)与影像信号线(DATA)连接，栅极与水平驱动电路(YDV)连接。
由水平驱动电路(YDV)依次扫描从S1到Sm的开关元件(为正向扫描)，或者依次扫描从Sm到S1的开关元件(为反向扫描)。
图2是用于说明本发明的实施例的CMOS移位寄存器电路的基本电路的电路图。是用于说明适用于图1所示的垂直驱动电路(XDV)或者水平驱动电路(YDV)的CMOS移位寄存器电路的基本电路的电路图。
本实施例的CMOS移位寄存器电路，以由图2所示的p型MOS晶体管(Tr2、Tr4、Tr6)、和n型MOS晶体管(Tr0、Tr1、Tr3、Tr5)这7个晶体管构成的电路为基本电路。
这7个晶体管(Tr0～Tr6)，由将多晶硅用作半导体层的薄膜晶体管构成。
此外，图1中的垂直驱动电路(XDV)和水平驱动电路(YDV)，为液晶显示板内的电路，这些电路与7个晶体管(Tr0～Tr6)相同，由将多晶硅用作半导体层的薄膜晶体管构成，这些薄膜晶体管，与像素的薄膜晶体管(Tnm)等同时形成。
在图2中，第2电源电压(VDDH)为高电平(以下，称作H电平)，第1电源电压(VSS)为低电平(以下，称作L电平)。
p型MOS晶体管(Tr2)的漏极与n型MOS晶体管(Tr1)的漏极相连接，p型MOS晶体管(Tr2)的源极与第2电源电压(VDDH)连接，n型MOS晶体管(Tr1)的源极与第1电源电压(VSS)连接。
同样地，p型MOS晶体管(Tr4)的漏极与n型MOS晶体管(Tr3)的漏极相连接，p型MOS晶体管(Tr4)的源极与第2电源电压(VDDH)连接，n型MOS晶体管(Tr3)的源极与第1电源电压(VSS)连接。
此外，p型MOS晶体管(Tr6)的漏极与n型MOS晶体管(Tr5)的漏极相连接，p型MOS晶体管(Tr6)的源极与第2电源电压(VDDH)连接，n型MOS晶体管(Tr5)的源极与第1电源电压(VSS)连接。
对n型MOS晶体管(Tr0)的源极施加时钟(CLK)，n型MOS晶体管(Tr0)的漏极，与n型MOS晶体管(Tr1)的栅极连接。
对n型MOS晶体管(Tr0)的栅极和n型MOS晶体管(Tr5)的栅极施加输入信号(IN)。此外，输入信号(IN)还被施加到p型MOS晶体管(Tr2)的栅极。
n型MOS晶体管(Tr5)的漏极(或者p型MOS晶体管(Tr6)的漏极)，与n型MOS晶体管(Tr3)的栅极连接。
n型MOS晶体管(Tr1)的漏极(或者p型MOS晶体管(Tr2)的漏极)，与p型MOS晶体管(Tr4)的栅极连接，n型MOS晶体管(Tr1)的漏极电压成为扫描电路输出(OTB)。
n型MOS晶体管(Tr3)的漏极(或者p型MOS晶体管(Tr4)的漏极)电压成为传送输出(TRN)。此外，对p型MOS晶体管(Tr6)的栅极施加复位信号(RST)。
在稳定状态下，输入信号(IN)为L电平，复位信号(RST)为H电平。此外，节点(OT)浮置，为L电平；节点(RS)浮置，为H电平。此时，扫描电路输出(OTB)成为H电平，传送输出(TRN)成为L电平。
在该稳定状态下，晶体管(Tr0、Tr1、Tr4、Tr5、Tr6)截止，晶体管(Tr2、Tr3)导通。
对图2所示的基本电路输入图3所示的时序的时钟(CLK)和输入信号(IN)。
在图3的(1)→(2)的时序中，在输入信号(IN)从L电平变成H电平时，晶体管(Tr0)和晶体管(Tr5)导通，晶体管(Tr2)截止。
在图3的(2)的时序中，时钟(CLK)为L电平，因此，节点(OT)的电位维持L电平不变，扫描电路输出(OTB)变成浮置，保持H电平。
此外，晶体管(Tr5)导通，因此，节点(RS)变成L电平，晶体管(Tr3)截止。晶体管(Tr3)和晶体管(Tr4)截止，因此，传送输出(TRN)变成浮置，保持L电平。
在图3的(3)的时序中，在时钟(CLK)从L电平变成H电平时，节点(OT)的电位变成H电平，晶体管(Tr1)导通。因此，扫描电路输出(OTB)变成L电平，随之晶体管(Tr4)导通，传送输出(TRN)变成H电平。
在图3的(4)的时序中，在输入信号(IN)和时钟(CLK)从H电平变成L电平时，晶体管(Tr0、Tr1、Tr5)截止，晶体管(Tr2)导通，节点(OT)取为L电平保持状态，扫描电路输出(OTB)为H电平。此外，晶体管(Tr4)截止，传送输出(TRN)维持H电平仍保持状态。
在图3的(5)的时序中，在复位信号(RST)从H电平变成L电平时，晶体管(Tr6)导通，节点(RS)变成H电平，随之晶体管(Tr3)导通，传送输出(TRN)变成L电平。
在图3的(6)的时序中，在复位信号(RST)从L电平变成H电平时，晶体管(Tr6)截止，节点(RS)变成浮置，保持H电平，再次成为稳定状态。
以上为基本电路的基本动作。作为传送输出(TRN)，能够将输入信号(IN)移位1个时钟进行传送，并且，能够以输入信号(IN)的时序锁存并输出时钟(CLK)。
如图4所示，将上述基本电路(S/R)连接成n个多级，通过对奇数级的基本电路(S/R)的CLK端子和偶数级的基本电路(S/R)的CLK端子，输入相互反相的时钟(CLK1、CLK2)，能够依次传送时钟，取得作为扫描电路(移位寄存器电路)的功能。
在图2所示的基本电路中，在输入信号(IN)从L电平切换成H电平时，当在时钟(CLK)为H电平的状态下输入信号(IN)上升时，可能在不同的时序使扫描电路输出(OTB)变成L电平。
此外，在输入信号(IN)从H电平切换成L电平时，当在时钟(CLK)为H电平的状态下输入信号(IN)下降时，节点(OT)以H电平变成保持状态，经由晶体管(Tr2)和晶体管(Tr1)，第2电源电压(VDDH)和第1电源电压(VSS)相连接，流过贯通电流。因此，输入信号(IN)的上升和下降，都需要相对于时钟(CLK)的下降进行延迟。
如图4所示，输入信号(IN)为前级的传送输出(TRN)。传送输出(TRN)，在用时钟(CLK)使晶体管(Tr1)导通之后，使晶体管(Tr4)导通，从而变成H电平。此外，通过对复位信号(RST)输入再下一级的扫描电路输出(OTB)，使晶体管(Tr3)导通，传送输出(TRN)变成L电平。
即，在输入信号(IN)(前级的传送输出(TRN))从L电平变成H电平的时序和从H电平变成L电平的时序，都对时钟(CLK)的切换时序延迟晶体管动作的时间。
因此，能够想到满足相对于上述时钟(CLK)的下降，同时使输入信号(IN)的上升和下降延迟这样的条件。不过，对于作为初级的输入信号(IN)的起始信号(FLM)，能够想到需要进行使之延迟等的调整。
在为图15的电路结构的情况下，p型MOS晶体管(PM1、PM2)和n型MOS晶体管(NM1、NM2)的栅极，与传送时钟(CLK)和反相时钟(CLKB)的时钟总线直接连接。即，在为图15所示的结构的情况下，与时钟总线连接的所有晶体管的栅极电容，成为输入时钟的负荷电容。
在图2所示的本实施例的基本电路中，与传送时钟(CLK)的时钟总线连接的，是晶体管(Tr0)的漏极(或者源极)，因此，输入时钟的负荷电容，除有源的级以外成为栅极截止(gate off)电容，成为负荷电容的栅极电容非常小。
通常，想要稳定驱动更高负荷的布线，需要增加稳定电流，因而功耗增加，通过取为本实施例的基本电路结构，能够降低时钟总线负荷，降低用于对时钟总线进行充电放电的功耗，以及降低驱动时钟总线的电路的负荷，由此能够降低功耗。
此外，在为图15所示的电路结构的情况下，栅极与时钟总线连接的晶体管(PM1、PM2、NM1、NM2)，以时钟(CLK)的周期进行开关动作。时钟(CLK)的周期，与扫描电路(移位寄存器电路)的动作周期相比要快数倍，因此，在其他晶体管动作1次的期间进行数倍动作。
在图2所示的本实施例的基本电路中，所有晶体管都是以扫描电路的动作周期进行动作，因此，与图15所示的电路结构相比，能够提高可靠性。
在图15所示的电路结构中，在传送部和“与非”电路(NAND)等中存在串联连接的晶体管。通常，在对晶体管进行串联连接时，与单晶体管相比导通电阻上升，驱动能力降低。
在图2所示的本实施例的基本电路中，不需要NAND电路，不存在串联连接的晶体管，因此能够实现高速动作(进而能够实现低压化)。
通常，在反相器等中，在切换电位的状态过渡时流过贯通电流。这成为功耗增加的原因。
在图2所示的本实施例的基本电路中，能够想到晶体管(Tr1)和晶体管(Tr2)、晶体管(Tr3)和晶体管(Tr4)、晶体管(Tr5)和晶体管(Tr6)分别成为贯通电流流过的路径。
但是，在图2所示的本实施例的基本电路中，不同时存在切换导通、截止的过渡状态，必须错开1个时钟或动作延迟量地切换晶体管，因此，几乎不流过贯通电流，因此，在降低功耗方面效果显著。
在图2所示的本实施例的基本电路中，时钟(CLK)，经由晶体管(Tr0)，仅与n型MOS晶体管的晶体管(Tr1)连接，发挥使晶体管(Tr1)导通或者截止的作用。
即，时钟(CLK)的H电平，只需使晶体管(Tr1)导通即可，由于没有与p型MOS晶体管连接，因此，能够设定与第2电源电压(VDDH)不同的H电平的电位。
在时钟(CLK)的振幅取为Vck(＞0)，第2电源电压(VDDH)与第1电源电压(VSS)的电位差取为Vh(＞0)时，只需满足Vck≥Vthn，Vh≥2×Vthn即可。其中，Vthn(＞0)为晶体管(Tr1)的阈值电压。
上述说明表明低振幅的时钟(CLK)的H电平电位，能够直接升压至更高的VDDH的电位，即，能够变成Vck＜Vh，就是说，本实施例的基本电路具备电平转换功能。
通常，通过提升电源电压就能提升晶体管的动作性能和电路驱动能力。
在图15的结构中，需要使第2电源电压(VDDH)与时钟(CLK)的H电平、或者第1电源电压(VSS)与时钟(CLK)的L电平基本上为相同电位。为此，在提升电源电压时，会导致也使时钟(CLK)的振幅放大。
电容的充电放电的功耗，与电压的平方成正比，因此，时钟(CLK)的振幅的放大、即电源电压的上升将导致功耗的增大。
在移位寄存器电路中，主要消耗电能的是时钟总线电容的充电放电，但在图2所示的本实施例的基本电路中，不使时钟(CLK)的振幅放大，就能够提升移位寄存器电路的电源电压，并且，由于以高电压进行充电放电仅为1级基本电路，因而非常细微，能够抑制功耗的上升。
在移位寄存器电路中，为了防止伴随时钟(CLK)的振幅放大而产生的功耗增大，使输出电压上升，如图13所示，通常是另行设置电平转换电路。
对此，在图2所示的本实施例的基本电路中，能够省略H电平侧的电平转换电路，削减晶体管的元件数和伴随动作而产生的消耗电流。
如图4所示，对复位信号(RST)输入再下一级的输出，因此，扫描电路的最后二级不存在对复位信号(RST)输入的信号。即，节点(RS)不变成H电平，因此，传送输出(TRN)维持H电平不变。
对于最后一级，不存在与传送输出(TRN)连接的电路，因此，不需要晶体管(Tr3～6)，将其拆除也没有问题，复位信号(RST)也不需要。
但是，对于最后一级的前级，在没有对复位信号(RST)输入复位信号时，传送输出(TRN)、即最后一级的输入信号(IN)维持H电平不变，继续取入时钟(CLK)。
在这种情况下，最后一级的扫描电路输出(OTB)由于晶体管(Tr2)未导通而维持L电平不变，继续对最后一级的前二级的复位信号(RST)输入L电平。
但是，节点(RS)在稳定状态下为H电平，因此，只要不将最后一级用于扫描电路输出而作为哑(dummy)级处理就没有问题。
通过对最后一级的前级的复位信号(RST)输入起始信号的反相信号(FLMB)，能够在输入时使节点(RS)成为H电平，成为稳定状态。显然，另行设置复位时钟进行输入也没有问题。
能够想到在将较大的负荷与输出扫描电路输出(OTB)的输出节点连接的情况下，输出节点的上升、下降延迟增大。
在图2所示的本实施例的基本电路中，基于晶体管(Tr1)的输出节点的下降，很大地左右了动作性能，因此，能够想到输出节点的负荷增大将导致移位寄存器电路的动作性能的下降。
因此，为了提升晶体管(Tr1)的晶体管性能，降低输出节点的负荷，如图2所示设置反相器(INV)等缓冲器非常有效。
节点(OT)和节点(RS)是浮置节点，在稳定状态下分别为L电平和H电平，但在初始状态(接通电源时)下不稳定。
因此，如图5所示，通过设置源极被施加第1电源电压(VSS)，漏极与晶体管(Tr1)的栅极连接，栅极与晶体管(Tr3)的栅极连接的n型MOS晶体管(Tr7)；和源极被施加第2电源电压(VDDH)，漏极与晶体管(Tr6)的漏极连接的p型MOS晶体管(Tr8)，将晶体管(Tr7)的栅极与节点(RS)连接，对晶体管(Tr8)的栅极施加初始化时钟(FRST)，能够在初始化时钟(FRST)为L电平的情况下，将节点(RS)复位为稳定状态的H电平，并且，使节点(OT)成为稳定状态的L电平。
此外，当初始化时钟(FRST)使用作为扫描电路的起始信号的反相信号的FLMB时，能够与输入起始信号同时地进行初始化。不过，在晶体管(Tr8)中，第1级和第2级，在反相起始信号(FLMB)为L电平期间将节点(RS)切换为L电平，因此，第1级和第2级除外。
能够想到节点(OT)在输入信号(IN)从H电平变成L电平时，由于基于晶体管(Tr0)的栅极电容的电容耦合，在比L电平低的电位变成保持状态。但当保持电位在稳定状态下变得比晶体管(Tr1)的阈值电压高时，将导致经由晶体管(Tr2)和晶体管(Tr1)流过贯通电流，因此，设置晶体管(Tr7)对提升电路的稳定性是有效的。
此外，最后一级在输入信号(IN)变成H电平后，在对前级的复位信号(RST)输入反相起始信号(FLMB)等的复位时钟之前，继续向节点(OT)取入时钟(CLK)，但利用复位时钟的时序，维持将时钟(CLK)的H电平取入到节点(OT)的状态不变，输入信号(IN)可能变成L电平，在这种情况下，如上所述地流过贯通电流。
因此，为了防止贯通电流，需要调整复位时钟的时序；将时钟(CLK)锁存在最后一级后，使时钟(CLK)为L电平；或者设置上述晶体管(Tr7)等。
在稳定状态下，节点(RS)浮置，进行H电平保持。但是，当存在晶体管的截止电流等泄漏电流时，则无法保持H电平。
在节点(RS)中，作为主要泄漏通道，可以考虑经由晶体管(Tr5)向第1电源电压(VSS)的通道，在节点(RS)的电位变得比晶体管(Tr3)的阈值电压低时，存在错误动作的可能性。
因此，例如如图6所示，能够通过在节点(RS)追加保持电容(Cs1)来实现稳定化。显然，保持电容(Cs1)的连接对象，是第2电源电压(VDDH)或者其他稳定电位都没有问题。
此外，为了减小作为主要泄漏通道的晶体管(Tr5)的泄漏电流，使晶体管(Tr5)的沟道长变长，使沟道宽变短等显然也是有效的。
节点(OT)在稳定状态下为浮置，容易受电容耦合的影响，因此，在节点(OT)中，通过与节点(RS)同样地设置保持电容(Cs2)，也能够提高稳定性。
在节点(OT)从L电平切换成H电平时，输入信号(IN)的输入节点(传送输出(TRN)的输出节点)浮置，为H电平。因此，能够想到输入信号(IN)的输入节点通过电容耦合变得比H电平高。
该电位的上升，取决于输入信号(IN)的负荷电容(晶体管(Tr2)的栅极电容等)与晶体管(Tr1)的栅极电容的比、和时钟(CLK)的振幅。通过利用这种效应，晶体管(Tr0)能够取得更高的栅极电位，能够有效地向节点(OT)取入时钟(CLK)。
因此，能够想到通过设置图6中的保持电容(Cs3)，能够进一步提高这种效应，在Vck和Vh的电位差小时是有效的。
但是，如上所述，节点(OT)容易受输入信号(IN)的电位的切换的影响，设置保持电容(Cs3)也会导致增加这种影响，因此，在输入信号(IN)变成H电平时，需要利用保持电容等进行调整，使得节点(OT)的电位不会因为电容耦合而超过晶体管(Tr1)的阈值电压。
图7表示具备上述所有功能的基本电路的电路结构。
最后一级的输入信号(IN)的输入节点，在对前级的复位信号(RST)输入复位时钟前浮置，为H电平。在此，当输入信号(IN)的输入节点的电位从H电平降至晶体管(Tr2)的阈值电压以下时，在节点(OT)变成H电平时流过贯通电流。
因此，如上所述，在将时钟(CLK)锁存在最后一级后，使时钟(CLK)为L电平，或者在最后一级的输入信号(IN)的输入节点设置保持电容都是有效的。
图8表示具备上述功能的扫描电路的电路结构，图9表示该扫描电路的时序图。
通过将所有的n型MOS晶体管替换成p型MOS晶体管，将p型MOS晶体管替换成n型MOS晶体管，将第2电源电压(VDDH)与第1电源电压(VSS)替换，并且替换输入信号的逻辑，就成为以反相逻辑动作的扫描电路。
图4的扫描电路，是将时钟(CLK)的H电平升压至更高的电位进行输出的结构，如上所述，在替换了逻辑时，变成将时钟(CLK)的L电平降压至更低的电位进行输出的结构。
在图2所示的本实施例的基本电路和图15所示的基本电路中，如图10的SRout(n-1)～SRout(n+1)所示，移位寄存器电路的输出，上升和下降分别在相同的时序进行。能够想到在实际的电路中，发生动作延迟，分别成为H电平-H电平的可能性。
为此，能够想到在使用图2所示的本实施例的基本电路和图15所示的基本电路的垂直扫描电路(XDV)中，在上述那样的情况下，栅极线在瞬间被同时选择2线(line)，对已经写入的像素的电位产生影响，不甚理想。
通常，为了避免上述现象，只需如图10的SRout(n-1)’～SRout(n+1)’那样，对移位寄存器电路的输出设置L电平-L电平的期间即可。
作为为此而设计的简易的结构，取移位寄存器电路的输出(SRout)和图10的BLANK那样的波形校正时钟(本申请的第3时钟)的逻辑与较为简单。
该波形校正时钟(BLANK)，是L电平期间占移位寄存器电路的输出期间(图10的T)内的50％以下的时钟脉冲。
但是，在本实施例的基本电路中，当移位寄存器电路的输出(SRout)的振幅，比波形校正时钟(BLANK)的振幅大时，例如，相对于移位寄存器电路的输出10Vpp，波形校正时钟(BLANK)为5Vpp时，如图11所示，需要设置电平转换电路12，对波形校正时钟(BLANK)进行电平转换。
在此，如图10所示，限于设置L电平-L电平的期间的情况，通过使用图12的电路，无论是在移位寄存器电路的输出(SRout)的振幅比时钟(CLK)的振幅大的情况下，还是在较低的时钟(CLK)的输入振幅的情况下，都能够取得设置成L电平-L电平的高振幅的输出。
图12所示的电路，在第2电源电压(VDDH)和第1电源电压(VSS)之间，串联连接有p型MOS晶体管(TrA)、n型MOS晶体管(TrB)、以及n型MOS晶体管(TrC)。在此，晶体管(TrA)和晶体管(TrB)构成CMOS反相器，被施加移位寄存器电路的输出(SRout)。
此外，晶体管(TrC)的栅极，被施加波形校正时钟(BLANK)。在图11、图12中，INV是反相器。
在此，在设波形校正时钟(BLANK)的振幅为Vck3，第2电源电压(VDDH)和第1电源电压(VSS)之间的电位差为Vh时，只需满足Vck3≥Vthn，Vh≥2×Vthn即可。即，能够成为Vck3＜Vh。其中，Vthn(＞0)为晶体管(TrC)的阈值电压。
在图12所示的电路中，在波形校正时钟(BLANK)为L电平的期间，图12的节点(SRoutB’)以H电平成为保持状态，如图10所示，移位寄存器电路的输出(SRout)的上升和波形校正时钟(BLANK)的下降是相同的时序，存在图12所示的晶体管(TrB、TrC)在瞬间均导通，保持电平下降的可能性。
不过，能够想到相对于来自外部的波形校正时钟(BLANK)，作为内部电路输出的移位寄存器电路的输出(SRout)，实际上由于内部电路动作延迟，切换的时序可以迟稍许，通过使波形校正时钟(BLANK)比扫描电路的输出(SRout)先达到L电平，能够更安全地进行切换。
这样，图12所示的电路为限定的使用方法，但能够由简易且少数的晶体管元件构成，如图11所示的电路，不需要高振幅的时钟，因此，对降低功耗也有效。
在图12所示的电路中，通过将所有的n型MOS晶体管替换成p型MOS晶体管，将所有的p型MOS晶体管替换成n型MOS晶体管，替换波形校正时钟(BLANK)的逻辑，就能够使之以反相逻辑进行动作。
此外，在上述说明中，作为晶体管对使用MOS(Metal OxideSemiconductor：金属氧化物半导体)型的TFT的情况进行了说明，但也可以使用MIS(Metal Insulator Semiconductor：金属绝缘体半导体)FET等。
此外，在上述说明中，对将垂直驱动电路(XDV)和水平驱动电路(YDV)内置于显示板(一体地形成在显示板的基板上)的情况进行了说明，但本发明不限于此，也可以使用半导体芯片来构成垂直驱动电路(XDV)和水平驱动电路(YDV)本身、或者部分功能。
并且，在上述说明中，对将本发明适用于液晶显示装置的实施例进行了说明，但本发明不限于此，显然也能够适用于例如使用有机EL元件等的EL显示装置。
以上，基于上述实施例对本发明人完成的发明进行了具体说明，显然，本发明不限于上述实施例，在不脱离本发明的中心思想的范围内可以进行各种变更。

Claims (16)

1.一种显示装置，
包括多个像素、和驱动上述多个像素的驱动电路，
上述驱动电路具有移位寄存器电路，
上述移位寄存器电路具有级联连接成多级的n个基本电路，其中，n≥2，
上述基本电路包括：
第1电极被施加时钟的第1导电型的第1晶体管；
第1电极被施加第2电源电压，且导电型与第1导电型不同的第2导电型的第2晶体管；以及
第2电极与上述第2晶体管的第2电极连接，第1电极被施加与上述第2电源电压不同的第1电源电压的第1导电型的第3晶体管，
其中，上述第1晶体管的第2电极与上述第3晶体管的控制电极连接，上述第1晶体管的控制电极和上述第2晶体管的控制电极被施加输入信号，上述第3晶体管的上述第2电极的电压成为扫描电路输出，
上述基本电路还包括：
具有与第2电源相连接的第1电极和与上述第3晶体管的第2电极相连接的控制电极的第2导电型的第4晶体管；
具有与上述第4晶体管的第2电极相连接的第2电极和与第1电源相连接的第1电极的第1导电型的第5晶体管；
具有与第2电源相连接的第1电极和与上述第5晶体管的控制电极相连接的第2电极的第2导电型的第6晶体管；以及
具有与上述第6晶体管的第2电极相连接的第2电极和与上述第1电源相连接的第1电极的第1导电型的第7晶体管，
上述第5晶体管的第2电极的电压成为向下一级基本电路的传送输出，
上述第6晶体管的控制电极被施加复位信号，
上述第7晶体管的控制电极被提供输入信号，
上述n个基本电路中奇数级的基本电路的上述第1晶体管的上述第1电极被提供第1时钟，
上述n个基本电路中偶数级的基本电路的上述第1晶体管的上述第1电极被提供第2时钟，
上述第1时钟和上述第2时钟是两个相互反相的时钟，
作为上述n个基本电路中第m级的基本电路的上述输入信号，被输入第(m-1)级的基本电路的传送输出，其中，2≤m≤n-2，
作为上述第m级的基本电路的复位信号，被输入第(m+2)级的基本电路的上述扫描电路输出，
作为上述n个基本电路中第(n-1)级和第n级的基本电路的上述复位信号，被输入起始信号的反相信号。
2.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括第1电极被施加上述第2电源电压，第2电极与上述第6晶体管的上述第2电极连接的第2导电型的第8晶体管，
上述第8晶体管的控制电极被施加起始信号的反相信号。
3.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括第1电极被施加上述第1电源电压，并且第2电极与上述第3晶体管的上述控制电极连接，控制电极与上述第5晶体管的控制电极连接的第1导电型的第9晶体管。
4.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括一端与上述第5晶体管的上述控制电极连接，另一端被施加上述第1电源电压的第1电容元件。
5.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括一端与上述第3晶体管的上述控制电极连接，另一端被施加上述第1电源电压的第2电容元件。
6.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括一端与上述第5晶体管的上述控制电极连接，另一端被施加上述第2电源电压的第1电容元件。
7.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括连接在上述第1晶体管的上述控制电极和上述第1晶体管的上述第2电极之间的第3电容元件。
8.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括与上述第3晶体管的上述第2电极连接的缓冲电路，
上述缓冲电路的输出成为上述扫描电路输出。
9.根据权利要求8所述的显示装置，其特征在于，
上述缓冲电路，是级联连接的反相器。
10.根据权利要求1所述的显示装置，其特征在于，
当将施加于上述第1晶体管的时钟的振幅设为Vck、将上述第1电源电压和上述第2电源电压之间的电位差设为Vh时，满足Vck＜Vh。
11.根据权利要求1所述的显示装置，其特征在于，
当将施加于上述第1晶体管的时钟的振幅设为Vck、将上述第3晶体管的阈值电压的绝对值设为|Vth|时，满足Vck≥|Vth|。
12.根据权利要求1所述的显示装置，其特征在于，
作为上述n个基本电路中第1级的基本电路的上述输入信号，被输入起始信号。
13.根据权利要求1所述的显示装置，其特征在于，
上述n个基本电路中第n级的基本电路，被用作哑级，对移位动作没有作用。
14.根据权利要求1所述的显示装置，其特征在于，
上述基本电路，包括
第1电极被施加上述第1电源电压的第1导电型的第11晶体管；
第1电极与上述第11晶体管的第2电极连接，第2电极与输出端子连接的第1导电型的第12晶体管；以及
第1电极被施加上述第2电源电压，第2电极与上述输出端子连接的第2导电型的第13晶体管，
上述第12晶体管和上述第13晶体管的控制电极，被施加上述扫描电路输出，
上述第11晶体管的控制电极被施加第3时钟，
基于上述第3时钟，上述第11晶体管导通的期间比上述扫描电路输出的输出期间短。
15.根据权利要求14所述的显示装置，其特征在于，
当将上述第3时钟的振幅设为Vck3、将上述第1电源电压和上述第2电源电压之间的电位差设为Vh时，满足Vck3＜Vh。
16.根据权利要求14所述的显示装置，其特征在于，
当将上述第3时钟的振幅设为Vck3、将上述第11晶体管的阈值电压的绝对值设为|Vth|时，满足Vck3≥|Vth|。
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