JP6488388B2

JP6488388B2 - ゲート駆動回路及びシフトレジスタ

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Publication number: JP6488388B2
Application number: JP2017534659A
Authority: JP
Inventors: ▲かく▼思坤
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd; TCL China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2014-12-30
Filing date: 2015-01-12
Publication date: 2019-03-20
Anticipated expiration: 2035-01-12
Also published as: GB2546685B; DE112015005389T5; DE112015005389B4; US9536623B2; GB2546685A; GB201706905D0; KR20170102921A; JP2018509642A; US20160343451A1; WO2016106821A1; CN104537995A; KR102043533B1; RU2675218C1

Description

本発明は、液晶表示の技術分野に関し、特に、ゲート駆動回路及びシフトレジスタに関する。

ＧＯＡ（ＧａｔｅＤｒｉｖｅｒＯｎＡｒｒａｙ）回路は、従来の液晶表示装置のＡｒｒａｙ製造プロセスを利用して、ゲート走査駆動回路をＡｒｒａｙ基板上に製作することによって、行ごとに走査する駆動方法を実現する。ＧＯＡ回路は、生産コストを削減でき、額縁の狭いデザインという長所を備え、多様な表示装置に使用されている。ＧＯＡ回路は、２つの基本的な機能を備えている必要がある。１つ目に、ゲート駆動パルスを入力し、パネル内のゲートラインを駆動し、表示領域内のＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜電界効果トランジスタ）を開き、ゲートラインによって画素に充電を行う。２つ目はシフトレジスタであり、ｎ個目のゲート駆動パルスが出力を完了した後、クロック制御によってｎ＋１個のゲート駆動パルスを出力し、これによって伝送していく。

ＧＯＡ回路は、プルアップ回路（Ｐｕｌｌ−ｕｐｃｉｒｃｕｉｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）と、プルダウン回路（Ｐｕｌｌ−ｄｏｗｎｃｉｒｃｕｉｔ）と、プルダウン制御回路（Ｐｕｌｌ−ｄｏｗｎｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）と、電位を上げる昇圧回路（Ｂｏｏｓｔｃｉｒｃｕｉｔ）と、からなる。具体的には、プルアップ回路は、主に入力されたクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲートに出力し、液晶表示装置の駆動信号とする。プルアップ制御回路は、プルアップ回路のスイッチを制御し、一般に上級ＧＯＡ回路からの信号によって制御される。プルダウン制御回路は、主にスキャン信号を出力した後、迅速にスキャン信号を低電位に下げる、つまり薄膜トランジスタのゲートの電位を低電位に下げる。プルダウン保持回路は、スキャン信号とプルアップ回路の信号（通常Ｑ点と言われる）をオフ状態（つまり所定のマイナス電位）に保つ。通常、２つのプルダウン保持回路が交代で作用する。昇圧回路は、Ｑ点の電位を２度上げ、プルアップ回路のＧ（Ｎ）が正常に出力するようにする。

異なるＧＯＡ回路は、異なる製造プロセスを使用することができる。ＬＴＰＳ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＰｏｌｙ−ｓｉｌｉｃｏｎ、低温ポリシリコン）製造プロセスは、電子移動率が高く、技術が成熟しているという長所を備え、現在、中型、小型の表示装置に広く使用されている。ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ，相補型金属酸化膜半導体）ＬＴＰＳ製造プロセスは、消費電力が低い、電子移動率が高い、雑音余裕が大きい等の長所を備えるため、パネルメーカーが使用するようになってきている。よって、ＣＭＯＳＬＴＰＳ製造プロセスが対応するＧＯＡ回路を開発する必要がある。

本発明は、ＣＭＯＳ製造プロセスに適用され、消費電力が低く、雑音余裕が大きいゲート駆動回路及びシフトレジスタを提供することを目的とする。

本発明は、ゲート駆動回路を提供する。前記ゲート駆動回路は、複数の縦続接続されたシフトレジスタ回路からなり、各シフトレジスタ回路は、クロック制御伝送回路と、ＮＯＲゲートラッチ回路を備える。そのうち、クロック制御伝送回路は、クロック信号の第１クロックパルスによって１つ前のゲート駆動パルスがＮＯＲゲートラッチ回路に送信されるようにするとともに、ＮＯＲゲートラッチ回路によってラッチし、ＮＯＲゲートラッチ回路は、さらに第１クロック信号の後に続く第２クロックパルスによってゲート駆動パルスを出力させる。そのうち、クロック制御伝送回路とＮＯＲゲートラッチ回路は、それぞれ立ち上がりエッジトリガである。ＮＯＲゲートラッチ回路は、少なくとも第１インバータと、第１ＮＯＲゲートと、第２ＮＯＲゲートと、ＮＡＮＤゲートを備え、そのうち第１インバータの入力端子は、クロック制御伝送回路の出力端子に接続され、第１ＮＯＲゲートの第１入力端子は、第１インバータの出力端子に接続され、第１ＮＯＲゲートの第２入力端子は、第２ＮＯＲゲートの出力端子に接続され、第２ＮＯＲゲートの第１入力端子は、第１インバータの入力端子に接続され、第２ＮＯＲゲートの第２入力端子は、第１ＮＯＲゲートの出力端子に接続され、第２ＮＯＲゲートの出力端子は、さらにＮＡＮＤゲートの第１入力端子に接続され、ＮＡＮＤゲートの第２入力端子は、クロック信号を受信する。

そのうち、クロック制御伝送回路は、ゲート駆動パルスを送信する過程において、ゲート駆動パルスを反転する。

そのうち、ＮＯＲゲートラッチ回路は、さらにＮＡＮＤゲートの出力端子と接続された複数の反転回路を備える。

そのうち、複数の反転回路は、直列接続された複数の第２インバータを備える。

そのうち、第２インバータの数は、３つである。

そのうち、隣り合うシフトレジスタ回路のクロック信号は、互いに逆相である。

本発明は、ゲート駆動回路を提供する。前記ゲート駆動回路は、複数の縦続接続されたシフトレジスタ回路からなり、各シフトレジスタ回路は、クロック制御伝送回路と、ＮＯＲゲートラッチ回路を備える。そのうちクロック制御伝送回路は、クロック信号の第１クロックパルスによって１つ前のゲート駆動パルスをＮＯＲゲートラッチ回路に送信させるとともに、ＮＯＲゲートラッチ回路によってラッチし、ＮＯＲゲートラッチ回路は、さらに第１クロック信号の後に続く第２クロックパルスによってゲート駆動パルスを出力させる。

そのうち、クロック制御伝送回路とＮＯＲゲートラッチ回路は、それぞれ立ち上がりエッジトリガである。

そのうち、ＮＯＲゲートラッチ回路は、少なくとも第１インバータと、第１ＮＯＲゲートと、第２ＮＯＲゲートと、ＮＡＮＤゲートを備える。そのうち第１インバータの入力端子は、クロック制御伝送回路の出力端子に接続され、第１ＮＯＲゲートの第１入力端子は、第１インバータの出力端子に接続され、第１ＮＯＲゲートの第２入力端子は、第２ＮＯＲゲートの出力端子に接続され、第２ＮＯＲゲートの第１入力端子は、第１インバータの入力端子に接続され、第２ＮＯＲゲートの第２入力端子は、第１ＮＯＲゲートの出力端子に接続され、第２ＮＯＲゲートの出力端子は、さらにＮＡＮＤゲートの第１入力端子に接続され、ＮＡＮＤゲートの第２入力端子は、クロック信号を受信する。

そのうち、第２インバータの数は、３つである。

本発明は、さらにシフトレジスタを提供する。前記シフトレジスタは、クロック制御伝送回路と、ＮＯＲゲートラッチ回路と、からなり、ＮＯＲゲートラッチ回路は、少なくとも第１インバータと、第１ＮＯＲゲートと、第２ＮＯＲゲートと、ＮＡＮＤゲートを備える。そのうち第１インバータの入力端子は、クロック制御伝送回路の出力端子に接続され、第１ＮＯＲゲートの第１入力端子は、第１インバータの出力端子に接続され、第１ＮＯＲゲートの第２入力端子は、第２ＮＯＲゲートの出力端子に接続され、第２ＮＯＲゲートの第１入力端子は、第１インバータの入力端子に接続され、第２ＮＯＲゲートの第２入力端子は、第１ＮＯＲゲートの出力端子に接続され、第２ＮＯＲゲートの出力端子は、さらにＮＡＮＤゲートの第１入力端子に接続される。

そのうち、第２インバータの数は、３つである。

本発明のゲート駆動回路は、クロック制御伝送回路がクロック信号の第１クロックパルスによって１つ前のゲート駆動パルスをＮＯＲゲートラッチ回路に送信させるとともに、ＮＯＲゲートラッチ回路によりラッチし、ＮＯＲゲートラッチ回路は、さらに第１クロック信号の後に続く第２クロックパルスによってゲート駆動パルスを出力させることによって、ＣＭＯＳ製造プロセスに適用することができ、消費電力を低くし、雑音余裕を大きくすることができる。

本発明の実施例における技術案をさらに分かりやすく説明するため、以下に実施例の説明において必要とされる図について簡単に紹介する。見て分かる通り、以下に描写する図は、本発明の実施例の一部に過ぎず、本領域の一般の技術者にとって、創造力を働かせなくても、これらの図に基づいてその他の図を取得できるものとする。
本発明の実施例におけるゲート駆動回路の構造を示した図である。図１におけるシフトレジスタの回路図である。本発明の実施例２におけるシフトレジスタの回路図である。本発明の実施例におけるゲート駆動回路の理論タイミングチャートである。本発明の実施例におけるゲート駆動回路の模擬タイミングチャートである。

以下に本発明の実施例の図と組み合わせて、本発明の実施例における技術案をさらに分かりやすく、全て説明する。明らかな点として、本発明が以下に描写する実施例は、本発明の一部の実施例に過ぎず、全ての実施例ではない。本発明の実施例に基づいて、本領域の一般の技術者が創造力を働かせずに取得した全てのその他の実施例は、全て本発明の保護範囲内に含まれるものとする。

図１を参照する。図１は、本発明の実施例におけるゲート駆動回路の構造を示した図である。図１に示すように、本実施例が提供するゲート駆動回路１は、複数の縦続接続されたシフトレジスタ回路１０からなり、各シフトレジスタ回路１０は、クロック制御伝送回路１１と、ＮＯＲゲートラッチ回路１２を備える。そのうちクロック制御伝送回路１１は、クロック信号の第１クロックパルスによって１つ前のゲート駆動パルスをＮＯＲゲートラッチ回路１２に送信させるとともに、ＮＯＲゲートラッチ回路１２によってラッチする。ＮＯＲゲートラッチ回路１２は、さらに第１クロック信号の後に続く第２クロックパルスによってゲート駆動パルスを出力させる。そのうちクロック制御伝送回路１１は、ゲート駆動パルスを送信する過程において、ゲート駆動パルスを反転する。さらにクロック制御伝送回路１１とＮＯＲゲートラッチ回路１２は、それぞれ立ち上がりエッジトリガである。本発明の実施例は、クロック制御伝送回路１１によって前後の信号の送信を制御し、ＮＯＲゲートラッチ回路１２によって信号をラッチすることで、ＣＭＯＳ製造プロセスに適用することができ、消費電力を低くし、雑音余裕を大きくすることができる。

図２に示すように、さらに具体的な実施例において、ＮＯＲゲートラッチ回路１２は、少なくとも第１インバータ１２１と、第１ＮＯＲゲート１２２と、第２ＮＯＲゲート１２３と、ＮＡＮＤゲート１２４を備える。そのうち、第１インバータ１２１の入力端子は、クロック制御伝送回路１１の出力端子に接続され、第１ＮＯＲゲート１２２の第１入力端子は、第１インバータ１２３の出力端子に接続され、第１ＮＯＲゲート１２２の第２入力端子は、第２ＮＯＲゲート１２３の出力端子に接続され、第２ＮＯＲゲート１２３の第１入力端子は、第１インバータ１２２の入力端子に接続され、第２ＮＯＲゲート１２３の第２入力端子は、第１ＮＯＲゲート１２２の出力端子に接続され、第２ＮＯＲゲート１２３の出力端子は、さらにＮＡＮＤゲート１２４の第１入力端子に接続され、ＮＡＮＤゲート１２４の第２入力端子は、クロック信号ＣＫを受信する。ＮＯＲゲートラッチ回路１２は、さらにＮＡＮＤゲートの出力端子と接続される複数の反転回路を備えることによって、ゲート駆動回路１の駆動能力を向上させる。そのうち、複数の反転回路は、直列接続された複数の第２インバータ１２４を備える。第２インバータ１２４の数は、３つであることが好ましい。

シフトレジスタ回路１０の具体的な作動原理は、以下の通りである。クロック信号ＣＫの第１クロックパルスが立ち上がりエッジである時、クロック制御伝送回路１１は、１つ前のゲート駆動パルスＧｎ−１を第１インバータ１２１に送信させる。そのうち送信する過程において、ゲート駆動パルスＧｎ−１を反転する。さらに第１インバータ１２１によって第１ＮＯＲゲート１２２及び第２ＮＯＲゲート１２３を送信し、交差して接続された第１ＮＯＲゲート１２２及び第２ＮＯＲゲート１２３まで通過し、１つ前のゲート駆動パルスＧｎ−１をラッチする。クロック信号ＣＫの第２クロックパルスが立ち上がりエッジであり、クロック信号ＣＫの１つ後ろのクロックパルスが立ち上がりエッジである時、ＮＯＲゲートラッチ回路１２をトリガして、交差して接続された第１ＮＯＲゲート１２２及び第２ＮＯＲゲート１２３においてラッチされた１つ前のゲート駆動パルスＧｎ−１は、第２インバータ１２４に送信され、第２インバータ１２４によって１つ後ろのゲートＧｎに送信される。そのうち、クロック制御伝送回路１１は、さらにクロック信号ＸＣＫを備え、クロック信号ＸＣＫとクロック信号ＣＫの位相は反対である。

本発明の実施例において、隣り合うシフトレジスタ回路のクロック信号は、互いに逆相である。図３を参照する。シフトレジスタ回路２０は、クロック制御伝送回路２１と、ＮＯＲゲートラッチ回路２２を備える。ＮＯＲゲートラッチ回路２２は、少なくとも第１インバータ２２１と、第１ＮＯＲゲート２２２と、第２ＮＯＲゲート２２３と、ＮＡＮＤゲート２２４を備える。そのうち、第１インバータ２２１の入力端子は、クロック制御伝送回路２１の出力端子に接続され、第１ＮＯＲゲート２２２の第１入力端子は、第１インバータ２２３の出力端子に接続され、第１ＮＯＲゲート２２２の第２入力端子は、第２ＮＯＲゲート２２３の出力端子に接続され、第２ＮＯＲゲート２２３の第１入力端子は、第１インバータ２２２の入力端子に接続され、第２ＮＯＲゲート２２３の第２入力端子は、第１ＮＯＲゲート２２２の出力端子に接続され、第２ＮＯＲゲート２２３の出力端子は、さらにＮＡＮＤゲート２２４の第１入力端子に接続され、ＮＡＮＤゲート２２４の第２入力端子は、クロック信号ＸＣＫを受信する。ＮＯＲゲートラッチ回路２２は、さらにＮＡＮＤゲートの出力端子と接続される複数の反転回路を備えることによって、ゲート駆動回路１の駆動能力を向上させる。そのうち、複数の反転回路は、直列接続された複数の第２インバータ２２４を備える。第２インバータ２２４の数は、３つであることが好ましい。

シフトレジスタ回路２０の具体的な作動原理は、以下の通りである。クロック信号ＸＣＫの第１クロックパルスが立ち上がりエッジである時、クロック制御伝送回路２１は、１つ後ろのゲート駆動パルスＧｎを第１インバータ２２１に送信させる。そのうち、送信する過程において、１つ後ろのゲート駆動パルスＧｎを反転する。さらに第１インバータ２２１によって第１ＮＯＲゲート２２２及び第２ＮＯＲゲート２２３を送信し、交差して接続された第１ＮＯＲゲート２２２及び第２ＮＯＲゲート２２３まで通過して、１つ後ろのゲート駆動パルスＧｎをラッチする。クロック信号ＸＣＫの第２クロックパルスが立ち上がりエッジであり、クロック信号ＸＣＫの１つ後ろのクロックパルスが立ち上がりエッジである時、ＮＯＲゲートラッチ回路２２をトリガして、交差して接続された第１ＮＯＲゲート２２２及び第２ＮＯＲゲート２２３でラッチされた１つ後ろのゲート駆動パルスＧｎは、第２インバータ２２４に送信され、第２インバータ２２４によって３つ目のゲート駆動パルスＧｎ＋１に送信される。そのうち、クロック制御伝送回路２１は、さらにクロック信号ＣＫを備え、クロック信号ＣＫとクロック信号ＸＣＫの位相は、反対である。

本発明の実施例において、シフトレジスタ回路１０とシフトレジスタ回路２０は、隣り合っている。実際の適用では、ゲート駆動回路１における複数の縦続接続されたシフトレジスタ回路を奇数と偶数に分けることができ、シフトレジスタ回路１０を奇数のシフトレジスタとし、シフトレジスタ回路２０を偶数のシフトレジスタとすることができる。シフトレジスタ回路２０を奇数のシフトレジスタとし、シフトレジスタ回路１０を偶数のシフトレジスタとすることもできる。図４を参照する。図４は、本発明の実施例におけるゲート駆動回路の理論タイミングチャートである。そのうち、シフトレジスタ回路１０は、奇数のシフトレジスタであり、シフトレジスタ回路２０は、偶数のシフトレジスタである。図から分かる通り、クロック信号ＣＫとクロック信号ＸＣＫの位相は、反対である。クロック信号ＣＫが立ち上がりエッジである時、１つ前のゲート駆動パルスＧｎ−１は、１つ後ろのゲートに送信され、１つ前のゲート駆動パルスＧｎ−１は、高レベルから低レベルに変化し、１つ後ろのゲート駆動パルスＧｎは、低レベルから高レベルに変化し、対応するゲートを駆動させる。クロック信号ＸＣＫが立ち上がりエッジである時には、１つ後ろのゲート駆動パルスＧｎが３つ目のゲートまで送信され、１つ後ろのゲート駆動パルスＧｎは、高レベルから低レベルに変化し、３つ目のゲート駆動パルスＧｎ＋１は、低レベルから高レベルに変化し、対応するゲートを駆動させる。図５は、本発明の実施例におけるゲート駆動回路の模擬タイミングチャートである。図５を参照する。そのうち、縦座標は電圧であり、横座標は時間である。図から分かる通り、ゲート駆動回路の模擬タイミングと図４における理論タイミングは、同じである。

本発明は、さらにシフトレジスタを提供する。図２を参照する。シフトレジスタ回路１０は、クロック制御伝送回路１１と、ＮＯＲゲートラッチ回路１２と、からなり、ＮＯＲゲートラッチ回路１２は、少なくとも第１インバータ１２１と、第１ＮＯＲゲート１２２と、第２ＮＯＲゲート１２３と、ＮＡＮＤゲート１２４を備える。そのうち第１インバータ１２１の入力端子は、クロック制御伝送回路１１の出力端子に接続され、第１ＮＯＲゲート１２２の第１入力端子は、第１インバータ１２３の出力端子に接続され、第１ＮＯＲゲート１２２の第２入力端子は、第２ＮＯＲゲート１２３の出力端子に接続され、第２ＮＯＲゲート１２３の第１入力端子は、第１インバータ１２２の入力端子に接続され、第２ＮＯＲゲート１２３の第２入力端子は、第１ＮＯＲゲート１２２の出力端子に接続され、第２ＮＯＲゲート１２３の出力端子は、さらにＮＡＮＤゲート１２４の第１入力端子に接続され、ＮＡＮＤゲート１２４の第２入力端子は、クロック信号ＣＫを受信する。ＮＯＲゲートラッチ回路１２は、さらにＮＡＮＤゲートの出力端子と接続された複数の反転回路を備えることによって、駆動能力が向上される。そのうち、複数の反転回路は、直列接続された複数の第２インバータ１２４を備える。第２インバータ１２４の数は、３つであることが好ましい。

シフトレジスタ回路１０の具体的な作動原理は、以下の通りである。クロック信号ＣＫの第１クロックパルスが立ち上がりエッジである時、クロック制御伝送回路１１は、１つ前のゲート駆動パルスＧｎ−１を第１インバータ１２１に送信させる。そのうち、送信する過程において、ゲート駆動パルスＧｎ−１を反転する。さらに第１インバータ１２１によって第１ＮＯＲゲート１２２及び第２ＮＯＲゲート１２３を送信し、交差して接続された第１ＮＯＲゲート１２２及び第２ＮＯＲゲート１２３まで通過し、１つ前のゲート駆動パルスＧｎ−１をラッチする。クロック信号ＣＫの第２クロックパルスが立ち上がりエッジであり、クロック信号ＣＫの次のクロックパルスが立ち上がりエッジである時、ＮＯＲゲートラッチ回路１２をトリガして、交差して接続された第１ＮＯＲゲート１２２及び第２ＮＯＲゲート１２３でラッチされた１つ前のゲート駆動パルスＧｎ−１は、第２インバータ１２４に送信され、第２インバータ１２４によって１つ後ろのゲートＧｎに送信される。そのうち、クロック制御伝送回路１１は、さらにクロック信号ＸＣＫを備え、クロック信号ＸＣＫとクロック信号ＣＫの位相は反対である。本発明の実施例では、複数のシフトレジスタ１０によってゲート駆動回路を縦続接続して構成することができ、隣り合うシフトレジスタ回路の反対の位相を採用したクロック信号が制御する。クロック制御伝送回路１１によって前後の信号送信を制御し、ＮＯＲゲートラッチ回路１２により信号をラッチすることによって、ＣＭＯＳ製造プロセスに適用することができ、消費電力を低くし、雑音余裕を大きくすることができる。

要約すると、本発明のゲート駆動回路は、クロック制御伝送回路がクロック信号の第１クロックパルスによって１つ前のゲート駆動パルスをＮＯＲゲートラッチ回路に送信させるとともに、ＮＯＲゲートラッチ回路によってラッチし、ＮＯＲゲートラッチ回路は、さらに第１クロック信号の後に続く第２クロックパルスによってゲート駆動パルスを出力させることによって、ＣＭＯＳ製造プロセスに適用することができ、消費電力を低くし、雑音余裕を大きくすることができる

上述は、本発明の実施例に過ぎず、これによって本発明の特許請求の範囲が制限されるわけではなく、本発明の説明書及び図の内容を利用して行われた同等の構造または同等の工程の変更全て、直接または間接的にその他の関連する技術領域で運用したりするなどはどれも同様に本発明の特許請求の保護範囲内に含まれるものとする。

１、ゲート駆動回路
１０、２０シフトレジスタ回路
１１、２１クロック制御伝送回路
１２、２２ＮＯＲゲートラッチ回路
１２１、２２１第１インバータ
１２２、２２２第１ＮＯＲゲート
１２３、２２３第２ＮＯＲゲート
１２４、２２４ＮＡＮＤゲート
ＣＫ、ＸＣＫクロック信号
Ｇｎゲート駆動パルス

Claims

表示パネルの複数のゲート線（第ｎ−１ゲート線、第ｎゲート線、第ｎ＋１ゲート線）に対してそれぞれゲート線駆動パルス（Ｇｎ−１、Ｇｎ、Ｇｎ＋１）を順次出力して前記ゲート線を順次駆動する表示パネルのゲート線駆動回路１であって、
前記ゲート線駆動回路１は、縦続接続された複数のＮＯＲラッチのシフトレジスタ回路を備え、
奇数段の前記シフトレジスタ回路を第１シフトレジスタ回路１０とし、
偶数段の前記シフトレジスタ回路を第２シフトレジスタ回路２０とし、
前記第１シフトレジスタ回路１０は、
クロック制御伝送回路１１と、
ＮＯＲゲートラッチ回路１２と、を備え、
前記クロック制御伝送回路１１は、クロック信号ＣＫの第１のクロックパルスをトリガとして、前段のゲート駆動パルス（Ｇｎ−１）を前記ＮＯＲゲートラッチ回路１２に伝送し、かつ前記ＮＯＲゲートラッチ回路１２によってラッチし、
前記ＮＯＲゲートラッチ回路１２は、さらに前記クロック信号ＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとしてゲート駆動パルス（Ｇｎ）を出力し、
前記ＮＯＲゲートラッチ回路１２は、
第１インバータ１２１と、
第１ＮＯＲゲート１２２と、
第２ＮＯＲゲート１２３と、
ＮＡＮＤゲート１２４と、を含み、
前記第１インバータ１２１は、入力端子が前記クロック制御伝送回路１１の出力端子に接続し、
前記第１ＮＯＲゲート１２２は、第１入力端子が前記第１インバータ１２１の出力端子に接続し、かつ第２入力端子が前記第２ＮＯＲゲート１２３の出力端子に接続し、
前記第２ＮＯＲゲート１２３は、第２入力端子が前記第１インバータ１２１の入力端子に接続し、かつ第１入力端子が前記第１ＮＯＲゲート１２２の出力端子に接続し、
前記第２ＮＯＲゲート１２３の出力端子が、さらに前記ＮＡＮＤゲート１２４の第２入力端子に接続し、
前記ＮＡＮＤゲート１２４の第１入力端子に前記クロック信号ＣＫが入力し、
前記第２シフトレジスタ回路２０は、
クロック制御伝送回路２１と、
ＮＯＲゲートラッチ回路２２と、を含み、
前記クロック制御伝送回路２１は、前記クロック信号ＣＫを反転した反転クロック信号ＸＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ）を前記ＮＯＲゲートラッチ回路２２に伝送し、かつ前記ＮＯＲゲートラッチ回路２２によってラッチし、
前記ＮＯＲゲートラッチ回路２２は、さらに前記反転クロック信号ＸＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ＋１）を出力し、
前記ＮＯＲゲートラッチ回路２２は、
第１インバータ２２１と、
第１ＮＯＲゲート２２２と、
第２ＮＯＲゲート２２３と、
ＮＡＮＤゲート２２４と、を含み、
前記第１インバータ２２１は、入力端子が前記クロック制御伝送回路２１の出力端子に接続し、
前記第１ＮＯＲゲート２２２は、第１入力端子が前記第１インバータ２２１の出力端子に接続し、かつ第２入力端子が前記第２ＮＯＲゲート２２３の出力端子に接続し、
前記第２ＮＯＲゲート２２３は、第２入力端子が前記第１インバータ２２１の入力端子に接続し、かつ第１入力端子が前記第１ＮＯＲゲート２２２の出力端子に接続し、
前記第２ＮＯＲゲート２２３の出力端子が、さらに前記ＮＡＮＤゲート２２４の第２入力端子に接続し、
前記ＮＡＮＤゲート２２４の第１入力端子に前記反転クロック信号ＸＣＫが入力する
ことを特徴とする表示パネルのゲート線駆動回路。
請求項１に記載の表示パネルのゲート線駆動回路において、
前記クロック制御伝送回路１１および前記クロック制御伝送回路２１が前記駆動パルス（Ｇｎ−１、Ｇｎ）を伝送する過程において前記駆動パルス（Ｇｎ−１、Ｇｎ）に極性反転を行なう
ことを特徴とする表示パネルのゲート線駆動回路。
請求項１または請求項２に記載の表示パネルのゲート線駆動回路において、
前記ＮＯＲゲートラッチ回路１２および前記ＮＯＲゲートラッチ回路２２が、さらに前記ＮＡＮＤゲート１２４，２２４の出力端子に接続された複数段の第２インバータ回路１２５、２２５を含む
ことを特徴とする表示パネルのゲート線駆動回路。
請求項３に記載の表示パネルのゲート線駆動回路において、
前記複数段の第２インバータ回路１２５、２２５は直列で接続されている
ことを特徴とする表示パネルのゲート線駆動回路。
請求項４に記載の表示パネルのゲート線駆動回路において、
前記第２インバータ回路１２５、２２５の直列接続の数は３つである
ことを特徴とする表示パネルのゲート線駆動回路。