KR20170102921A - 게이트 구동 회로 및 시프트 레지스터 - Google Patents

게이트 구동 회로 및 시프트 레지스터 Download PDF

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KR20170102921A
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스쿤 하오
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센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

게이트 구동 회로(1) 및 시프트 레지스터(10)에 있어서, 상기 게이트 구동 회로(1)는 다수의 캐스케이딩 설치되는 시프트 레지스터 회로(10)를 포함하고, 각 하나의 상기 시프트 레지스터 회로(10)는 클록 제어 전송 회로(11) 및 노오 게이트 래치 회로(12)를 포함하며, 여기서 상기 클록 제어 전송 회로(11)는 상기 클록 신호의 제1 클록 펄스로 트리거되어 이전의 게이트 구동 펄스를 상기 노오 게이트 래치 회로에 전송하고(12), 상기 노오 게이트 래치 회로(12)로 랫칭하며, 상기 노오 게이트 래치 회로(12)는 상기 제1 클록의 신호 후속적인 제2 클록 펄스로 트리거되어 상기 게이트 구동 펄스를 출력한다. 상기 방식을 통해, 상기의 게이트 구동 회로(1)는 CMOS 프로세스에 적용될 수 있고, 전력 소비가 낮으며, 잡음 여유가 넓다.

Description

게이트 구동 회로 및 시프트 레지스터
본 발명은 액정 디스플레이 기술 분야에 관한 것으로, 특히는 게이트 구동 회로 및 시프트 레지스터에 관한 것이다.
GOA(Gate Driver On Array) 회로는 기존의 액정 디스플레이를 이용하는 Array 프로세스가 게이트 스캐닝 구동 회로를 Array 기판에 제조하여, 순차 주사 방식을 실현하는 구동 방식이다. 이는 생산 원가를 감소하고 슬림한 프레임으로 설계되는 장점을 구비하며, 여러가지 디스플레이에 사용된다. GOA 회로는 두가지 기본적인 기능을 구비해야 하는 바, 첫번째는 게이트 구동 신호를 입력하고, 패널 내의 게이트 라인을 구동하며, 디스플레이 영역 내의 TFT(Thin Film Transistor, 박막 트랜지스터)를 열고, 게이트 라인으로 픽셀을 충전하며; 두번째는 시프트 레지스터이고, 제n 개 게이트 구동 신호가 출력 완성 후, 클록 제어를 통해 n+1개 게이트 구동 신호의 출력을 진행할 수 있으며, 이에 따라 전달한다.
GOA 회로는 풀-업 회로(Pull-up circuit), 풀-업 제어 회로(Pull-up control circuit), 풀-다운 회로(Pull-down circuit), 풀-다운 제어 회로(Pull-down control circuit) 및 전위의 부스팅을 책임지는 부스트 회로(Boost circuit)를 포함한다. 구체적으로, 풀-업 회로는 입력된 클록 신호(Clock)를 박막 트랜지스터의 게이트에 출력하는 것을 주요하게 책임지고, 액정 디스플레이의 구동 신호로 한다. 풀-업 회로는 풀-업 회로의 열림을 제어하는 것을 책임지고, 일반적으로 이전의 GOA 회로로써 신호를 전달하는 작용을 한다. 풀-다운 회로는 스캐닝 신호를 출력한 후, 스캐닝 신호를 저전위로 풀-다운하는 것을 책임지고, 즉 박막 트랜지스터의 게이트의 전위는 저전위로 풀-다운된다. 풀-다운 유지 회로는 스캐닝 신호와 풀-업 회로의 신호(통상적으로 Q점이라고 함)를 닫기 상태(즉 설정한 음전위)로 유지하는 것을 책임지고, 통상적으로 두 개의 풀-다운 유지 회로는 교대로 작용한다. 부스트 회로는 Q점의 2차 부스팅을 책임지고, 이로써 풀-업 회로의 G(N) 정상 출력을 확보한다.
상이한 GOA 회로는 상이한 프로세스를 사용할 수 있다. LTPS(Low Temperature Poly-silicon, 저온 폴리 실리콘) 프로세스는 고전자 이동도와 기술 원숙의 장점을 구비하며, 현재 중소 크기의 디스플레이에 광범하게 사용된다. CMOS (Complementary Metal Oxide Semiconductor, 상보형 금속산화 반도체) LTPS프로세스는 낮은 전력 소비, 높은 전자 이동도, 잡응 여유폭이 넓은 등 장점을 구비하기에, 점차적으로 패널 업체에서 사용되며, 그러므로 CMOS LTPS프로세스와 대응되는 GOA 회로를 개발할 필요가 있다.
본 발명의 실시예는 게이트 구동 회로 및 시프트 레지스터를 제공하였는 바, CMOS 프로세스에 적용되며, 전력 소비가 낮으며, 잡음 여유가 넓다.
본 발명은 게이트 구동 회로를 제공하는 바, 이는 다수의 캐스케이딩 설치되는 시프트 레지스터 회로를 포함하고, 각 하나의 시프트 레지스터 회로는 클록 제어 전송 회로 및 노오 게이트 래치 회로를 포함하며, 여기서 클록 제어 전송 회로는 클록 신호의 제1 클록 펄스로 트리거되어 이전의 게이트 구동 펄스를 노오 게이트 래치 회로에 전달하고, 노오 게이트 래치 회로로 랫칭하며, 노오 게이트 래치 회로는 제1 클록 신호의 후속적인 제2 클록 펄스로 트리거되어 게이트 구동 펄스를 더 출력하고; 여기서, 클록 제어 전송 회로와 노오 게이트 래치 회로는 각각 상승 에지 트리거이고; 노오 게이트 래치 회로는 적어도 제1 역변환 장치, 제1 노오 게이트, 제2 노오 게이트 및 낸드 게이트를 포함하며, 여기서 제1 역변환 장치의 입력단은 클록 제어 전송 회로의 출력단에 연결되고, 제1 노오 게이트의 제1 입력단은 제1 역변환 장치의 출력단에 연결되며, 제1 노오 게이트의 제2 입력단은 제2 노오 게이트의 출력단에 연결되고, 제2 노오 게이트의 제1 입력단은 제1 역변환 장치의 입력단에 연결되며, 제2 노오 게이트의 제2 입력단은 제1 노오 게이트의 출력단에 연결되고, 제2 노오 게이트의 출력단은 낸드 게이트의 제1 입력단과 더 연결되며, 낸드 게이트의 제2 입력단은 클록 신호를 수신한다.
여기서, 클록 제어 전송 회로는 게이트 구동 펄스를 전송하는 과정에서 게이트 구동 펄스를 인버팅한다.
여기서, 노오 게이트 래치 회로는 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함한다.
여기서, 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치를 포함한다.
여기서, 제2 역변환 장치의 갯수는 3개이다.
여기서, 서로 인접한 시프트 레지스터 회로의 클록 신호는 서로 인버팅한다.
본 발명은 게이트 구동 회로를 제공하는 바, 이는 다수의 캐스케이딩 설치되는 시프트 레지스터 회로를 포함하고, 각 하나의 시프트 레지스터 회로는 클록 제어 전송 회로 및 노오 게이트 래치 회로를 포함하며, 여기서 클록 제어 전송 회로는 클록 신호의 제1 클록 펄스로 트리거되어 이전의 게이트 구동 펄스를 노오 게이트 래치 회로에 전달하고, 노오 게이트 래치 회로로 랫칭하며, 노오 게이트 래치 회로는 제1 클록 신호의 후속적인 제2 클록 펄스로 트리거되어 게이트 구동 펄스를 더 출력한다.
여기서, 클록 제어 전송 회로와 노오 게이트 래치 회로는 각각 상승 에지 트리거이다.
여기서, 노오 게이트 래치 회로는 적어도 제1 역변환 장치, 제1 노오 게이트, 제2 노오 게이트 및 낸드 게이트를 포함하며, 여기서 제1 역변환 장치의 입력단은 클록 제어 전송 회로의 출력단에 연결되고, 제1 노오 게이트의 제1 입력단은 제1 역변환 장치의 출력단에 연결되며, 제1 노오 게이트의 제2 입력단은 제2 노오 게이트의 출력단에 연결되고, 제2 노오 게이트의 제1 입력단은 제1 역변환 장치의 입력단에 연결되며, 제2 노오 게이트의 제2 입력단은 제1 노오 게이트의 출력단에 연결되고, 제2 노오 게이트의 출력단은 낸드 게이트의 제1 입력단과 더 연결되며, 낸드 게이트의 제2 입력단은 클록 신호를 수신한다.
여기서, 클록 제어 전송 회로는 게이트 구동 펄스를 전송하는 과정에서 게이트 구동 펄스를 인버팅한다.
여기서, 노오 게이트 래치 회로는 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함한다.
여기서, 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치를 포함한다.
여기서, 제2 역변환 장치의 갯수는 3개이다.
여기서, 서로 인접한 시프트 레지스터 회로의 클록 신호는 서로 인버팅한다.
본 발명은 시프트 레지스터를 더 제공하는 바, 이는 클록 제어 전송 회로 및 노오 게이트 래치 회로, 노오 게이트 래치 회로는 적어도 제1 역변환 장치, 제1 노오 게이트, 제2 노오 게이트 및 낸드 게이트를 포함하며, 여기서 제1 역변환 장치의 입력단은 클록 제어 전송 회로의 출력단에 연결되고, 제1 노오 게이트의 제1 입력단은 제1 역변환 장치의 출력단에 연결되며, 제1 노오 게이트의 제2 입력단은 제2 노오 게이트의 출력단에 연결되고, 제2 노오 게이트의 제1 입력단은 제1 역변환 장치의 입력단에 연결되며, 제2 노오 게이트의 제2 입력단은 제1 노오 게이트의 출력단에 연결되고, 제2 노오 게이트의 출력단은 낸드 게이트의 제1 입력단과 더 연결된다.
여기서, 노오 게이트 래치 회로는 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함한다.
여기서, 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치를 포함한다.
여기서, 제2 역변환 장치의 갯수는 3개이다.
상기 방안을 통해, 본 발명의 유익한 효과는 하기와 같다. 본 발명의 게이트 구동 회로는 클록 제어 전송 회로가 클록 신호의 제1 클록 펄스를 트리거하는 것을 통해 이전의 게이트 구동 펄스를 노오 게이트 래치 회로에 전달하고, 노오 게이트 래치 회로로 랫칭하며, 노오 게이트 래치 회로는 제1 클록 신호의 후속적인 제2 클록 펄스로 트리거되어 게이트 구동 펄스를 더 출력하고, CMOS 프로세스에 적용될 수 있고, 전력 소비가 낮으며, 잡음 여유가 넓다.
본 발명의 실시예 중의 기술적 해결수단을 더욱 분명하게 설명하기 위해, 이하 실시예에서 서술하는 도면에 대해 간단하게 소개하며, 자명한 것은, 하기의 서술 중의 도면은 본 발명의 일부 실시예로서, 본 기술분야의 통상의 기술자는 진보성 창출에 힘쓰지 않은 전제하에서, 이러한 도면에 따라 기타 도면을 획득할 수도 있다.
도 1은 본 발명의 실시예의 게이트 구동 회로의 구조도이다.
도 2는 도 1 중의 시프트 레지스터의 회로도이다.
도 3은 본 발명의 제2 실시예의 시프트 레지스터의 회로도이다.
도 4는 본 발명의 실시예의 게이트 구동 회로의 이론 시퀀스도이다.
도 5는 본 발명의 실시예의 게이트 구동 회로의 시뮬레이트 시퀀스도이다.
본 발명의 실시예의 목적, 기술적 해결수단 및 장점을 더욱 분명하게 하기 위해, 이하 본 발명의 실시예 중의 도면에 결부하여, 본 발명의 실시예 중의 기술적 해결수단을 분명하고 완전하게 서술한다. 당연히, 서술되는 실시예는 본 발명의 부분적인 실시예인 바, 전부의 실시예는 아니다. 본 발명 중의 실시예에 기반하면, 본 기술분야의 통상의 기술자가 진보성 창출에 힘쓰지 않는 전제하에서 획득한 모든 기타 실시예는 전부 본 발명의 보호범위에 속한다.
도 1을 참조하면, 도 1은 본 발명의 실시예의 게이트 구동 회로의 구조도이다. 도 1에 도시된 바와 같이, 본 실시예에 게시된 게이트 구동 회로(1)는 다수의 캐스케이딩 설치되는 시프트 레지스터 회로(10)를 포함하고, 각 하나의 시프트 레지스터 회로(10)는 클록 제어 전송 회로(11) 및 노오 게이트 래치 회로(12)를 포함하며, 여기서 클록 제어 전송 회로(11)는 클록 신호의 제1 클록 펄스로 트리거되어 이전의 게이트 구동 펄스를 노오 게이트 래치 회로(12)에 전달하고, 노오 게이트 래치 회로(12)로 랫칭하며, 노오 게이트 래치 회로(12)는 제1 클록 신호 후속적인 제2 클록 펄스로 트리거되어 게이트 구동 펄스를 더 출력한다. 여기서 클록 제어 전송 회로(11)는 게이트 구동 펄스를 전송하는 과정에서 게이트 구동 펄스를 인버팅한다. 또한 클록 제어 전송 회로(11) 및 노오 게이트 래치 회로(12)는 각각 상승 에지 트리거이다. 본 발명의 실시예는 클록 제어 전송 회로(11)를 통해 상하 스테이지 신호 전달을 제어하고, 노오 게이트 래치 회로(12)를 통해 신호를 랫칭하며, CMOS 프로세스에 적용될 수 있고, 전력 소비가 낮으며, 잡음 여유가 넓다.
더욱 구체적인 실시예에 있어서, 도 2에 도시된 바와 같이, 노오 게이트 래치 회로(12)는 적어도 제1 역변환 장치(121), 제1 노오 게이트(122), 제2 노오 게이트(123) 및 낸드 게이트(124)를 포함하고, 여기서 제1 역변환 장치(121)의 입력단은 클록 제어 전송 회로(11)의 출력단에 연결되며, 제1 노오 게이트(122)의 제1 입력단은 제1 역변환 장치(123)의 출력단에 연결되고, 제1 노오 게이트(122)의 제2 입력단은 제2 노오 게이트(123)의 출력단에 연결되며, 제2 노오 게이트(123)의 제1 입력단은 제1 역변환 장치(122)의 입력단에 연결되고, 제2 노오 게이트(123)의 제2 입력단은 제1 노오 게이트(122)의 출력단에 연결되며, 제2 노오 게이트(123)의 출력단은 낸드 게이트(124)의 제1 입력단과 더 연결되고, 낸드 게이트(124)의 제2 입력단은 클록 신호(CK)를 수신한다. 노오 게이트 래치 회로(12)는 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함하여 게이트 구동 회로(1)의 구동 능력을 향상시킨다. 여기서, 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치(124)를 포함한다. 바람직하게는, 제2 역변환 장치(124)의 갯수는 3개이다.
시프트 레지스터 회로(10)의 구체적인 작업 원리는 하기와 같다. 클록 신호(CK)의 제1 클록 펄스가 상승 에지일 경우, 클록 제어 전송 회로(11)는 트리거하여 이전의 게이트 구동 펄스(Gn-1)를 제1 역변환 장치(121)에 전송한다. 여기서 전송 과정에 있어서, 게이트 구동 펄스(Gn-1)를 인버팅한다. 다시 제1 역변환 장치(121)를 거쳐 제1 노오 게이트(122) 및 제2 노오 게이트(123)를 전송하고, 교차 연결되는 제1 노오 게이트(122) 및 제2 노오 게이트(123)를 통해 이전의 게이트 구동 펄스(Gn-1)를 랫칭한다. 클록 신호(CK)의 제2 클록 펄스가 상승 에지, 즉 클록 신호(CK)의 다음 클록 펄스가 상승 에지일 경우, 노오 게이트 래치 회로(12)를 트리거하여, 교차 연결되는 제1 노오 게이트(122) 및 제2 노오 게이트(123)에 랫칭된 이전의 게이트 구동 펄스(Gn-1)를 제2 역변환 장치(124)에 전송하고, 제2 역변환 장치(124)를 통해 다음 게이트(Gn)에 전송한다. 여기서, 클록 제어 전송 회로(11)는 클록 신호(XCK)를 더 포함하고, 클록 신호(XCK)는 클록 신호(CK)와 위상에서 반대된다.
본 발명의 실시예에 있어서, 서로 인접한 시프트 레지스터 회로의 클록 신호는 서로 인버팅한다. 도 3을 참조하면, 시프트 레지스터 회로(20)는 클록 제어 전송 회로(21) 및 노오 게이트 래치 회로(22)를 포함한다. 노오 게이트 래치 회로(22)는 적어도 제1 역변환 장치(221), 제1 노오 게이트(222), 제2 노오 게이트(223) 및 낸드 게이트(224)를 포함하고, 여기서 제1 역변환 장치(221)의 입력단은 클록 제어 전송 회로(21)의 출력단에 연결되며, 제1 노오 게이트(222)의 제1 입력단은 제1 역변환 장치(223)의 출력단에 연결되고, 제1 노오 게이트(222)의 제2 입력단은 제2 노오 게이트(223)의 출력단에 연결되며, 제2 노오 게이트(223)의 제1 입력단은 제1 역변환 장치(222)의 입력단에 연결되고, 제2 노오 게이트(223)의 제2 입력단은 제1 노오 게이트(222)의 출력단에 연결되며, 제2 노오 게이트(223)의 출력단은 낸드 게이트(224)의 제1 입력단에 더 연결되고, 낸드 게이트(224)의 제2 입력단은 클록 신호(XCK)를 수신한다. 노오 게이트 래치 회로(22)는 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함하여 게이트 구동 회로(1)의 구동 능력을 향상시킨다. 여기서, 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치(224)를 포함한다. 바람직하게는, 제2 역변환 장치(224)의 갯수는 3개이다.
시프트 레지스터 회로(20)의 구체적인 작업 원리는 하기와 같다. 클록 신호(XCK)의 제1 클록 펄스가 상승 에지일 경우, 클록 제어 전송 회로(21)는 트리거되어 다음 스테이지의 게이트 구동 펄스(Gn)를 제1 역변환 장치(221)에 전송한다. 여기서 전송 과정에 있어서, 다음 스테이지의 게이트 구동 펄스(Gn)를 인버팅한다. 다음 제1 역변환 장치(221)를 거쳐 제1 노오 게이트(222) 및 제2 노오 게이트(223)를 전송하며, 교차 연결되는 제1 노오 게이트(222) 및 제2 노오 게이트(223)를 통해 다음 스테이지의 게이트 구동 펄스(Gn)를 랫칭한다. 클록 신호(XCK)의 제2 클록 펄스가 상승 에지, 즉 클록 신호(XCK)의 다음 클록 펄스가 상승 에지일 경우, 노오 게이트 래치 회로(22)를 트리거하여, 교차 연결되는 제1 노오 게이트(222) 및 제2 노오 게이트(223)에 랫칭된 다음 스테이지의 게이트 구동 펄스(Gn)를 제2 역변환 장치(224)에 전송하고, 역변환 장치(224)를 통해 제3 스테이지의 게이트 구동 펄스(Gn+1)에 전송된다. 여기서, 클록 제어 전송 회로(21)는 클록 신호(CK)를 더 포함하고, 클록 신호(CK)와 클록 신호(XCK)와 위상에서 반대된다.
본 발명의 실시예에 있어서, 시프트 레지스터 회로(10)와 시프트 레지스터 회로(20)는 서로 인접한다. 실질적인 응용에 있어서, 게이트 구동 회로(1) 중의 다수의 캐스케이딩 설치되는 시프트 레지스터 회로는 홀수 스테이지와 짝수 스테이지로 분류할 수 있는 바, 시프트 레지스터 회로(10)를 홀수 스테이지 시프트 레지스터로, 시프트 레지스터 회로(20)를 짝수 스테이지 시프트 레지스터로 할 수 있다. 시프트 레지스터 회로(20)를 홀수 스테이지 시프트 레지스터로, 시프트 레지스터 회로(10)를 짝수 스테이지 시프트 레지스터로 할 수도 있다. 도 4를 참조하면, 도 4는 본 발명의 실시예의 게이트 구동 회로의 이론 시퀀스도이다. 여기서 시프트 레지스터 회로(10)는 홀수 스테이지 시프트 레지스터이고, 시프트 레지스터 회로(20)는 짝수 스테이지 시프트 레지스터이다. 도면에서 보아낼 수 있는 바, 클록 신호(CK)는 클록 신호(XCK)와 위상에서 반대된다. 클록 신호(CK)가 상승 에지일 경우, 이전의 게이트 구동 펄스(Gn-1)는 다음 스테이지의 게이트에 전송되고, 즉 이전의 게이트 구동 펄스(Gn-1)는 하이 레벨로부터 로우 레벨로 전환되며, 다음 스테이지의 게이트 구동 펄스(Gn)는 로우 레벨로부터 하이 레벨로 전환되고, 대응되는 게이트를 구동시킨다. 클록 신호(XCK)가 상승 에지일 경우, 다음 스테이지의 게이트 구동 펄스(Gn)는 제3 스테이지의 게이트에 전송되는 바, 즉 다음 스테이지의 게이트 구동 펄스(Gn)는 하이 레벨로부터 로우 레벨로 전환되며, 제3 스테이지의 게이트 구동 펄스(Gn+1)는 로우 레벨로부터 하이 레벨로 전환되고, 대응되는 게이트를 구동시킨다. 도 5는 본 발명의 실시예의 게이트 구동 회로의 시뮬레이션 시퀀스도이다. 도 5를 참조하면, 여기서 종좌표는 전압이고, 횡좌표는 시간이다. 도면에서 보아낼 수 있는 바, 게이트 구동 회로의 시뮬레이트 시퀀스도는 도 4 중의 이론 시퀀스도와 동일하다.
본 발명은 시프트 레지스터를 더 제공하는 바, 도 2를 참조하면, 시프트 레지스터 회로(10)는 클록 제어 전송 회로(11) 및 노오 게이트 래치 회로(12)를 포함하고, 노오 게이트 래치 회로(12)는 적어도 제1 역변환 장치(121), 제1 노오 게이트(122), 제2 노오 게이트(123) 및 낸드 게이트(124)를 포함하고, 여기서 제1 역변환 장치(121)의 입력단은 클록 제어 전송 회로(11)의 출력단에 연결되며, 제1 노오 게이트(122)의 제1 입력단은 제1 역변환 장치(123)의 출력단에 연결되고, 제1 노오 게이트(122)의 제2 입력단은 제2 노오 게이트(123)의 출력단에 연결되며, 제2 노오 게이트(123)의 제1 입력단은 제1 역변환 장치(122)의 입력단에 연결되고, 제2 노오 게이트(123)의 제2 입력단은 제1 노오 게이트(122)의 출력단에 연결되며, 제2 노오 게이트(123)의 출력단은 낸드 게이트(124)의 제1 입력단과 더 연결되고, 낸드 게이트(124)의 제2 입력단은 클록 신호(CK)를 수신한다. 노오 게이트 래치 회로(12)는 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함하여 구동 능력을 향상시킨다. 여기서, 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치(124)를 포함한다. 바람직하게는, 제2 역변환 장치(124)의 갯수는 3개이다.
시프트 레지스터 회로(10)의 구체적인 작업 원리는 하기와 같다. 클록 신호(CK)의 제1 클록 펄스가 상승 에지일 경우, 클록 제어 전송 회로(11)는 트리거하여 이전의 게이트 구동 펄스(Gn-1)를 제1 역변환 장치(121)에 전송한다. 여기서 전송 과정에 있어서, 게이트 구동 펄스(Gn-1)를 인버팅한다. 다음 제1 역변환 장치(121)를 거쳐 제1 노오 게이트(122) 및 제2 노오 게이트(123)를 전송하고, 교차 연결되는 제1 노오 게이트(122) 및 제2 노오 게이트(123)를 통해 이전의 게이트 구동 펄스(Gn-1)를 랫칭한다. 클록 신호(CK)의 제2 클록 펄스가 상승 에지, 즉 클록 신호(CK)의 다음 클록 펄스가 상승 에지일 경우, 노오 게이트 래치 회로(12)를 트리거하여, 교차 연결되는 제1 노오 게이트(122) 및 제2 노오 게이트(123)에 랫칭된 이전의 게이트 구동 펄스(Gn-1)를 제2 역변환 장치(124)에 전송하고, 제2 역변환 장치(124)를 통해 다음 게이트(Gn)에 전송한다. 여기서, 클록 제어 전송 회로(11)는 클록 신호(XCK)를 더 포함하고, 클록 신호(XCK)는 클록 신호(CK)와 위상에서 반대된다. 본 발명의 실시예에 있어서, 다수의 시프트 레지스터(10)를 통해 게이트 구동 회로를 캐스케이딩 구성할 수 있고, 서로 인접한 시프트 레지스터 회로에서 사용되는 위상에서 반대되는 클록 신호는 제어된다. 클록 제어 전송 회로(11)를 통해 상하 스테이지 신호 전달을 제어하고, 노오 게이트 래치 회로(12)를 통해 신호를 랫칭하며, CMOS 프로세스에 적용될 수 있고, 전력 소비가 낮으며, 잡음 여유가 넓다.
상기 내용을 종합해보면, 본 발명의 게이트 구동 회로는 클록 제어 전송 회로가 클록 신호의 제1 클록 펄스를 트리거하는 것을 통해 이전의 게이트 구동 펄스를 노오 게이트 래치 회로에 전달하고, 노오 게이트 래치 회로로 랫칭하며, 노오 게이트 래치 회로는 제1 클록 신호의 후속적인 제2 클록 펄스로 트리거되어 게이트 구동 펄스를 더 출력하고, CMOS 프로세스에 적용될 수 있고, 전력 소비가 낮으며, 잡음 여유가 넓다.
상기의 서술은 단지 본 발명의 실시예로서, 본 발명의 특허범위를 한정하기 위한 것이 아니며, 본 발명의 명세서 및 도면을 이용하여 진행한 모든 동등한 구조 또는 동등한 과정 변화, 또는 직접적이거나 간접적으로 기타 관련 기술분야에서의 응용은 마찬가지로 전부 본 발명의 특허보호범위 내에 속한다.

Claims (18)

  1. 다수의 캐스케이딩 설치되는 시프트 레지스터 회로를 포함하되, 각 하나의 상기 시프트 레지스터 회로는 클록 제어 전송 회로 및 노오 게이트 래치 회로를 포함하며, 상기 클록 제어 전송 회로는 상기 클록 신호의 제1 클록 펄스로 트리거되어 이전의 게이트 구동 펄스를 상기 노오 게이트 래치 회로에 전송하고, 상기 노오 게이트 래치 회로로 랫칭하며, 상기 노오 게이트 래치 회로는 상기 제1 클록 신호의 후속적인 제2 클록 펄스로 트리거되어 상기 게이트 구동 펄스를 더 출력하고;
    상기 클록 제어 전송 회로와 상기 노오 게이트 래치 회로는 각각 상승 에지 트리거이고; 상기 노오 게이트 래치 회로는 적어도 제1 역변환 장치, 제1 노오 게이트, 제2 노오 게이트 및 낸드 게이트를 포함하며, 상기 제1 역변환 장치의 입력단은 상기 클록 제어 전송 회로의 출력단에 연결되고, 상기 제1 노오 게이트의 제1 입력단은 상기 제1 역변환 장치의 출력단에 연결되며, 상기 제1 노오 게이트의 제2 입력단은 상기 제2 노오 게이트의 출력단에 연결되고, 상기 제2 노오 게이트의 제1 입력단은 상기 제1 역변환 장치의 입력단에 연결되며, 상기 제2 노오 게이트의 제2 입력단은 상기 제1 노오 게이트의 출력단에 연결되고, 상기 제2 노오 게이트의 출력단은 상기 낸드 게이트의 제1 입력단에 더 연결되며, 상기 낸드 게이트의 제2 입력단은 상기 클록 신호를 수신하는 것을 특징으로 하는 게이트 구동 회로.
  2. 제 1항에 있어서,
    상기 클록 제어 전송 회로는 상기 게이트 구동 펄스를 전송하는 과정에서 상기 게이트 구동 펄스를 인버팅하는 것을 특징으로 하는 게이트 구동 회로.
  3. 제 1항에 있어서,
    상기 노오 게이트 래치 회로는 상기 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 1항에 있어서,
    상기 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  5. 제 4항에 있어서,
    상기 제2 역변환 장치의 갯수는 3개인 것을 특징으로 하는 게이트 구동 회로.
  6. 제 1항에 있어서,
    서로 인접한 상기 시프트 레지스터 회로의 상기 클록 신호는 서로 인버팅하는 것을 특징으로 하는 게이트 구동 회로.
  7. 다수의 캐스케이딩 설치되는 시프트 레지스터 회로를 포함하되, 각 하나의 상기 시프트 레지스터 회로는 클록 제어 전송 회로 및 노오 게이트 래치 회로를 포함하며, 상기 클록 제어 전송 회로는 상기 클록 신호의 제1 클록 펄스로 트리거되어 이전의 게이트 구동 펄스를 상기 노오 게이트 래치 회로에 전송하고, 상기 노오 게이트 래치 회로로 랫칭하며, 상기 노오 게이트 래치 회로는 상기 제1 클록 신호의 후속적인 제2 클록 펄스로 트리거되어 상기 게이트 구동 펄스를 더 출력하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제 7항에 있어서,
    상기 클록 제어 전송 회로와 상기 노오 게이트 래치 회로는 각각 상승 에지 트리거인 것을 특징으로 하는 게이트 구동 회로.
  9. 제 7항에 있어서,
    상기 노오 게이트 래치 회로는 적어도 제1 역변환 장치, 제1 노오 게이트, 제2 노오 게이트 및 낸드 게이트를 포함하며, 상기 제1 역변환 장치의 입력단은 상기 클록 제어 전송 회로의 출력단에 연결되고, 상기 제1 노오 게이트의 제1 입력단은 상기 제1 역변환 장치의 출력단에 연결되며, 상기 제1 노오 게이트의 제2 입력단은 상기 제2 노오 게이트의 출력단에 연결되고, 상기 제2 노오 게이트의 제1 입력단은 상기 제1 역변환 장치의 입력단에 연결되며, 상기 제2 노오 게이트의 제2 입력단은 상기 제1 노오 게이트의 출력단에 연결되고, 상기 제2 노오 게이트의 출력단은 상기 낸드 게이트의 제1 입력단에 더 연결되며, 상기 낸드 게이트의 제2 입력단은 상기 클록 신호를 수신하는 것을 특징으로 하는 게이트 구동 회로.
  10. 제 9항에 있어서,
    상기 클록 제어 전송 회로는 상기 게이트 구동 펄스를 전송하는 과정에서 상기 게이트 구동 펄스를 인버팅하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제 9항에 있어서,
    상기 노오 게이트 래치 회로는 상기 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  12. 제 9항에 있어서,
    상기 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제 12항에 있어서,
    상기 제2 역변환 장치의 갯수는 3개인 것을 특징으로 하는 게이트 구동 회로.
  14. 제 7항에 있어서,
    서로 인접한 상기 시프트 레지스터 회로의 상기 클록 신호는 서로 인버팅하는 것을 특징으로 하는 게이트 구동 회로.
  15. 클록 제어 전송 회로 및 노오 게이트 래치 회로를 포함하되, 상기 노오 게이트 래치 회로는 적어도 제1 역변환 장치, 제1 노오 게이트, 제2 노오 게이트 및 낸드 게이트를 포함하며, 상기 제1 역변환 장치의 입력단은 상기 클록 제어 전송 회로의 출력단에 연결되고, 상기 제1 노오 게이트의 제1 입력단은 상기 제1 역변환 장치의 출력단에 연결되며, 상기 제1 노오 게이트의 제2 입력단은 상기 제2 노오 게이트의 출력단에 연결되고, 상기 제2 노오 게이트의 제1 입력단은 상기 제1 역변환 장치의 입력단에 연결되며, 상기 제2 노오 게이트의 제2 입력단은 상기 제1 노오 게이트의 출력단에 연결되고, 상기 제2 노오 게이트의 출력단은 상기 낸드 게이트의 제1 입력단에 더 연결되는 것을 특징으로 하는 시프트 레지스터.
  16. 제 15항에 있어서,
    상기 노오 게이트 래치 회로는 상기 낸드 게이트의 출력단과 연결되는 멀티-스테이지 인버터 회로를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
  17. 제 15항에 있어서,
    상기 멀티-스테이지 인버터 회로는 직렬 연결 설치되는 다수의 제2 역변환 장치를 포함하는 것을 특징으로 하는 시프트 레지스터.
  18. 제 17항에 있어서,
    상기 제2 역변환 장치의 갯수는 3개인 것을 특징으로 하는 시프트 레지스터.
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