JPWO2010146740A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents

表示駆動回路、表示装置及び表示駆動方法 Download PDF

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Abstract

CSバスライン(15)が設けられた液晶表示パネル(10)を駆動する表示駆動回路であって、ゲートライン(12)の各々に対応して設けられた複数のシフトレジスタ回路SRを含むシフトレジスタ(ゲートライン駆動回路(30))を備え、各段のシフトレジスタ回路(SR)に対応してラッチ回路(CSL)が1つずつ設けられるとともに、ラッチ回路(CSL)に極性信号(CMI)が入力される。シフトレジスタ回路(SRn)で生成された内部信号(Mn)がアクティブになると、この段に対応するラッチ回路(CSLn)が極性信号(CMI)を取り込んでこれを保持し、ラッチ回路(CSLn)の出力(CSOUTn)を、CS信号としてCSバスラインに供給する。シフトレジスタ回路(SRn)で生成される内部信号(Mn)は、表示映像の最初の垂直走査期間よりも前にアクティブになる。したがって、回路面積を増大させることなく、電源投入時の表示品位の向上を図ることができる。

Description

本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。
従来、保持容量配線を備えたアクティブマトリクス方式の液晶表示装置では、極性反転駆動を行う場合、電源投入時(初期時)の表示が均一にならないという問題が知られている。これは、保持容量配線に供給される電源電位が、液晶表示装置の電源を投入した直後では不定になるためである。
この電源投入時の表示不具合を解消するための技術が、例えば特許文献1に開示されている。図25は、特許文献1の液晶表示装置の概略構成を示すブロック図である。
上記液晶表示装置は、ガラス基板上の第1及び第2方向に列設されるデータ信号線S1〜Sn及び走査信号線G1〜Gnと、データ信号線及び走査信号線の各交点付近に形成される画素TFT(トランジスタ)1と、画素TFT1のドレイン端子に接続される補助容量(保持容量)C1および画素電極2と、画素電極2と液晶層を挟んで対向配置される対向電極3との間に形成される液晶容量C2と、走査線(走査信号線)を駆動する走査線駆動回路(走査信号線駆動回路)4と、データ信号線を駆動するソースドライバ(データ信号線駆動回路)5と、走査線方向(第2方向)に並んだ補助容量C1の一端に共通して接続される補助容量電源線(保持容量配線)CS1〜CSnと、補助容量電源線CS1〜CSnの電位を設定する補助容量電源選択回路(保持容量配線駆動回路)6とを備えている。
図26は補助容量電源選択回路6の詳細構成を示す回路図である。この図に示すように、補助容量電源選択回路6は、補助容量電源線CS1〜CSnに第1の基準電位VcsHを供給するか否かを選択するPMOSトランジスタ9と、補助容量電源線CS1〜CSnに第2の基準電位VcsL(<VcsH)を供給するか否かを選択するNMOSトランジスタ8とを有し、これらトランジスタ8,9のオン/オフは、走査線駆動回路4内のANDゲート10により制御される。
ANDゲート10は、電源投入時の補助容量電源線CS1〜CSnの電位を制御するための電源投入時電源制御信号s1と、極性反転時の補助容量電源線CS1〜CSnの電位を制御するための極性反転時電源制御信号s2との論理積を計算し、その計算結果に基づいてトランジスタ8,9のオン・オフを切替える。
この構成において、電源投入時から所定期間内は、電源投入時電源制御信号s1をローレベル(0V)にすることにより、走査線駆動回路4内のANDゲート10(図26参照)の出力がローレベルになり、PMOSトランジスタ9がオンして、補助容量電源線CS1〜CSnには、第1の基準電位VcsHが供給される。第1の基準電位VcsHは、第2の基準電位VcsLよりも高いため、電源投入時から所定期間内は、すべての補助容量電源線保持容量配線CS1〜CSnの電位が高くなる。補助容量電源線CS1〜CSnの電位が高くなると、画素電極2の電位も相対的に高くなり、液晶容量C2の両端電位(対向電極3の電位と画素電極2の電位との差)が小さくなる。これにより、例えば、ノーマリホワイト(信号無印加時に白表示)の液晶表示装置の場合、電源投入時も白表示に近い表示になり、輝線が視認されなくなる。その後、所定時間経過後、図26の補助容量電源選択回路6は、電源投入時電源制御信号s1をハイレベルにする。これにより、極性反転時電源制御信号s2の論理に応じて、ANDゲート10の論理が変化し、それに応じて、NMOSトランジスタ8とPMOSトランジスタ9のオン・オフが極性反転駆動の周期に合わせて変化する。これにより、補助容量電源線CS1〜CSn電位は、極性反転駆動の周期に合わせて、第1の基準電位VcsHまたは第2の基準電位VcsLになる。
このように、上記構成では、電源投入時から所定期間内は、すべての補助容量電源線保持容量配線CS1〜CSnが同一の電源電位(第1の基準電位)に設定されるため、補助容量電源線保持容量配線CS1〜CSnの電位レベルのばらつきが起きなくなる。これにより、電源投入時の表示の不具合を解消することができる。
日本国公開特許公報「特開2005−49849号公報(2005年2月24日公開)」
しかしながら、上記液晶表示装置では、電源投入後に補助容量電源線へ所定の電位を供給するための信号線および制御回路が必要になるため、駆動回路の回路面積が増大化してしまう。そのため、特に、額縁の狭い液晶表示パネルに適用することが困難となる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路面積を増大させることなく、電源投入時の表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。
本発明に係る表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、該画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置に用いられる表示駆動回路であって、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が1つずつ設けられるとともに、各保持回路に保持対象信号が入力され、上記シフトレジスタの1つの段で生成された制御信号がアクティブになると、この段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、1つの保持回路の出力を、上記保持容量配線信号として1つの保持容量配線に供給し、上記シフトレジスタの各段で生成される制御信号は、表示映像の最初の垂直走査期間よりも前にアクティブになることを特徴としている。
上記構成によれば、シフトレジスタの各段で生成される制御信号(内部信号あるいは出力信号)が、表示映像の最初の垂直走査期間(第1フレーム)よりも前(初期時)にアクティブになると、対応する段の保持回路(ラッチ回路あるいはメモリ回路)に保持対象信号(極性信号CMI)が保持される。そのため、例えば、初期時において、保持対象信号を一定の電位(ハイレベルあるいはローレベル)に設定した場合には、一定電位の信号が保持回路から出力されて保持容量配線に供給される。これにより、電源投入後かつ第1フレーム開始前の保持容量配線の信号電位を固定することができるため、上述した不定状態による初期時の表示不具合を解消することができる。
また、上記構成によれば、保持容量配線の信号電位を固定するための制御回路(従来の保持容量電源選択回路)等を設ける必要がないため、駆動回路の面積を小さくすることができる。よって、上記表示駆動回路を用いることにより、液晶表示パネルの額縁の狭小化を図ることができる。
本発明に係る表示駆動方法は、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、画素に含まれる画素電極と容量を形成する保持容量配線が設けられた表示パネルを駆動する表示駆動方法であって、上記シフトレジスタの各段に対応して設けられた保持回路に保持対象信号を入力し、自段のシフトレジスタで生成した制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、1つの保持回路の出力を、保持容量配線信号として1つの保持容量配線に供給し、上記シフトレジスタの各段で生成する制御信号を、表示映像の最初の垂直走査期間よりも前にアクティブにすることを特徴としている。
上記方法では、上記表示駆動回路に関して述べた効果と同じく、回路面積を増大させることなく、電源投入時の表示品位の向上を図ることができるという効果を奏する。
本発明に係る表示駆動回路及び表示駆動方法は、以上のように、保持回路の入力される、シフトレジスタの各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブになる構成である。これにより、保持容量配線の信号電位を固定することができるため、回路面積を増大させることなく電源投入時の表示品位の向上を図ることができるという効果を奏する。
本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。 図1の液晶表示装置における各画素の電気的構成を示す等価回路図である。 実施例1における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例1におけるゲートライン駆動回路及びCSバスライン駆動回路の構成を示すブロック図である。 実施例1におけるシフトレジスタ回路の構成を示す図である。 図5に示すシフトレジスタ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例1における論理回路(ラッチ回路)の構成を示す図である。 図7に示すラッチ回路の回路図である。 図7に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 図7に示すラッチ回路の動作を説明するためのタイミングチャートである。 実施例2における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例2におけるゲートライン駆動回路及びCSバスライン駆動回路の構成を示すブロック図である。 実施例2における論理回路(ラッチ回路)の構成を示す図である。 図13に示すラッチ回路の回路図である。 図13に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例3における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例3におけるゲートライン駆動回路及びCSバスライン駆動回路の構成を示すブロック図である。 実施例3における論理回路(ラッチ回路)の構成を示す図である。 図18に示すラッチ回路の回路図である。 図18に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例4におけるゲートライン駆動回路及びCSバスライン駆動回路の構成を示すブロック図である。 図21に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例5におけるゲートライン駆動回路及びCSバスライン駆動回路の構成を示すブロック図である。 図23に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 従来の液晶表示装置の構成を示すブロック図である。 図25に示す液晶表示装置における補助容量電源選択回路の構成を示す回路図である。
本発明の一実施形態について図面に基づいて説明すると以下の通りである。
まず、図1及び図2に基づいて本発明の表示装置に相当する液晶表示装置1の構成について説明する。なお、図1は液晶表示装置1の全体構成を示すブロック図であり、図2は液晶表示装置1の画素の電気的構成を示す等価回路図である。
液晶表示装置1は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル10、ソースバスライン駆動回路20、ゲートライン駆動回路30、CSバスライン駆動回路40、及びコントロール回路50を備えている。
液晶表示パネル10は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Pを有している。
そして、液晶表示パネル10は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン11、ゲートライン12、薄膜トランジスタ(Thin Film Transistor;以下「TFT」と称する)13、画素電極14、及びCSバスライン15を備え、対向基板上に対向電極19を備えている。なお、TFT13は、図2にのみ図示し、図1では省略している。
ソースバスライン11は、列方向(縦方向)に互いに平行となるように各列に1本ずつ形成されており、ゲートライン12は行方向(横方向)に互いに平行となるように各行に1本ずつ形成されている。TFT13及び画素電極14は、ソースバスライン11とゲートライン12との各交点に対応してそれぞれ形成されており、TFT13のソース電極sがソースバスライン11に、ゲート電極gがゲートライン12に、ドレイン電極dが画素電極14にそれぞれ接続されている。また、画素電極14は、対向電極19との間に液晶を介して液晶容量17を形成している。
これにより、ゲートライン12に供給されるゲート信号(走査信号)によってTFT13のゲートがオンし、ソースバスライン11からのソース信号(データ信号)が画素電極14に書き込まれると、画素電極14に上記ソース信号に応じた電位が付与される。この結果、画素電極14と対向電極19との間に介在する液晶に対して上記ソース信号に応じた電位が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。
CSバスライン15は、行方向(横方向)に互いに平行となるように各行に1本ずつ形成されており、ゲートライン12と対をなすように配置されている。この各CSバスライン15は、それぞれ各行に配置された画素電極14との間に保持容量16(「補助容量」ともいう)が形成されることにより、画素電極14と容量結合されている。
なお、TFT13には、その構造上、ゲート電極gとドレイン電極dとの間に引込容量18が形成されてしまうことから、画素電極14の電位はゲートライン12の電位変化による影響(引き込み)を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
上記のように構成される液晶表示パネル10は、ソースバスライン駆動回路20、ゲートライン駆動回路30及びCSバスライン駆動回路40によって駆動される。また、コントロール回路50は、ソースバスライン駆動回路20、ゲートライン駆動回路30及びCSバスライン駆動回路40に、液晶表示パネル10の駆動に必要な各種の信号を供給する。
本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間(有効走査期間)において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路30は、TFT13をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン12に対して順次出力する。このゲートライン駆動回路30の詳細については後述する。
ソースバスライン駆動回路20は、各ソースバスライン11に対してソース信号を出力する。このソース信号は、液晶表示装置1の外部からコントロール回路50を介してソースバスライン駆動回路20に供給された映像信号を、ソースバスライン駆動回路20において各列に割り当て、昇圧等を施した信号である。
また、ソースバスライン駆動回路20は、例えばライン反転駆動を行うために、出力するソース信号の極性を、同一行の全ての画素について極性が同一であり、かつ隣り合うn(nは自然数)行ごとに逆転するようにしている。例えば、図3に示すように、第1行の水平走査期間と、第2行の水平走査期間とでは、ソース信号Sの極性は反転している(1ライン(1H)反転駆動)。なお、本実施形態におけるソースバスライン駆動回路20は、ライン反転駆動に限定されるものではなく、フレーム反転駆動であってもよい。
CSバスライン駆動回路40は、本発明の保持容量配線信号に相当するCS信号を各CSバスライン15に対して出力する。このCS信号は、電位が2値(電位の高低)の間で切り替わる(立ち上がり又は立ち下がり)信号である。このCSバスライン駆動回路40の詳細については後述する。
コントロール回路50は、上述したゲートライン駆動回路30、ソースバスライン駆動回路20、CSバスライン駆動回路40を制御することにより、これら各回路から図3に示す信号を出力させる。なお、図1では、ゲートライン駆動回路30およびCSバスライン駆動回路40は、液晶表示パネル10の一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。この構成例については後述(実施例2)する。
本実施形態において注目すべきは、上記各部材により構成される液晶表示装置1において、特に、ゲートライン駆動回路30及びCSバスライン駆動回路40の特徴である。以降、ゲートライン駆動回路30及びCSバスライン駆動回路40の詳細について説明する。なお、以下では、CC(Charge Coupling)駆動を行う液晶表示装置について説明するが、本実施形態に係る液晶表示装置は、CC駆動に限定されるものではない。
(実施例1)
図3は、実施例1の液晶表示装置1における各種信号の波形を示すタイミングチャートである。本実施例1では、1ライン(1H)反転駆動を行う場合を例に挙げて説明する。図3において、GSPは垂直走査のタイミングを規定するゲートスタートパルス、GCK1(CK)およびGCK2(CKB)は制御回路から出力されるシフトレジスタの動作タイミングを規定するゲートクロックである。GSPの立ち下がりから次の立ち下がりまでの期間が1垂直走査期間(1V期間)に相当する。GCK1の立ち上がりからGCK2の立ち上がりまでの期間、および、GCK2の立ち上がりからGCK1の立ち上がりまでの期間が、1水平走査期間(1H期間)となる。CMI(初期設定信号)は、1水平走査期間ごとに極性が反転する極性信号である。
また、図3では、ソースバスライン駆動回路20からあるソースバスライン11(第x列に設けられたソースバスライン11)に供給されるソース信号S(ビデオ信号)、ゲートライン駆動回路30及びCSバスライン駆動回路40から第1行に設けられたゲートライン12及びCSバスライン15にそれぞれ供給されるゲート信号G1及びCS信号CS1(CSOUT1)、第1行かつ第x列に設けられた画素電極14の電位波形Vpix1をこの順に図示している。また、第2行に設けられたゲートライン12及びCSバスライン15にそれぞれ供給されるゲート信号G2及びCS信号CS2(CSOUT2)、第2行かつ第x列に設けられた画素電極14の電位波形Vpix2をこの順に図示している。さらに、第3行に設けられたゲートライン12及びCSバスライン15にそれぞれ供給されるゲート信号G3及びCS信号CS3(CSOUT3)、第3行かつ第x列に設けられた画素電極14の電位波形Vpix3をこの順に図示している。
なお、電位Vpix1,Vpix2,Vpix3における破線は対向電極19の電位を示している。
以下では、表示映像の最初のフレームを第1フレームとし、それ以前を初期状態(初期時)とする。本実施例1では、図3に示すように、電源投入後の初期状態(電源投入後の所定期間経過後から表示映像の最初のフレーム(第1フレーム)が開始するまでの期間)においては、CS信号CS1,CS2,CS3は何れも一方の電位(図3ではローレベル)に固定されている。第1フレームでは、第1行のCS信号CS1及び第3行のCS信号CS3それぞれは、対応するゲート信号G1,G3の立ち上がりに同期してローレベルからハイレベルへ切り替わり、ゲート信号G1,G3の立ち下がりの時点においては、ハイレベルとなっている。そのため、各行において、対応するゲート信号が立ち下がる時点のCS信号の電位は、隣接する行におけるCS信号の電位とは互いに異なっている。例えば、CS信号CS1では、対応するゲート信号G1が立ち下がる時点でハイレベルであり、CS信号CS2では、対応するゲート信号G2が立ち下がる時点でローレベルであり、CS信号CS3では、対応するゲート信号G3が立ち下がる時点でハイレベルである。
ここで、ソース信号Sは、映像信号の示す階調に応じた振幅を有し、かつ、1H期間毎に極性が反転する信号となる。また、図3では、一様な映像を表示する場合を想定しているため、ソース信号Sの振幅は一定である。一方、ゲート信号G1,G2,G3は、各フレームのアクティブ期間(有効走査期間)におけるそれぞれ第1、第2及び第3番目の1H期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
そして、CS信号CS1,CS2,CS3は、対応するゲート信号G1,G2,G3の立ち下がりの後に反転し、かつ、その反転方向が隣接する行において互いに逆の関係となるような波形をとる。具体的には、奇数フレーム(第1フレーム、第3フレーム、…)では、CS信号CS1,CS3は対応するゲート信号G1,G3が立ち下がった後に立ち下がり、CS信号CS2は対応するゲート信号G2が立ち下がった後に立ち上がる。また、偶数フレーム(第2フレーム、第4フレーム、…)では、CS信号CS1,CS3は対応するゲート信号G1,G3が立ち下がった後に立ち上がり、CS信号CS2は対応するゲート信号G2が立ち下がった後に立ち下がる。
なお、奇数フレーム及び偶数フレームにおけるCS信号CS1,CS2,CS3の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。
図3では、第1フレームにおいてゲート信号が立ち下がる時点のCS信号の電位が、隣接する行では互いに異なっているため、第1フレームにおけるCS信号CS1,CS2,CS3は通常の奇数フレーム(例えば第3フレーム)と同じ波形となる。そのため、画素電極14の電位Vpix1,Vpix2,Vpix3は何れもCS信号CS1,CS2,CS3によって適正にシフトされることになるので、同一階調のソース信号Sが入力されると、対向電極電位とシフト後の画素電極14の電位との電位差は正極性と負極性とで同じになる。すなわち、同一画素列の奇数番目の画素にマイナス極性のソース信号が書き込まれるとともに、偶数番目の画素にプラス極性のソース信号が書き込まれる第1フレームについては、奇数番目の画素に対応するCS信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するCS信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。
上記駆動によれば、初期状態におけるCS信号の電位を一方(ローレベルあるいはハイレベル)に固定することができるため、初期時の表示不具合を解消することができる。また、第1フレーム以降では適正に画素電極の電位をシフトすることができる。
ここで、上述した制御を実現するためのゲートライン駆動回路30及びCSバスライン駆動回路40の具体的な構成について説明する。図4は、ゲートライン駆動回路30及びCSバスライン駆動回路40の構成を示している。以下では、説明の便宜上、第n行の次の走査方向(図4中の矢印方向)の行(ライン)(次行)を第(n+1)行、それとは反対方向の第n行の直前の行(前行)を第(n−1)行と表す。
図4に示すように、ゲートライン駆動回路30は、複数のシフトレジスタ回路SRを各行に対応して備え、CSバスライン駆動回路40は、複数の保持回路(ラッチ回路、メモリ回路)CSLを各行に対応して備えている。ここでは、説明の便宜上、第(n−1)行,第n行,第(n+1)行に対応する、シフトレジスタ回路SRn−1,SRn,SRn+1、及び、ラッチ回路CSLn−1,CSLn,CSLn+1、を例に挙げる。
第(n−1)行のシフトレジスタ回路SRn−1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn−1のセット信号として、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2が入力される。出力端子OUTBは次行(第n行)のシフトレジスタ回路SRnの入力端子SBに接続され、これにより、出力端子OUTBから出力されるシフトレジスタ出力SRBOn−1が、シフトレジスタ回路SRnに入力される。出力端子Mは、自行(第(n−1)行)のラッチ回路CSLn−1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn−1内部の信号CSRn−1(内部信号Mn−1)(制御信号)が、ラッチ回路CSLn−1に入力される。
また、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2は、シフトレジスタ回路SRn−1に入力されるとともに、バッファを介して、自行(第(n−1)行)のゲートライン12にゲート信号Gn−1(SROn−2:SRBOn−2の反転信号)として出力される。また、シフトレジスタ回路SRn−1には電源(VDD)が入力される。
第(n−1)行のラッチ回路CSLn−1は、コントロール回路50(図1参照)から出力される極性信号CMIと、シフトレジスタ回路SRn−1の内部信号Mn−1(信号CSRn−1)とが入力される。ラッチ回路CSLn−1の出力端子OUTは、自行(第(n−1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn−1が、自行のCSバスライン15に入力される。
第n行のシフトレジスタ回路SRnでは、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK2が入力され、入力端子SBに、シフトレジスタ回路SRnのセット信号として、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1が入力される。出力端子OUTBは次行(第(n+1)行)のシフトレジスタ回路SRn+1の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOnが、シフトレジスタ回路SRn+1に入力される。出力端子Mは、自行(第n行)のラッチ回路CSLnのクロック端子CKに接続され、これによりシフトレジスタ回路で生成される内部信号Mn(信号CSRn)が、ラッチ回路CSLnに入力される。
また、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1は、シフトレジスタ回路SRnに入力されるとともに、バッファを介して、自行(第n行)のゲートライン12にゲート信号Gn(SROn−1:SRBOn−1の反転信号)として出力される。また、シフトレジスタ回路SRnには電源(VDD)が入力される。
第n行のラッチ回路CSLnは、コントロール回路50(図1参照)から出力される極性信号CMIと、シフトレジスタ回路SRnで生成される内部信号Mn(信号CSRn)とが入力される。ラッチ回路CSLnの出力端子OUTは、自行(第n行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTnが、自行のCSバスライン15に入力される。
第(n+1)行のシフトレジスタ回路SRn+1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn+1のセット信号として、前行(第n行)のシフトレジスタ出力SRBOnが入力される。出力端子OUTBは次行(第(n+2)行)のシフトレジスタ回路SRn+2の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOn+1が、シフトレジスタ回路SRn+2に入力される。出力端子Mは、自行(第(n+1)行)のラッチ回路CSLn+1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn+1で生成される内部信号Mn+1(信号CSRn+1)が、ラッチ回路CSLn+1に入力される。
また、前行(第n行)のシフトレジスタ出力SRBOnは、シフトレジスタ回路SRn+1に入力されるとともに、バッファを介して、自行(第(n+1)行)のゲートライン12にゲート信号Gn+1(SROn:SRBOnの反転信号)として出力される。また、シフトレジスタ回路SRn+1には電源(VDD)が入力される。
第(n+1)行のラッチ回路CSLn+1は、コントロール回路50(図1参照)から出力される極性信号CMIと、シフトレジスタ回路SRn+1で生成される内部信号Mn+1(信号CSRn+1)とが入力される。ラッチ回路CSLn+1の出力端子OUTは、自行(第(n+1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn+1が自行のCSバスライン15に入力される。
次に、シフトレジスタ回路SRの動作について説明する。図5は、第(n−1)行、第n行、及び、第(n+1)行のシフトレジスタ回路SRn−1,SRn,SR+1の詳細を示している。なお、各行のシフトレジスタ回路SRは、これと同一の構成である。以下では、第n行のシフトレジスタ回路SRnを中心に説明する。
シフトレジスタ回路SRnは、図5に示すように、RSタイプのフリップフロップ回路RS−FFと、NAND回路と、スイッチ回路SW1,SW2とを備えている。フリップフロップ回路RS−FFの入力端子SBには、上記のとおり前行(第(n−1)行)のシフトレジスタ出力SRBOn−1(OUTB)がセット信号として入力される。NAND回路の一方の入力端子は、フリップフロップ回路RS−FFの出力端子QBに接続され、他方の入力端子は、シフトレジスタ回路SRnの出力端子OUTBに接続される。NAND回路の出力端子Mは、アナログスイッチ回路SW1,SW2の制御電極に接続されるとともに、自行(第n行)のラッチ回路CSLnのクロック端子CK(図4参照)に接続される。アナログスイッチ回路SW1,SW2には、NAND回路から出力される、アナログスイッチ回路SW1,SW2それぞれのオン/オフを制御する内部信号Mn(信号CSRn)が入力される。アナログスイッチ回路SW1の一方の導通電極には、ゲートクロックCKB(GCK2)が入力され、他方の導通電極がアナログスイッチ回路SW2の一方の導通電極に接続され、アナログスイッチ回路SW2の他方の導通電極には、電源(VDD)が入力される。スイッチ回路SW1,SW2の接続点nは、シフトレジスタ回路SRnの出力端子OUTBに接続されるとともに、NAND回路の一方の入力端子、及び、自行(第n行)のフリップフロップ回路RS−FFの入力端子RBに接続される。シフトレジスタ回路SRnの出力端子OUTBは、次行(第(n+1)行)の入力端子SBに接続され、これにより自行(第n行)のシフトレジスタ出力SRBOn(OUTB)が、次行(第(n+1)行)のシフトレジスタ回路SRn+1のセット信号として入力される。
上記の構成では、シフトレジスタ回路SRnの出力OUTBが、リセット信号として、フリップフロップ回路RS−FFの入力端子RBに入力されるため、シフトレジスタ回路SRnは自己リセット型のフリップフロップとして機能する。
このシフトレジスタ回路SRnの具体的な動作について、図6を用いて以下に説明する。
まず、シフトレジスタ回路SRnに入力されたセット信号SB(SRBOn−1)が、ハイレベルからローレベル(アクティブ)になると、フリップフロップ回路RS−FFの出力QBがハイレベルからローレベルになり、NAND回路の出力である内部信号Mnがローレベルからハイレベルになる(t1)。内部信号Mnがハイレベルになると、アナログスイッチ回路SW1がオンし、クロックCKBがOUTBに出力される。これにより、出力信号OUTBはハイレベルになる。ローレベルの出力QBとハイレベルの出力OUTBとがNAND回路に入力されている期間(t1〜t2)では、NAND回路からハイレベルの内部信号Mnが出力され、出力信号OUTBはハイレベルになる。セット信号SBがハイレベルになると(t2)、この時点では依然としてクロックCKBがハイレベルであるため、フリップフロップ回路RS−FFはリセットされず、出力QBはローレベルを維持し、内部信号Mn及び出力信号OUTBはハイレベルを維持する(t2〜t3)。
続いて、クロックCKBがローレベルになると(t3)、出力信号OUTBがローレベルになるとともに、フリップフロップ回路RS−FFがリセットされて、出力信号QBがローレベルからハイレベルになる。NAND回路には、ハイレベルの出力信号QBと、ローレベルの出力信号OUTBとが入力されるため、内部信号Mnはハイレベルを維持し、出力信号OUTBはローレベルを維持する(t3〜t4)。クロックCKBがローレベルからハイレベルになると(t4)、出力信号OUTBはハイレベルになり、ハイレベルの出力信号QBと、ハイレベルの出力信号OUTBとがNAND回路に入力されるため、内部信号Mnはハイレベルからローレベルに切り替わる。
このようにして生成された出力OUTBにより、次行(第(n+1)行)のシフトレジスタ回路SRn+1の動作が開始されるとともに、自行(第n行)のシフトレジスタ回路SRnのリセット動作が行われる。
ここで、シフトレジスタ回路SRnの内部において生成される内部信号Mnは、セット信号SBがアクティブ状態になってからリセット信号RB(CKB)がアクティブ状態になるまでの期間でアクティブ状態となる。そして、この内部信号Mnは、自行(n行)のラッチ回路CSLnのクロック端子CKに入力される(図4の信号CSRn)。
次に、ラッチ回路CSLの動作について説明する。図7は、第n行のラッチ回路CSLnの詳細を示している。なお、各行のラッチ回路CSLはこれと同一の構成である。以下では、各行のラッチ回路CSLをラッチ回路CSLnと称して説明する。
ラッチ回路CSLnのクロック端子CK(図4参照)には、上記のとおりシフトレジスタ回路SRnの内部信号Mn(信号CSRn)が入力される。入力端子Dには、コントロール回路50(図1参照)から出力される極性信号CMIが入力される。これにより、ラッチ回路CSLnでは、内部信号Mnの電位レベルの変化(ローレベル→ハイレベル、又はハイレベル→ローレベル)に応じて、極性信号CMIの入力状態(ローレベル又はハイレベル)を電位レベルの変化を示すCS信号CSOUTnとして出力する。具体的には、ラッチ回路CSLnは、クロック端子CKに入力される内部信号Mnの電位レベルがハイレベルのときは、入力端子Dに入力される極性信号CMIの入力状態(ローレベル又はハイレベル)を出力し、クロック端子CKに入力される内部信号Mnの電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Dに入力される極性信号CMIの入力状態(ローレベル又はハイレベル)をラッチし、次にクロック端子CKに入力される内部信号Mnの電位レベルがハイレベルになるまでラッチした状態を保持する。そして、ラッチ回路CSLnの出力端子OUTから、電位レベルの変化を示すCS信号CSOUTnとして出力される。
なお、ラッチ回路CSLnは、具体的には、例えば図8の回路図に示す構成により実現することができる。図に示すように、ラッチ回路CSLnは、ラッチスルー回路4aおよびバッファ4bを含んで構成される。ラッチスルー回路4aは、4つのトランジスタ、2つのアナログスイッチ回路SW11,SW12、および1つのインバータにより構成され、バッファ4bは、2つのトランジスタにより構成される。
(初期動作について)
図9は、シフトレジスタ回路SRおよびDラッチ回路CSLに入出力される各種信号の波形を示すタイミングチャートである。図9には、液晶表示装置1の電源投入後の初期動作、表示映像の最初の垂直走査期間(第1フレーム)の動作、および次の垂直走査期間(第2フレーム)の動作それぞれの波形を示している。ここでは、初期動作について説明する。
液晶表示装置1の電源投入後の初期状態(初期時)では、クロックGCK1B,GCK2B、極性信号CMIは、ローレベルに設定される。具体的には、液晶表示装置1の電源が投入されると、コントロール回路50(図1参照)からGSPBなどの制御信号が出力され、これに基づきローレベルのGCK1B、GCK2B、およびCMIが出力される。同時にGSPBは初段(第0行)のシフトレジスタ回路SR0に入力される。
ここで、図5に示したように、シフトレジスタ回路SRnは、アナログスイッチ回路SW1,SW2を制御する内部信号Mnに基づき、CKBあるいはVddを出力する。すなわち、内部信号Mnがアクティブ(ハイレベル)の間は、アナログスイッチ回路SW1がオンしCKBが出力され続ける。そして、シフトレジスタ回路SRnに入力されるセット信号SBがアクティブの間は、内部信号Mnはアクティブ状態を維持する(図6参照)。よって、シフトレジスタ回路SRnにアクティブな信号が入力されている間は、内部信号Mnはアクティブになるとともに、CKBが出力され続ける。初期状態では、CKBはローレベルに設定されているため、シフトレジスタ回路SRnにアクティブな信号が入力されている間は、ローレベルの信号を出力する。
この構成により、初段のシフトレジスタ回路SR0にGSPBが入力されると、同時に、各シフトレジスタ回路SRにローレベルの信号が入力されるとともに、内部信号Mおよび出力信号OUTB(SRBO)がアクティブになる。なお、便宜上、信号配線等の内部遅延は省略している。
以上のように、初期状態では、各段のシフトレジスタ回路SRから、ローレベルのクロックCKBが出力される。なお、各段のシフトレジスタ回路SRから出力されたローレベルのクロックCKBは、バッファ(図4参照)を介して、対応する各ゲートラインGLに供給され、これにより、全ゲートラインGLがアクティブになる。ここで、例えば、各ソースラインに対向電極電位Vcomを供給することにより、初期状態において全ての画素電極の電位をVcomに固定することができる。
上記の動作において、シフトレジスタ回路SRnの内部信号Mnは、図8に示すラッチ回路CSLnに入力される。ラッチ回路CSLnを構成するラッチスルー回路4aのクロック端子CKにアクティブ(ハイレベル)の内部信号Mnが入力されると、アナログスイッチ回路SW11がオンし、入力端子Dに入力された極性信号CMI(ローレベル)が、トランジスタTr1に入力され、トランジスタTr1がオンすることにより、ハイレベル(Vdd)の信号LABOnが出力される(図9参照)。ラッチスルー回路4aから出力された信号LABOnがバッファ4bに入力されると、トランジスタTr2がオンし、ローレベル(Vss)の信号CSOUTnが出力される(図9参照)。
ラッチスルー回路4aのクロック端子CKに非アクティブ(ローレベル)の内部信号Mnが入力されると、アナログスイッチ回路SW11はオフし、アナログスイッチ回路SW12がオンする。これにより、アナログスイッチ回路SW11はオフした時点の極性信号CMI(ローレベル)がラッチされ、ローレベル(Vss)の信号CSOUTnが出力される(図9参照)。
このように、ラッチ回路CSLnでは、出力信号CSOUTnは、シフトレジスタ回路SRnからアクティブな信号が入力されている間は、極性信号CMIの電位変化に応じて電位が切り替わる。よって、初期状態では、極性信号CMIがローレベルに設定されているため、各行のラッチ回路CSLnの出力信号CSOUTnはローレベルに固定される。なお、コントロール回路50(図1参照)から出力される極性信号CMIをハイレベルに設定した場合には、各行のラッチ回路CSLnの出力信号CSOUTnは、ハイレベルに固定される。これにより、電源投入直後の不定状態(図9の斜線部)が解消され、表示映像の最初のフレーム(第1フレーム)が開始する時点では、CS信号の電位を一方(図9の例では、ローレベル)に固定することができる。よって、電源投入後かつ第1フレーム開始前の表示不具合を解消することができる。
(第1,第2フレームの動作について)
次に第1フレームおよび第2フレームの動作について説明する。ここでは、主として、第n行のシフトレジスタ回路SRnおよびラッチ回路CSLnの動作について説明する。
図10は、ラッチ回路CSLnに入出力される各種信号の波形を示すタイミングチャートである。図10では、一例として、第1行のラッチ回路CSL1、及び、第2行のラッチ回路CSL2におけるタイミングチャートを示している。
まず、第1行の各種信号の波形の変化について説明する。
初期状態では、上記のとおり、ラッチ回路CSL1の出力端子OUTから出力されるCS信号CSOUT1の電位はローレベルに保持される。
第1フレームにおいて、ゲートライン駆動回路30から、第1行のゲートライン12にゲート信号G1が供給されると、シフトレジスタ回路SR1から出力された内部信号M1(信号CSR1)が、ラッチスルー回路4aのクロック端子CKに入力される。内部信号M1の電位変化(ロー→ハイ;t11)が入力されると、このときの入力端子Dに入力される極性信号CMIの入力状態、すなわちハイレベルが転送され、次にクロック端子CKに入力される内部信号M1の電位変化(ハイ→ロー;t13)があるまで(内部信号M1がハイレベルの期間;t11〜t13)、極性信号CMIの電位変化が出力される。内部信号M1がハイレベルの期間に極性信号CMIがハイレベルからローレベルに変化すると(t12)、ラッチスルー回路4aの出力LABO1はローレベルからハイレベルに切り替わる。次に、クロック端子CKに内部信号M1の電位変化(ハイ→ロー;t13)が入力されると、このときの極性信号CMIの入力状態、すなわちローレベルがラッチされる。その後、第2フレームにおいて内部信号M1の電位変化(ロー→ハイ;t14)があるまで、出力LABO1はハイレベルを保持する。出力LABO1は、バッファ4bに入力され、これにより、ラッチ回路CSL1の出力端子OUTから、図10に示すCSOUT1が出力される。
第2フレームにおいて、同様に、ゲートライン駆動回路30から、第1行のゲートライン12にゲート信号G1が供給されると、シフトレジスタ回路SR1から出力された内部信号M1(信号CSR1)が、ラッチスルー回路4aのクロック端子CKに入力される。内部信号M1がローレベルからハイレベルになると(t14)、このときの入力端子Dに入力される極性信号CMIの入力状態、すなわちローレベルが転送される。内部信号M1がハイレベルの期間(t14〜t16)では、極性信号CMIの電位変化が出力されるため、極性信号CMIがローレベルからハイレベルに変化すると(t15)、ラッチスルー回路4aの出力LABO1はハイレベルからローレベルに切り替わる。次に、クロック端子CKに内部信号M1の電位変化(ハイ→ロー;t16)が入力されると、このときの極性信号CMIの入力状態、すなわちハイレベルがラッチされる。その後、第3フレームにおいて内部信号M1の電位変化があるまで、出力LABO1はローレベルを保持する。出力LABO1は、バッファ4bに入力され、これにより、ラッチ回路CSL1の出力端子OUTから、図10に示すCSOUT1が出力される。
このようにして生成されたCS信号CSOUT1が第1行のCSバスライン15に供給される。なお、第3フレームの出力は、第2フレームの出力波形の電位レベルを逆転させた波形となり、第4フレーム以降では、第2フレーム及び第3フレームと同一の出力波形となる信号が交互に出力される。
次に、第2行の各種信号の波形の変化について説明する。
初期状態では、第1行と同様、ラッチ回路CSL2の出力端子OUTから出力されるCS信号CSOUT2の電位はローレベルに保持される。
第1フレームにおいて、ゲートライン駆動回路30から、第2行のゲートライン12にゲート信号G2が供給されると、シフトレジスタ回路SR2から出力される内部信号M2(信号CSR2)が、ラッチスルー回路4aのクロック端子CKに入力される。内部信号M2の電位変化(ロー→ハイ;t21)が入力されると、このときの入力端子Dに入力される極性信号CMIの入力状態、すなわちローレベルが転送され、次にクロック端子CKに入力される内部信号M2の電位変化(ハイ→ロー;t23)があるまで(内部信号M2がハイレベルの期間;t21〜t23)、極性信号CMIの電位変化が出力される。内部信号M2がハイレベルの期間に極性信号CMIがローレベルからハイレベルに変化すると(t22)、ラッチスルー回路4aの出力LABO2はハイレベルからローレベルに切り替わる。次に、クロック端子CKに内部信号M2の電位変化(ハイ→ロー;t23)が入力されると、このときの極性信号CMIの入力状態、すなわちハイレベルがラッチされる。その後、第2フレームにおいて内部信号M2の電位変化(ロー→ハイ;t24)があるまで、出力LABO2はローレベルを保持する。出力LABO2は、バッファ4bに入力され、これにより、ラッチ回路CSL2の出力端子OUTから、図10に示すCSOUT2が出力される。
第2フレームにおいて、同様に、ゲートライン駆動回路30から、第2行のゲートライン12にゲート信号G2が供給されると、シフトレジスタ回路SR2から出力された内部信号M2(信号CSR2)が、ラッチスルー回路4aのクロック端子CKに入力される。内部信号M2がローレベルからハイレベルになると(t24)、このときの入力端子Dに入力される極性信号CMIの入力状態、すなわちハイレベルが転送される。内部信号M2がハイレベルの期間(t24〜t26)では、極性信号CMIの電位変化が出力されるため、極性信号CMIがハイレベルからローレベルに変化すると(t25)、ラッチスルー回路4aの出力LABO2はローレベルからハイレベルに切り替わる。次に、クロック端子CKに内部信号M2の電位変化(ハイ→ロー;t26)が入力されると、このときの極性信号CMIの入力状態、すなわちローレベルがラッチされる。その後、第3フレームおいて内部信号M2の電位変化があるまで、出力LABO2はハイレベルを保持する。出力LABO2は、バッファ4bに入力され、これにより、ラッチ回路CSL2の出力端子OUTから、図10に示すCSOUT2が出力される。
このようにして生成されたCS信号CSOUT2が第2行のCSバスライン15に供給される。なお、第3フレーム以降では、第1フレーム及び第2フレームと同一の出力波形となる信号が交互に出力される。
そして、上記の第1行の動作及び第2行の動作は、各奇数行及び各偶数行におけるラッチ回路の動作に対応している。
このように、各行に対応したラッチ回路CSL1,CSL2,CSL3,…,により、第1フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点(TFT13がオンからオフに切り替えられた時点)のCS信号の電位が、隣り合う行では互いに異なるように、該CS信号が出力される。これにより、全てのフレームにおいて、CSバスライン駆動回路40を適正に動作させることが可能となる。
以上のように、本液晶表示装置1によれば、シフトレジスタ回路SRnの内部で生成された信号(内部信号M)が、同一行(第n行)のラッチ回路CSLnに直接入力される。また、内部信号Mは、電源投入後の初期状態では常にアクティブ(上記例ではハイレベル)である一方、第1フレーム以降では、シフトレジスタ回路に入力されるクロックに基づいて電位レベルが切り替わる。これにより、初期状態では、ラッチ回路CSLnの入力端子Dに入力される信号を一方の電位(ローレベルあるいはハイレベル)に固定することにより、ラッチ回路CSLnの出力CSOUTn(CS信号)は、該一方の電位レベル(ローレベルあるいはハイレベル)に固定され、第1フレーム以降では、自行のゲート信号が立ち下がった時点の電位が、隣り合う行では互いに異なるようになる。よって、全ての行のCSバスラインを初期化できるとともに、CSバスライン駆動回路40を適正に動作させることができる。
また、上記構成によれば、図25に示す、保持容量配線(CSバスライン)を初期化するための信号を入力する信号線および制御回路が不要になるため、表示駆動回路の回路面積を従来の構成よりも小さくすることができる。よって、表示品位の高い小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。
(実施例2)
本発明の他の実施例について、図11〜図15に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施例1において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例1において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
図11は、実施例2の液晶表示装置1における各種信号の波形を示すタイミングチャートである。本実施例2では、フレーム反転駆動を行う場合を例に挙げて説明する。図11に示す各種信号は、図3に示す信号と同様であり、GSPはゲートスタートパルス、GCK1(CK)およびGCK2(CKB)はゲートクロック、CMIは極性信号である。本実施例2の液晶表示装置1おける図に示すタイミングチャートは、極性信号CMIの電位変化のタイミング、及び、CS信号の出力波形が実施例1のそれらとは異なっており、その他は同一である。
本実施例2では、図11に示すように、初期状態においては、CS信号CS1,CS2,CS3は何れも一方の電位(図11ではローレベル)に固定されている。第1フレームでは、第1行のCS信号CS1、第2行のCS信号CS2、及び第3行のCS信号CS3それぞれは、対応するゲート信号G1,G2,G3が立ち下がった後にローレベルからハイレベルへ切り替わる。第2フレームでは、第1行のCS信号CS1、第2行のCS信号CS2、及び第3行のCS信号CS3それぞれは、対応するゲート信号G1,G2,G3が立ち下がった後にハイレベルからローレベルへ切り替わる。
ここで、ソース信号Sは、映像信号の示す階調に応じた振幅を有し、かつ、1フレーム毎に極性が反転する信号となる。また、図11では、一様な映像を表示する場合を想定しているため、ソース信号Sの振幅は一定である。そして、CS信号CS1,CS2,CS3は、対応するゲート信号G1,G2,G3の立ち下がりの後に反転し、かつ、その反転方向が隣接する行において互いに同一の関係となるような波形をとる。
このように、第1フレームにおいてゲート信号が立ち下がる時点のCS信号の電位が、全ての行でマイナス極性になり、第2フレームにおいてゲート信号が立ち下がる時点のCS信号の電位が、全ての行でプラス極性になる。そのため、画素電極14の電位Vpix1,Vpix2,Vpix3は何れもCS信号CS1,CS2,CS3によって適正にシフトされることになるので、同一階調のソース信号Sが入力されると、対向電極電位とシフト後の画素電極14の電位との電位差は正極性と負極性とで同じになる。その結果、フレーム反転駆動において、適正にCC駆動を実現することができる。
ここで、上述した制御を実現するためのゲートライン駆動回路30及びCSバスライン駆動回路40の具体的な構成について説明する。図12は、ゲートライン駆動回路30及びCSバスライン駆動回路40の構成を示している。以下では、説明の便宜上、第n行の次の走査方向(図4中の矢印方向)の行(ライン)(次行)を第(n+1)行、それとは反対方向の第n行の直前の行(前行)を第(n−1)行と表す。
図12に示すように、ゲートライン駆動回路30は、複数のシフトレジスタ回路SRを各行に対応して備え、CSバスライン駆動回路40は、複数の保持回路(ラッチ回路、メモリ回路)CSLを各行に対応して備えている。ゲートライン駆動回路30は液晶表示パネル10の一方側に設けられ、CSバスライン駆動回路40は他方側に設けられている。ここでは、説明の便宜上、第(n−1)行,第n行,第(n+1)行に対応する、シフトレジスタ回路SRn−1,SRn,SRn+1、及び、ラッチ回路CSLn−1,CSLn,CSLn+1、を例に挙げる。
第(n−1)行のシフトレジスタ回路SRn−1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn−1のセット信号として、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2が入力される。出力端子OUTBは次行(第n行)のシフトレジスタ回路SRnの入力端子SBに接続され、これにより、出力端子OUTBから出力されるシフトレジスタ出力SRBOn−1が、シフトレジスタ回路SRnに入力される。出力端子OUTBは、バッファを介して、自行(第(n−1)行)のラッチ回路CSLn−1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn−1の出力信号SRBOn−1(ゲート信号Gnに対応)が、ラッチ回路CSLn−1に入力される。
また、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2は、シフトレジスタ回路SRn−1に入力されるとともに、バッファを介して、自行(第(n−1)行)のゲートライン12にゲート信号Gn−1として出力される。また、シフトレジスタ回路SRn−1には電源(VDD)が入力される。
第(n−1)行のラッチ回路CSLn−1は、コントロール回路50(図1参照)から出力される極性信号CMIと、ゲート信号Gnとが入力される。ラッチ回路CSLn−1の出力端子OUTは、自行(第(n−1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn−1が、自行のCSバスライン15に入力される。
第n行のシフトレジスタ回路SRnでは、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK2が入力され、入力端子SBに、シフトレジスタ回路SRnのセット信号として、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1が入力される。出力端子OUTBは次行(第(n+1)行)のシフトレジスタ回路SRn+1の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOnが、シフトレジスタ回路SRn+1に入力される。出力端子OUTBは、バッファを介して、自行(第n行)のラッチ回路CSLnのクロック端子CKに接続され、これによりシフトレジスタ回路SRnの出力信号SRBOn(ゲート信号Gn+1に対応)が、ラッチ回路CSLnに入力される。
また、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1は、シフトレジスタ回路SRnに入力されるとともに、バッファを介して、自行(第n行)のゲートライン12にゲート信号Gnとして出力される。また、シフトレジスタ回路SRnには電源(VDD)が入力される。
第n行のラッチ回路CSLnは、コントロール回路50(図1参照)から出力される極性信号CMIと、ゲート信号Gn+1とが入力される。ラッチ回路CSLnの出力端子OUTは、自行(第n行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTnが、自行のCSバスライン15に入力される。
第(n+1)行のシフトレジスタ回路SRn+1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn+1のセット信号として、前行(第n行)のシフトレジスタ出力SRBOnが入力される。出力端子OUTBは次行(第(n+2)行)のシフトレジスタ回路SRn+2の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOn+1が、シフトレジスタ回路SRn+2に入力される。出力端子OUTBは、バッファを介して、自行(第(n+1)行)のラッチ回路CSLn+1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn+1の出力信号SRBOn+1(ゲート信号Gn+2に対応)が、ラッチ回路CSLn+1に入力される。
また、前行(第n行)のシフトレジスタ出力SRBOnは、シフトレジスタ回路SRn+1に入力されるとともに、バッファを介して、自行(第(n+1)行)のゲートライン12にゲート信号Gn+1として出力される。また、シフトレジスタ回路SRn+1には電源(VDD)が入力される。
第(n+1)行のラッチ回路CSLn+1は、コントロール回路50(図1参照)から出力される極性信号CMIと、ゲート信号Gn+2とが入力される。ラッチ回路CSLn+1の出力端子OUTは、自行(第(n+1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn+1が自行のCSバスライン15に入力される。
シフトレジスタ回路SRの構成は図5で示した実施例1と同一であり、その動作は図6に示す波形となる。ここでは、その説明を省略する。
次に、ラッチ回路CSLの動作について、図13を用いて説明する。
ラッチ回路CSLnのクロック端子CK(図12参照)には、上記のとおりゲート信号Gn+1が入力される。入力端子Dには、コントロール回路50(図1参照)から出力される極性信号CMIが入力される。これにより、ラッチ回路CSLnでは、ゲート信号Gn+1の電位レベルの変化(ローレベル→ハイレベル、又はハイレベル→ローレベル)に応じて、極性信号CMIの入力状態(ローレベル又はハイレベル)を電位レベルの変化を示すCS信号CSOUTnとして出力する。具体的には、ラッチ回路CSLnは、クロック端子CKに入力されるゲート信号Gn+1の電位レベルがハイレベルのときは、入力端子Dに入力される極性信号CMIの入力状態(ローレベル又はハイレベル)を出力し、クロック端子CKに入力されるゲート信号Gn+1の電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Dに入力される極性信号CMIの入力状態(ローレベル又はハイレベル)をラッチし、次にクロック端子CKに入力されるゲート信号Gn+1の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、ラッチ回路CSLnの出力端子OUTから、電位レベルの変化を示すCS信号CSOUTnとして出力される。
なお、ラッチ回路CSLnは、具体的には、例えば図14の回路図に示す構成により実現することができる。図に示すように、ラッチ回路CSLnは、ラッチスルー回路4aおよびバッファ4bを含んで構成される。ラッチスルー回路4aは、4つのトランジスタ、2つのアナログスイッチ回路SW11,SW12、および1つのインバータにより構成され、バッファ4bは、2つのトランジスタにより構成される。
(初期動作について)
図15は、シフトレジスタ回路SRおよびDラッチ回路CSLに入出力される各種信号の波形を示すタイミングチャートである。図15には、液晶表示装置1の電源投入後の初期動作、表示映像の最初の垂直走査期間(第1フレーム)の動作、および次の垂直走査期間(第2フレーム)の動作それぞれの波形を示している。ここでは、初期動作について説明する。
液晶表示装置1の電源投入後の初期状態(初期時)では、クロックGCK1B,GCK2B、極性信号CMIは、ローレベルに設定される。具体的には、液晶表示装置1の電源が投入されると、コントロール回路50(図1参照)からGSPBなどの制御信号が出力され、これに基づきローレベルのGCK1B、GCK2B、およびCMIが出力される。同時にGSPBは初段(第0行)のシフトレジスタ回路SR0に入力される。
ここで、図5に示したように、シフトレジスタ回路SRnは、アナログスイッチ回路SW1,SW2を制御する内部信号Mnに基づき、CKBあるいはVddを出力する。すなわち、内部信号Mnがアクティブ(ハイレベル)の間は、アナログスイッチ回路SW1がオンしCKBが出力され続ける。そして、シフトレジスタ回路SRnに入力されるセット信号SBがアクティブの間は、内部信号Mnはアクティブ状態を維持する(図6参照)。よって、シフトレジスタ回路SRnにアクティブな信号が入力されている間は、内部信号Mnはアクティブになるとともに、CKBが出力され続ける。初期状態では、CKBはローレベルに設定されているため、シフトレジスタ回路SRnにアクティブな信号が入力されている間は、ローレベルの信号を出力する。
この構成により、初段のシフトレジスタ回路SR0にGSPBが入力されると、同時に、各シフトレジスタ回路SRにローレベルの信号が入力されるとともに、内部信号Mおよび出力信号OUTB(SRBO)がアクティブになる。なお、便宜上、信号配線等の内部遅延は省略している。
以上のように、初期状態では、各段のシフトレジスタ回路SRから、ローレベルのクロックCKBが出力される。なお、各段のシフトレジスタ回路SRから出力されたローレベルのクロックCKBは、バッファ(図12参照)を介して、対応する各ゲートラインGLに供給され、これにより、全ゲートラインGLがアクティブになる。ここで、例えば、各ソースラインに対向電極電位Vcomを供給することにより、初期状態において全ての画素電極の電位をVcomに固定することができる。
上記の動作において、バッファを介してシフトレジスタ回路SRnから出力された信号(ゲート信号Gn+1)は、図14に示すラッチ回路CSLnに入力される。ラッチ回路CSLnを構成するラッチスルー回路4aのクロック端子CKにアクティブ(ハイレベル)のゲート信号Gn+1が入力されると、アナログスイッチ回路SW11がオンし、入力端子Dに入力された極性信号CMI(ローレベル)が、トランジスタTr1に入力され、トランジスタTr1がオンすることにより、ハイレベル(Vdd)の信号LABOnが出力される(図15参照)。ラッチスルー回路4aから出力された信号LABOnがバッファ4bに入力されると、トランジスタTr2がオンし、ローレベル(Vss)の信号CSOUTnが出力される(図15参照)。
ラッチスルー回路4aのクロック端子CKに非アクティブ(ローレベル)のゲート信号Gn+1が入力されると、アナログスイッチ回路SW11はオフし、アナログスイッチ回路SW12がオンする。これにより、アナログスイッチ回路SW11はオフした時点の極性信号CMI(ローレベル)がラッチされ、ローレベル(Vss)の信号CSOUTnが出力される(図15参照)。
このように、ラッチ回路CSLnでは、出力信号CSOUTnは、シフトレジスタ回路SRnからアクティブな信号が入力されている間は、極性信号CMIの電位変化に応じて電位が切り替わる。よって、初期状態では、極性信号CMIがローレベルに設定されているため、各行のラッチ回路CSLnの出力信号CSOUTnはローレベルに固定される。なお、コントロール回路50(図1参照)から出力される極性信号CMIをハイレベルに設定した場合には、各行のラッチ回路CSLnの出力信号CSOUTnは、ハイレベルに固定される。これにより、電源投入直後の不定状態(図15の斜線部)が解消され、表示映像の最初のフレーム(第1フレーム)が開始する時点では、CS信号の電位を一方(図15の例では、ローレベル)に固定することができる。よって、電源投入後かつ第1フレーム開始前の表示不具合を解消することができる。
(第1,第2フレームの動作について)
次に第1フレームおよび第2フレームの動作について、図15を用いて説明する。ここでは、主として、第n行のシフトレジスタ回路SRnおよびラッチ回路CSLnの動作について説明する。
初期状態では、上記のとおり、ラッチ回路CSLnの出力端子OUTから出力されるCS信号CSOUTnの電位はローレベルに保持される。
第1フレームにおいて、シフトレジスタ回路SRnから出力されたゲート信号Gn+1が、ラッチスルー回路4aのクロック端子CKに入力される。ゲート信号Gn+1の電位変化(ロー→ハイ)が入力されると、このときの入力端子Dに入力される極性信号CMIの入力状態、すなわちハイレベルが転送され、次にクロック端子CKに入力されるゲート信号Gn+1の電位変化(ハイ→ロー)があるまで(ゲート信号Gn+1がハイレベルの期間)、極性信号CMIの電位変化が出力される。ゲート信号Gn+1がハイレベルの期間では極性信号CMIはハイレベルであるため、ラッチスルー回路4aの出力LABOnはローレベルを出力する。次に、クロック端子CKにゲート信号Gn+1の電位変化(ハイ→ロー)が入力されると、このときの極性信号CMIの入力状態、すなわちハイレベルがラッチされる。その後、第2フレームにおいてゲート信号Gn+1の電位変化(ロー→ハイ)があるまで、出力LABOnはローレベルを保持する。出力LABOnは、バッファ4bに入力され、これにより、ラッチ回路CSLnの出力端子OUTから、図15に示すCSOUTn(ハイレベル)が出力される。
第2フレームにおいて、同様に、シフトレジスタ回路SRnから出力されたゲート信号Gn+1が、ラッチスルー回路4aのクロック端子CKに入力される。ゲート信号Gn+1がローレベルからハイレベルになると、このときの入力端子Dに入力される極性信号CMIの入力状態、すなわちローレベルが転送される。ゲート信号Gn+1がハイレベルの期間では極性信号CMIはローレベルであるため、ラッチスルー回路4aの出力LABOnはハイレベルを出力する。次に、クロック端子CKにゲート信号Gn+1の電位変化(ハイ→ロー)が入力されると、このときの極性信号CMIの入力状態、すなわちローレベルがラッチされる。その後、第3フレームにおいてゲート信号Gn+1の電位変化があるまで、出力LABOnはハイレベルを保持する。出力LABOnは、バッファ4bに入力され、これにより、ラッチ回路CSLnの出力端子OUTから、図15に示すCSOUTn(ローレベル)が出力される。
このようにして生成されたCS信号CSOUTnが第n行のCSバスライン15に供給される。なお、第3フレーム以降では、第1フレーム及び第2フレームと同一の出力波形となる信号が交互に出力される。また、本実施例では、フレーム反転駆動であるため、全行において、上記と同様の動作が行われる。
このように、フレーム反転駆動の液晶表示装置において、全てのフレームについて、CSバスライン駆動回路40を適正に動作させることが可能となる。
また、上記構成によれば、図25に示す、CSバスラインを初期化するための信号を入力する信号線および制御回路が不要になるため、表示駆動回路の回路面積を従来の構成よりも小さくすることができる。よって、表示品位の高い小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。
(実施例3)
本発明の他の実施例について、図16〜図20に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施例1において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例1において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
図16は、実施例3の液晶表示装置1における各種信号の波形を示すタイミングチャートである。本実施例3では、上記実施例2の構成において、1ライン(1H)反転駆動を行うものである。図16に示す各種信号は、図3に示す信号と同様であり、GSPはゲートスタートパルス、GCK1(CK)およびGCK2(CKB)はゲートクロック、CMI1,CMI2は極性信号である。本実施例3では、互いの位相が異なる2つの極性信号CMI1,CMI2が入力される。
本実施例3では、図16に示すように、初期状態においては、CS信号CS1はハイレベルに固定され、CS信号CS2はローレベルに固定され、CS信号CS3はハイレベルに固定されている。第1フレームでは、第1行のCS信号CS1及び第3行のCS信号CS3それぞれは、次行のゲート信号G2,G4の立ち上がりに同期してハイレベルからローレベルへ切り替わり、第2行のCS信号CS2は、次行のゲート信号G3の立ち上がりに同期してローレベルからハイレベルへ切り替わる。そのため、各行において、対応する行のゲート信号が立ち下がる時点のCS信号の電位は、隣り合う行におけるCS信号の電位とは互いに異なっている。例えば、CS信号CS1では、対応するゲート信号G1が立ち下がる時点でハイレベルであり、CS信号CS2では、対応するゲート信号G2が立ち下がる時点でローレベルであり、CS信号CS3では、対応するゲート信号G3が立ち下がる時点でハイレベルである。
ここで、ソース信号Sは、映像信号の示す階調に応じた振幅を有し、かつ、1H期間毎に極性が反転する信号となる。
上記駆動によれば、各行について、初期状態におけるCS信号の電位を一方(ローレベルあるいはハイレベル)に固定することができるため、初期時の表示不具合を解消することができる。また、第1フレーム以降では適正に画素電極の電位をシフトすることができる。
ここで、上述した制御を実現するためのゲートライン駆動回路30及びCSバスライン駆動回路40の具体的な構成について説明する。図17は、ゲートライン駆動回路30及びCSバスライン駆動回路40の構成を示している。以下では、説明の便宜上、第n行の次の走査方向(図4中の矢印方向)の行(ライン)(次行)を第(n+1)行、それとは反対方向の第n行の直前の行(前行)を第(n−1)行と表す。
図17に示すように、ゲートライン駆動回路30は、複数のシフトレジスタ回路SRを各行に対応して備え、CSバスライン駆動回路40は、複数の保持回路(ラッチ回路、メモリ回路)CSLを各行に対応して備えている。ゲートライン駆動回路30は液晶表示パネル10の一方側に設けられ、CSバスライン駆動回路40は他方側に設けられている。ここでは、説明の便宜上、第(n−1)行,第n行,第(n+1)行に対応する、シフトレジスタ回路SRn−1,SRn,SRn+1、及び、ラッチ回路CSLn−1,CSLn,CSLn+1、を例に挙げる。
第(n−1)行のシフトレジスタ回路SRn−1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn−1のセット信号として、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2が入力される。出力端子OUTBは次行(第n行)のシフトレジスタ回路SRnの入力端子SBに接続され、これにより、出力端子OUTBから出力されるシフトレジスタ出力SRBOn−1が、シフトレジスタ回路SRnに入力される。出力端子OUTBは、バッファを介して自行(第(n−1)行)のラッチ回路CSLn−1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn−1の出力信号SRBOn−1(ゲート信号Gnに対応)が、ラッチ回路CSLn−1に入力される。
また、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2は、シフトレジスタ回路SRn−1に入力されるとともに、バッファを介して、自行(第(n−1)行)のゲートライン12にゲート信号Gn−1として出力される。また、シフトレジスタ回路SRn−1には電源(VDD)が入力される。
第(n−1)行のラッチ回路CSLn−1は、コントロール回路50(図1参照)から出力される極性信号CMI1と、ゲート信号Gnとが入力される。ラッチ回路CSLn−1の出力端子OUTは、自行(第(n−1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn−1が、自行のCSバスライン15に入力される。
第n行のシフトレジスタ回路SRnでは、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK2が入力され、入力端子SBに、シフトレジスタ回路SRnのセット信号として、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1が入力される。出力端子OUTBは次行(第(n+1)行)のシフトレジスタ回路SRn+1の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOnが、シフトレジスタ回路SRn+1に入力される。出力端子OUTBは、バッファを介して、自行(第n行)のラッチ回路CSLnのクロック端子CKに接続され、これによりシフトレジスタ回路SRnの出力信号SRBOn(ゲート信号Gn+1に対応)が、ラッチ回路CSLnに入力される。
また、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1は、シフトレジスタ回路SRnに入力されるとともに、バッファを介して、自行(第n行)のゲートライン12にゲート信号Gnとして出力される。また、シフトレジスタ回路SRnには電源(VDD)が入力される。
第n行のラッチ回路CSLnは、コントロール回路50(図1参照)から出力される極性信号CMI2と、ゲート信号Gn+1とが入力される。ラッチ回路CSLnの出力端子OUTは、自行(第n行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTnが、自行のCSバスライン15に入力される。
第(n+1)行のシフトレジスタ回路SRn+1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn+1のセット信号として、前行(第n行)のシフトレジスタ出力SRBOnが入力される。出力端子OUTBは次行(第(n+2)行)のシフトレジスタ回路SRn+2の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOn+1が、シフトレジスタ回路SRn+2に入力される。出力端子OUTBは、バッファを介して、自行(第(n+1)行)のラッチ回路CSLn+1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn+1の出力信号SRBOn+1(ゲート信号Gn+2に対応)が、ラッチ回路CSLn+1に入力される。
また、前行(第n行)のシフトレジスタ出力SRBOnは、シフトレジスタ回路SRn+1に入力されるとともに、バッファを介して、自行(第(n+1)行)のゲートライン12にゲート信号Gn+1として出力される。また、シフトレジスタ回路SRn+1には電源(VDD)が入力される。
第(n+1)行のラッチ回路CSLn+1は、コントロール回路50(図1参照)から出力される極性信号CMI1と、ゲート信号Gn+2とが入力される。ラッチ回路CSLn+1の出力端子OUTは、自行(第(n+1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn+1が自行のCSバスライン15に入力される。
シフトレジスタ回路SRの構成は図5で示した実施例1と同一であり、その動作は図6に示す波形となる。ここでは、その説明を省略する。
次に、ラッチ回路CSLの動作について、図18を用いて説明する。
ラッチ回路CSLnのクロック端子CK(図17参照)には、上記のとおりゲート信号Gn+1が入力される。入力端子Dには、コントロール回路50(図1参照)から出力される極性信号CMI2が入力される。これにより、ラッチ回路CSLnでは、ゲート信号Gn+1の電位レベルの変化(ローレベル→ハイレベル、又はハイレベル→ローレベル)に応じて、極性信号CMI2の入力状態(ローレベル又はハイレベル)を電位レベルの変化を示すCS信号CSOUTnとして出力する。具体的には、ラッチ回路CSLnは、クロック端子CKに入力されるゲート信号Gn+1の電位レベルがハイレベルのときは、入力端子Dに入力される極性信号CMI2の入力状態(ローレベル又はハイレベル)を出力し、クロック端子CKに入力されるゲート信号Gn+1の電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Dに入力される極性信号CMI2の入力状態(ローレベル又はハイレベル)をラッチし、次にクロック端子CKに入力されるゲート信号Gn+1の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、ラッチ回路CSLnの出力端子OUTから、電位レベルの変化を示すCS信号CSOUTnとして出力される。
なお、ラッチ回路CSLnは、具体的には、例えば図19の回路図に示す構成により実現することができる。図に示すように、ラッチ回路CSLnは、ラッチスルー回路4aおよびバッファ4bを含んで構成される。ラッチスルー回路4aは、4つのトランジスタ、2つのアナログスイッチ回路SW11,SW12、および1つのインバータにより構成され、バッファ4bは、2つのトランジスタにより構成される。
(初期動作について)
図20は、シフトレジスタ回路SRおよびDラッチ回路CSLに入出力される各種信号の波形を示すタイミングチャートである。図20には、液晶表示装置1の電源投入後の初期動作、表示映像の最初の垂直走査期間(第1フレーム)の動作、および次の垂直走査期間(第2フレーム)の動作それぞれの波形を示している。ここでは、初期動作について説明する。
液晶表示装置1の電源投入後の初期状態(初期時)では、クロックGCK1B,GCK2Bは、ローレベルに設定される。極性信号CMI1は、初期状態では、ローレベルに設定され、極性信号CMI2は、初期状態では、ハイレベルに設定される。極性信号CMI1,CMI2は、第1フレーム以降では同一の波形となる。具体的には、液晶表示装置1の電源が投入されると、コントロール回路50(図1参照)からGSPBなどの制御信号が出力され、これに基づきローレベルのGCK1B、GCK2B、CMI1、およびハイレベルのCMI2が出力される。同時にGSPBは初段(第0行)のシフトレジスタ回路SR0に入力される。
ここで、図5に示したように、シフトレジスタ回路SRnは、アナログスイッチ回路SW1,SW2を制御する内部信号Mnに基づき、CKBあるいはVddを出力する。すなわち、内部信号Mnがアクティブ(ハイレベル)の間は、アナログスイッチ回路SW1がオンしCKBが出力され続ける。そして、シフトレジスタ回路SRnに入力されるセット信号SBがアクティブの間は、内部信号Mnはアクティブ状態を維持する(図6参照)。よって、シフトレジスタ回路SRnにアクティブな信号が入力されている間は、内部信号Mnはアクティブになるとともに、CKBが出力され続ける。初期状態では、CKBはローレベルに設定されているため、シフトレジスタ回路SRnにアクティブな信号が入力されている間は、ローレベルの信号を出力する。
この構成により、初段のシフトレジスタ回路SR0にGSPBが入力されると、同時に、各シフトレジスタ回路SRにローレベルの信号が入力されるとともに、内部信号Mおよび出力信号OUTB(SRBO)がアクティブになる。なお、便宜上、信号配線等の内部遅延は省略している。
以上のように、初期状態では、各段のシフトレジスタ回路SRから、ローレベルのクロックCKBが出力される。なお、各段のシフトレジスタ回路SRから出力されたローレベルのクロックCKBは、バッファ(図17参照)を介して、対応する各ゲートラインGLに供給され、これにより、全ゲートラインGLがアクティブになる。ここで、例えば、各ソースラインに対向電極電位Vcomを供給することにより、初期状態において全ての画素電極の電位をVcomに固定することができる。
上記の動作において、バッファを介してシフトレジスタ回路SRnから出力された信号(ゲート信号Gn+1)は、図17に示すラッチ回路CSLnに入力される。ラッチ回路CSLnを構成するラッチスルー回路4aのクロック端子CKにアクティブ(ハイレベル)のゲート信号Gn+1が入力されると、アナログスイッチ回路SW11がオンし、入力端子Dに入力された極性信号CMI2(ハイレベル)が、トランジスタTr3に入力され、トランジスタTr1がオンすることにより、ローレベル(Vss)の信号LABOnが出力される(図20参照)。ラッチスルー回路4aから出力された信号LABOnがバッファ4bに入力されると、トランジスタTr4がオンし、ハイレベル(Vdd)の信号CSOUTnが出力される(図20参照)。
ラッチスルー回路4aのクロック端子CKに非アクティブ(ローレベル)のゲート信号Gn+1が入力されると、アナログスイッチ回路SW11はオフし、アナログスイッチ回路SW12がオンする。これにより、アナログスイッチ回路SW11はオフした時点の極性信号CMI2(ハイレベル)がラッチされ、ハイレベル(Vdd)の信号CSOUTnが出力される(図20参照)。
このように、ラッチ回路CSLnでは、出力信号CSOUTnは、シフトレジスタ回路SRnからアクティブな信号が入力されている間は、極性信号CMI2の電位変化に応じて電位が切り替わる。よって、初期状態では、極性信号CMI2がハイレベルに設定されているため、ラッチ回路CSLnの出力信号CSOUTnはハイレベルに固定される。これにより、電源投入直後の不定状態(図20の斜線部)が解消され、表示映像の最初のフレーム(第1フレーム)が開始する時点では、CS信号の電位を一方(第n行ではハイレベル)に固定することができる。よって、電源投入後かつ第1フレーム開始前の表示不具合を解消することができる。なお、隣り合う第(n−1)行、第(n+1)行では、CS信号の電位はローレベルに固定される。
(第1,第2フレームの動作について)
次に第1フレームおよび第2フレームの動作について、図20を用いて説明する。ここでは、主として、第n行のシフトレジスタ回路SRnおよびラッチ回路CSLnの動作について説明する。
まず、第n行の各種信号の波形の変化について説明する。
初期状態では、上記のとおり、ラッチ回路CSLnの出力端子OUTから出力されるCS信号CSOUTnの電位はハイレベルに保持される。
第1フレームにおいて、シフトレジスタ回路SRnから出力されたゲート信号Gn+1が、ラッチスルー回路4aのクロック端子CKに入力される。ゲート信号Gn+1の電位変化(ロー→ハイ)が入力されると、このときの入力端子Dに入力される極性信号CMI2の入力状態、すなわちローレベルが転送され、次にクロック端子CKに入力されるゲート信号Gn+1の電位変化(ハイ→ロー)があるまで(ゲート信号Gn+1がハイレベルの期間)、極性信号CMI2の電位変化が出力される。ゲート信号Gn+1がハイレベルの期間では極性信号CMI2はローレベルであるため、ラッチスルー回路4aの出力LABOnはハイレベルを出力する。次に、クロック端子CKにゲート信号Gn+1の電位変化(ハイ→ロー)が入力されると、このときの極性信号CMI2の入力状態、すなわちローレベルがラッチされる。その後、第2フレームにおいてゲート信号Gn+1の電位変化(ロー→ハイ)があるまで、出力LABOnはハイレベルを保持する。出力LABOnは、バッファ4bに入力され、これにより、ラッチ回路CSLnの出力端子OUTから、図20に示すCSOUTn(ローレベル)が出力される。
第2フレームにおいて、同様に、シフトレジスタ回路SRnから出力されたゲート信号Gn+1が、ラッチスルー回路4aのクロック端子CKに入力される。ゲート信号Gn+1がローレベルからハイレベルになると、このときの入力端子Dに入力される極性信号CMI2の入力状態、すなわちハイレベルが転送される。ゲート信号Gn+1がハイレベルの期間では極性信号CMI2はハイレベルであるため、ラッチスルー回路4aの出力LABOnはローレベルを出力する。次に、クロック端子CKにゲート信号Gn+1の電位変化(ハイ→ロー)が入力されると、このときの極性信号CMI2の入力状態、すなわちハイレベルがラッチされる。その後、第3フレームにおいてゲート信号Gn+1の電位変化があるまで、出力LABOnはローレベルを保持する。出力LABOnは、バッファ4bに入力され、これにより、ラッチ回路CSLnの出力端子OUTから、図20に示すCSOUTn(ハイレベル)が出力される。
このようにして生成されたCS信号CSOUTnが第n行のCSバスライン15に供給される。なお、第3フレーム以降では、第1フレーム及び第2フレームと同一の出力波形となる信号が交互に出力される。
次に、第(n+1)行の各種信号の波形の変化について説明する。
初期状態では、上記のとおり、ラッチ回路CSLn+1の出力端子OUTから出力されるCS信号CSOUTn+1の電位はローレベルに保持される。
第1フレームにおいて、シフトレジスタ回路SRn+1から出力されたゲート信号Gn+2が、ラッチスルー回路4aのクロック端子CKに入力される。ゲート信号Gn+2の電位変化(ロー→ハイ)が入力されると、このときの入力端子Dに入力される極性信号CMI1の入力状態、すなわちハイレベルが転送され、次にクロック端子CKに入力されるゲート信号Gn+2の電位変化(ハイ→ロー)があるまで(ゲート信号Gn+2がハイレベルの期間)、極性信号CMI1の電位変化が出力される。ゲート信号Gn+2がハイレベルの期間では極性信号CMI1はハイレベルであるため、ラッチスルー回路4aの出力LABOnはローレベルを出力する。次に、クロック端子CKにゲート信号Gn+2の電位変化(ハイ→ロー)が入力されると、このときの極性信号CMI1の入力状態、すなわちハイレベルがラッチされる。その後、第2フレームにおいてゲート信号Gn+2の電位変化(ロー→ハイ)があるまで、出力LABOn+1はローレベルを保持する。出力LABOn+1は、バッファ4bに入力され、これにより、ラッチ回路CSLn+1の出力端子OUTから、図20に示すCSOUTn+1(ハイレベル)が出力される。
第2フレームにおいて、同様に、シフトレジスタ回路SRn+1から出力されたゲート信号Gn+2が、ラッチスルー回路4aのクロック端子CKに入力される。ゲート信号Gn+2がローレベルからハイレベルになると、このときの入力端子Dに入力される極性信号CMI1の入力状態、すなわちローレベルが転送される。ゲート信号Gn+2がハイレベルの期間では極性信号CMI1はローレベルであるため、ラッチスルー回路4aの出力LABOn+1はハイレベルを出力する。次に、クロック端子CKにゲート信号Gn+2の電位変化(ハイ→ロー)が入力されると、このときの極性信号CMI1の入力状態、すなわちローレベルがラッチされる。その後、第3フレームにおいてゲート信号Gn+2の電位変化があるまで、出力LABOn+1はハイレベルを保持する。出力LABOn+1は、バッファ4bに入力され、これにより、ラッチ回路CSLn+1の出力端子OUTから、図20に示すCSOUTn+1(ローレベル)が出力される。
このようにして生成されたCS信号CSOUTn+1が第(n+1)行のCSバスライン15に供給される。なお、第3フレーム以降では、第1フレーム及び第2フレームと同一の出力波形となる信号が交互に出力される。そして、上記の第n行の動作及び第(n+1)行の動作は、各奇数行及び各偶数行におけるラッチ回路の動作に対応している。
このように、各行に対応したラッチ回路CSL1,CSL2,CSL3,…,により、第1フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点(TFT13がオンからオフに切り替えられた時点)のCS信号の電位が、隣り合う行では互いに異なるように、該CS信号が出力される。これにより、1H反転駆動の液晶表示装置において、全てのフレームについて、CSバスライン駆動回路40を適正に動作させることが可能となる。
(実施例4)
図21は、本実施例4の液晶表示装置1の構成を示すブロック図である。この液晶表示装置では、ゲートライン駆動回路30とCSバスライン駆動回路40とが一体に形成されるとともに、CSバスライン駆動回路40に互いに位相の異なる2本の極性信号CMI1,CMI2が入力される。具体的な構成を以下に説明する。
第(n−1)行のシフトレジスタ回路SRn−1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn−1のセット信号として、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2が入力される。出力端子OUTBは次行(第n行)のシフトレジスタ回路SRnの入力端子SBに接続され、これにより、出力端子OUTBから出力されるシフトレジスタ出力SRBOn−1が、シフトレジスタ回路SRnに入力される。出力端子OUTBは、バッファを介して自行(第(n−1)行)のゲートライン12に接続され、これにより、ゲートライン12にゲート信号Gn−1が供給される。
第(n−1)行のラッチ回路CSLn−1は、コントロール回路50(図1参照)から出力される極性信号CMI1と、次行(第n行)のシフトレジスタ出力SRBOnとが入力される。ラッチ回路CSLn−1の出力端子OUTは、自行(第(n−1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn−1が、自行のCSバスライン15に入力される。
第n行のシフトレジスタ回路SRnでは、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK2が入力され、入力端子SBに、シフトレジスタ回路SRnのセット信号として、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1が入力される。出力端子OUTBは次行(第(n+1)行)のシフトレジスタ回路SRn+1の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOnが、シフトレジスタ回路SRn+1に入力される。出力端子OUTBは、バッファを介して自行(第n行)のゲートライン12に接続され、これにより、ゲートライン12にゲート信号Gnが供給される。また、出力端子OUTBは、前行(第(n−1)行)のラッチ回路CSLn−1のクロック端子CKに接続され、これによりシフトレジスタ回路SRnの出力信号SRBOnが、ラッチ回路CSLn−1に入力される。
第n行のラッチ回路CSLnは、コントロール回路50(図1参照)から出力される極性信号CMI2と、次行(第(n+1)行)のシフトレジスタ出力SRBOn+1とが入力される。ラッチ回路CSLnの出力端子OUTは、自行(第n行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTnが、自行のCSバスライン15に入力される。
第(n+1)行のシフトレジスタ回路SRn+1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn+1のセット信号として、前行(第n行)のシフトレジスタ出力SRBOnが入力される。出力端子OUTBは次行(第(n+2)行)のシフトレジスタ回路SRn+2の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOn+1が、シフトレジスタ回路SRn+2に入力される。出力端子OUTBは、バッファを介して自行(第(n+1)行)のゲートライン12に接続され、これにより、ゲートライン12にゲート信号Gn+1が供給される。また、出力端子OUTBは、前行(第n行)のラッチ回路CSLnのクロック端子CKに接続され、これによりシフトレジスタ回路SRn+1の出力信号SRBOn+1が、ラッチ回路CSLnに入力される。
第(n+1)行のラッチ回路CSLn+1は、コントロール回路50(図1参照)から出力される極性信号CMI1と、次行(第(n+2)行)のシフトレジスタ出力SRBOn+2とが入力される。ラッチ回路CSLn+1の出力端子OUTBは、自行(第(n+1)行)のCSバスライン15に接続され、これにより出力端子OUTBから出力されるCS信号CSOUTn+1が、自行のCSバスライン15に入力される。
図22は、本実施例4におけるシフトレジスタ回路SRおよびDラッチ回路CSLに入出力される各種信号の波形を示すタイミングチャートである。この図に示すように、初期時では、上記実施例3と同様の波形となる。すなわち、ラッチ回路CSLnでは、出力信号CSOUTnは、シフトレジスタ回路SRnからアクティブな信号が入力されている間は、極性信号CMI2の電位変化に応じて電位が切り替わるため、ハイレベルに固定される。また、隣り合う第(n−1)行、第(n+1)行では、出力信号CSOUTn−1,CSOUTn+1は、極性信号CMI1の電位変化に応じて電位が切り替わるため、ローレベルに固定される。これにより、電源投入直後の不定状態(図22の斜線部)が解消され、表示映像の最初のフレーム(第1フレーム)が開始する時点では、CS信号の電位をハイレベルあるいはローレベルに固定することができる。よって、電源投入後かつ第1フレーム開始前の表示不具合を解消することができる。
第1,第2フレームの動作については、上記実施例3と同様であるため、説明を省略する。図22に示す動作によれば、各行に対応したラッチ回路CSL1,CSL2,CSL3,…,により、第1フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点(TFT13がオンからオフに切り替えられた時点)のCS信号の電位が、隣り合う行では互いに異なるように、該CS信号が出力される。これにより、1H反転駆動の液晶表示装置において、全てのフレームについて、CSバスライン駆動回路40を適正に動作させることが可能となる。
(実施例5)
図23は、本実施例5の液晶表示装置1の構成を示すブロック図である。この液晶表示装置では、ゲートライン駆動回路30とCSバスライン駆動回路40とが一体に形成されるとともに、CSバスライン駆動回路40に、AONB信号(全ON信号、同時選択用信号)および極性信号CMIが入力される。具体的な構成を以下に説明する。
第(n−1)行のシフトレジスタ回路SRn−1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn−1のセット信号として、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2が入力される。出力端子OUTBは次行(第n行)のシフトレジスタ回路SRnの入力端子SBに接続され、これにより、出力端子OUTBから出力されるシフトレジスタ出力SRBOn−1が、シフトレジスタ回路SRnに入力される。出力端子Mは、NOR回路(第2の論理回路)の一方の端子に接続され、NOR回路の他方の端子にはAONB信号が入力される。NOR回路の出力端子は、インバータを介して自行(第(n−1)行)のラッチ回路CSLn−1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn−1内部の信号CSRn−1(内部信号Mn−1)(制御信号)あるいはAONB信号が、ラッチ回路CSLn−1に入力される。
また、前行(第(n−2)行)のシフトレジスタ出力SRBOn−2は、シフトレジスタ回路SRn−1に入力されるとともに、NOR回路(第1の論理回路)の一方に入力される。NOR回路の他方にはAONB信号が入力され、NOR回路の出力が、バッファを介して、自行(第(n−1)行)のゲートライン12にゲート信号Gn−1として出力される。また、シフトレジスタ回路SRn−1にはINITB信号(初期化用信号)が入力される。
第(n−1)行のラッチ回路CSLn−1は、コントロール回路50(図1参照)から出力される極性信号CMIと、NOR回路の出力(シフトレジスタ回路SRn−1の内部信号Mn−1(信号CSRn−1)あるいはAONB信号)とが入力される。ラッチ回路CSLn−1の出力端子OUTは、自行(第(n−1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn−1が、自行のCSバスライン15に入力される。
第n行のシフトレジスタ回路SRnでは、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK2が入力され、入力端子SBに、シフトレジスタ回路SRnのセット信号として、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1が入力される。出力端子OUTBは次行(第(n+1)行)のシフトレジスタ回路SRn+1の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOnが、シフトレジスタ回路SRn+1に入力される。出力端子Mは、NOR回路の一方の端子に接続され、NOR回路の他方の端子にはAONB信号が入力される。NOR回路の出力端子は、インバータを介して自行(第n行)のラッチ回路CSLnのクロック端子CKに接続され、これによりシフトレジスタ回路SRnの内部信号Mn(信号CSRn)あるいはAONB信号が、ラッチ回路CSLnに入力される。
また、前行(第(n−1)行)のシフトレジスタ出力SRBOn−1は、シフトレジスタ回路SRnに入力されるとともに、NOR回路の一方に入力される。NOR回路の他方にはAONB信号が入力され、NOR回路の出力が、バッファを介して、自行(第n行)のゲートライン12にゲート信号Gnとして出力される。また、シフトレジスタ回路SRnにはINITB信号(初期化用信号)が入力される。
第n行のラッチ回路CSLnは、コントロール回路50(図1参照)から出力される極性信号CMIと、NOR回路の出力(シフトレジスタ回路SRnの内部信号Mn(信号CSRn)あるいはAONB信号)とが入力される。ラッチ回路CSLnの出力端子OUTは、自行(第n行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTnが、自行のCSバスライン15に入力される。
第(n+1)行のシフトレジスタ回路SRn+1では、クロック端子CKに、コントロール回路50(図1参照)から出力されるゲートクロックGCK1が入力され、入力端子SBに、シフトレジスタ回路SRn+1のセット信号として、前行(第n行)のシフトレジスタ出力SRBOnが入力される。出力端子OUTBは次行(第(n+2)行)のシフトレジスタ回路SRn+2の入力端子SBに接続され、これにより出力端子OUTBから出力されるシフトレジスタ出力SRBOn+1が、シフトレジスタ回路SRn+2に入力される。出力端子Mは、NOR回路の一方の端子に接続され、NOR回路の他方の端子にはAONB信号が入力される。NOR回路の出力端子は、インバータを介して自行(第(n+1)行)のラッチ回路CSLn+1のクロック端子CKに接続され、これによりシフトレジスタ回路SRn+1の内部信号Mn+1(信号CSRn+1)あるいはAONB信号が、ラッチ回路CSLn+1に入力される。
また、前行(第n行)のシフトレジスタ出力SRBOnは、シフトレジスタ回路SRn+1に入力されるとともに、NOR回路の一方に入力される。NOR回路の他方にはAONB信号が入力され、NOR回路の出力が、バッファを介して、自行(第(n+1)行)のゲートライン12にゲート信号Gn+1として出力される。また、シフトレジスタ回路SRn+1にはINITB信号(初期化用信号)が入力される。
第(n+1)行のラッチ回路CSLn+1は、コントロール回路50(図1参照)から出力される極性信号CMIと、NOR回路の出力(シフトレジスタ回路SRn+1の内部信号Mn+1(信号CSRn+1)あるいはAONB信号)とが入力される。ラッチ回路CSLn+1の出力端子OUTは、自行(第(n+1)行)のCSバスライン15に接続され、これにより出力端子OUTから出力されるCS信号CSOUTn+1が、自行のCSバスライン15に入力される。
シフトレジスタ回路SRの構成は図5で示した実施例1と同一であり、その動作は図6に示す波形となる。ここでは、その説明を省略する。また、ラッチ回路CSLnの具体的構成は、図7および図8と同様である。
このような構成を備える実施例5に係る液晶表示装置1では、初期時において、AONB信号がアクティブになることにより、全ゲートラインがアクティブになるとともに、CSバスライン駆動回路の各ラッチ回路CSLが初期化される。図24は、シフトレジスタ回路SRおよびDラッチ回路CSLに入出力される各種信号の波形を示すタイミングチャートである。この図を用いて初期動作について説明する。
液晶表示装置1の電源投入後の初期状態(初期時)では、クロックGCK1B,GCK2B、極性信号CMIはローレベルに設定され、AON信号はハイレベルに設定される。具体的には、液晶表示装置1の電源が投入されると、コントロール回路50(図1参照)からGSPBなどの制御信号が出力され、これに基づきローレベルのGCK1B、GCK2B、およびCMI、ハイレベルのAONが出力される。同時にGSPBは初段(第0行)のシフトレジスタ回路SR0に入力される。
これにより、各行において、各ゲートライン12に接続される各NOR回路には、対応するシフトレジスタ回路からハイレベルのシフトレジスタ出力SRBOとハイレベルのAON信号が入力され、これにより、ハイレベルのゲート信号Gが各ゲートライン12に供給され、全ゲートライン12がアクティブになる。ここで、例えば、各ソースラインに対向電極電位Vcomを供給することにより、初期状態において全ての画素電極の電位をVcomに固定することができる。
また、各行において、各ラッチ回路CSLに接続される各NOR回路には、対応するシフトレジスタ回路からハイレベルの内部信号MとハイレベルのAON信号が入力され、これにより、ローレベルのCMIに応じてCS信号CSOUTはローレベルに固定される(図8参照)。これにより、電源投入直後の不定状態(図24の斜線部)が解消され、表示映像の最初のフレーム(第1フレーム)が開始する時点では、CS信号の電位を一方(図24の例では、ローレベル)に固定することができる。よって、電源投入後かつ第1フレーム開始前の表示不具合を解消することができる。
上記表示駆動回路では、上記保持対象信号の電位レベルは、表示映像の最初の垂直走査期間よりも前では一定である構成とすることもできる。
上記表示駆動回路では、上記表示駆動回路では、上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では各行の水平走査期間に同期して極性が反転する構成とすることもできる。
上記表示駆動回路では、自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになった直後、かつ、次段のシフトレジスタで生成された上記制御信号がアクティブである間に、次段に対応する保持回路に入力される上記保持対象信号の電位が変化する構成とすることもできる。
これにより、ライン反転駆動を行う場合に、第1フレームにおいても適正に保持容量配線信号を生成することができるため、第1フレームにおける1行ごとの横筋の発生を解消することができる。
上記表示駆動回路では、自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。
上記表示駆動回路では、自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする自段のシフトレジスタの出力信号と、に基づいて生成されている構成とすることもできる。
上記表示駆動回路では、自段のシフトレジスタで生成された制御信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号が自段のシフトレジスタに入力されてから、自段のシフトレジスタの動作を終了させるリセット信号が自段のシフトレジスタに入力されるまでの期間、アクティブである構成とすることもできる。
上記表示駆動回路では、上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では垂直走査期間に同期して極性が反転する構成とすることもできる。
これにより、フレーム反転駆動の場合に、適正に保持容量配線信号を生成することができる。
上記表示駆動回路では、表示映像の最初の垂直走査期間よりも前では、隣り合う画素行の一方に対応する保持回路には正極性の上記保持対象信号が入力される一方、他方に対応する保持回路には負極性の上記保持対象信号が入力される構成とすることもできる。
上記表示駆動回路では、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とは、互いに異なっている構成とすることもできる。
上記表示駆動回路では、隣り合う行に対応する2つの保持回路について、一方の保持回路には第1保持対象信号が入力され、他方の保持回路には、該第1の保持対象信号とは位相が異なる第2保持対象信号が入力されている構成とすることもできる。
上記表示駆動回路では、自段のシフトレジスタで生成された上記制御信号は、自段のシフトレジスタの出力信号であって、自段のシフトレジスタの出力信号が、後段のシフトレジスタと、自段の保持回路とに入力されている構成とすることもできる。
上記表示駆動回路では、複数の走査信号線を同時に選択する同時選択用信号と、自段のシフトレジスタの出力信号とが、自段に対応する第1の論理回路に入力され、該第1の論理回路の出力が、自段に対応する画素と接続する走査信号線に走査信号として供給され、上記同時選択用信号と、次段のシフトレジスタで生成された制御信号とが、自段に対応する第2の論理回路に入力され、該第2の論理回路の出力が自段に対応する上記画素の画素電極と容量を形成する保持容量配線に上記保持容量配線信号として供給されている構成とすることもできる。
上記表示駆動回路では、上記制御信号は、自段のシフトレジスタで生成され、次段に対応する画素と接続する走査信号線に走査信号として供給されるとともに、自段の保持回路に供給される構成とすることもできる。
例えば、上記シフトレジスタが上記表示パネルの一方側に、上記保持回路が上記表示パネルの他方側に設けられた構成、すなわち、上記表示パネルの表示領域を間に挟んで上記シフトレジスタおよび上記保持回路が設けられている構成において、上記表示駆動回路の構成を適用した場合には、上記制御信号を入力するため、別途の制御信号線を設ける必要がないため、表示パネルの開口率を高めることができる。
上記表示駆動回路では、上記各保持回路は、Dラッチ回路あるいはメモリ回路として構成されている構成とすることもできる。
本発明に係る表示装置は、上記何れかの表示駆動回路と、上記表示パネルとを備えることを特徴としている。
なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
1 液晶表示装置(表示装置)
10 液晶表示パネル(表示パネル)
11 ソースバスライン(データ信号線)
12 ゲートライン(走査信号線)
13 TFT(スイッチング素子)
14 画素電極
15 CSバスライン(保持容量配線)
20 ソースバスライン駆動回路(データ信号線駆動回路)
30 ゲートライン駆動回路(走査信号線駆動回路)
40 CSバスライン駆動回路(保持容量配線駆動回路)
50 コントロール回路(制御回路)
CSL ラッチ回路(保持回路、保持容量配線駆動回路)
SR シフトレジスタ回路
NOR NOR回路(第1の論理回路、第2の論理回路)

Claims (17)

  1. 画素に含まれる画素電極と容量を形成する保持容量配線が設けられた表示パネルを駆動する表示駆動回路であって、
    複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、
    上記シフトレジスタの各段に対応して保持回路が1つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    上記シフトレジスタの1つの段で生成された制御信号がアクティブになると、この段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    1つの保持回路の出力を、保持容量配線信号として1つの保持容量配線に供給し、
    上記シフトレジスタの各段で生成される制御信号は、表示映像の最初の垂直走査期間よりも前にアクティブになることを特徴とする表示駆動回路。
  2. 上記保持対象信号の電位レベルは、表示映像の最初の垂直走査期間よりも前では一定であることを特徴とする請求項1に記載の表示駆動回路。
  3. 上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では各行の水平走査期間に同期して極性が反転することを特徴とする請求項1または2に記載の表示駆動回路。
  4. 自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになった直後、かつ、次段のシフトレジスタで生成された上記制御信号がアクティブである間に、次段に対応する保持回路に入力される上記保持対象信号の電位が変化することを特徴とする請求項1〜3の何れか1項に記載の表示駆動回路。
  5. 自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴とする請求項1〜4に記載の表示駆動回路。
  6. 自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする自段のシフトレジスタの出力信号と、に基づいて生成されていることを特徴とする請求項1〜5の何れか1項に記載の表示駆動回路。
  7. 自段のシフトレジスタで生成された制御信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号が自段のシフトレジスタに入力されてから、自段のシフトレジスタの動作を終了させるリセット信号が自段のシフトレジスタに入力されるまでの期間、アクティブであることを特徴とする請求項1に記載の表示駆動回路。
  8. 上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では垂直走査期間に同期して極性が反転することを特徴とする請求項1に記載の表示駆動回路。
  9. 表示映像の最初の垂直走査期間よりも前では、隣り合う画素行の一方に対応する保持回路には正極性の上記保持対象信号が入力される一方、他方に対応する保持回路には負極性の上記保持対象信号が入力されることを特徴とする請求項1に記載の表示駆動回路。
  10. 複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とは、互いに異なっていることを特徴とする請求項9に記載の表示駆動回路。
  11. 隣り合う行に対応する2つの保持回路について、一方の保持回路には第1保持対象信号が入力され、他方の保持回路には、該第1の保持対象信号とは位相が異なる第2保持対象信号が入力されていることを特徴とする請求項9に記載の表示駆動回路。
  12. 自段のシフトレジスタで生成された上記制御信号は、自段のシフトレジスタの出力信号であって、
    自段のシフトレジスタの出力信号が、後段のシフトレジスタと、自段の保持回路とに入力されていることを特徴とする請求項8〜11の何れか1項に記載の表示駆動回路。
  13. 複数の走査信号線を同時に選択する同時選択用信号と、自段のシフトレジスタの出力信号とが、自段に対応する第1の論理回路に入力され、該第1の論理回路の出力が、自段に対応する画素と接続する走査信号線に走査信号として供給され、
    上記同時選択用信号と、次段のシフトレジスタで生成された制御信号とが、自段に対応する第2の論理回路に入力され、該第2の論理回路の出力が自段に対応する上記画素の画素電極と容量を形成する保持容量配線に上記保持容量配線信号として供給されていることを特徴とする請求項1に記載の表示駆動回路。
  14. 上記制御信号は、自段のシフトレジスタで生成され、次段に対応する画素と接続する走査信号線に走査信号として供給されるとともに、自段の保持回路に供給されることを特徴とする請求項1に記載の表示駆動回路。
  15. 上記各保持回路は、Dラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項1〜14の何れか1項に記載の表示駆動回路。
  16. 請求項1〜15の何れか1項に記載の表示駆動回路と、上記表示パネルとを備えることを特徴とする表示装置。
  17. 複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、画素に含まれる画素電極と容量を形成する保持容量配線が設けられた表示パネルを駆動する表示駆動方法であって、
    上記シフトレジスタの各段に対応して設けられた保持回路に保持対象信号を入力し、自段のシフトレジスタで生成した制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    1つの保持回路の出力を、保持容量配線信号として1つの保持容量配線に供給し、
    上記シフトレジスタの各段で生成する制御信号を、表示映像の最初の垂直走査期間よりも前にアクティブにすることを特徴とする表示駆動方法。
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