JPWO2010146740A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents

Abstract

ＣＳバスライン（１５）が設けられた液晶表示パネル（１０）を駆動する表示駆動回路であって、ゲートライン（１２）の各々に対応して設けられた複数のシフトレジスタ回路ＳＲを含むシフトレジスタ（ゲートライン駆動回路（３０））を備え、各段のシフトレジスタ回路（ＳＲ）に対応してラッチ回路（ＣＳＬ）が１つずつ設けられるとともに、ラッチ回路（ＣＳＬ）に極性信号（ＣＭＩ）が入力される。シフトレジスタ回路（ＳＲｎ）で生成された内部信号（Ｍｎ）がアクティブになると、この段に対応するラッチ回路（ＣＳＬｎ）が極性信号（ＣＭＩ）を取り込んでこれを保持し、ラッチ回路（ＣＳＬｎ）の出力（ＣＳＯＵＴｎ）を、ＣＳ信号としてＣＳバスラインに供給する。シフトレジスタ回路（ＳＲｎ）で生成される内部信号（Ｍｎ）は、表示映像の最初の垂直走査期間よりも前にアクティブになる。したがって、回路面積を増大させることなく、電源投入時の表示品位の向上を図ることができる。

Description

本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。

従来、保持容量配線を備えたアクティブマトリクス方式の液晶表示装置では、極性反転駆動を行う場合、電源投入時（初期時）の表示が均一にならないという問題が知られている。これは、保持容量配線に供給される電源電位が、液晶表示装置の電源を投入した直後では不定になるためである。

この電源投入時の表示不具合を解消するための技術が、例えば特許文献１に開示されている。図２５は、特許文献１の液晶表示装置の概略構成を示すブロック図である。

上記液晶表示装置は、ガラス基板上の第１及び第２方向に列設されるデータ信号線Ｓ１〜Ｓｎ及び走査信号線Ｇ１〜Ｇｎと、データ信号線及び走査信号線の各交点付近に形成される画素ＴＦＴ（トランジスタ）１と、画素ＴＦＴ１のドレイン端子に接続される補助容量（保持容量）Ｃ１および画素電極２と、画素電極２と液晶層を挟んで対向配置される対向電極３との間に形成される液晶容量Ｃ２と、走査線（走査信号線）を駆動する走査線駆動回路（走査信号線駆動回路）４と、データ信号線を駆動するソースドライバ（データ信号線駆動回路）５と、走査線方向（第２方向）に並んだ補助容量Ｃ１の一端に共通して接続される補助容量電源線（保持容量配線）ＣＳ１〜ＣＳｎと、補助容量電源線ＣＳ１〜ＣＳｎの電位を設定する補助容量電源選択回路（保持容量配線駆動回路）６とを備えている。

図２６は補助容量電源選択回路６の詳細構成を示す回路図である。この図に示すように、補助容量電源選択回路６は、補助容量電源線ＣＳ１〜ＣＳｎに第１の基準電位ＶｃｓＨを供給するか否かを選択するＰＭＯＳトランジスタ９と、補助容量電源線ＣＳ１〜ＣＳｎに第２の基準電位ＶｃｓＬ（＜ＶｃｓＨ）を供給するか否かを選択するＮＭＯＳトランジスタ８とを有し、これらトランジスタ８，９のオン／オフは、走査線駆動回路４内のＡＮＤゲート１０により制御される。

ＡＮＤゲート１０は、電源投入時の補助容量電源線ＣＳ１〜ＣＳｎの電位を制御するための電源投入時電源制御信号ｓ１と、極性反転時の補助容量電源線ＣＳ１〜ＣＳｎの電位を制御するための極性反転時電源制御信号ｓ２との論理積を計算し、その計算結果に基づいてトランジスタ８，９のオン・オフを切替える。

この構成において、電源投入時から所定期間内は、電源投入時電源制御信号ｓ１をローレベル（０Ｖ）にすることにより、走査線駆動回路４内のＡＮＤゲート１０（図２６参照）の出力がローレベルになり、ＰＭＯＳトランジスタ９がオンして、補助容量電源線ＣＳ１〜ＣＳｎには、第１の基準電位ＶｃｓＨが供給される。第１の基準電位ＶｃｓＨは、第２の基準電位ＶｃｓＬよりも高いため、電源投入時から所定期間内は、すべての補助容量電源線保持容量配線ＣＳ１〜ＣＳｎの電位が高くなる。補助容量電源線ＣＳ１〜ＣＳｎの電位が高くなると、画素電極２の電位も相対的に高くなり、液晶容量Ｃ２の両端電位（対向電極３の電位と画素電極２の電位との差）が小さくなる。これにより、例えば、ノーマリホワイト（信号無印加時に白表示）の液晶表示装置の場合、電源投入時も白表示に近い表示になり、輝線が視認されなくなる。その後、所定時間経過後、図２６の補助容量電源選択回路６は、電源投入時電源制御信号ｓ１をハイレベルにする。これにより、極性反転時電源制御信号ｓ２の論理に応じて、ＡＮＤゲート１０の論理が変化し、それに応じて、ＮＭＯＳトランジスタ８とＰＭＯＳトランジスタ９のオン・オフが極性反転駆動の周期に合わせて変化する。これにより、補助容量電源線ＣＳ１〜ＣＳｎ電位は、極性反転駆動の周期に合わせて、第１の基準電位ＶｃｓＨまたは第２の基準電位ＶｃｓＬになる。

このように、上記構成では、電源投入時から所定期間内は、すべての補助容量電源線保持容量配線ＣＳ１〜ＣＳｎが同一の電源電位（第１の基準電位）に設定されるため、補助容量電源線保持容量配線ＣＳ１〜ＣＳｎの電位レベルのばらつきが起きなくなる。これにより、電源投入時の表示の不具合を解消することができる。

日本国公開特許公報「特開２００５−４９８４９号公報（２００５年２月２４日公開）」

しかしながら、上記液晶表示装置では、電源投入後に補助容量電源線へ所定の電位を供給するための信号線および制御回路が必要になるため、駆動回路の回路面積が増大化してしまう。そのため、特に、額縁の狭い液晶表示パネルに適用することが困難となる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路面積を増大させることなく、電源投入時の表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。

本発明に係る表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、該画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置に用いられる表示駆動回路であって、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、上記シフトレジスタの１つの段で生成された制御信号がアクティブになると、この段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記保持容量配線信号として１つの保持容量配線に供給し、上記シフトレジスタの各段で生成される制御信号は、表示映像の最初の垂直走査期間よりも前にアクティブになることを特徴としている。

上記構成によれば、シフトレジスタの各段で生成される制御信号（内部信号あるいは出力信号）が、表示映像の最初の垂直走査期間（第１フレーム）よりも前（初期時）にアクティブになると、対応する段の保持回路（ラッチ回路あるいはメモリ回路）に保持対象信号（極性信号ＣＭＩ）が保持される。そのため、例えば、初期時において、保持対象信号を一定の電位（ハイレベルあるいはローレベル）に設定した場合には、一定電位の信号が保持回路から出力されて保持容量配線に供給される。これにより、電源投入後かつ第１フレーム開始前の保持容量配線の信号電位を固定することができるため、上述した不定状態による初期時の表示不具合を解消することができる。

また、上記構成によれば、保持容量配線の信号電位を固定するための制御回路（従来の保持容量電源選択回路）等を設ける必要がないため、駆動回路の面積を小さくすることができる。よって、上記表示駆動回路を用いることにより、液晶表示パネルの額縁の狭小化を図ることができる。

本発明に係る表示駆動方法は、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、画素に含まれる画素電極と容量を形成する保持容量配線が設けられた表示パネルを駆動する表示駆動方法であって、上記シフトレジスタの各段に対応して設けられた保持回路に保持対象信号を入力し、自段のシフトレジスタで生成した制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、保持容量配線信号として１つの保持容量配線に供給し、上記シフトレジスタの各段で生成する制御信号を、表示映像の最初の垂直走査期間よりも前にアクティブにすることを特徴としている。

上記方法では、上記表示駆動回路に関して述べた効果と同じく、回路面積を増大させることなく、電源投入時の表示品位の向上を図ることができるという効果を奏する。

本発明に係る表示駆動回路及び表示駆動方法は、以上のように、保持回路の入力される、シフトレジスタの各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブになる構成である。これにより、保持容量配線の信号電位を固定することができるため、回路面積を増大させることなく電源投入時の表示品位の向上を図ることができるという効果を奏する。

本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。 図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。 実施例１における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１におけるシフトレジスタ回路の構成を示す図である。 図５に示すシフトレジスタ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例１における論理回路（ラッチ回路）の構成を示す図である。 図７に示すラッチ回路の回路図である。 図７に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 図７に示すラッチ回路の動作を説明するためのタイミングチャートである。 実施例２における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例２におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例２における論理回路（ラッチ回路）の構成を示す図である。 図１３に示すラッチ回路の回路図である。 図１３に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例３における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例３における論理回路（ラッチ回路）の構成を示す図である。 図１８に示すラッチ回路の回路図である。 図１８に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例４におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 図２１に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例５におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 図２３に示すラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。 従来の液晶表示装置の構成を示すブロック図である。 図２５に示す液晶表示装置における補助容量電源選択回路の構成を示す回路図である。

本発明の一実施形態について図面に基づいて説明すると以下の通りである。

まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。

液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０、及びコントロール回路５０を備えている。

液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。

そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１９を備えている。なお、ＴＦＴ１３は、図２にのみ図示し、図１では省略している。

ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。

これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電位が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。

ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（「補助容量」ともいう）が形成されることにより、画素電極１４と容量結合されている。

なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。

上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。

本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。このゲートライン駆動回路３０の詳細については後述する。

ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。

また、ソースバスライン駆動回路２０は、例えばライン反転駆動を行うために、出力するソース信号の極性を、同一行の全ての画素について極性が同一であり、かつ隣り合うｎ（ｎは自然数）行ごとに逆転するようにしている。例えば、図３に示すように、第１行の水平走査期間と、第２行の水平走査期間とでは、ソース信号Ｓの極性は反転している（１ライン（１Ｈ）反転駆動）。なお、本実施形態におけるソースバスライン駆動回路２０は、ライン反転駆動に限定されるものではなく、フレーム反転駆動であってもよい。

ＣＳバスライン駆動回路４０は、本発明の保持容量配線信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値（電位の高低）の間で切り替わる（立ち上がり又は立ち下がり）信号である。このＣＳバスライン駆動回路４０の詳細については後述する。

コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図３に示す信号を出力させる。なお、図１では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネル１０の一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。この構成例については後述（実施例２）する。

本実施形態において注目すべきは、上記各部材により構成される液晶表示装置１において、特に、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の特徴である。以降、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。なお、以下では、ＣＣ（Charge Coupling）駆動を行う液晶表示装置について説明するが、本実施形態に係る液晶表示装置は、ＣＣ駆動に限定されるものではない。

（実施例１）
図３は、実施例１の液晶表示装置１における各種信号の波形を示すタイミングチャートである。本実施例１では、１ライン（１Ｈ）反転駆動を行う場合を例に挙げて説明する。図３において、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）は制御回路から出力されるシフトレジスタの動作タイミングを規定するゲートクロックである。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩ（初期設定信号）は、１水平走査期間ごとに極性が反転する極性信号である。

また、図３では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１（ＣＳＯＵＴ１）、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。また、第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２（ＣＳＯＵＴ２）、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。さらに、第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３（ＣＳＯＵＴ３）、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３をこの順に図示している。

なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１９の電位を示している。

以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態（初期時）とする。本実施例１では、図３に示すように、電源投入後の初期状態（電源投入後の所定期間経過後から表示映像の最初のフレーム（第１フレーム）が開始するまでの期間）においては、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は何れも一方の電位（図３ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１及び第３行のＣＳ信号ＣＳ３それぞれは、対応するゲート信号Ｇ１，Ｇ３の立ち上がりに同期してローレベルからハイレベルへ切り替わり、ゲート信号Ｇ１，Ｇ３の立ち下がりの時点においては、ハイレベルとなっている。そのため、各行において、対応するゲート信号が立ち下がる時点のＣＳ信号の電位は、隣接する行におけるＣＳ信号の電位とは互いに異なっている。例えば、ＣＳ信号ＣＳ１では、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、ＣＳ信号ＣＳ２では、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、ＣＳ信号ＣＳ３では、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。

ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。また、図３では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。

そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がりの後に反転し、かつ、その反転方向が隣接する行において互いに逆の関係となるような波形をとる。具体的には、奇数フレーム（第１フレーム、第３フレーム、…）では、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がる。また、偶数フレーム（第２フレーム、第４フレーム、…）では、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がる。

なお、奇数フレーム及び偶数フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。

図３では、第１フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、隣接する行では互いに異なっているため、第１フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は通常の奇数フレーム（例えば第３フレーム）と同じ波形となる。そのため、画素電極１４の電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３は何れもＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３によって適正にシフトされることになるので、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、同一画素列の奇数番目の画素にマイナス極性のソース信号が書き込まれるとともに、偶数番目の画素にプラス極性のソース信号が書き込まれる第１フレームについては、奇数番目の画素に対応するＣＳ信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するＣＳ信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。

上記駆動によれば、初期状態におけるＣＳ信号の電位を一方（ローレベルあるいはハイレベル）に固定することができるため、初期時の表示不具合を解消することができる。また、第１フレーム以降では適正に画素電極の電位をシフトすることができる。

ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図４は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。以下では、説明の便宜上、第ｎ行の次の走査方向（図４中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。

図４に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲを各行に対応して備え、ＣＳバスライン駆動回路４０は、複数の保持回路（ラッチ回路、メモリ回路）ＣＳＬを各行に対応して備えている。ここでは、説明の便宜上、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。

第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎの入力端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子Ｍは、自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ−１内部の信号ＣＳＲｎ−１（内部信号Ｍｎ−１）（制御信号）が、ラッチ回路ＣＳＬｎ−１に入力される。

また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１（ＳＲＯｎ−２：ＳＲＢＯｎ−２の反転信号）として出力される。また、シフトレジスタ回路ＳＲｎ−１には電源（ＶＤＤ）が入力される。

第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ−１の内部信号Ｍｎ−１（信号ＣＳＲｎ−１）とが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。

第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子Ｍは、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路で生成される内部信号Ｍｎ（信号ＣＳＲｎ）が、ラッチ回路ＣＳＬｎに入力される。

また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎ（ＳＲＯｎ−１：ＳＲＢＯｎ−１の反転信号）として出力される。また、シフトレジスタ回路ＳＲｎには電源（ＶＤＤ）が入力される。

第ｎ行のラッチ回路ＣＳＬｎは、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎで生成される内部信号Ｍｎ（信号ＣＳＲｎ）とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。

第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子Ｍは、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１で生成される内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）が、ラッチ回路ＣＳＬｎ＋１に入力される。

また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１（ＳＲＯｎ：ＳＲＢＯｎの反転信号）として出力される。また、シフトレジスタ回路ＳＲｎ＋１には電源（ＶＤＤ）が入力される。

第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ＋１で生成される内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が自行のＣＳバスライン１５に入力される。

次に、シフトレジスタ回路ＳＲの動作について説明する。図５は、第（ｎ−１）行、第ｎ行、及び、第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲ＋１の詳細を示している。なお、各行のシフトレジスタ回路ＳＲは、これと同一の構成である。以下では、第ｎ行のシフトレジスタ回路ＳＲｎを中心に説明する。

シフトレジスタ回路ＳＲｎは、図５に示すように、ＲＳタイプのフリップフロップ回路ＲＳ−ＦＦと、ＮＡＮＤ回路と、スイッチ回路ＳＷ１，ＳＷ２とを備えている。フリップフロップ回路ＲＳ−ＦＦの入力端子ＳＢには、上記のとおり前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１（ＯＵＴＢ）がセット信号として入力される。ＮＡＮＤ回路の一方の入力端子は、フリップフロップ回路ＲＳ−ＦＦの出力端子ＱＢに接続され、他方の入力端子は、シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢに接続される。ＮＡＮＤ回路の出力端子Ｍは、アナログスイッチ回路ＳＷ１，ＳＷ２の制御電極に接続されるとともに、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫ（図４参照）に接続される。アナログスイッチ回路ＳＷ１，ＳＷ２には、ＮＡＮＤ回路から出力される、アナログスイッチ回路ＳＷ１，ＳＷ２それぞれのオン／オフを制御する内部信号Ｍｎ（信号ＣＳＲｎ）が入力される。アナログスイッチ回路ＳＷ１の一方の導通電極には、ゲートクロックＣＫＢ（ＧＣＫ２）が入力され、他方の導通電極がアナログスイッチ回路ＳＷ２の一方の導通電極に接続され、アナログスイッチ回路ＳＷ２の他方の導通電極には、電源（ＶＤＤ）が入力される。スイッチ回路ＳＷ１，ＳＷ２の接続点ｎは、シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢに接続されるとともに、ＮＡＮＤ回路の一方の入力端子、及び、自行（第ｎ行）のフリップフロップ回路ＲＳ−ＦＦの入力端子ＲＢに接続される。シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢは、次行（第（ｎ＋１）行）の入力端子ＳＢに接続され、これにより自行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎ（ＯＵＴＢ）が、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット信号として入力される。

上記の構成では、シフトレジスタ回路ＳＲｎの出力ＯＵＴＢが、リセット信号として、フリップフロップ回路ＲＳ−ＦＦの入力端子ＲＢに入力されるため、シフトレジスタ回路ＳＲｎは自己リセット型のフリップフロップとして機能する。

このシフトレジスタ回路ＳＲｎの具体的な動作について、図６を用いて以下に説明する。

まず、シフトレジスタ回路ＳＲｎに入力されたセット信号ＳＢ（ＳＲＢＯｎ−１）が、ハイレベルからローレベル（アクティブ）になると、フリップフロップ回路ＲＳ−ＦＦの出力ＱＢがハイレベルからローレベルになり、ＮＡＮＤ回路の出力である内部信号Ｍｎがローレベルからハイレベルになる（ｔ１）。内部信号Ｍｎがハイレベルになると、アナログスイッチ回路ＳＷ１がオンし、クロックＣＫＢがＯＵＴＢに出力される。これにより、出力信号ＯＵＴＢはハイレベルになる。ローレベルの出力ＱＢとハイレベルの出力ＯＵＴＢとがＮＡＮＤ回路に入力されている期間（ｔ１〜ｔ２）では、ＮＡＮＤ回路からハイレベルの内部信号Ｍｎが出力され、出力信号ＯＵＴＢはハイレベルになる。セット信号ＳＢがハイレベルになると（ｔ２）、この時点では依然としてクロックＣＫＢがハイレベルであるため、フリップフロップ回路ＲＳ−ＦＦはリセットされず、出力ＱＢはローレベルを維持し、内部信号Ｍｎ及び出力信号ＯＵＴＢはハイレベルを維持する（ｔ２〜ｔ３）。

続いて、クロックＣＫＢがローレベルになると（ｔ３）、出力信号ＯＵＴＢがローレベルになるとともに、フリップフロップ回路ＲＳ−ＦＦがリセットされて、出力信号ＱＢがローレベルからハイレベルになる。ＮＡＮＤ回路には、ハイレベルの出力信号ＱＢと、ローレベルの出力信号ＯＵＴＢとが入力されるため、内部信号Ｍｎはハイレベルを維持し、出力信号ＯＵＴＢはローレベルを維持する（ｔ３〜ｔ４）。クロックＣＫＢがローレベルからハイレベルになると（ｔ４）、出力信号ＯＵＴＢはハイレベルになり、ハイレベルの出力信号ＱＢと、ハイレベルの出力信号ＯＵＴＢとがＮＡＮＤ回路に入力されるため、内部信号Ｍｎはハイレベルからローレベルに切り替わる。

このようにして生成された出力ＯＵＴＢにより、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の動作が開始されるとともに、自行（第ｎ行）のシフトレジスタ回路ＳＲｎのリセット動作が行われる。

ここで、シフトレジスタ回路ＳＲｎの内部において生成される内部信号Ｍｎは、セット信号ＳＢがアクティブ状態になってからリセット信号ＲＢ（ＣＫＢ）がアクティブ状態になるまでの期間でアクティブ状態となる。そして、この内部信号Ｍｎは、自行（ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに入力される（図４の信号ＣＳＲｎ）。

次に、ラッチ回路ＣＳＬの動作について説明する。図７は、第ｎ行のラッチ回路ＣＳＬｎの詳細を示している。なお、各行のラッチ回路ＣＳＬはこれと同一の構成である。以下では、各行のラッチ回路ＣＳＬをラッチ回路ＣＳＬｎと称して説明する。

ラッチ回路ＣＳＬｎのクロック端子ＣＫ（図４参照）には、上記のとおりシフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）が入力される。入力端子Ｄには、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩが入力される。これにより、ラッチ回路ＣＳＬｎでは、内部信号Ｍｎの電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力する。具体的には、ラッチ回路ＣＳＬｎは、クロック端子ＣＫに入力される内部信号Ｍｎの電位レベルがハイレベルのときは、入力端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力される内部信号Ｍｎの電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される内部信号Ｍｎの電位レベルがハイレベルになるまでラッチした状態を保持する。そして、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力される。

なお、ラッチ回路ＣＳＬｎは、具体的には、例えば図８の回路図に示す構成により実現することができる。図に示すように、ラッチ回路ＣＳＬｎは、ラッチスルー回路４ａおよびバッファ４ｂを含んで構成される。ラッチスルー回路４ａは、４つのトランジスタ、２つのアナログスイッチ回路ＳＷ１１，ＳＷ１２、および１つのインバータにより構成され、バッファ４ｂは、２つのトランジスタにより構成される。

（初期動作について）
図９は、シフトレジスタ回路ＳＲおよびＤラッチ回路ＣＳＬに入出力される各種信号の波形を示すタイミングチャートである。図９には、液晶表示装置１の電源投入後の初期動作、表示映像の最初の垂直走査期間（第１フレーム）の動作、および次の垂直走査期間（第２フレーム）の動作それぞれの波形を示している。ここでは、初期動作について説明する。

液晶表示装置１の電源投入後の初期状態（初期時）では、クロックＧＣＫ１Ｂ，ＧＣＫ２Ｂ、極性信号ＣＭＩは、ローレベルに設定される。具体的には、液晶表示装置１の電源が投入されると、コントロール回路５０（図１参照）からＧＳＰＢなどの制御信号が出力され、これに基づきローレベルのＧＣＫ１Ｂ、ＧＣＫ２Ｂ、およびＣＭＩが出力される。同時にＧＳＰＢは初段（第０行）のシフトレジスタ回路ＳＲ０に入力される。

ここで、図５に示したように、シフトレジスタ回路ＳＲｎは、アナログスイッチ回路ＳＷ１，ＳＷ２を制御する内部信号Ｍｎに基づき、ＣＫＢあるいはＶｄｄを出力する。すなわち、内部信号Ｍｎがアクティブ（ハイレベル）の間は、アナログスイッチ回路ＳＷ１がオンしＣＫＢが出力され続ける。そして、シフトレジスタ回路ＳＲｎに入力されるセット信号ＳＢがアクティブの間は、内部信号Ｍｎはアクティブ状態を維持する（図６参照）。よって、シフトレジスタ回路ＳＲｎにアクティブな信号が入力されている間は、内部信号Ｍｎはアクティブになるとともに、ＣＫＢが出力され続ける。初期状態では、ＣＫＢはローレベルに設定されているため、シフトレジスタ回路ＳＲｎにアクティブな信号が入力されている間は、ローレベルの信号を出力する。

この構成により、初段のシフトレジスタ回路ＳＲ０にＧＳＰＢが入力されると、同時に、各シフトレジスタ回路ＳＲにローレベルの信号が入力されるとともに、内部信号Ｍおよび出力信号ＯＵＴＢ（ＳＲＢＯ）がアクティブになる。なお、便宜上、信号配線等の内部遅延は省略している。

以上のように、初期状態では、各段のシフトレジスタ回路ＳＲから、ローレベルのクロックＣＫＢが出力される。なお、各段のシフトレジスタ回路ＳＲから出力されたローレベルのクロックＣＫＢは、バッファ（図４参照）を介して、対応する各ゲートラインＧＬに供給され、これにより、全ゲートラインＧＬがアクティブになる。ここで、例えば、各ソースラインに対向電極電位Ｖｃｏｍを供給することにより、初期状態において全ての画素電極の電位をＶｃｏｍに固定することができる。

上記の動作において、シフトレジスタ回路ＳＲｎの内部信号Ｍｎは、図８に示すラッチ回路ＣＳＬｎに入力される。ラッチ回路ＣＳＬｎを構成するラッチスルー回路４ａのクロック端子ＣＫにアクティブ（ハイレベル）の内部信号Ｍｎが入力されると、アナログスイッチ回路ＳＷ１１がオンし、入力端子Ｄに入力された極性信号ＣＭＩ（ローレベル）が、トランジスタＴｒ１に入力され、トランジスタＴｒ１がオンすることにより、ハイレベル（Ｖｄｄ）の信号ＬＡＢＯｎが出力される（図９参照）。ラッチスルー回路４ａから出力された信号ＬＡＢＯｎがバッファ４ｂに入力されると、トランジスタＴｒ２がオンし、ローレベル（Ｖｓｓ）の信号ＣＳＯＵＴｎが出力される（図９参照）。

ラッチスルー回路４ａのクロック端子ＣＫに非アクティブ（ローレベル）の内部信号Ｍｎが入力されると、アナログスイッチ回路ＳＷ１１はオフし、アナログスイッチ回路ＳＷ１２がオンする。これにより、アナログスイッチ回路ＳＷ１１はオフした時点の極性信号ＣＭＩ（ローレベル）がラッチされ、ローレベル（Ｖｓｓ）の信号ＣＳＯＵＴｎが出力される（図９参照）。

このように、ラッチ回路ＣＳＬｎでは、出力信号ＣＳＯＵＴｎは、シフトレジスタ回路ＳＲｎからアクティブな信号が入力されている間は、極性信号ＣＭＩの電位変化に応じて電位が切り替わる。よって、初期状態では、極性信号ＣＭＩがローレベルに設定されているため、各行のラッチ回路ＣＳＬｎの出力信号ＣＳＯＵＴｎはローレベルに固定される。なお、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩをハイレベルに設定した場合には、各行のラッチ回路ＣＳＬｎの出力信号ＣＳＯＵＴｎは、ハイレベルに固定される。これにより、電源投入直後の不定状態（図９の斜線部）が解消され、表示映像の最初のフレーム（第１フレーム）が開始する時点では、ＣＳ信号の電位を一方（図９の例では、ローレベル）に固定することができる。よって、電源投入後かつ第１フレーム開始前の表示不具合を解消することができる。

（第１，第２フレームの動作について）
次に第１フレームおよび第２フレームの動作について説明する。ここでは、主として、第ｎ行のシフトレジスタ回路ＳＲｎおよびラッチ回路ＣＳＬｎの動作について説明する。

図１０は、ラッチ回路ＣＳＬｎに入出力される各種信号の波形を示すタイミングチャートである。図１０では、一例として、第１行のラッチ回路ＣＳＬ１、及び、第２行のラッチ回路ＣＳＬ２におけるタイミングチャートを示している。

まず、第１行の各種信号の波形の変化について説明する。

初期状態では、上記のとおり、ラッチ回路ＣＳＬ１の出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴ１の電位はローレベルに保持される。

第１フレームにおいて、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１から出力された内部信号Ｍ１（信号ＣＳＲ１）が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。内部信号Ｍ１の電位変化（ロー→ハイ；ｔ１１）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ１の電位変化（ハイ→ロー；ｔ１３）があるまで（内部信号Ｍ１がハイレベルの期間；ｔ１１〜ｔ１３）、極性信号ＣＭＩの電位変化が出力される。内部信号Ｍ１がハイレベルの期間に極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ１２）、ラッチスルー回路４ａの出力ＬＡＢＯ１はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ１の電位変化（ハイ→ロー；ｔ１３）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ１の電位変化（ロー→ハイ；ｔ１４）があるまで、出力ＬＡＢＯ１はハイレベルを保持する。出力ＬＡＢＯ１は、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬ１の出力端子ＯＵＴから、図１０に示すＣＳＯＵＴ１が出力される。

第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１から出力された内部信号Ｍ１（信号ＣＳＲ１）が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。内部信号Ｍ１がローレベルからハイレベルになると（ｔ１４）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。内部信号Ｍ１がハイレベルの期間（ｔ１４〜ｔ１６）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ１５）、ラッチスルー回路４ａの出力ＬＡＢＯ１はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ１の電位変化（ハイ→ロー；ｔ１６）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいて内部信号Ｍ１の電位変化があるまで、出力ＬＡＢＯ１はローレベルを保持する。出力ＬＡＢＯ１は、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬ１の出力端子ＯＵＴから、図１０に示すＣＳＯＵＴ１が出力される。

このようにして生成されたＣＳ信号ＣＳＯＵＴ１が第１行のＣＳバスライン１５に供給される。なお、第３フレームの出力は、第２フレームの出力波形の電位レベルを逆転させた波形となり、第４フレーム以降では、第２フレーム及び第３フレームと同一の出力波形となる信号が交互に出力される。

次に、第２行の各種信号の波形の変化について説明する。

初期状態では、第１行と同様、ラッチ回路ＣＳＬ２の出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴ２の電位はローレベルに保持される。

第１フレームにおいて、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２から出力される内部信号Ｍ２（信号ＣＳＲ２）が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。内部信号Ｍ２の電位変化（ロー→ハイ；ｔ２１）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ２の電位変化（ハイ→ロー；ｔ２３）があるまで（内部信号Ｍ２がハイレベルの期間；ｔ２１〜ｔ２３）、極性信号ＣＭＩの電位変化が出力される。内部信号Ｍ２がハイレベルの期間に極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ２２）、ラッチスルー回路４ａの出力ＬＡＢＯ２はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ２の電位変化（ハイ→ロー；ｔ２３）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ２の電位変化（ロー→ハイ；ｔ２４）があるまで、出力ＬＡＢＯ２はローレベルを保持する。出力ＬＡＢＯ２は、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬ２の出力端子ＯＵＴから、図１０に示すＣＳＯＵＴ２が出力される。

第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２から出力された内部信号Ｍ２（信号ＣＳＲ２）が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。内部信号Ｍ２がローレベルからハイレベルになると（ｔ２４）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。内部信号Ｍ２がハイレベルの期間（ｔ２４〜ｔ２６）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ２５）、ラッチスルー回路４ａの出力ＬＡＢＯ２はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ２の電位変化（ハイ→ロー；ｔ２６）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第３フレームおいて内部信号Ｍ２の電位変化があるまで、出力ＬＡＢＯ２はハイレベルを保持する。出力ＬＡＢＯ２は、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬ２の出力端子ＯＵＴから、図１０に示すＣＳＯＵＴ２が出力される。

このようにして生成されたＣＳ信号ＣＳＯＵＴ２が第２行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。

そして、上記の第１行の動作及び第２行の動作は、各奇数行及び各偶数行におけるラッチ回路の動作に対応している。

このように、各行に対応したラッチ回路ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，…，により、第１フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣り合う行では互いに異なるように、該ＣＳ信号が出力される。これにより、全てのフレームにおいて、ＣＳバスライン駆動回路４０を適正に動作させることが可能となる。

以上のように、本液晶表示装置１によれば、シフトレジスタ回路ＳＲｎの内部で生成された信号（内部信号Ｍ）が、同一行（第ｎ行）のラッチ回路ＣＳＬｎに直接入力される。また、内部信号Ｍは、電源投入後の初期状態では常にアクティブ（上記例ではハイレベル）である一方、第１フレーム以降では、シフトレジスタ回路に入力されるクロックに基づいて電位レベルが切り替わる。これにより、初期状態では、ラッチ回路ＣＳＬｎの入力端子Ｄに入力される信号を一方の電位（ローレベルあるいはハイレベル）に固定することにより、ラッチ回路ＣＳＬｎの出力ＣＳＯＵＴｎ（ＣＳ信号）は、該一方の電位レベル（ローレベルあるいはハイレベル）に固定され、第１フレーム以降では、自行のゲート信号が立ち下がった時点の電位が、隣り合う行では互いに異なるようになる。よって、全ての行のＣＳバスラインを初期化できるとともに、ＣＳバスライン駆動回路４０を適正に動作させることができる。

また、上記構成によれば、図２５に示す、保持容量配線（ＣＳバスライン）を初期化するための信号を入力する信号線および制御回路が不要になるため、表示駆動回路の回路面積を従来の構成よりも小さくすることができる。よって、表示品位の高い小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。

（実施例２）
本発明の他の実施例について、図１１〜図１５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施例１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。

図１１は、実施例２の液晶表示装置１における各種信号の波形を示すタイミングチャートである。本実施例２では、フレーム反転駆動を行う場合を例に挙げて説明する。図１１に示す各種信号は、図３に示す信号と同様であり、ＧＳＰはゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はゲートクロック、ＣＭＩは極性信号である。本実施例２の液晶表示装置１おける図に示すタイミングチャートは、極性信号ＣＭＩの電位変化のタイミング、及び、ＣＳ信号の出力波形が実施例１のそれらとは異なっており、その他は同一である。

本実施例２では、図１１に示すように、初期状態においては、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は何れも一方の電位（図１１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１、第２行のＣＳ信号ＣＳ２、及び第３行のＣＳ信号ＣＳ３それぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後にローレベルからハイレベルへ切り替わる。第２フレームでは、第１行のＣＳ信号ＣＳ１、第２行のＣＳ信号ＣＳ２、及び第３行のＣＳ信号ＣＳ３それぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後にハイレベルからローレベルへ切り替わる。

ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１フレーム毎に極性が反転する信号となる。また、図１１では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がりの後に反転し、かつ、その反転方向が隣接する行において互いに同一の関係となるような波形をとる。

このように、第１フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、全ての行でマイナス極性になり、第２フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、全ての行でプラス極性になる。そのため、画素電極１４の電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３は何れもＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３によって適正にシフトされることになるので、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。その結果、フレーム反転駆動において、適正にＣＣ駆動を実現することができる。

ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図１２は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。以下では、説明の便宜上、第ｎ行の次の走査方向（図４中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。

図１２に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲを各行に対応して備え、ＣＳバスライン駆動回路４０は、複数の保持回路（ラッチ回路、メモリ回路）ＣＳＬを各行に対応して備えている。ゲートライン駆動回路３０は液晶表示パネル１０の一方側に設けられ、ＣＳバスライン駆動回路４０は他方側に設けられている。ここでは、説明の便宜上、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。

第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎの入力端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子ＯＵＴＢは、バッファを介して、自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ−１の出力信号ＳＲＢＯｎ−１（ゲート信号Ｇｎに対応）が、ラッチ回路ＣＳＬｎ−１に入力される。

また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１として出力される。また、シフトレジスタ回路ＳＲｎ−１には電源（ＶＤＤ）が入力される。

第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、ゲート信号Ｇｎとが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。

第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子ＯＵＴＢは、バッファを介して、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの出力信号ＳＲＢＯｎ（ゲート信号Ｇｎ＋１に対応）が、ラッチ回路ＣＳＬｎに入力される。

また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎとして出力される。また、シフトレジスタ回路ＳＲｎには電源（ＶＤＤ）が入力される。

第ｎ行のラッチ回路ＣＳＬｎは、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、ゲート信号Ｇｎ＋１とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。

第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子ＯＵＴＢは、バッファを介して、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＢＯｎ＋１（ゲート信号Ｇｎ＋２に対応）が、ラッチ回路ＣＳＬｎ＋１に入力される。

また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１として出力される。また、シフトレジスタ回路ＳＲｎ＋１には電源（ＶＤＤ）が入力される。

第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、ゲート信号Ｇｎ＋２とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が自行のＣＳバスライン１５に入力される。

シフトレジスタ回路ＳＲの構成は図５で示した実施例１と同一であり、その動作は図６に示す波形となる。ここでは、その説明を省略する。

次に、ラッチ回路ＣＳＬの動作について、図１３を用いて説明する。

ラッチ回路ＣＳＬｎのクロック端子ＣＫ（図１２参照）には、上記のとおりゲート信号Ｇｎ＋１が入力される。入力端子Ｄには、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩが入力される。これにより、ラッチ回路ＣＳＬｎでは、ゲート信号Ｇｎ＋１の電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力する。具体的には、ラッチ回路ＣＳＬｎは、クロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位レベルがハイレベルのときは、入力端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力される。

なお、ラッチ回路ＣＳＬｎは、具体的には、例えば図１４の回路図に示す構成により実現することができる。図に示すように、ラッチ回路ＣＳＬｎは、ラッチスルー回路４ａおよびバッファ４ｂを含んで構成される。ラッチスルー回路４ａは、４つのトランジスタ、２つのアナログスイッチ回路ＳＷ１１，ＳＷ１２、および１つのインバータにより構成され、バッファ４ｂは、２つのトランジスタにより構成される。

（初期動作について）
図１５は、シフトレジスタ回路ＳＲおよびＤラッチ回路ＣＳＬに入出力される各種信号の波形を示すタイミングチャートである。図１５には、液晶表示装置１の電源投入後の初期動作、表示映像の最初の垂直走査期間（第１フレーム）の動作、および次の垂直走査期間（第２フレーム）の動作それぞれの波形を示している。ここでは、初期動作について説明する。

液晶表示装置１の電源投入後の初期状態（初期時）では、クロックＧＣＫ１Ｂ，ＧＣＫ２Ｂ、極性信号ＣＭＩは、ローレベルに設定される。具体的には、液晶表示装置１の電源が投入されると、コントロール回路５０（図１参照）からＧＳＰＢなどの制御信号が出力され、これに基づきローレベルのＧＣＫ１Ｂ、ＧＣＫ２Ｂ、およびＣＭＩが出力される。同時にＧＳＰＢは初段（第０行）のシフトレジスタ回路ＳＲ０に入力される。

ここで、図５に示したように、シフトレジスタ回路ＳＲｎは、アナログスイッチ回路ＳＷ１，ＳＷ２を制御する内部信号Ｍｎに基づき、ＣＫＢあるいはＶｄｄを出力する。すなわち、内部信号Ｍｎがアクティブ（ハイレベル）の間は、アナログスイッチ回路ＳＷ１がオンしＣＫＢが出力され続ける。そして、シフトレジスタ回路ＳＲｎに入力されるセット信号ＳＢがアクティブの間は、内部信号Ｍｎはアクティブ状態を維持する（図６参照）。よって、シフトレジスタ回路ＳＲｎにアクティブな信号が入力されている間は、内部信号Ｍｎはアクティブになるとともに、ＣＫＢが出力され続ける。初期状態では、ＣＫＢはローレベルに設定されているため、シフトレジスタ回路ＳＲｎにアクティブな信号が入力されている間は、ローレベルの信号を出力する。

この構成により、初段のシフトレジスタ回路ＳＲ０にＧＳＰＢが入力されると、同時に、各シフトレジスタ回路ＳＲにローレベルの信号が入力されるとともに、内部信号Ｍおよび出力信号ＯＵＴＢ（ＳＲＢＯ）がアクティブになる。なお、便宜上、信号配線等の内部遅延は省略している。

以上のように、初期状態では、各段のシフトレジスタ回路ＳＲから、ローレベルのクロックＣＫＢが出力される。なお、各段のシフトレジスタ回路ＳＲから出力されたローレベルのクロックＣＫＢは、バッファ（図１２参照）を介して、対応する各ゲートラインＧＬに供給され、これにより、全ゲートラインＧＬがアクティブになる。ここで、例えば、各ソースラインに対向電極電位Ｖｃｏｍを供給することにより、初期状態において全ての画素電極の電位をＶｃｏｍに固定することができる。

上記の動作において、バッファを介してシフトレジスタ回路ＳＲｎから出力された信号（ゲート信号Ｇｎ＋１）は、図１４に示すラッチ回路ＣＳＬｎに入力される。ラッチ回路ＣＳＬｎを構成するラッチスルー回路４ａのクロック端子ＣＫにアクティブ（ハイレベル）のゲート信号Ｇｎ＋１が入力されると、アナログスイッチ回路ＳＷ１１がオンし、入力端子Ｄに入力された極性信号ＣＭＩ（ローレベル）が、トランジスタＴｒ１に入力され、トランジスタＴｒ１がオンすることにより、ハイレベル（Ｖｄｄ）の信号ＬＡＢＯｎが出力される（図１５参照）。ラッチスルー回路４ａから出力された信号ＬＡＢＯｎがバッファ４ｂに入力されると、トランジスタＴｒ２がオンし、ローレベル（Ｖｓｓ）の信号ＣＳＯＵＴｎが出力される（図１５参照）。

ラッチスルー回路４ａのクロック端子ＣＫに非アクティブ（ローレベル）のゲート信号Ｇｎ＋１が入力されると、アナログスイッチ回路ＳＷ１１はオフし、アナログスイッチ回路ＳＷ１２がオンする。これにより、アナログスイッチ回路ＳＷ１１はオフした時点の極性信号ＣＭＩ（ローレベル）がラッチされ、ローレベル（Ｖｓｓ）の信号ＣＳＯＵＴｎが出力される（図１５参照）。

このように、ラッチ回路ＣＳＬｎでは、出力信号ＣＳＯＵＴｎは、シフトレジスタ回路ＳＲｎからアクティブな信号が入力されている間は、極性信号ＣＭＩの電位変化に応じて電位が切り替わる。よって、初期状態では、極性信号ＣＭＩがローレベルに設定されているため、各行のラッチ回路ＣＳＬｎの出力信号ＣＳＯＵＴｎはローレベルに固定される。なお、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩをハイレベルに設定した場合には、各行のラッチ回路ＣＳＬｎの出力信号ＣＳＯＵＴｎは、ハイレベルに固定される。これにより、電源投入直後の不定状態（図１５の斜線部）が解消され、表示映像の最初のフレーム（第１フレーム）が開始する時点では、ＣＳ信号の電位を一方（図１５の例では、ローレベル）に固定することができる。よって、電源投入後かつ第１フレーム開始前の表示不具合を解消することができる。

（第１，第２フレームの動作について）
次に第１フレームおよび第２フレームの動作について、図１５を用いて説明する。ここでは、主として、第ｎ行のシフトレジスタ回路ＳＲｎおよびラッチ回路ＣＳＬｎの動作について説明する。

初期状態では、上記のとおり、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎの電位はローレベルに保持される。

第１フレームにおいて、シフトレジスタ回路ＳＲｎから出力されたゲート信号Ｇｎ＋１が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。ゲート信号Ｇｎ＋１の電位変化（ロー→ハイ）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位変化（ハイ→ロー）があるまで（ゲート信号Ｇｎ＋１がハイレベルの期間）、極性信号ＣＭＩの電位変化が出力される。ゲート信号Ｇｎ＋１がハイレベルの期間では極性信号ＣＭＩはハイレベルであるため、ラッチスルー回路４ａの出力ＬＡＢＯｎはローレベルを出力する。次に、クロック端子ＣＫにゲート信号Ｇｎ＋１の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいてゲート信号Ｇｎ＋１の電位変化（ロー→ハイ）があるまで、出力ＬＡＢＯｎはローレベルを保持する。出力ＬＡＢＯｎは、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、図１５に示すＣＳＯＵＴｎ（ハイレベル）が出力される。

第２フレームにおいて、同様に、シフトレジスタ回路ＳＲｎから出力されたゲート信号Ｇｎ＋１が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。ゲート信号Ｇｎ＋１がローレベルからハイレベルになると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。ゲート信号Ｇｎ＋１がハイレベルの期間では極性信号ＣＭＩはローレベルであるため、ラッチスルー回路４ａの出力ＬＡＢＯｎはハイレベルを出力する。次に、クロック端子ＣＫにゲート信号Ｇｎ＋１の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第３フレームにおいてゲート信号Ｇｎ＋１の電位変化があるまで、出力ＬＡＢＯｎはハイレベルを保持する。出力ＬＡＢＯｎは、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、図１５に示すＣＳＯＵＴｎ（ローレベル）が出力される。

このようにして生成されたＣＳ信号ＣＳＯＵＴｎが第ｎ行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。また、本実施例では、フレーム反転駆動であるため、全行において、上記と同様の動作が行われる。

このように、フレーム反転駆動の液晶表示装置において、全てのフレームについて、ＣＳバスライン駆動回路４０を適正に動作させることが可能となる。

また、上記構成によれば、図２５に示す、ＣＳバスラインを初期化するための信号を入力する信号線および制御回路が不要になるため、表示駆動回路の回路面積を従来の構成よりも小さくすることができる。よって、表示品位の高い小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。

（実施例３）
本発明の他の実施例について、図１６〜図２０に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施例１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。

図１６は、実施例３の液晶表示装置１における各種信号の波形を示すタイミングチャートである。本実施例３では、上記実施例２の構成において、１ライン（１Ｈ）反転駆動を行うものである。図１６に示す各種信号は、図３に示す信号と同様であり、ＧＳＰはゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はゲートクロック、ＣＭＩ１，ＣＭＩ２は極性信号である。本実施例３では、互いの位相が異なる２つの極性信号ＣＭＩ１，ＣＭＩ２が入力される。

本実施例３では、図１６に示すように、初期状態においては、ＣＳ信号ＣＳ１はハイレベルに固定され、ＣＳ信号ＣＳ２はローレベルに固定され、ＣＳ信号ＣＳ３はハイレベルに固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１及び第３行のＣＳ信号ＣＳ３それぞれは、次行のゲート信号Ｇ２，Ｇ４の立ち上がりに同期してハイレベルからローレベルへ切り替わり、第２行のＣＳ信号ＣＳ２は、次行のゲート信号Ｇ３の立ち上がりに同期してローレベルからハイレベルへ切り替わる。そのため、各行において、対応する行のゲート信号が立ち下がる時点のＣＳ信号の電位は、隣り合う行におけるＣＳ信号の電位とは互いに異なっている。例えば、ＣＳ信号ＣＳ１では、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、ＣＳ信号ＣＳ２では、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、ＣＳ信号ＣＳ３では、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。

ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。

上記駆動によれば、各行について、初期状態におけるＣＳ信号の電位を一方（ローレベルあるいはハイレベル）に固定することができるため、初期時の表示不具合を解消することができる。また、第１フレーム以降では適正に画素電極の電位をシフトすることができる。

ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図１７は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。以下では、説明の便宜上、第ｎ行の次の走査方向（図４中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。

図１７に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲを各行に対応して備え、ＣＳバスライン駆動回路４０は、複数の保持回路（ラッチ回路、メモリ回路）ＣＳＬを各行に対応して備えている。ゲートライン駆動回路３０は液晶表示パネル１０の一方側に設けられ、ＣＳバスライン駆動回路４０は他方側に設けられている。ここでは、説明の便宜上、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。

第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎの入力端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子ＯＵＴＢは、バッファを介して自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ−１の出力信号ＳＲＢＯｎ−１（ゲート信号Ｇｎに対応）が、ラッチ回路ＣＳＬｎ−１に入力される。

また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１として出力される。また、シフトレジスタ回路ＳＲｎ−１には電源（ＶＤＤ）が入力される。

第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ１と、ゲート信号Ｇｎとが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。

第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子ＯＵＴＢは、バッファを介して、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの出力信号ＳＲＢＯｎ（ゲート信号Ｇｎ＋１に対応）が、ラッチ回路ＣＳＬｎに入力される。

また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎとして出力される。また、シフトレジスタ回路ＳＲｎには電源（ＶＤＤ）が入力される。

第ｎ行のラッチ回路ＣＳＬｎは、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ２と、ゲート信号Ｇｎ＋１とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。

第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子ＯＵＴＢは、バッファを介して、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＢＯｎ＋１（ゲート信号Ｇｎ＋２に対応）が、ラッチ回路ＣＳＬｎ＋１に入力される。

また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１として出力される。また、シフトレジスタ回路ＳＲｎ＋１には電源（ＶＤＤ）が入力される。

第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ１と、ゲート信号Ｇｎ＋２とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が自行のＣＳバスライン１５に入力される。

シフトレジスタ回路ＳＲの構成は図５で示した実施例１と同一であり、その動作は図６に示す波形となる。ここでは、その説明を省略する。

次に、ラッチ回路ＣＳＬの動作について、図１８を用いて説明する。

ラッチ回路ＣＳＬｎのクロック端子ＣＫ（図１７参照）には、上記のとおりゲート信号Ｇｎ＋１が入力される。入力端子Ｄには、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ２が入力される。これにより、ラッチ回路ＣＳＬｎでは、ゲート信号Ｇｎ＋１の電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力する。具体的には、ラッチ回路ＣＳＬｎは、クロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位レベルがハイレベルのときは、入力端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力される。

なお、ラッチ回路ＣＳＬｎは、具体的には、例えば図１９の回路図に示す構成により実現することができる。図に示すように、ラッチ回路ＣＳＬｎは、ラッチスルー回路４ａおよびバッファ４ｂを含んで構成される。ラッチスルー回路４ａは、４つのトランジスタ、２つのアナログスイッチ回路ＳＷ１１，ＳＷ１２、および１つのインバータにより構成され、バッファ４ｂは、２つのトランジスタにより構成される。

（初期動作について）
図２０は、シフトレジスタ回路ＳＲおよびＤラッチ回路ＣＳＬに入出力される各種信号の波形を示すタイミングチャートである。図２０には、液晶表示装置１の電源投入後の初期動作、表示映像の最初の垂直走査期間（第１フレーム）の動作、および次の垂直走査期間（第２フレーム）の動作それぞれの波形を示している。ここでは、初期動作について説明する。

液晶表示装置１の電源投入後の初期状態（初期時）では、クロックＧＣＫ１Ｂ，ＧＣＫ２Ｂは、ローレベルに設定される。極性信号ＣＭＩ１は、初期状態では、ローレベルに設定され、極性信号ＣＭＩ２は、初期状態では、ハイレベルに設定される。極性信号ＣＭＩ１，ＣＭＩ２は、第１フレーム以降では同一の波形となる。具体的には、液晶表示装置１の電源が投入されると、コントロール回路５０（図１参照）からＧＳＰＢなどの制御信号が出力され、これに基づきローレベルのＧＣＫ１Ｂ、ＧＣＫ２Ｂ、ＣＭＩ１、およびハイレベルのＣＭＩ２が出力される。同時にＧＳＰＢは初段（第０行）のシフトレジスタ回路ＳＲ０に入力される。

ここで、図５に示したように、シフトレジスタ回路ＳＲｎは、アナログスイッチ回路ＳＷ１，ＳＷ２を制御する内部信号Ｍｎに基づき、ＣＫＢあるいはＶｄｄを出力する。すなわち、内部信号Ｍｎがアクティブ（ハイレベル）の間は、アナログスイッチ回路ＳＷ１がオンしＣＫＢが出力され続ける。そして、シフトレジスタ回路ＳＲｎに入力されるセット信号ＳＢがアクティブの間は、内部信号Ｍｎはアクティブ状態を維持する（図６参照）。よって、シフトレジスタ回路ＳＲｎにアクティブな信号が入力されている間は、内部信号Ｍｎはアクティブになるとともに、ＣＫＢが出力され続ける。初期状態では、ＣＫＢはローレベルに設定されているため、シフトレジスタ回路ＳＲｎにアクティブな信号が入力されている間は、ローレベルの信号を出力する。

この構成により、初段のシフトレジスタ回路ＳＲ０にＧＳＰＢが入力されると、同時に、各シフトレジスタ回路ＳＲにローレベルの信号が入力されるとともに、内部信号Ｍおよび出力信号ＯＵＴＢ（ＳＲＢＯ）がアクティブになる。なお、便宜上、信号配線等の内部遅延は省略している。

以上のように、初期状態では、各段のシフトレジスタ回路ＳＲから、ローレベルのクロックＣＫＢが出力される。なお、各段のシフトレジスタ回路ＳＲから出力されたローレベルのクロックＣＫＢは、バッファ（図１７参照）を介して、対応する各ゲートラインＧＬに供給され、これにより、全ゲートラインＧＬがアクティブになる。ここで、例えば、各ソースラインに対向電極電位Ｖｃｏｍを供給することにより、初期状態において全ての画素電極の電位をＶｃｏｍに固定することができる。

上記の動作において、バッファを介してシフトレジスタ回路ＳＲｎから出力された信号（ゲート信号Ｇｎ＋１）は、図１７に示すラッチ回路ＣＳＬｎに入力される。ラッチ回路ＣＳＬｎを構成するラッチスルー回路４ａのクロック端子ＣＫにアクティブ（ハイレベル）のゲート信号Ｇｎ＋１が入力されると、アナログスイッチ回路ＳＷ１１がオンし、入力端子Ｄに入力された極性信号ＣＭＩ２（ハイレベル）が、トランジスタＴｒ３に入力され、トランジスタＴｒ１がオンすることにより、ローレベル（Ｖｓｓ）の信号ＬＡＢＯｎが出力される（図２０参照）。ラッチスルー回路４ａから出力された信号ＬＡＢＯｎがバッファ４ｂに入力されると、トランジスタＴｒ４がオンし、ハイレベル（Ｖｄｄ）の信号ＣＳＯＵＴｎが出力される（図２０参照）。

ラッチスルー回路４ａのクロック端子ＣＫに非アクティブ（ローレベル）のゲート信号Ｇｎ＋１が入力されると、アナログスイッチ回路ＳＷ１１はオフし、アナログスイッチ回路ＳＷ１２がオンする。これにより、アナログスイッチ回路ＳＷ１１はオフした時点の極性信号ＣＭＩ２（ハイレベル）がラッチされ、ハイレベル（Ｖｄｄ）の信号ＣＳＯＵＴｎが出力される（図２０参照）。

このように、ラッチ回路ＣＳＬｎでは、出力信号ＣＳＯＵＴｎは、シフトレジスタ回路ＳＲｎからアクティブな信号が入力されている間は、極性信号ＣＭＩ２の電位変化に応じて電位が切り替わる。よって、初期状態では、極性信号ＣＭＩ２がハイレベルに設定されているため、ラッチ回路ＣＳＬｎの出力信号ＣＳＯＵＴｎはハイレベルに固定される。これにより、電源投入直後の不定状態（図２０の斜線部）が解消され、表示映像の最初のフレーム（第１フレーム）が開始する時点では、ＣＳ信号の電位を一方（第ｎ行ではハイレベル）に固定することができる。よって、電源投入後かつ第１フレーム開始前の表示不具合を解消することができる。なお、隣り合う第（ｎ−１）行、第（ｎ＋１）行では、ＣＳ信号の電位はローレベルに固定される。

（第１，第２フレームの動作について）
次に第１フレームおよび第２フレームの動作について、図２０を用いて説明する。ここでは、主として、第ｎ行のシフトレジスタ回路ＳＲｎおよびラッチ回路ＣＳＬｎの動作について説明する。

まず、第ｎ行の各種信号の波形の変化について説明する。

初期状態では、上記のとおり、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎの電位はハイレベルに保持される。

第１フレームにおいて、シフトレジスタ回路ＳＲｎから出力されたゲート信号Ｇｎ＋１が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。ゲート信号Ｇｎ＋１の電位変化（ロー→ハイ）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送され、次にクロック端子ＣＫに入力されるゲート信号Ｇｎ＋１の電位変化（ハイ→ロー）があるまで（ゲート信号Ｇｎ＋１がハイレベルの期間）、極性信号ＣＭＩ２の電位変化が出力される。ゲート信号Ｇｎ＋１がハイレベルの期間では極性信号ＣＭＩ２はローレベルであるため、ラッチスルー回路４ａの出力ＬＡＢＯｎはハイレベルを出力する。次に、クロック端子ＣＫにゲート信号Ｇｎ＋１の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいてゲート信号Ｇｎ＋１の電位変化（ロー→ハイ）があるまで、出力ＬＡＢＯｎはハイレベルを保持する。出力ＬＡＢＯｎは、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、図２０に示すＣＳＯＵＴｎ（ローレベル）が出力される。

第２フレームにおいて、同様に、シフトレジスタ回路ＳＲｎから出力されたゲート信号Ｇｎ＋１が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。ゲート信号Ｇｎ＋１がローレベルからハイレベルになると、このときの入力端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。ゲート信号Ｇｎ＋１がハイレベルの期間では極性信号ＣＭＩ２はハイレベルであるため、ラッチスルー回路４ａの出力ＬＡＢＯｎはローレベルを出力する。次に、クロック端子ＣＫにゲート信号Ｇｎ＋１の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいてゲート信号Ｇｎ＋１の電位変化があるまで、出力ＬＡＢＯｎはローレベルを保持する。出力ＬＡＢＯｎは、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬｎの出力端子ＯＵＴから、図２０に示すＣＳＯＵＴｎ（ハイレベル）が出力される。

このようにして生成されたＣＳ信号ＣＳＯＵＴｎが第ｎ行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。

次に、第（ｎ＋１）行の各種信号の波形の変化について説明する。

初期状態では、上記のとおり、ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１の電位はローレベルに保持される。

第１フレームにおいて、シフトレジスタ回路ＳＲｎ＋１から出力されたゲート信号Ｇｎ＋２が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。ゲート信号Ｇｎ＋２の電位変化（ロー→ハイ）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力されるゲート信号Ｇｎ＋２の電位変化（ハイ→ロー）があるまで（ゲート信号Ｇｎ＋２がハイレベルの期間）、極性信号ＣＭＩ１の電位変化が出力される。ゲート信号Ｇｎ＋２がハイレベルの期間では極性信号ＣＭＩ１はハイレベルであるため、ラッチスルー回路４ａの出力ＬＡＢＯｎはローレベルを出力する。次に、クロック端子ＣＫにゲート信号Ｇｎ＋２の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいてゲート信号Ｇｎ＋２の電位変化（ロー→ハイ）があるまで、出力ＬＡＢＯｎ＋１はローレベルを保持する。出力ＬＡＢＯｎ＋１は、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴから、図２０に示すＣＳＯＵＴｎ＋１（ハイレベル）が出力される。

第２フレームにおいて、同様に、シフトレジスタ回路ＳＲｎ＋１から出力されたゲート信号Ｇｎ＋２が、ラッチスルー回路４ａのクロック端子ＣＫに入力される。ゲート信号Ｇｎ＋２がローレベルからハイレベルになると、このときの入力端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。ゲート信号Ｇｎ＋２がハイレベルの期間では極性信号ＣＭＩ１はローレベルであるため、ラッチスルー回路４ａの出力ＬＡＢＯｎ＋１はハイレベルを出力する。次に、クロック端子ＣＫにゲート信号Ｇｎ＋２の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、第３フレームにおいてゲート信号Ｇｎ＋２の電位変化があるまで、出力ＬＡＢＯｎ＋１はハイレベルを保持する。出力ＬＡＢＯｎ＋１は、バッファ４ｂに入力され、これにより、ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴから、図２０に示すＣＳＯＵＴｎ＋１（ローレベル）が出力される。

このようにして生成されたＣＳ信号ＣＳＯＵＴｎ＋１が第（ｎ＋１）行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。そして、上記の第ｎ行の動作及び第（ｎ＋１）行の動作は、各奇数行及び各偶数行におけるラッチ回路の動作に対応している。

このように、各行に対応したラッチ回路ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，…，により、第１フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣り合う行では互いに異なるように、該ＣＳ信号が出力される。これにより、１Ｈ反転駆動の液晶表示装置において、全てのフレームについて、ＣＳバスライン駆動回路４０を適正に動作させることが可能となる。

（実施例４）
図２１は、本実施例４の液晶表示装置１の構成を示すブロック図である。この液晶表示装置では、ゲートライン駆動回路３０とＣＳバスライン駆動回路４０とが一体に形成されるとともに、ＣＳバスライン駆動回路４０に互いに位相の異なる２本の極性信号ＣＭＩ１，ＣＭＩ２が入力される。具体的な構成を以下に説明する。

第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎの入力端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子ＯＵＴＢは、バッファを介して自行（第（ｎ−１）行）のゲートライン１２に接続され、これにより、ゲートライン１２にゲート信号Ｇｎ−１が供給される。

第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ１と、次行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎとが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。

第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子ＯＵＴＢは、バッファを介して自行（第ｎ行）のゲートライン１２に接続され、これにより、ゲートライン１２にゲート信号Ｇｎが供給される。また、出力端子ＯＵＴＢは、前行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの出力信号ＳＲＢＯｎが、ラッチ回路ＣＳＬｎ−１に入力される。

第ｎ行のラッチ回路ＣＳＬｎは、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ２と、次行（第（ｎ＋１）行）のシフトレジスタ出力ＳＲＢＯｎ＋１とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。

第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子ＯＵＴＢは、バッファを介して自行（第（ｎ＋１）行）のゲートライン１２に接続され、これにより、ゲートライン１２にゲート信号Ｇｎ＋１が供給される。また、出力端子ＯＵＴＢは、前行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＢＯｎ＋１が、ラッチ回路ＣＳＬｎに入力される。

第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ１と、次行（第（ｎ＋２）行）のシフトレジスタ出力ＳＲＢＯｎ＋２とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴＢは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴＢから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が、自行のＣＳバスライン１５に入力される。

図２２は、本実施例４におけるシフトレジスタ回路ＳＲおよびＤラッチ回路ＣＳＬに入出力される各種信号の波形を示すタイミングチャートである。この図に示すように、初期時では、上記実施例３と同様の波形となる。すなわち、ラッチ回路ＣＳＬｎでは、出力信号ＣＳＯＵＴｎは、シフトレジスタ回路ＳＲｎからアクティブな信号が入力されている間は、極性信号ＣＭＩ２の電位変化に応じて電位が切り替わるため、ハイレベルに固定される。また、隣り合う第（ｎ−１）行、第（ｎ＋１）行では、出力信号ＣＳＯＵＴｎ−１，ＣＳＯＵＴｎ＋１は、極性信号ＣＭＩ１の電位変化に応じて電位が切り替わるため、ローレベルに固定される。これにより、電源投入直後の不定状態（図２２の斜線部）が解消され、表示映像の最初のフレーム（第１フレーム）が開始する時点では、ＣＳ信号の電位をハイレベルあるいはローレベルに固定することができる。よって、電源投入後かつ第１フレーム開始前の表示不具合を解消することができる。

第１，第２フレームの動作については、上記実施例３と同様であるため、説明を省略する。図２２に示す動作によれば、各行に対応したラッチ回路ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，…，により、第１フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣り合う行では互いに異なるように、該ＣＳ信号が出力される。これにより、１Ｈ反転駆動の液晶表示装置において、全てのフレームについて、ＣＳバスライン駆動回路４０を適正に動作させることが可能となる。

（実施例５）
図２３は、本実施例５の液晶表示装置１の構成を示すブロック図である。この液晶表示装置では、ゲートライン駆動回路３０とＣＳバスライン駆動回路４０とが一体に形成されるとともに、ＣＳバスライン駆動回路４０に、ＡＯＮＢ信号（全ＯＮ信号、同時選択用信号）および極性信号ＣＭＩが入力される。具体的な構成を以下に説明する。

第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎの入力端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子Ｍは、ＮＯＲ回路（第２の論理回路）の一方の端子に接続され、ＮＯＲ回路の他方の端子にはＡＯＮＢ信号が入力される。ＮＯＲ回路の出力端子は、インバータを介して自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ−１内部の信号ＣＳＲｎ−１（内部信号Ｍｎ−１）（制御信号）あるいはＡＯＮＢ信号が、ラッチ回路ＣＳＬｎ−１に入力される。

また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、ＮＯＲ回路（第１の論理回路）の一方に入力される。ＮＯＲ回路の他方にはＡＯＮＢ信号が入力され、ＮＯＲ回路の出力が、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１として出力される。また、シフトレジスタ回路ＳＲｎ−１にはＩＮＩＴＢ信号（初期化用信号）が入力される。

第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、ＮＯＲ回路の出力（シフトレジスタ回路ＳＲｎ−１の内部信号Ｍｎ−１（信号ＣＳＲｎ−１）あるいはＡＯＮＢ信号）とが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。

第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子Ｍは、ＮＯＲ回路の一方の端子に接続され、ＮＯＲ回路の他方の端子にはＡＯＮＢ信号が入力される。ＮＯＲ回路の出力端子は、インバータを介して自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）あるいはＡＯＮＢ信号が、ラッチ回路ＣＳＬｎに入力される。

また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、ＮＯＲ回路の一方に入力される。ＮＯＲ回路の他方にはＡＯＮＢ信号が入力され、ＮＯＲ回路の出力が、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎとして出力される。また、シフトレジスタ回路ＳＲｎにはＩＮＩＴＢ信号（初期化用信号）が入力される。

第ｎ行のラッチ回路ＣＳＬｎは、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、ＮＯＲ回路の出力（シフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）あるいはＡＯＮＢ信号）とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。

第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、入力端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２の入力端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子Ｍは、ＮＯＲ回路の一方の端子に接続され、ＮＯＲ回路の他方の端子にはＡＯＮＢ信号が入力される。ＮＯＲ回路の出力端子は、インバータを介して自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）あるいはＡＯＮＢ信号が、ラッチ回路ＣＳＬｎ＋１に入力される。

また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、ＮＯＲ回路の一方に入力される。ＮＯＲ回路の他方にはＡＯＮＢ信号が入力され、ＮＯＲ回路の出力が、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１として出力される。また、シフトレジスタ回路ＳＲｎ＋１にはＩＮＩＴＢ信号（初期化用信号）が入力される。

第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、ＮＯＲ回路の出力（シフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）あるいはＡＯＮＢ信号）とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が、自行のＣＳバスライン１５に入力される。

シフトレジスタ回路ＳＲの構成は図５で示した実施例１と同一であり、その動作は図６に示す波形となる。ここでは、その説明を省略する。また、ラッチ回路ＣＳＬｎの具体的構成は、図７および図８と同様である。

このような構成を備える実施例５に係る液晶表示装置１では、初期時において、ＡＯＮＢ信号がアクティブになることにより、全ゲートラインがアクティブになるとともに、ＣＳバスライン駆動回路の各ラッチ回路ＣＳＬが初期化される。図２４は、シフトレジスタ回路ＳＲおよびＤラッチ回路ＣＳＬに入出力される各種信号の波形を示すタイミングチャートである。この図を用いて初期動作について説明する。

液晶表示装置１の電源投入後の初期状態（初期時）では、クロックＧＣＫ１Ｂ，ＧＣＫ２Ｂ、極性信号ＣＭＩはローレベルに設定され、ＡＯＮ信号はハイレベルに設定される。具体的には、液晶表示装置１の電源が投入されると、コントロール回路５０（図１参照）からＧＳＰＢなどの制御信号が出力され、これに基づきローレベルのＧＣＫ１Ｂ、ＧＣＫ２Ｂ、およびＣＭＩ、ハイレベルのＡＯＮが出力される。同時にＧＳＰＢは初段（第０行）のシフトレジスタ回路ＳＲ０に入力される。

これにより、各行において、各ゲートライン１２に接続される各ＮＯＲ回路には、対応するシフトレジスタ回路からハイレベルのシフトレジスタ出力ＳＲＢＯとハイレベルのＡＯＮ信号が入力され、これにより、ハイレベルのゲート信号Ｇが各ゲートライン１２に供給され、全ゲートライン１２がアクティブになる。ここで、例えば、各ソースラインに対向電極電位Ｖｃｏｍを供給することにより、初期状態において全ての画素電極の電位をＶｃｏｍに固定することができる。

また、各行において、各ラッチ回路ＣＳＬに接続される各ＮＯＲ回路には、対応するシフトレジスタ回路からハイレベルの内部信号ＭとハイレベルのＡＯＮ信号が入力され、これにより、ローレベルのＣＭＩに応じてＣＳ信号ＣＳＯＵＴはローレベルに固定される（図８参照）。これにより、電源投入直後の不定状態（図２４の斜線部）が解消され、表示映像の最初のフレーム（第１フレーム）が開始する時点では、ＣＳ信号の電位を一方（図２４の例では、ローレベル）に固定することができる。よって、電源投入後かつ第１フレーム開始前の表示不具合を解消することができる。

上記表示駆動回路では、上記保持対象信号の電位レベルは、表示映像の最初の垂直走査期間よりも前では一定である構成とすることもできる。

上記表示駆動回路では、上記表示駆動回路では、上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では各行の水平走査期間に同期して極性が反転する構成とすることもできる。

上記表示駆動回路では、自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになった直後、かつ、次段のシフトレジスタで生成された上記制御信号がアクティブである間に、次段に対応する保持回路に入力される上記保持対象信号の電位が変化する構成とすることもできる。

これにより、ライン反転駆動を行う場合に、第１フレームにおいても適正に保持容量配線信号を生成することができるため、第１フレームにおける１行ごとの横筋の発生を解消することができる。

上記表示駆動回路では、自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。

上記表示駆動回路では、自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする自段のシフトレジスタの出力信号と、に基づいて生成されている構成とすることもできる。

上記表示駆動回路では、自段のシフトレジスタで生成された制御信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号が自段のシフトレジスタに入力されてから、自段のシフトレジスタの動作を終了させるリセット信号が自段のシフトレジスタに入力されるまでの期間、アクティブである構成とすることもできる。

上記表示駆動回路では、上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では垂直走査期間に同期して極性が反転する構成とすることもできる。

これにより、フレーム反転駆動の場合に、適正に保持容量配線信号を生成することができる。

上記表示駆動回路では、表示映像の最初の垂直走査期間よりも前では、隣り合う画素行の一方に対応する保持回路には正極性の上記保持対象信号が入力される一方、他方に対応する保持回路には負極性の上記保持対象信号が入力される構成とすることもできる。

上記表示駆動回路では、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とは、互いに異なっている構成とすることもできる。

上記表示駆動回路では、隣り合う行に対応する２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には、該第１の保持対象信号とは位相が異なる第２保持対象信号が入力されている構成とすることもできる。

上記表示駆動回路では、自段のシフトレジスタで生成された上記制御信号は、自段のシフトレジスタの出力信号であって、自段のシフトレジスタの出力信号が、後段のシフトレジスタと、自段の保持回路とに入力されている構成とすることもできる。

上記表示駆動回路では、複数の走査信号線を同時に選択する同時選択用信号と、自段のシフトレジスタの出力信号とが、自段に対応する第１の論理回路に入力され、該第１の論理回路の出力が、自段に対応する画素と接続する走査信号線に走査信号として供給され、上記同時選択用信号と、次段のシフトレジスタで生成された制御信号とが、自段に対応する第２の論理回路に入力され、該第２の論理回路の出力が自段に対応する上記画素の画素電極と容量を形成する保持容量配線に上記保持容量配線信号として供給されている構成とすることもできる。

上記表示駆動回路では、上記制御信号は、自段のシフトレジスタで生成され、次段に対応する画素と接続する走査信号線に走査信号として供給されるとともに、自段の保持回路に供給される構成とすることもできる。

例えば、上記シフトレジスタが上記表示パネルの一方側に、上記保持回路が上記表示パネルの他方側に設けられた構成、すなわち、上記表示パネルの表示領域を間に挟んで上記シフトレジスタおよび上記保持回路が設けられている構成において、上記表示駆動回路の構成を適用した場合には、上記制御信号を入力するため、別途の制御信号線を設ける必要がないため、表示パネルの開口率を高めることができる。

上記表示駆動回路では、上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されている構成とすることもできる。

本発明に係る表示装置は、上記何れかの表示駆動回路と、上記表示パネルとを備えることを特徴としている。

なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。

本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。

１ 液晶表示装置（表示装置）
１０ 液晶表示パネル（表示パネル）
１１ ソースバスライン（データ信号線）
１２ ゲートライン（走査信号線）
１３ ＴＦＴ（スイッチング素子）
１４ 画素電極
１５ ＣＳバスライン（保持容量配線）
２０ ソースバスライン駆動回路（データ信号線駆動回路）
３０ ゲートライン駆動回路（走査信号線駆動回路）
４０ ＣＳバスライン駆動回路（保持容量配線駆動回路）
５０ コントロール回路（制御回路）
ＣＳＬ ラッチ回路（保持回路、保持容量配線駆動回路）
ＳＲ シフトレジスタ回路
ＮＯＲ ＮＯＲ回路（第１の論理回路、第２の論理回路）

Claims (17)

1. 画素に含まれる画素電極と容量を形成する保持容量配線が設けられた表示パネルを駆動する表示駆動回路であって、
   複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、
   上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
   上記シフトレジスタの１つの段で生成された制御信号がアクティブになると、この段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
   １つの保持回路の出力を、保持容量配線信号として１つの保持容量配線に供給し、
   上記シフトレジスタの各段で生成される制御信号は、表示映像の最初の垂直走査期間よりも前にアクティブになることを特徴とする表示駆動回路。
2. 上記保持対象信号の電位レベルは、表示映像の最初の垂直走査期間よりも前では一定であることを特徴とする請求項１に記載の表示駆動回路。
3. 上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では各行の水平走査期間に同期して極性が反転することを特徴とする請求項１または２に記載の表示駆動回路。
4. 自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになった直後、かつ、次段のシフトレジスタで生成された上記制御信号がアクティブである間に、次段に対応する保持回路に入力される上記保持対象信号の電位が変化することを特徴とする請求項１〜３の何れか１項に記載の表示駆動回路。
5. 自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
   自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴とする請求項１〜４に記載の表示駆動回路。
6. 自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする自段のシフトレジスタの出力信号と、に基づいて生成されていることを特徴とする請求項１〜５の何れか１項に記載の表示駆動回路。
7. 自段のシフトレジスタで生成された制御信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号が自段のシフトレジスタに入力されてから、自段のシフトレジスタの動作を終了させるリセット信号が自段のシフトレジスタに入力されるまでの期間、アクティブであることを特徴とする請求項１に記載の表示駆動回路。
8. 上記保持対象信号は、表示映像の最初の垂直走査期間よりも前では正極性あるいは負極性である一方、該垂直走査期間以降では垂直走査期間に同期して極性が反転することを特徴とする請求項１に記載の表示駆動回路。
9. 表示映像の最初の垂直走査期間よりも前では、隣り合う画素行の一方に対応する保持回路には正極性の上記保持対象信号が入力される一方、他方に対応する保持回路には負極性の上記保持対象信号が入力されることを特徴とする請求項１に記載の表示駆動回路。
10. 複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とは、互いに異なっていることを特徴とする請求項９に記載の表示駆動回路。
11. 隣り合う行に対応する２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には、該第１の保持対象信号とは位相が異なる第２保持対象信号が入力されていることを特徴とする請求項９に記載の表示駆動回路。
12. 自段のシフトレジスタで生成された上記制御信号は、自段のシフトレジスタの出力信号であって、
    自段のシフトレジスタの出力信号が、後段のシフトレジスタと、自段の保持回路とに入力されていることを特徴とする請求項８〜１１の何れか１項に記載の表示駆動回路。
13. 複数の走査信号線を同時に選択する同時選択用信号と、自段のシフトレジスタの出力信号とが、自段に対応する第１の論理回路に入力され、該第１の論理回路の出力が、自段に対応する画素と接続する走査信号線に走査信号として供給され、
    上記同時選択用信号と、次段のシフトレジスタで生成された制御信号とが、自段に対応する第２の論理回路に入力され、該第２の論理回路の出力が自段に対応する上記画素の画素電極と容量を形成する保持容量配線に上記保持容量配線信号として供給されていることを特徴とする請求項１に記載の表示駆動回路。
14. 上記制御信号は、自段のシフトレジスタで生成され、次段に対応する画素と接続する走査信号線に走査信号として供給されるとともに、自段の保持回路に供給されることを特徴とする請求項１に記載の表示駆動回路。
15. 上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項１〜１４の何れか１項に記載の表示駆動回路。
16. 請求項１〜１５の何れか１項に記載の表示駆動回路と、上記表示パネルとを備えることを特徴とする表示装置。
17. 複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、画素に含まれる画素電極と容量を形成する保持容量配線が設けられた表示パネルを駆動する表示駆動方法であって、
    上記シフトレジスタの各段に対応して設けられた保持回路に保持対象信号を入力し、自段のシフトレジスタで生成した制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    １つの保持回路の出力を、保持容量配線信号として１つの保持容量配線に供給し、
    上記シフトレジスタの各段で生成する制御信号を、表示映像の最初の垂直走査期間よりも前にアクティブにすることを特徴とする表示駆動方法。

Images