JP4770716B2 - 表示装置および電子機器 - Google Patents
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Description
本発明は、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた電子機器に関するものである。
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
図１は、一般的な液晶表示装置の構成例を示すブロック図である。
液晶表示装置１は、図１に示すように、有効表示領域部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。
有効表示領域部２は、複数の画素部２ＰＸＬが、マトリクス状に配列されている。
各画素部２ＰＸＬは、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量ＣＳ２１により構成されている。
これら画素部２１の各々に対して、走査線５−１〜５−ｍおよび保持容量配線（ＣＳライン）６−１〜６−ｍが各行ごとにその画素配列方向に沿って配線され、信号線７−１〜７−ｎが各列ごとにその画素配列方向に沿って配線されている。
各画素部２ＰＸＬは、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量ＣＳ２１により構成されている。
これら画素部２１の各々に対して、走査線５−１〜５−ｍおよび保持容量配線（ＣＳライン）６−１〜６−ｍが各行ごとにその画素配列方向に沿って配線され、信号線７−１〜７−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素部２ＰＸＬのＴＦＴ２１のゲート電極は、各行単位で同一の走査線（ゲート線）５−１〜５−ｍにそれぞれ接続されている。また、各画素部２ＰＸＬのソース電極（または、ドレイン電極）は、各列単位で同一の信号線７−１〜７−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、各画素部２ＰＸＬの保持容量ＣＳ２１の一電極（接続電極に対向する電極）は、各行単位で同一の保持容量配線６−１〜６−ｍにそれぞれ接続されている。
さらに、一般的な液晶表示装置においては、各画素部２ＰＸＬの保持容量ＣＳ２１の一電極（接続電極に対向する電極）は、各行単位で同一の保持容量配線６−１〜６−ｍにそれぞれ接続されている。
各走査線５−１〜５−ｍおよび各保持容量配線６−１〜６−ｍは、垂直駆動回路３により駆動され、各信号線７−１〜７−ｎは水平駆動回路４により駆動される。
垂直駆動回路３は、各走査線５−１〜５−ｍおよび各保持容量配線６−１〜６−ｍに対応して画素配列の各行単位でスキャナ（シフトレジスタ）３１、ＣＳラッチ３２、およびゲートバッファ３３が直列に接続され配置されている。
このような構成を有する液晶表示装置１は、画素部２ＰＸＬの画素電極２２にカップリングを用いて付加的な電位を与える駆動方法が採用される。
垂直駆動回路３においては、所定のパルスをスキャナ（シフトレジスタ）３１でスキャンし、ＧＶおよびＣＶパルスを生成する。
そして、ＣＳラッチにおいて、ＧＶおよびＧＳパルスを用いてＦＲＰパルスの極性を検知し、画素電極２２にカップリングさせるためのＣＳｏｕｔパルスを生成する。
このとき、同時に画素部２ＰＸＬのＴＦＴ２１をオンするための信号Ｖｏｕｔを生成する。
最後にゲートバッファ３３でパルス整形を行なってそれぞれゲートライン５−１〜５−ｍとＣＳライン６−１〜６−ｍに出力する。
そして、ＣＳラッチにおいて、ＧＶおよびＧＳパルスを用いてＦＲＰパルスの極性を検知し、画素電極２２にカップリングさせるためのＣＳｏｕｔパルスを生成する。
このとき、同時に画素部２ＰＸＬのＴＦＴ２１をオンするための信号Ｖｏｕｔを生成する。
最後にゲートバッファ３３でパルス整形を行なってそれぞれゲートライン５−１〜５−ｍとＣＳライン６−１〜６−ｍに出力する。
しかしながら、上述した一般的な液晶表示装置においては、上下反転、１Ｈ反転１Ｆ反転切り替え、オンオフシーケンス、外部Ｖｓｙｎｃモード（ＥｘｔｅｒｎａｌＶｓｙｎｃモード）などの表示切替時に、カップリング動作が正常に行えないため、画素電極が目的の電位まで到達せず、表示に異常を起こしていた。
そのため、あらゆるパルス制御を行なって現在まで問題を回避してきたが、１Ｈ反転１Ｆ反転切り替えとＥｘｔｅｒｎａｌＶｓｙｎｃモードは未解決のままであった。
また、パルス制御を行なうことによって、回路が増大し、レイアウト面積が大きくなっていることも問題であった。
そのため、あらゆるパルス制御を行なって現在まで問題を回避してきたが、１Ｈ反転１Ｆ反転切り替えとＥｘｔｅｒｎａｌＶｓｙｎｃモードは未解決のままであった。
また、パルス制御を行なうことによって、回路が増大し、レイアウト面積が大きくなっていることも問題であった。
以下に、表示切替時、特にＥｘｔｅｒｎａｌＶｓｙｎｃモード時に、カップリング動作が正常に行なえないという問題についてさらに詳細に説明する。
図２は、一般的な液晶表示装置におけるＣＳラッチ３２の構成例を示す図である。
図３は、図２の通常動作時のタイミングチャートである。
図３は、図２の通常動作時のタイミングチャートである。
図２のＣＳラッチ３２は、スイッチ３４，３５、ラッチ（ＲＡＭ）３６，３７、およびインバータ３８を有する。
この構成においては、ＦＲＰパルスをＧＶパルスのハイレベルのタイミングでスイッチ３４がオンしてラッチ（ＲＡＭ）３６に格納する。
その後、ＣＶパルスのハイレベルのタイミングでスイッチ３５がオンして、ラッチ３６に格納した信号電位を次段のラッチ（ＲＡＭ）３７に格納し、インバータ３８を通してＣＳｏｕｔとして出力する。
通常駆動の場合は画質的にも問題ない動作を行う。
その後、ＣＶパルスのハイレベルのタイミングでスイッチ３５がオンして、ラッチ３６に格納した信号電位を次段のラッチ（ＲＡＭ）３７に格納し、インバータ３８を通してＣＳｏｕｔとして出力する。
通常駆動の場合は画質的にも問題ない動作を行う。
図４は、表示切替時、特にＥｘｔｅｒｎａｌＶｓｙｎｃモード時に、カップリング動作が正常に行なえないという問題が発生することを説明するためのタイミングチャートである。
図４に示すように、外部より正規のタイミングではないタイミングＴ１で垂直同期信号Ｖｓｙｎｃが突然入力されとき、その垂直同期信号Ｖｓｙｎｃが有効になったとき、表示を保持するためにスキャナ（シフトレジスタ）３１がリセットされ、画素電極２２の電位を保持する動作に移る。
また、スキャナ（シフトレジスタ）３１は、図中Ｔ２で示すようにもう一度最初の段からスキャンする動作を行う。このとき、保持していた画素電極２２に関連して繋がっているＣＳライン６には図中Ｔ３で示すようにカップリングを行わないようになる。
これは、ＦＲＰパルスの極性が垂直同期信号Ｖｓｙｎｃが突然入力されたことにより反転してしまうからである。
この動作が表示領域に一瞬ノイズがでるような不具合を起こし、このモードを禁止としていた。
また、スキャナ（シフトレジスタ）３１は、図中Ｔ２で示すようにもう一度最初の段からスキャンする動作を行う。このとき、保持していた画素電極２２に関連して繋がっているＣＳライン６には図中Ｔ３で示すようにカップリングを行わないようになる。
これは、ＦＲＰパルスの極性が垂直同期信号Ｖｓｙｎｃが突然入力されたことにより反転してしまうからである。
この動作が表示領域に一瞬ノイズがでるような不具合を起こし、このモードを禁止としていた。
本発明は、表示切替時に不具合を起こしていたモードを解消することが可能な表示装置およびそれ用いた電子機器を提供することにある。
本発明の第１の観点の表示装置は、画素セルの画素電極と、信号線と上記画素電極とを走査用パルスのレベルに応じて選択的に接続するスイッチング素子と、一方の電極が上記画素電極に接続された保持容量とを含む画素がマトリクス状に配置され、上記画素の行配列に対応して行ごとに配線された走査線に印加される走査用パルスにより各画素が行単位で選択される表示部と、上記画素の行配列に対応して行ごとに配線され、それぞれ各行における上記画素の上記保持容量の他方の電極に接続され、上記走査用パルスと同極性または逆極性に設定される付加的な付加電位が与えられる付加電位ラインと、上記走査用パルスにより上記表示部の各画素を行単位で選択し、上記付加電位ラインと上記保持容量を介して接続された上記画素の画素電極に、当該保持容量によるカップリングを用いて上記付加電位ラインから付加的な上記付加電位を与える駆動回路と、を有し、上記駆動回路は、垂直走査期間内における行走査に用いる上記走査用パルスに対応した期間、前記走査用パルスの立ち上がりに同期して上記付加電位の逆極性の電位を上記付加電位ラインに与え、上記走査用パルスの立ち下がりに同期して上記付加電位を上記付加電位ラインに与え、上記付加電位を与える前に上記付加電位と逆極性の電位を上記付加電位ラインに与える。
本発明の第２の観点は、表示装置を備えた電子機器であって、上記表示装置は、画素セルの画素電極と、信号線と上記画素電極とを走査用パルスのレベルに応じて選択的に接続するスイッチング素子と、一方の電極が上記画素電極に接続された保持容量とを含む画素がマトリクス状に配置され、上記画素の行配列に対応して行ごとに配線された走査線に印加される走査用パルスにより各画素が行単位で選択される表示部と、上記画素の行配列に対応して行ごとに配線され、それぞれ各行における上記画素の上記保持容量の他方の電極に接続され、上記走査用パルスと同極性または逆極性に設定される付加的な付加電位が与えられる付加電位ラインと、上記走査用パルスにより上記表示部の各画素を行単位で選択し、上記付加電位ラインと上記保持容量を介して接続された上記画素の画素電極に、当該保持容量によるカップリングを用いて上記付加電位ラインから付加的な上記付加電位を与える駆動回路と、を有し、上記駆動回路は、垂直走査期間内における行走査に用いる上記走査用パルスに対応した期間、前記走査用パルスの立ち上がりに同期して上記付加電位の逆極性の電位を上記付加電位ラインに与え、上記走査用パルスの立ち下がりに同期して上記付加電位を上記付加電位ラインに与え、上記付加電位を与える前に上記付加電位と逆極性の電位を上記付加電位ラインに与える。
本発明によれば、画素の画素電極にカップリングを用いて付加的な電位を与える場合に、画素電極に付加電位の逆極性を、付加電位を与える前の期間に、付加電位ラインに適正な電圧として印加する。
本発明によれば、表示切替時に不具合を起こしていたモードを解消することができる利点がある。
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
図５は、本発明の実施形態に係る液晶表示装置の構成例を示すブロック図である。
液晶表示装置１００は、図５に示すように、有効表示領域部１１０、垂直駆動回路（ＶＤＲＶ）１２０、および水平駆動回路（ＨＤＲＶ）１３０を有している。
有効表示領域部１１０は、複数の画素部１１０ＰＸＬが、マトリクス状に配列されている。
各画素部１１０ＰＸＬは、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）１１１と、ＴＦＴ１１１のドレイン電極（またはソース電極）に画素電極１１２が接続された液晶セルＬＣ１１１と、ＴＦＴ１１１のドレイン電極に一方の電極が接続された保持容量ＣＳ１１１により構成されている。
これら画素部２１の各々に対して、走査線１４１−１〜１４１−ｍおよび付加電位ラインとしての補助線である保持容量配線（ＣＳライン）１４２−１〜１４２−ｍが各行ごとにその画素配列方向に沿って配線され、信号線１４３−１〜１４３−ｎが各列ごとにその画素配列方向に沿って配線されている。
各画素部１１０ＰＸＬは、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）１１１と、ＴＦＴ１１１のドレイン電極（またはソース電極）に画素電極１１２が接続された液晶セルＬＣ１１１と、ＴＦＴ１１１のドレイン電極に一方の電極が接続された保持容量ＣＳ１１１により構成されている。
これら画素部２１の各々に対して、走査線１４１−１〜１４１−ｍおよび付加電位ラインとしての補助線である保持容量配線（ＣＳライン）１４２−１〜１４２−ｍが各行ごとにその画素配列方向に沿って配線され、信号線１４３−１〜１４３−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素部１１０ＰＸＬのＴＦＴ１１１のゲート電極は、各行単位で同一の走査線（ゲートライン）１４１−１〜１４１−ｍにそれぞれ接続されている。また、各画素部１１０ＰＸＬのソース電極（または、ドレイン電極）は、各列単位で同一の信号線１４３−１〜１４３−ｎに各々接続されている。
さらに、液晶表示装置１００においては、各画素部１１０ＰＸＬの保持容量ＣＳ１１１の一電極（接続電極に対向する電極）は、各行単位で同一の保持容量配線１４２−１〜１４２−ｍにそれぞれ接続されている。
さらに、液晶表示装置１００においては、各画素部１１０ＰＸＬの保持容量ＣＳ１１１の一電極（接続電極に対向する電極）は、各行単位で同一の保持容量配線１４２−１〜１４２−ｍにそれぞれ接続されている。
各走査線１４１−１〜１４１−ｍおよび各保持容量配線１４２−１〜１４２−ｍは、垂直駆動回路１２０により駆動され、各信号線１４３−１〜１４３−ｎは水平駆動回路１３０により駆動される。
垂直駆動回路１２０は、各走査線１４１−１〜１４１−ｍおよび各保持容量配線１４２−１〜１４２−ｍに対応して画素配列の各行単位でスキャナ部（シフトレジスタ）１２１、ＣＳラッチ部１２２、およびゲートバッファ部１２３が直列に接続され配置されている。
このような構成を有する液晶表示装置１００は、画素部１１０ＰＸＬの画素電極１１２にカップリングを用いて付加的な電位を与える駆動方法が採用され、垂直駆動回路１２０はある機能切り替え瞬間時の画質乱れを防ぐ機能を有している。
以下、この垂直駆動回路１２０の構成および機能を中心に説明する。
以下、この垂直駆動回路１２０の構成および機能を中心に説明する。
垂直駆動回路１２０においては、所定のパルスをスキャナ部（シフトレジスタ）１２１でスキャンし、第１パルスであるＧＶパルスおよび第２パルスであるＣＶパルスを生成する。
そして、ＣＳラッチ部１２２において、ＧＶおよびＧＳパルスを用いてＦＲＰパルスの極性を検知し、画素電極１１２にカップリングさせるためのＣＳｏｕｔパルスを生成する。
このとき、同時に画素部１１０ＰＸＬのＴＦＴ１１１をオンするための信号Ｖｏｕｔを生成する。
最後にゲートバッファ部１２３でパルス整形を行なってそれぞれゲートライン１４１−１〜１４１−ｍと保持容量配線（ＣＳライン）１４２−１〜１４２−ｍに出力する。
そして、ＣＳラッチ部１２２において、ＧＶおよびＧＳパルスを用いてＦＲＰパルスの極性を検知し、画素電極１１２にカップリングさせるためのＣＳｏｕｔパルスを生成する。
このとき、同時に画素部１１０ＰＸＬのＴＦＴ１１１をオンするための信号Ｖｏｕｔを生成する。
最後にゲートバッファ部１２３でパルス整形を行なってそれぞれゲートライン１４１−１〜１４１−ｍと保持容量配線（ＣＳライン）１４２−１〜１４２−ｍに出力する。
そして、本実施形態に係る垂直駆動回路１２０のＣＳラッチ部１２２は、画質不具合防止のため、画素電極に付加電位の逆極性を、付加電位を与える前の期間に、付加電位ラインに適正な電圧を加えることができる電位とする処理機能を有する。
図６は、本実施形態に係る垂直駆動回路におけるＣＳラッチの構成例を示す図である。
ＣＳラッチ部１２０は、図６に示すように、スイッチ１２２１，１２２２，１２２３、ラッチ（ＲＡＭ）１２２４，１２２５、およびインバータ１２２６，１１２７を有している。
そして、インバータ１２２６およびスイッチ１２２３により反転転送部１２２８が構成されている。
そして、インバータ１２２６およびスイッチ１２２３により反転転送部１２２８が構成されている。
スイッチ１２２１は、固定接点ａがＦＲＰパルスの供給ラインに接続され、作動接点ｂがラッチ１２２４の入力に接続されている。
スイッチ１２２１は、スキャナ部１２１で生成されたＧＶパルスがハイレベルのときにオンし、ＦＲＰパルスをラッチ１２２４に入力させる。
スイッチ１２２１は、スキャナ部１２１で生成されたＧＶパルスがハイレベルのときにオンし、ＦＲＰパルスをラッチ１２２４に入力させる。
スイッチ１２２２は、固定接点ａがラッチ１２２４の出力に接続され、作動接点ｂがラッチ１２２５の入力に接続されている。
スイッチ１２２２は、スキャナ部１２１で生成されたＣＶパルスがハイレベルのときにオンし、ラッチ１２２４にラッチされたＦＲＰパルスをラッチ１２２５に入力させる。
スイッチ１２２２は、スキャナ部１２１で生成されたＣＶパルスがハイレベルのときにオンし、ラッチ１２２４にラッチされたＦＲＰパルスをラッチ１２２５に入力させる。
スイッチ１２２３は、固定接点ａがインバータ１２２６の出力に接続され、作動接点ｂがラッチ１２２５の入力に接続されている。
スイッチ１２２３は、スキャナ部１２１で生成されたＧＶパルスがハイレベルのときにオンし、ラッチ１２２４にラッチされ、インバータ１２２６で反転されたＦＲＰパルスをラッチ１２２５に入力させる。
スイッチ１２２３は、スキャナ部１２１で生成されたＧＶパルスがハイレベルのときにオンし、ラッチ１２２４にラッチされ、インバータ１２２６で反転されたＦＲＰパルスをラッチ１２２５に入力させる。
ラッチ１２２４は、インバータＩＮＶ１，ＩＮＶ２の入出力同士を接続して構成され、インバータＩＮＶ１の入力とインバータＩＮＶ２の出力の接続点により入力ノードＮＤ１が形成され、インバータＩＮＶ１の出力とインバータＩＮＶ２の入力の接続点により出力ノードＮＤ２が形成されている。
そして、入力ＮＤ１がスイッチ１２２１の作動接点ｂに接続され、出力ノードＮＤ２がスイッチ１２２２の固定接点ａおよびインバータ１２２６の入力に接続されている。
そして、入力ＮＤ１がスイッチ１２２１の作動接点ｂに接続され、出力ノードＮＤ２がスイッチ１２２２の固定接点ａおよびインバータ１２２６の入力に接続されている。
ラッチ１２２５は、インバータＩＮＶ３，ＩＮＶ４の入出力同士を接続して構成され、インバータＩＮＶ３の入力とインバータＩＮＶ４の出力の接続点により入力ノードＮＤ３が形成され、インバータＩＮＶ３の出力とインバータＩＮＶ４の入力の接続点により出力ノードＮＤ４が形成されている。
そして、入力ＮＤ３がスイッチ１２２２および１２２３の作動接点ｂに接続され、出力ノードＮＤ４がインバータＩＮＶ１２２７の入力に接続されている。
そして、入力ＮＤ３がスイッチ１２２２および１２２３の作動接点ｂに接続され、出力ノードＮＤ４がインバータＩＮＶ１２２７の入力に接続されている。
インバータ１２２６は、入力がラッチ１２２４の出力ノードＮＤ２に接続され、出力がスイッチ１２２３の固定接点ａに接続されている。
インバータ１２２６は、ラッチ１２２４にラッチされたＦＲＰパルスのレベルを反転させてスイッチ１２２３に出力する。
インバータ１２２６は、ラッチ１２２４にラッチされたＦＲＰパルスのレベルを反転させてスイッチ１２２３に出力する。
インバータ１２２７は、ラッチ１２２５にラッチされたパルスをレベル反転させてゲートバッファ部１２３に出力する。
次に、上記構成による動作を図７および図８に関連付けて説明する。
図７は、図６の通常動作時のタイミングチャートである。
図８は、表示切替時、特にＥｘｔｅｒｎａｌＶｓｙｎｃモード時の動作を説明するためのタイミングチャートである。
図７は、図６の通常動作時のタイミングチャートである。
図８は、表示切替時、特にＥｘｔｅｒｎａｌＶｓｙｎｃモード時の動作を説明するためのタイミングチャートである。
通常動作時においては、ＧＶパルスのハイレベルのタイミングでスイッチ１２２１がオンして、ＦＲＰパルスがラッチ（ＲＡＭ）１２２４に格納される。
ラッチ１２２４に格納されたＦＲＰパルスは、インバータ１２２６で反転される。このとき、スイッチ１２２３もオンしていることから、インバータ１２２６の反転信号は１２２５にラッチされ、インバータ１２２７を通して逆極性で一旦出力される。
その後、ＣＶパルスのハイレベルのタイミングでスイッチ１２２２がオンして、ラッチ１２２４に格納した信号電位が次段のラッチ（ＲＡＭ）１２２５に格納され、インバータ３８を通してＣＳｏｕｔとして出力される。
通常駆動の場合は画質的にも問題ない動作を行う。
ラッチ１２２４に格納されたＦＲＰパルスは、インバータ１２２６で反転される。このとき、スイッチ１２２３もオンしていることから、インバータ１２２６の反転信号は１２２５にラッチされ、インバータ１２２７を通して逆極性で一旦出力される。
その後、ＣＶパルスのハイレベルのタイミングでスイッチ１２２２がオンして、ラッチ１２２４に格納した信号電位が次段のラッチ（ＲＡＭ）１２２５に格納され、インバータ３８を通してＣＳｏｕｔとして出力される。
通常駆動の場合は画質的にも問題ない動作を行う。
ここで、たとえば図８に示すように、外部より正規のタイミングではないタイミングＴ１１で垂直同期信号Ｖｓｙｎｃが突然入力されとき、その垂直同期信号Ｖｓｙｎｃが有効になったとき、表示を保持するためにスキャナ部（シフトレジスタ）１２１がリセットされ、画素電極１１２の電位を保持する動作に移る。
また、スキャナ部（シフトレジスタ）１２１は、図中Ｔ１２で示すようにもう一度最初の段からスキャンする動作を行う。
次のフレームでは、ゲートパルスと同タイミングＴ１３でカップリング極性とは逆極性電位でがＣＳラインに充電される。
すなわち、ＣＳラッチ部１２２において、ＧＶパルスのハイレベルのタイミングでスイッチ１２２１がオンして、ＦＲＰパルスがラッチ（ＲＡＭ）１２２４に格納される。
ラッチ１２２５に格納されたＦＲＰパルスは、インバータ１２２６で反転される。このとき、スイッチ１２２３もオンしていることから、インバータ１２２６の反転信号は１２２５にラッチされる。
これにより、インバータ１２２７を通してＣＳライン１４２（−１〜−ｍ）に逆極性の信号電位が出力され、逆極性で充電される。
その後、ＣＶパルスのハイレベルのタイミングでスイッチ１２２２がオンして、ラッチ１２２４に格納した信号電位が次段のラッチ（ＲＡＭ）１２２５に格納され、インバータ１２２７を通してＣＳｏｕｔとして出力され、正常なカップリングが行われる。
また、スキャナ部（シフトレジスタ）１２１は、図中Ｔ１２で示すようにもう一度最初の段からスキャンする動作を行う。
次のフレームでは、ゲートパルスと同タイミングＴ１３でカップリング極性とは逆極性電位でがＣＳラインに充電される。
すなわち、ＣＳラッチ部１２２において、ＧＶパルスのハイレベルのタイミングでスイッチ１２２１がオンして、ＦＲＰパルスがラッチ（ＲＡＭ）１２２４に格納される。
ラッチ１２２５に格納されたＦＲＰパルスは、インバータ１２２６で反転される。このとき、スイッチ１２２３もオンしていることから、インバータ１２２６の反転信号は１２２５にラッチされる。
これにより、インバータ１２２７を通してＣＳライン１４２（−１〜−ｍ）に逆極性の信号電位が出力され、逆極性で充電される。
その後、ＣＶパルスのハイレベルのタイミングでスイッチ１２２２がオンして、ラッチ１２２４に格納した信号電位が次段のラッチ（ＲＡＭ）１２２５に格納され、インバータ１２２７を通してＣＳｏｕｔとして出力され、正常なカップリングが行われる。
すなわち、ＥｘｔｅｒｎａｌＶｓｙｎｃモード時においても、目的のタイミングＴ１４でカップリングすることができる。
なお、ここではＥｘｔｅｒｎａｌＶｓｙｎｃモードでの不具合解消を例として採り上げたが、今までカップリング動作で不具合を起こしていたモードはすべて解消されることになった。
以上説明したように、本実施形態によれば、垂直駆動回路１２０のＣＳラッチ部１２２は、画質不具合防止のため、画素電極に付加電位の逆極性を、付加電位を与える前の期間に、付加電位ラインを適正な電圧を加えることができる電位とする処理機能を有することから、以下の効果を得ることができる。
すなわち、上下反転、１Ｈ反転１Ｆ反転切り替え、オンオフシーケンス、外部Ｖｓｙｎｃモード（ＥｘｔｅｒｎａｌＶｓｙｎｃモード）などの表示切替時に、カップリング動作が正常に行え、画素電極が目的の電位まで到達することから、表示に異常が起きることを防止できる。
したがって、表示切替時(上下反転、１Ｈ反転１Ｆ反転切り替え、オンオフ
シーケンス、ＥｘｔｅｒｎａｌＶｓｙｎｃモードなど)にライン一括プリチャージや、カップリング極性反転などの駆動装置が削除でき、システムの簡略化を実現することができる。
システムの簡略化を行なえることによって、狭額縁化を実現することができる。
また、現段階まで表示切替時に不具合を起こしていたモードを解消することができる。
すなわち、上下反転、１Ｈ反転１Ｆ反転切り替え、オンオフシーケンス、外部Ｖｓｙｎｃモード（ＥｘｔｅｒｎａｌＶｓｙｎｃモード）などの表示切替時に、カップリング動作が正常に行え、画素電極が目的の電位まで到達することから、表示に異常が起きることを防止できる。
したがって、表示切替時(上下反転、１Ｈ反転１Ｆ反転切り替え、オンオフ
シーケンス、ＥｘｔｅｒｎａｌＶｓｙｎｃモードなど)にライン一括プリチャージや、カップリング極性反転などの駆動装置が削除でき、システムの簡略化を実現することができる。
システムの簡略化を行なえることによって、狭額縁化を実現することができる。
また、現段階まで表示切替時に不具合を起こしていたモードを解消することができる。
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの電子機器の表示部として用いて好適なものである。
すなわち、本実施形態における表示装置１００は、図９（ａ）〜（ｇ）に示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、本発明の実施形態に係る表示装置は、図１０に開示したような、封止された構成のモジュール形状のものをも含む。
たとえば、画素アレイ部（有効表示領域）１５００を囲むようにシーリング部１５１が設けられ、このシーリング部を１５１接着剤として透明な、ガラス等の対向部１５２に貼り付けられ形成された表示モジュールが該当する。
この透明な対向部１５２には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１５３が設けられていてもよい。
以下、この様な表示装置が適用された電子機器の例を示す。
たとえば、画素アレイ部（有効表示領域）１５００を囲むようにシーリング部１５１が設けられ、このシーリング部を１５１接着剤として透明な、ガラス等の対向部１５２に貼り付けられ形成された表示モジュールが該当する。
この透明な対向部１５２には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１５３が設けられていてもよい。
以下、この様な表示装置が適用された電子機器の例を示す。
図９（ａ）は本発明が適用されたテレビジョン２００の一例を示す。このテレビジョン２００は、フロントパネル２０１、フィルターガラス２０２等から構成される映像表示画面２０３を含み、本発明の実施形態に係る表示装置をその映像表示画面２０３に用いることにより作製される。
図９（ｂ），（ｃ）は本発明が適用されたデジタルカメラ２１０の一例を示す。デジタルカメラ２１０は、撮像レンズ２１１、フラッシュ用の発光部２１２、表示部２１３、コントロールスイッチ２１４等を含み、本発明の実施形態に係る表示装置をその表示部２１３に用いることにより作製される。
図９（ｄ）は本発明が適用されたビデオカメラ２２０を示す。ビデオカメラ２２０は、本体部２２１、前方を向いた側面に被写体撮影用のレンズ２２２、撮影時のスタート／ストップスイッチ２２３、表示部２２４等を含み、本発明の実施形態に係る表示装置をその表示部２２４に用いることにより作製される。
図９（ｅ），（ｆ）は本発明が適用された携帯端末装置２３０を示す。携帯端末装置２３０は、上側筐体２３１、下側筐体２３２、連結部（ここではヒンジ部）２３３、ディスプレイ２３４、サブディスプレイ２３５、ピクチャーライト２３６、カメラ２３７等を含み、本発明の実施形態に係る表示装置をそのディスプレイ２３４やサブディスプレイ２３５に用いることにより作製される。
図９（ｇ）は本発明が適用されたノート型パーソナルコンピュータ２４０を示す。ノート型パーソナルコンピュータ２４０は、本体２４１に、文字等を入力するとき操作されるキーボード２４２、画像を表示する表示部２４３等を含み、本発明の実施形態に係る表示装置をその表示部２４３に用いることにより作製される。
１００・・・液晶表示装置、１１０・・・有効表示領域部、１１０ＰＸＬ・・・画素部、１１１・・・ＴＦＴ、ＬＣ１１１・・・液晶セル、ＣＳ１１１・・・保持容量、１２０・・・垂直駆動回路（ＶＤＲＶ）、１２１・・・スキャナ部、１２２・・・ＣＳラッチ部、１２２１，１２２２，１２２３・・・スイッチ、１２２４，１２２５・・・ラッチ（ＲＡＭ）、１２２６，１１２７・・・インバータ、１２２８・・・反転転送部、１２３・・・ゲートバッファ部、１３０・・・水平駆動回路（ＨＤＲＶ）、１４１−１〜１４１−ｍ・・・走査線、１４２−１〜１４２−ｍ・・・保持容量配線（ＣＳライン）１４２−１〜１４２−ｍ、１４３−１〜１４３−ｎ・・・信号線、２００・・・テレビジョン、２１０・・・デジタルカメラ、２２０・・・ビデオカメラ、２３０・・・携帯端末装置、２４０・・・ノート型パーソナルコンピュータ。
Claims (12)
- 画素セルの画素電極と、信号線と上記画素電極とを走査用パルスのレベルに応じて選択的に接続するスイッチング素子と、一方の電極が上記画素電極に接続された保持容量とを含む画素がマトリクス状に配置され、上記画素の行配列に対応して行ごとに配線された走査線に印加される走査用パルスにより各画素が行単位で選択される表示部と、
上記画素の行配列に対応して行ごとに配線され、それぞれ各行における上記画素の上記保持容量の他方の電極に接続され、上記走査用パルスと同極性または逆極性に設定される付加的な付加電位が与えられる付加電位ラインと、
上記走査用パルスにより上記表示部の各画素を行単位で選択し、上記付加電位ラインと上記保持容量を介して接続された上記画素の画素電極に、当該保持容量によるカップリングを用いて上記付加電位ラインから付加的な上記付加電位を与える駆動回路と、を有し、
上記駆動回路は、
垂直走査期間内における行走査に用いる上記走査用パルスに対応した期間、前記走査用パルスの立ち上がりに同期して上記付加電位の逆極性の電位を上記付加電位ラインに与え、上記走査用パルスの立ち下がりに同期して上記付加電位を上記付加電位ラインに与え、上記付加電位を与える前に上記付加電位と逆極性の電位を上記付加電位ラインに与える
表示装置。 - 画素のマトリクス配列に応じて配線された走査線と上記付加電位ラインとしての補助線と、
信号線と、を有し、
上記画素は、
画素セルと、
上記信号線と上記画素セルの画素電極とをレベルに応じて選択的に接続する上記スイッチング素子と、
一方の電極が上記画素電極に接続され、他方の電極が対応する上記補助線に接続された上記保持容量と、を含み
上記駆動回路は、
上記走査線と上記補助線に所定タイミングで所定のパルスを印加する
請求項１記載の表示装置。 - 上記駆動回路は、
第１パルスおよび第２パルスを生成する機能を有するスキャナ部と、
上記第２パルスのタイミングで上記付加電位ラインに上記付加電位を与えるための極性パルスをラッチするラッチと、上記第１パルスのタイミングで上記極性パルスをレベル反転させて上記付加電位ラインに上記付加電位の逆極性の電位を与えるための信号を上記ラッチに入力可能な反転転送部と、を含むラッチ部と、を有する
請求項１または２記載の表示装置。 - 上記駆動回路は、
第１パルスおよび第２パルスを生成する機能を有するスキャナ部と、
上記第１パルスのタイミングで上記付加電位ラインに上記付加電位を与えるための極性パルスをラッチする第１ラッチと、第２パルスのタイミングで上記第１ラッチのラッチ信号をラッチする第２ラッチと、上記第１パルスのタイミングで上記第１ラッチのラッチ信号をレベル反転させて上記付加電位ラインに上記付加電位の逆極性の電位を与えるための信号を上記第２ラッチに入力可能な反転転送部と、を含むラッチ部と、を有する
請求項１または２記載の表示装置。 - 上記スキャナ部は、表示切替時にリセットされてスキャン動作をやりなおす機能を有する
請求項３記載の表示装置。 - 上記ラッチ部は、リセットがかかった場合、上記補助線を所定目的の電位に充電する
請求項５記載の表示装置。 - 表示装置を備えた電子機器であって、
上記表示装置は、
画素セルの画素電極と、信号線と上記画素電極とを走査用パルスのレベルに応じて選択的に接続するスイッチング素子と、一方の電極が上記画素電極に接続された保持容量とを含む画素がマトリクス状に配置され、上記画素の行配列に対応して行ごとに配線された走査線に印加される走査用パルスにより各画素が行単位で選択される表示部と、
上記画素の行配列に対応して行ごとに配線され、それぞれ各行における上記画素の上記保持容量の他方の電極に接続され、上記走査用パルスと同極性または逆極性に設定される付加的な付加電位が与えられる付加電位ラインと、
上記走査用パルスにより上記表示部の各画素を行単位で選択し、上記付加電位ラインと上記保持容量を介して接続された上記画素の画素電極に、当該保持容量によるカップリングを用いて上記付加電位ラインから付加的な上記付加電位を与える駆動回路と、を有し、
上記駆動回路は、
垂直走査期間内における行走査に用いる上記走査用パルスに対応した期間、前記走査用パルスの立ち上がりに同期して上記付加電位の逆極性の電位を上記付加電位ラインに与え、上記走査用パルスの立ち下がりに同期して上記付加電位を上記付加電位ラインに与え、上記付加電位を与える前に上記付加電位と逆極性の電位を上記付加電位ラインに与える
電子機器。 - 画素のマトリクス配列に応じて配線された走査線と上記付加電位ラインとしての補助線と、
信号線と、を有し、
上記画素は、
画素セルと、
上記信号線と上記画素セルの画素電極とを上記走査線のレベルに応じて選択的に接続するスイッチング素子と、
一方の電極が上記画素電極に接続され、他方の電極が対応する上記補助線に接続された上記保持容量と、を含み
上記駆動回路は、
上記走査線と上記補助線に所定タイミングで所定のパルスを印加する
請求項７記載の電子機器。 - 上記駆動回路は、
第１パルスおよび第２パルスを生成する機能を有するスキャナ部と、
上記第２パルスのタイミングで上記付加電位ラインに上記付加電位を与えるための極性パルスをラッチするラッチと、上記第１パルスのタイミングで上記極性パルスをレベル反転させて上記付加電位ラインに上記付加電位の逆極性の電位を与えるための信号を上記ラッチに入力可能な反転転送部と、を含むラッチ部と、を有する
請求項７または８記載の電子機器。 - 上記駆動回路は、
第１パルスおよび第２パルスを生成する機能を有するスキャナ部と、
上記第１パルスのタイミングで上記付加電位ラインに上記付加電位を与えるための極性パルスをラッチする第１ラッチと、第２パルスのタイミングで上記第１ラッチのラッチ信号をラッチする第２ラッチと、上記第１パルスのタイミングで上記第１ラッチのラッチ信号をレベル反転させて上記付加電位ラインに上記付加電位の逆極性の電位を与えるための信号を上記第２ラッチに入力可能な反転転送部と、を含むラッチ部と、を有する
請求項７または８記載の電子機器。 - 上記スキャナ部は、表示切替時にリセットされてスキャン動作をやりなおす機能を有する
請求項９記載の電子機器。 - 上記ラッチ部は、リセットがかかった場合、上記補助線を所定目的の電位に充電する
請求項１１記載の電子機器。
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