CN106128380B - Goa电路 - Google Patents

Abstract

本发明提供一种GOA电路，所述GOA电路通过对电路结构进行设计，将传统的GOA电路中相邻的四级GOA单元构成一个GOA电路共享单元，在GOA电路共享单元中，第一级GOA单元和第二级GOA单元共用一个控制节点，而第三级GOA单元和第四级GOA单元共用另一控制节点，并使相邻的四级GOA单元共享下拉维持模块，保留一级完整的下拉维持模块，简化另外三级的下拉维持模块，可以减少GOA电路中薄膜晶体管的数量，并减少布线设计，有利于减小GOA电路设计空间，以实现窄边框设计，同时由于简化了GOA电路，可以降低GOA电路的功耗。

Description

GOA电路

技术领域

本发明涉及显示技术领域，尤其涉及一种GOA电路。

背景技术

液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。

GOA(Gate Driver on Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。GOA电路具有两项基本功能：第一是输出栅极扫描驱动信号，驱动面板内的栅极线，打开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当一个栅极扫描驱动信号输出完成后，通过时钟控制进行下一个栅极扫描驱动信号的输出，并依次传递下去。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框的显示产品。

现有的GOA电路中，均包括级联的多级GOA单元，每一级GOA单元均包括上拉控制模块、上拉/级传模块、自举电容模块、下拉维持模块、及下拉模块。目前，大尺寸液晶显示面板已成为行业内发展的主要趋势，随着面板尺寸和栅极驱动行数的增加，GOA的负载也相应的增大，因而GOA中各TFT的尺寸和面板边框会增加，不利于实现液晶显示面板的窄边框，同时负载增大也会使GOA模块功耗增加。

发明内容

本发明的目的在于提供一种GOA电路，可以减小GOA电路中TFT的数量，实现窄边框设计，同时降低GOA电路的功耗。

为实现上述目的，本发明提供一种GOA电路，包括：级联的多级GOA电路共享单元，每一级GOA电路共享单元均包括：第一和第二上拉控制模块、第一、第二、第三、及第四输出模块、第一和第二下拉模块、以及下拉维持模块；

所述第一上拉控制模块、第一输出模块、第二输出模块、以及第一下拉模块均电性连接于第一节点；所述第二上拉控制模块、第三输出模块、第四输出模块、以及第二下拉模块均电性连接于第六节点；所述下拉维持模块同时电性连接第一节点和第六节点；

设M和N均为正整数，除第一级GOA电路共享单元外，在第N级GOA电路共享单元中：

所述第一、第二、第三、及第四输出模块分别接入第M、第M+1、第M+2、及第M+3条时钟信号，并分别利用第M、第M+1、第M+2、及第M+3条时钟信号依次输出第4N-3、第4N-2、第4N-1、以及第4N条扫描信号；

所述第一上拉控制模块接入上一级第N-1级GOA电路共享单元输出的第4N-5条扫描信号，并利用第4N-5条扫描信号为第一节点充电，以控制第一和第二输出模块打开进行扫描信号输出；所述第二上拉控制模块接入第N级GOA电路共享单元输出的第4N-3条扫描信号，并利用第4N-3条扫描信号为第六节点充电，以控制第三和第四输出模块打开进行扫描信号输出；

所述第一下拉模块接入下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号和第一恒压负电位或接入下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号和第二恒压负电位，并在第4N+2条扫描信号的控制下拉低第一节点的电位，以关闭第一和第二输出模块；所述第二下拉模块接入下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号和第一恒压负电位或接入下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号和第二恒压负电位，并在第4N+4条扫描信号的控制下拉低第六节点的电位，以关闭第三和第四输出模块；

所述下拉维持模块接入第一低频驱动信号、第二低频驱动信号、以及第一恒压负电位或接入第一低频驱动信号、第二低频驱动信号、第一恒压负电位和第二恒压负电位，并在第一低频驱动信号、第二低频驱动信号、以及第一节点的控制下拉低第4N-3和第4N-2条扫描信号的电位，在第一低频驱动信号第二低频驱动信号以及第六节点的控制下拉低第4N-1和第4N条扫描信号的电位，维持所述第一、第二、第三、及第四输出模块处于关闭状态；

所述第一低频驱动信号与所述第二低频驱动信号的电位相反。

除第一级GOA电路共享单元外，在第N级GOA电路共享单元中：所述第一上拉控制模块包括：第十一薄膜晶体管，所述第十一薄膜晶体管的栅极和源极均接入上一级第N-1级GOA电路共享单元输出的第4N-5条扫描信号，漏极电性连接第一节点；

所述第二上拉控制模块包括：第十二薄膜晶体管，所述第十二薄膜晶体管的栅极和源极均接入第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接第六节点。

所述第一输出模块包括：第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极电性连接第一节点，源极接入第M条时钟信号，漏极电性连接于第N级GOA电路共享单元输出的第4N-3条扫描信号；以及第一电容，所述第一电容的一端电性连接第一节点，另一端电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号；

所述第二输出模块包括：第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极电性连接第一节点，源极接入第M+1条时钟信号，漏极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号；以及第二电容，所述第二电容的一端电性连接第一节点，另一端电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号；

所述第三输出模块包括：第二十三薄膜晶体管，所述第二十三薄膜晶体管的栅极电性连接第六节点,源极接入第M+2条时钟信号，漏极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号；以及第三电容，所述第三电容的一端电性连接第六节点，另一端电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号；

所述第四输出模块包括：第二十四薄膜晶体管，所述第二十四薄膜晶体管的栅极电性连接第六节点，源极接入第M+3条时钟信号，漏极电性连接第N级GOA电路共享单元输出的第4N条扫描信号；以及第四电容，所述第四电容的一端电性连接第六节点，另一端电性连接第N级GOA电路共享单元输出的第4N条扫描信号。

所述第一下拉模块包括：第四十一薄膜晶体管，所述第四十一薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号，源极电性连接第一节点，漏极电性连接第一恒压负电位；

所述第二下拉模块包括：第八十一薄膜晶体管；所述第八十一薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号，源极电性连接第六节点，漏极电性连接第一恒压负电位。

所述第一下拉模块还包括：第三十一薄膜晶体管、及第三十二薄膜晶体管；所述第三十一薄膜晶体管的栅极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接第一恒压负电位；所述第三十二薄膜晶体管的栅极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号，漏极电性连接第一恒压负电位；

所述第二下拉模块还包括：第七十一薄膜晶体管、及第七十二薄膜晶体管；所述第七十一薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+1条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，漏极电性连接第一恒压负电位；所述第七十二薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，漏极电性连接第一恒压负电位。

所述下拉维持模块包括：第三十三薄膜晶体管、第三十四薄膜晶体管、第三十五薄膜晶体管、第三十六薄膜晶体管、第四十二薄膜晶体管、第四十三薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第五十五薄膜晶体管、第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第七十三薄膜晶体管、第七十四薄膜晶体管、第七十五薄膜晶体管、第七十六薄膜晶体管、第八十二薄膜晶体管、第八十三薄膜晶体管、第九十一薄膜晶体管、第九十二薄膜晶体管、及第九十三薄膜晶体管；

所述第三十三薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接第一恒压负电位；第三十四薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号，漏极电性连接第一恒压负电位；第三十五薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接于第一恒压负电位；第三十六薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号，漏极电性连接第一恒压负电位；第四十二薄膜晶体管的栅极电性连接第二节点，源极电性连接第一节点，漏极电性连接第一恒压负电位；第四十三薄膜晶体管的栅极电性连接第三节点，源极电性连接第一节点，漏极电性连接第一恒压负电位；第五十一薄膜晶体管的栅极和源极接入第一低频驱动信号，漏极电性连接第四节点；第五十二薄膜晶体管的栅极电性连接第一节点，源极电性连接第四节点，漏极电性连接第一恒压负电位；第五十三薄膜晶体管的栅极电性连接第四节点，源极接入第一低频驱动信号，漏极电性连接于第二节点；第五十四薄膜晶体管的栅极接入第二低频驱动信号，源极接入第一低频驱动信号，漏极电性连接第二节点；第五十五薄膜晶体管的栅极电性连接第一节点，源极电性连接第二节点，漏极电性连接第三节点；第六十一薄膜晶体管的栅极及源极接入第二低频驱动信号，漏极电性连接第五节点；第六十二薄膜晶体管的栅极电性连接第一节点，源极电性连接第五节点，漏极电性连接第一恒压负电位；第六十三薄膜晶体管的栅极电性连接第五节点，源极接入第二低频驱动信号，漏极电性连接第三节点；第六十四薄膜晶体管的栅极接入第一低频驱动信号，源极接入第二低频驱动信号，漏极电性连接于第三节点；所述第七十三薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，漏极电性连接第一恒压负电位；第七十四薄膜晶体管的栅极电性连接第二节点,源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，漏极电性连接第一恒压负电位；第七十五薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，漏极电性连接于第一恒压负电位；第七十六薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，漏极电性连接第一恒压负电位；第八十二薄膜晶体管的栅极电性连接第二节点，源极电性连接第六节点，漏极电性连接第一恒压负电位；第八十三薄膜晶体管的栅极电性连接第三节点，源极电性连接第六节点，漏极电性连接第一恒压负电位；第九十一薄膜晶体管的栅极电性连接第六节点，源极电性连接第四节点，漏极电性连接第一恒压负电位；第九十二薄膜晶体管的栅极电性连接第六节点，源极电性连接第二节点，漏极电性连接第三节点；第九十三薄膜晶体管的栅极电性连接第六节点，源极电性连接第五节点，漏极电性连接第一恒压负电位。

所述第一恒压负电位的电压值大于所述第二恒压负电位的电压值；

所述第一下拉模块包括：第四十一薄膜晶体管，所述第四十一薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号，源极电性连接第一节点，漏极电性连接第二恒压负电位；

所述第二下拉模块包括：第八十一薄膜晶体管；所述第八十一薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号，源极电性连接第六节点，漏极电性连接第二恒压负电位；

所述下拉维持模块包括：第三十三薄膜晶体管、第三十四薄膜晶体管、第三十五薄膜晶体管、第三十六薄膜晶体管、第四十二薄膜晶体管、第四十三薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第五十五薄膜晶体管、第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第七十三薄膜晶体管、第七十四薄膜晶体管、第七十五薄膜晶体管、第七十六薄膜晶体管、第八十二薄膜晶体管、第八十三薄膜晶体管、第九十一薄膜晶体管、第九十二薄膜晶体管、及第九十三薄膜晶体管；

所述第三十三薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接第一恒压负电位；第三十四薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号，漏极电性连接第一恒压负电位；第三十五薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接于第一恒压负电位；第三十六薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号，漏极电性连接第一恒压负电位；第四十二薄膜晶体管的栅极电性连接第二节点，源极电性连接第一节点，漏极电性连接第二恒压负电位；第四十三薄膜晶体管的栅极电性连接第三节点，源极电性连接第一节点，漏极电性连接第二恒压负电位；第五十一薄膜晶体管的栅极和源极接入第一低频驱动信号，漏极电性连接第四节点；第五十二薄膜晶体管的栅极电性连接第一节点，源极电性连接第四节点，漏极电性连接第二恒压负电位；第五十三薄膜晶体管的栅极电性连接第四节点，源极接入第一低频驱动信号，漏极电性连接于第二节点；第五十四薄膜晶体管的栅极接入第二低频驱动信号，源极接入第一低频驱动信号，漏极电性连接第二节点；第五十五薄膜晶体管的栅极电性连接第一节点，源极电性连接第二节点，漏极电性连接第三节点；第六十一薄膜晶体管的栅极及源极接入第二低频驱动信号，漏极电性连接第五节点；第六十二薄膜晶体管的栅极电性连接第一节点，源极电性连接第五节点，漏极电性连接第二恒压负电位；第六十三薄膜晶体管的栅极电性连接第五节点，源极接入第二低频驱动信号，漏极电性连接第三节点；第六十四薄膜晶体管的栅极接入第一低频驱动信号，源极接入第二低频驱动信号，漏极电性连接于第三节点；所述第七十三薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，漏极电性连接第一恒压负电位；第七十四薄膜晶体管的栅极电性连接第二节点，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，漏极电性连接第一恒压负电位；第七十五薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，漏极电性连接于第一恒压负电位；第七十六薄膜晶体管的栅极电性连接第三节点，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，漏极电性连接第一恒压负电位；第八十二薄膜晶体管的栅极电性连接第二节点，源极电性连接第六节点，漏极电性连接第二恒压负电位；第八十三薄膜晶体管的栅极电性连接第三节点，源极电性连接第六节点，漏极电性连接第二恒压负电位；第九十一薄膜晶体管的栅极电性连接第六节点，源极电性连接第四节点，漏极电性连接第二恒压负电位；第九十二薄膜晶体管的栅极电性连接第六节点，源极电性连接第二节点，漏极电性连接第三节点；第九十三薄膜晶体管的栅极电性连接第六节点，源极电性连接第五节点，漏极电性连接第二恒压负电位。

所述第一下拉模块还包括：第三十一薄膜晶体管、及第三十二薄膜晶体管；所述第三十一薄膜晶体管的栅极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接第一恒压负电位；所述第三十二薄膜晶体管的栅极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号，漏极电性连接第一恒压负电位；

所述第二下拉模块还包括：第七十一薄膜晶体管、及第七十二薄膜晶体管；所述第七十一薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N-1条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号，漏极电性连接第一恒压负电位；所述第七十二薄膜晶体管的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号，漏极电性连接第一恒压负电位。

在第一级GOA电路共享单元中，所述第十一薄膜晶体管的栅极接入电路起始信号。

包括八条时钟信号：第一、第二、第三、第四、第五、第六、第七、及第八条时钟信号；当所述第M条时钟信号为第六条时钟信号时，第M+3条时钟信号为第一条时钟信号；当所述第M条时钟信号为第七条时钟信号时，第M+2条时钟信号为第一条时钟信号，第M+3条时钟信号为第二条时钟信号；当所述第M条时钟信号为第八条时钟信号时，第M+1条时钟信号为第一条时钟信号，第M+2条时钟信号为第二条时钟信号，第M+3条时钟信号为第三条时钟信号；

所述第一、第二、第三、第四、第五、第六、第七、及第八条时钟信号的脉冲周期相同，以前一条时钟信号的上升沿为基准，经过二分之一脉冲持续时间后，后一条时钟信号的上升沿产生。

本发明的有益效果：本发明提供了一种GOA电路，所述GOA电路通过对电路结构进行设计，将传统的GOA电路中相邻的四级GOA单元构成一个GOA电路共享单元，在GOA电路共享单元中，前两级GOA单元共用一个控制节点，而后两级GOA单元共用另一控制节点，并使相邻的四级GOA单元共享下拉维持模块，保留一级完整的下拉维持模块，简化另外三级的下拉维持模块，可以减少GOA电路中薄膜晶体管的数量，并减少布线设计，有利于减小GOA电路设计空间，以实现窄边框设计，同时由于简化了GOA电路，可以降低GOA电路的功耗。

附图说明

为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。

附图中，

图1为本发明的GOA电路的第一实施例的电路图；

图2为本发明的GOA电路的时序图；

图3为本发明的GOA电路的第二实施例的电路图；

图4为本发明的GOA电路的第三实施例的电路图。

具体实施方式

为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。

本发明提供一种GOA电路，包括：级联的多级GOA电路共享单元，每一级GOA电路共享单元均包括：第一和第二上拉控制模块101、102、第一、第二、第三、及第四输出模块201、202、203、204、第一和第二下拉模块301、302、以及下拉维持模块400；

所述第一上拉控制模块101、第一输出模块201、第二输出模块202、以及第一下拉模块301均电性连接于第一节点Q(N)；所述第二上拉控制模块102、第三输出模块203、第四输出模块204、以及第二下拉模块302均电性连接于第六节点Q’(N)；所述下拉维持模块400同时电性连接第一节点Q(N)和第六节点Q’(N)；

设M和N均为正整数，除第一级GOA电路共享单元外，在第N级GOA电路共享单元中：

所述第一、第二、第三、及第四输出模块201、202、203、204分别接入第M、第M+1、第M+2、及第M+3条时钟信号CK(M)、CK(M+1)、CK(M+2)、CK(M+3)，并分别利用第M、第M+1、第M+2、及第M+3条时钟信号CK(M)、CK(M+1)、CK(M+2)、CK(M+3)依次输出第4N-3、第4N-2、第4N-1、以及第4N条扫描信号G(4N-3)、G(4N-2)、G(4N-1)、G(4N)；

所述第一上拉控制模块101接入上一级第N-1级GOA电路共享单元输出的第4N-5条扫描信号G(4N-5)，并利用第4N-5条扫描信号G(4N-5)为第一节点Q(N)充电，以控制第一和第二输出模块201、202打开进行扫描信号输出；所述第二上拉控制模块102接入第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)，并利用第4N-3条扫描信号G(4N-3)为第六节点Q’(N)充电，以控制第三和第四输出模块203、204打开进行扫描信号输出；

所述第一下拉模块301接入下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号G(4N+2)和第一恒压负电位VSS1或接入下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号G(4N+2)和第二恒压负电位VSS2，并在第4N+2条扫描信号G(4N+2)的控制下拉低第一节点Q(N)的电位，以关闭第一和第二输出模块201、202；所述第二下拉模块302接入下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号G(4N+4)和第一恒压负电位VSS1或接入下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号G(4N+4)和第二恒压负电位VSS2，并在第4N+4条扫描信号G(4N+4)的控制下拉低第六节点Q’(N)的电位，以关闭第三和第四输出模块203、204；

所述下拉维持模块400接入第一低频驱动信号LC1、第二低频驱动信号LC2、以及第一恒压负电位VSS1或接入第一低频驱动信号LC1、第二低频驱动信号LC2、第一恒压负电位VSS1和第二恒压负电位VSS2，并在第一低频驱动信号LC1、第二低频驱动信号LC2、以及第一节点Q(N)的控制下拉低第4N-3和第4N-2条扫描信号G(4N-3)、G(4N-2)的电位，在第一低频驱动信号LC1、第二低频驱动信号LC2、以及第六节点Q’(N)的控制下拉低第4N-1和第4N条扫描信号G(4N-1)、G(4N)的电位，维持所述第一、第二、第三、及第四输出模块201、202、203、204处于关闭状态；

所述第一低频驱动信号LC1与所述第二低频驱动信号LC2的电位相反。

请参阅图1，为本发明的GOA电路的第一实施例的电路图，设M和N均为正整数，在本发明的第一实施例中，除第一级GOA电路共享单元外，在第N级GOA电路共享单元中：

所述第一上拉控制模块101包括：第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极和源极均电性连接上一级第N-1级GOA电路共享单元输出的第4N-5条扫描信号G(4N-5)，漏极电性连接第一节点Q(N)；

所述第一输出模块201包括：第二十一薄膜晶体管T21，所述第二十一薄膜晶体管T21的栅极电性连接第一节点Q(N)，源极接入第M条时钟信号CK(M)，漏极电性连接于第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)；以及第一电容C10，所述第一电容C10的一端电性连接第一节点Q(N)，另一端电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)；

所述第二输出模块202包括：第二十二薄膜晶体管T22，所述第二十二薄膜晶体管T22的栅极电性连接第一节点Q(N)，源极接入第M+1条时钟信号CK(M+1)，漏极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)；及第二电容C20，所述第二电容C20的一端电性连接第一节点Q(N)，另一端电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)；

所述第一下拉模块301包括：第四十一薄膜晶体管T41、第三十一薄膜晶体管T31、及第三十二薄膜晶体管T32；所述第四十一薄膜晶体管T41的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号G(4N+2)，源极电性连接第一节点Q(N)，漏极电性连接第一恒压负电位VSS1；所述第三十一薄膜晶体管T31的栅极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)，漏极电性连接第一恒压负电位VSS1；所述第三十二薄膜晶体管T32的栅极电性连接第N级GOA电路共享单元输出的第4N条扫描信号G(4N)，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)，漏极电性连接第一恒压负电位VSS1；

所述第二上拉控制模块102包括：第十二薄膜晶体管T12，所述第十二薄膜晶体管T12的栅极和源极均电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号，漏极电性连接第六节点Q’(N)；

所述第三输出模块203包括：第二十三薄膜晶体管T23，所述第二十三薄膜晶体管T23的栅极电性连接第六节点Q’(N),源极接入第M+2条时钟信号CK(M+2)，漏极电性连接于第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)；以及第三电容C30，所述第三电容C30的一端电性连接第六节点Q’(N)，另一端电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)；

所述第四输出模块204包括：第二十四薄膜晶体管T24，所述第二十四薄膜晶体管T24的栅极电性连接第六节点Q’(N)，源极接入第M+3条时钟信号CK(M+3)，漏极电性连接第N级GOA电路共享单元输出的第4N条扫描信号G(4N)；及第四电容C40，所述第四电容C40的一端电性连接第六节点Q’(N)，另一端电性连接第N级GOA电路共享单元输出的第4N条扫描信号G(4N)；

所述第二下拉模块302包括：第八十一薄膜晶体管T81、第七十一薄膜晶体管T71、及第七十二薄膜晶体管T72；所述第八十一薄膜晶体管T81的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号G(4N+4)，源极电性连接第六节点Q’(N)，漏极电性连接第一恒压负电位VSS1；所述第七十一薄膜晶体管T71的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+1条扫描信号G(4N+1)，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)，漏极电性连接第一恒压负电位VSS1；所述第七十二薄膜晶体管T72的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号G(4N+2)，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号G(4N)，漏极电性连接第一恒压负电位VSS1；

所述下拉维持模块400包括：第三十三薄膜晶体管T33、第三十四薄膜晶体管T34、第三十五薄膜晶体管T35、第三十六薄膜晶体管T36、第四十二薄膜晶体管T42、第四十三薄膜晶体管T43、第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、第五十四薄膜晶体管T54、第五十五薄膜晶体管T55、第六十一薄膜晶体管T61、第六十二薄膜晶体管T62、第六十三薄膜晶体管T63、第六十四薄膜晶体管T64、第七十三薄膜晶体管T73、第七十四薄膜晶体管T74、第七十五薄膜晶体管T75、第七十六薄膜晶体管T76、第八十二薄膜晶体管T82、第八十三薄膜晶体管T83、第九十一薄膜晶体管T91、第九十二薄膜晶体管T92、及第九十三薄膜晶体管T93；

所述第三十三薄膜晶体管T33的栅极电性连接第二节点P(N)，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)，漏极电性连接第一恒压负电位VSS1；第三十四薄膜晶体管T34的栅极电性连接第二节点P(N),源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)，漏极电性连接第一恒压负电位VSS1；第三十五薄膜晶体管T35的栅极电性连接第三节点K(N)，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)，漏极电性连接于第一恒压负电位VSS1；第三十六薄膜晶体管T36的栅极电性连接第三节点K(N)，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)，漏极电性连接第一恒压负电位VSS1；第四十二薄膜晶体管T42的栅极电性连接第二节点P(N)，源极电性连接第一节点Q(N)，漏极电性连接第一恒压负电位VSS1；第四十三薄膜晶体管T43的栅极电性连接第三节点K(N)，源极电性连接第一节点Q(N)，漏极电性连接第一恒压负电位VSS1；第五十一薄膜晶体管T51的栅极和源极接入第一低频驱动信号LC1，漏极电性连接第四节点S(N)；第五十二薄膜晶体管T52的栅极电性连接第一节点Q(N)，源极电性连接第四节点S(N)，漏极电性连接第一恒压负电位VSS1；第五十三薄膜晶体管T53的栅极电性连接第四节点S(N)，源极接入第一低频驱动信号LC1，漏极电性连接于第二节点P(N)；第五十四薄膜晶体管T54的栅极接入第二低频驱动信号LC2，源极接入第一低频驱动信号LC1，漏极电性连接第二节点P(N)；第五十五薄膜晶体管T55的栅极电性连接第一节点Q(N)，源极电性连接第二节点P(N)，漏极电性连接第三节点K(N)；第六十一薄膜晶体管T61的栅极及源极接入第二低频驱动信号LC2，漏极电性连接第五节点T(N)；第六十二薄膜晶体管T62的栅极电性连接第一节点Q(N)，源极电性连接第五节点T(N)，漏极电性连接第一恒压负电位VSS1；第六十三薄膜晶体管T63的栅极电性连接第五节点T(N)，源极接入第二低频驱动信号LC2，漏极电性连接第五节点T(N)；第六十四薄膜晶体管T64的栅极接入第一低频驱动信号LC1，源极接入第二低频驱动信号LC2，漏极电性连接于第三节点K(N)；所述第七十三薄膜晶体管T73的栅极电性连接第二节点P(N)，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)，漏极电性连接第一恒压负电位VSS1；第七十四薄膜晶体管T74的栅极电性连接第二节点P(N),源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号G(4N)，漏极电性连接第一恒压负电位VSS1；第七十五薄膜晶体管T75的栅极电性连接第三节点K(N)，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)，漏极电性连接于第一恒压负电位VSS1；第七十六薄膜晶体管T76的栅极电性连接第三节点K(N)，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号G(4N)，漏极电性连接第一恒压负电位VSS1；第八十二薄膜晶体管T82的栅极电性连接第二节点P(N)，源极电性连接第六节点Q’(N)，漏极电性连接第一恒压负电位VSS1；第八十三薄膜晶体管T83的栅极电性连接第三节点K(N)，源极电性连接第六节点Q’(N)，漏极电性连接第一恒压负电位VSS1；第九十一薄膜晶体管T91的栅极电性连接第六节点Q’(N)，源极电性连接第四节点S(N)，漏极电性连接第一恒压负电位VSS1；第九十二薄膜晶体管T92的栅极电性连接第六节点Q’(N)，源极电性连接第二节点P(N)，漏极电性连接第三节点K(N)；第九十三薄膜晶体管T93的栅极电性连接第六节点Q’(N)，源极电性连接第五节点T(N)，漏极电性连接第一恒压负电位VSS1；

所述第一低频驱动信号LC1与所述第二低频驱动信号LC2的电位相反。

具体地，所述各个薄膜晶体管均为非晶硅薄膜晶体管、氧化物薄膜晶体管、或多晶硅薄膜晶体管。

具体地，在第一级GOA电路共享单元中，所述第十一薄膜晶体管T11的栅极接入电路起始信号STV。

需要说明的是，请参阅图2，上述GOA电路包括八条时钟信号：第一、第二、第三、第四、第五、第六、第七、及第八条时钟信号CK(1)、CK(2)、CK(3)、CK(4)、CK(5)、CK(6)、CK(7)、CK(8)；当所述第M条时钟信号CK(M)为第六条时钟信号CK(6)时，第M+3条时钟信号CK(M+3)为第一条时钟信号CK(1)；当所述第M条时钟信号CK(M)为第七条时钟信号CK(7)时，第M+2条时钟信号CK(M+2)为第一条时钟信号CK(1)，第M+3条时钟信号CK(M+3)为第二条时钟信号CK(2)；当所述第M条时钟信号CK(M)为第八条时钟信号CK(8)时，第M+1条时钟信号CK(M+1)为第一条时钟信号CK(1)，第M+2条时钟信号CK(M+2)为第二条时钟信号CK(2)，第M+3条时钟信号CK(M+3)为第三条时钟信号CK(3)。

进一步地，所述第一、第二、第三、第四、第五、第六、第七、及第八条时钟信号CK(1)、CK(2)、CK(3)、CK(4)、CK(5)、CK(6)、CK(7)、CK(8)的脉冲周期相同，以前一条时钟信号的上升沿为基准，经过二分之一脉冲持续时间后，后一条时钟信号的上升沿产生。

具体地，请参阅图2，本发明的GOA电路的工作过程如下：首先，第N-1级GOA电路共享单元输出的第4N-5条扫描信号G(4N-5)提供高电位，第十一薄膜晶体管T11导通，将第一节点Q(N)充电至高电位，第五十五薄膜晶体管T55、第五十二薄膜晶体管T52、及第六十二薄膜晶体管T62导通，第四节点S(N)、及第五节点T(N)被拉低至第一恒压低电位VSS1，第一低频驱动信号LC1提供高电位，第二低频驱动信号LC2提供低电位，第六十四薄膜晶体管T64导通，第三节点K(N)被拉低至低电位，同时由于第五十五薄膜晶体管T55导通，第二节点P(N)与第三节点K(N)电位相同保持低电位；接着第N-1级GOA电路共享单元输出的第4N-5条扫描信号G(4N-5)提供低电位，第十一薄膜晶体管T11关闭，第一节点Q(N)由于第一电容C10和第二电容C20的电压保持作用维持高电位，第二十二薄膜晶体管T21与第二十二薄膜晶体管T22均导通，第M条时钟信号CK(M)提供高电位，第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)输出高电位，第十二薄膜晶体管T12导通，将第六节点Q’(N)充电至高电位，二分之一个脉冲持续时间后，第M+1条时钟信号CK(M+1)提供高电位，第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)输出高电位；之后，第M条时钟信号CK(M)提供低电位，第M+2条时钟信号CK(M+2)提供高电位，此时第二十三薄膜晶体管T23和第二十四薄膜晶体管T24均开启，第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)输出高电位，第三十一薄膜晶体管T31开启，第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)输出低电位，二分之一个脉冲持续时间后第M+3条时钟信号CK(M+3)提供高电位，第N级GOA电路共享单元输出的第4N条扫描信号G(4N)输出高电位，第三十二薄膜晶体管T32开启，第N级GOA电路共享单元输出的第4N-2条扫描信号G(4N-2)输出低电位；接着，第N+1级GOA电路共享单元输出的第4N+1条扫描信号G(4N+1)提供高电位，第七十一薄膜晶体管T71开启，第N级GOA电路共享单元输出的第4N-1条扫描信号G(4N-1)输出低电位；然后第N+1级GOA电路共享单元输出的第4N+2条扫描信号G(4N+2)提供高电位，第七十二薄膜晶体管T72开启，第N级GOA电路共享单元输出的第4N条扫描信号G(4N)输出低电位，同时第四十一薄膜晶体管T41开启，第一节点Q(N)被拉低至第一恒压低电位VSS1，第五十二薄膜晶体管T52和第六十二薄膜晶体管T62关闭，然后第N+1级GOA电路共享单元输出的第4N+4条扫描信号G(4N+4)输出高电位，第八十一薄膜晶体管T81开启，第六节点Q’(N)被拉低至第一恒压低电位VSS1，由于第一低频驱动信号LC1仍保持高电位，第二低频驱动信号LC2仍保持低电位，第五十一薄膜晶体管T51开启，第四节点S(N)充电至高电位，第五十三薄膜晶体管T53开启，第二节点P(N)被充电至高电位，第三十三薄膜晶体管T33、第三十四薄膜晶体管T34、第四十二薄膜晶体管T42、第七十三薄膜晶体管T73、第七十四薄膜晶体管T74、及第八十二薄膜晶体管T82开启，第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)、第4N-2条扫描信号G(4N-2)、第4N-1条扫描信号G(4N-1)、第4N条扫描信号G(4N)、第一节点Q(N)、及第六节点Q’(N)均被维持在第一恒压负电位VSS1。

需要说明的是，本发明的GOA电路中，每一级GOA电路共享单元的功能均与传统的GOA电路中相邻的四级GOA单元的功能相同，每一个扫描信号对应驱动显示面板中的一条扫描线，每一级GOA电路共享单元均产生四条相邻的扫描信号，为各个对应的扫描线依次充电，每一级GOA电路共享单元均相当于对传统的GOA电路中相邻的四级GOA单元进行整合，使前两级GOA单元共用第一节点Q(N)，而后两级GOA单元共用第六节点Q’(N)，并使相邻的四级GOA单元共享下拉维持模块，保留一级完整的下拉维持模块，简化另外三级的下拉维持模块，可以减少GOA电路中薄膜晶体管的数量，并减少布线设计，有利于减小GOA电路设计空间，以实现窄边框设计，同时由于简化了GOA电路，可以降低GOA电路的功耗。

请参阅图3，为本发明的GOA电路的第二实施例，其与本发明的第一实施例的区别在于，第一下拉模块301中不设有第三十一薄膜晶体管T31、及第三十二薄膜晶体管T32，同时第二下拉模块302中不设有第七十一薄膜晶体管T71、及第七十二薄膜晶体管T72，其余均与第一实施例相同，在此不再赘述。由于第N级GOA电路共享单元输出的第4N-3条扫描信号G(4N-3)、第4N-2条扫描信号G(4N-2)、第4N-1条扫描信号G(4N-1)、及第4N条扫描信号G(4N)的电位均可分别通过第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23、及第二十四薄膜晶体管T24由第M条时钟信号CK(M)、第M+1条时钟信号CK(M+1)、第M+2条时钟信号CK(M+2)、及第M+3条时钟信号CK(M+3)及时拉低，因此电路中可不设置第三十一薄膜晶体管T31、第三十二薄膜晶体管T32、第七十一薄膜晶体管T71、及第七十二薄膜晶体管T72，进一步地减少薄膜晶体管的数量和布线设计，减小GOA电路设计空间，降低GOA电路的功耗。

请参阅图4，为本发明的GOA电路的第三实施例，其与本发明的第二实施例的区别在于，增设了第二恒压负电位VSS2，并且第四十一薄膜晶体管T41、第四十二薄膜晶体管T42、第四十三薄膜晶体管T43、第五十二薄膜晶体管T52、第六十二薄膜晶体管T62、第八十一薄膜晶体管T81、第八十二薄膜晶体管T82、第八十三薄膜晶体管T83、第九十一薄膜晶体管T91、及第九十三薄膜晶体管T93的漏极由电性连接第一恒压负电位VSS1改为电性连接第二恒压负电位VSS2。其余均与第二实施例相同，在此不再赘述。可以理解的是，在本发明的第三实施例中，也可以如第一实施例一样保留第三十一薄膜晶体管T31、第三十二薄膜晶体管T32、第七十一薄膜晶体管T71、及第七十二薄膜晶体管T72，其连接方式与第一实施例相同，这种改变不会影响本发明的实现。

具体地，所述第一恒压负电位VSS1的电压值大于所述第二恒压负电位VSS2的电压值。

需要说明的是，通过同时设置第一恒压负电位VSS1以及第二恒压负电位VSS2，且第一恒压负电位VSS1的电压值大于第二恒压负电位VSS2的电压值，可以将GOA电路共享单元中的第一节点Q(N)和第六节点Q’(N)在非作用期间拉到更低电位，使得非作用期间，第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23、及第二十四薄膜晶体管T24的栅极和源极的电压差Vgs<0，从更好关闭第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23、及第二十四薄膜晶体管T24，减小第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23、及第二十四薄膜晶体管T24的漏电影响。同时，在非作用期间，第一节点Q(N)和第六节点Q’(N)处于更低的负电位也能降低GOA电路的输出的波纹(Ripple)。

综上所述，本发明提供了一种GOA电路，所述GOA电路通过对电路结构进行设计，将传统的GOA电路中相邻的四级GOA单元构成一个GOA电路共享单元，在GOA电路共享单元中，前两级GOA单元共用一个控制节点，而后两级GOA单元共用另一控制节点，并使相邻的四级GOA单元共享下拉维持模块，保留一级完整的下拉维持模块，简化另外三级的下拉维持模块，可以减少GOA电路中薄膜晶体管的数量，并减少布线设计，有利于减小GOA电路设计空间，以实现窄边框设计，同时由于简化了GOA电路，可以降低GOA电路的功耗。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种GOA电路，其特征在于，包括：级联的多级GOA电路共享单元，每一级GOA电路共享单元均包括：第一和第二上拉控制模块(101、102)、第一、第二、第三、及第四输出模块(201、202、203、204)、第一和第二下拉模块(301、302)、以及下拉维持模块(400)；

所述第一上拉控制模块(101)、第一输出模块(201)、第二输出模块(202)、以及第一下拉模块(301)均电性连接于第一节点(Q(N))；所述第二上拉控制模块(102)、第三输出模块(203)、第四输出模块(204)、以及第二下拉模块(302)均电性连接于第六节点(Q’(N))；所述下拉维持模块(400)同时电性连接第一节点(Q(N))和第六节点(Q’(N))；

设M和N均为正整数，除第一级GOA电路共享单元外，在第N级GOA电路共享单元中：

所述第一、第二、第三、及第四输出模块(201、202、203、204)分别接入第M、第M+1、第M+2、及第M+3条时钟信号(CK(M)、CK(M+1)、CK(M+2)、CK(M+3))，并分别利用第M、第M+1、第M+2、及第M+3条时钟信号(CK(M)、CK(M+1)、CK(M+2)、CK(M+3))依次输出第4N-3、第4N-2、第4N-1、以及第4N条扫描信号(G(4N-3)、G(4N-2)、G(4N-1)、G(4N))；

所述第一上拉控制模块(101)接入上一级第N-1级GOA电路共享单元输出的第4N-5条扫描信号(G(4N-5))，并利用第4N-5条扫描信号(G(4N-5))为第一节点(Q(N))充电，以控制第一和第二输出模块(201、202)打开进行扫描信号输出；所述第二上拉控制模块(102)接入第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，并利用第4N-3条扫描信号(G(4N-3))为第六节点(Q’(N))充电，以控制第三和第四输出模块(203、204)打开进行扫描信号输出；

所述第一下拉模块(301)接入下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号(G(4N+2))和第一恒压负电位(VSS1)或接入下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号(G(4N+2))和第二恒压负电位(VSS2)，并在第4N+2条扫描信号(G(4N+2))的控制下拉低第一节点(Q(N))的电位，以关闭第一和第二输出模块(201、202)；所述第二下拉模块(302)接入下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号(G(4N+4))和第一恒压负电位(VSS1)或接入下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号(G(4N+4))和第二恒压负电位(VSS2)，并在第4N+4条扫描信号(G(4N+4))的控制下拉低第六节点(Q’(N))的电位，以关闭第三和第四输出模块(203、204)；

所述下拉维持模块(400)接入第一低频驱动信号(LC1)、第二低频驱动信号(LC2)、以及第一恒压负电位(VSS1)或接入第一低频驱动信号(LC1)、第二低频驱动信号(LC2)、第一恒压负电位(VSS1)和第二恒压负电位(VSS2)，并在第一低频驱动信号(LC1)、第二低频驱动信号(LC2)、以及第一节点(Q(N))的控制下拉低第4N-3和第4N-2条扫描信号(G(4N-3)、G(4N-2))的电位，在第一低频驱动信号(LC1)、第二低频驱动信号(LC2)、以及第六节点(Q’(N))的控制下拉低第4N-1和第4N条扫描信号(G(4N-1)、G(4N))的电位，维持所述第一、第二、第三、及第四输出模块(201、202、203、204)处于关闭状态；

所述第一低频驱动信号(LC1)与所述第二低频驱动信号(LC2)的电位相反。

2.如权利要求1所述的GOA电路，其特征在于，除第一级GOA电路共享单元外，在第N级GOA电路共享单元中：

所述第一上拉控制模块(101)包括：第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极和源极均接入上一级第N-1级GOA电路共享单元输出的第4N-5条扫描信号(G(4N-5))，漏极电性连接第一节点(Q(N))；

所述第二上拉控制模块(102)包括：第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极和源极均接入第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接第六节点(Q’(N))。

3.如权利要求1所述的GOA电路，其特征在于，所述第一输出模块(201)包括：第二十一薄膜晶体管(T21)，所述第二十一薄膜晶体管(T21)的栅极电性连接第一节点(Q(N))，源极接入第M条时钟信号(CK(M))，漏极电性连接于第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))；以及第一电容(C10)，所述第一电容(C10)的一端电性连接第一节点(Q(N))，另一端电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))；

所述第二输出模块(202)包括：第二十二薄膜晶体管(T22)，所述第二十二薄膜晶体管(T22)的栅极电性连接第一节点(Q(N))，源极接入第M+1条时钟信号(CK(M+1))，漏极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))；以及第二电容(C20)，所述第二电容(C20)的一端电性连接第一节点(Q(N))，另一端电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))；

所述第三输出模块(203)包括：第二十三薄膜晶体管(T23)，所述第二十三薄膜晶体管(T23)的栅极电性连接第六节点(Q’(N)),源极接入第M+2条时钟信号(CK(M+2))，漏极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))；以及第三电容(C30)，所述第三电容(C30)的一端电性连接第六节点(Q’(N))，另一端电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))；

所述第四输出模块(204)包括：第二十四薄膜晶体管(T24)，所述第二十四薄膜晶体管(T24)的栅极电性连接第六节点(Q’(N))，源极接入第M+3条时钟信号(CK(M+3))，漏极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))；以及第四电容(C40)，所述第四电容(C40)的一端电性连接第六节点(Q’(N))，另一端电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))。

4.如权利要求1所述的GOA电路，其特征在于，所述第一下拉模块(301)包括：第四十一薄膜晶体管(T41)，所述第四十一薄膜晶体管(T41)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号(G(4N+2))，源极电性连接第一节点(Q(N))，漏极电性连接第一恒压负电位(VSS1)；

所述第二下拉模块(302)包括：第八十一薄膜晶体管(T81)；所述第八十一薄膜晶体管(T81)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号(G(4N+4))，源极电性连接第六节点(Q’(N))，漏极电性连接第一恒压负电位(VSS1)。

5.如权利要求4所述的GOA电路，其特征在于，所述第一下拉模块(301)还包括：第三十一薄膜晶体管(T31)、及第三十二薄膜晶体管(T32)；所述第三十一薄膜晶体管(T31)的栅极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接第一恒压负电位(VSS1)；所述第三十二薄膜晶体管(T32)的栅极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))，漏极电性连接第一恒压负电位(VSS1)；

所述第二下拉模块(302)还包括：第七十一薄膜晶体管(T71)、及第七十二薄膜晶体管(T72)；所述第七十一薄膜晶体管(T71)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+1条扫描信号(G(4N+1))，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，漏极电性连接第一恒压负电位(VSS1)；所述第七十二薄膜晶体管(T72)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号(G(4N+2))，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，漏极电性连接第一恒压负电位(VSS1)。

6.如权利要求1所述的GOA电路，其特征在于，所述下拉维持模块(400)包括：第三十三薄膜晶体管(T33)、第三十四薄膜晶体管(T34)、第三十五薄膜晶体管(T35)、第三十六薄膜晶体管(T36)、第四十二薄膜晶体管(T42)、第四十三薄膜晶体管(T43)、第五十一薄膜晶体管(T51)、第五十二薄膜晶体管(T52)、第五十三薄膜晶体管(T53)、第五十四薄膜晶体管(T54)、第五十五薄膜晶体管(T55)、第六十一薄膜晶体管(T61)、第六十二薄膜晶体管(T62)、第六十三薄膜晶体管(T63)、第六十四薄膜晶体管(T64)、第七十三薄膜晶体管(T73)、第七十四薄膜晶体管(T74)、第七十五薄膜晶体管(T75)、第七十六薄膜晶体管(T76)、第八十二薄膜晶体管(T82)、第八十三薄膜晶体管(T83)、第九十一薄膜晶体管(T91)、第九十二薄膜晶体管(T92)、及第九十三薄膜晶体管(T93)；

所述第三十三薄膜晶体管(T33)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接第一恒压负电位(VSS1)；第三十四薄膜晶体管(T34)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))，漏极电性连接第一恒压负电位(VSS1)；第三十五薄膜晶体管(T35)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接于第一恒压负电位(VSS1)；第三十六薄膜晶体管(T36)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))，漏极电性连接第一恒压负电位(VSS1)；第四十二薄膜晶体管(T42)的栅极电性连接第二节点(P(N))，源极电性连接第一节点(Q(N))，漏极电性连接第一恒压负电位(VSS1)；第四十三薄膜晶体管(T43)的栅极电性连接第三节点(K(N))，源极电性连接第一节点(Q(N))，漏极电性连接第一恒压负电位(VSS1)；第五十一薄膜晶体管(T51)的栅极和源极接入第一低频驱动信号(LC1)，漏极电性连接第四节点(S(N))；第五十二薄膜晶体管(T52)的栅极电性连接第一节点(Q(N))，源极电性连接第四节点(S(N))，漏极电性连接第一恒压负电位(VSS1)；第五十三薄膜晶体管(T53)的栅极电性连接第四节点(S(N))，源极接入第一低频驱动信号(LC1)，漏极电性连接于第二节点(P(N))；第五十四薄膜晶体管(T54)的栅极接入第二低频驱动信号(LC2)，源极接入第一低频驱动信号(LC1)，漏极电性连接第二节点(P(N))；第五十五薄膜晶体管(T55)的栅极电性连接第一节点(Q(N))，源极电性连接第二节点(P(N))，漏极电性连接第三节点(K(N))；第六十一薄膜晶体管(T61)的栅极及源极接入第二低频驱动信号(LC2)，漏极电性连接第五节点(T(N))；第六十二薄膜晶体管(T62)的栅极电性连接第一节点(Q(N))，源极电性连接第五节点(T(N))，漏极电性连接第一恒压负电位(VSS1)；第六十三薄膜晶体管(T63)的栅极电性连接第五节点(T(N))，源极接入第二低频驱动信号(LC2)，漏极电性连接第三节点(K(N))；第六十四薄膜晶体管(T64)的栅极接入第一低频驱动信号(LC1)，源极接入第二低频驱动信号(LC2)，漏极电性连接于第三节点(K(N))；所述第七十三薄膜晶体管(T73)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，漏极电性连接第一恒压负电位(VSS1)；第七十四薄膜晶体管(T74)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，漏极电性连接第一恒压负电位(VSS1)；第七十五薄膜晶体管(T75)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，漏极电性连接于第一恒压负电位(VSS1)；第七十六薄膜晶体管(T76)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，漏极电性连接第一恒压负电位(VSS1)；第八十二薄膜晶体管(T82)的栅极电性连接第二节点(P(N))，源极电性连接第六节点(Q’(N))，漏极电性连接第一恒压负电位(VSS1)；第八十三薄膜晶体管(T83)的栅极电性连接第三节点(K(N))，源极电性连接第六节点(Q’(N))，漏极电性连接第一恒压负电位(VSS1)；第九十一薄膜晶体管(T91)的栅极电性连接第六节点(Q’(N))，源极电性连接第四节点(S(N))，漏极电性连接第一恒压负电位(VSS1)；第九十二薄膜晶体管(T92)的栅极电性连接第六节点(Q’(N))，源极电性连接第二节点(P(N))，漏极电性连接第三节点(K(N))；第九十三薄膜晶体管(T93)的栅极电性连接第六节点(Q’(N))，源极电性连接第五节点(T(N))，漏极电性连接第一恒压负电位(VSS1)。

7.如权利要求1所述的GOA电路，其特征在于，所述第一恒压负电位(VSS1)的电压值大于所述第二恒压负电位(VSS2)的电压值；

所述第一下拉模块(301)包括：第四十一薄膜晶体管(T41)，所述第四十一薄膜晶体管(T41)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号(G(4N+2))，源极电性连接第一节点(Q(N))，漏极电性连接第二恒压负电位(VSS2)；

所述第二下拉模块(302)包括：第八十一薄膜晶体管(T81)；所述第八十一薄膜晶体管(T81)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+4条扫描信号(G(4N+4))，源极电性连接第六节点(Q’(N))，漏极电性连接第二恒压负电位(VSS2)；

所述下拉维持模块(400)包括：第三十三薄膜晶体管(T33)、第三十四薄膜晶体管(T34)、第三十五薄膜晶体管(T35)、第三十六薄膜晶体管(T36)、第四十二薄膜晶体管(T42)、第四十三薄膜晶体管(T43)、第五十一薄膜晶体管(T51)、第五十二薄膜晶体管(T52)、第五十三薄膜晶体管(T53)、第五十四薄膜晶体管(T54)、第五十五薄膜晶体管(T55)、第六十一薄膜晶体管(T61)、第六十二薄膜晶体管(T62)、第六十三薄膜晶体管(T63)、第六十四薄膜晶体管(T64)、第七十三薄膜晶体管(T73)、第七十四薄膜晶体管(T74)、第七十五薄膜晶体管(T75)、第七十六薄膜晶体管(T76)、第八十二薄膜晶体管(T82)、第八十三薄膜晶体管(T83)、第九十一薄膜晶体管(T91)、第九十二薄膜晶体管(T92)、及第九十三薄膜晶体管(T93)；

所述第三十三薄膜晶体管(T33)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接第一恒压负电位(VSS1)；第三十四薄膜晶体管(T34)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))，漏极电性连接第一恒压负电位(VSS1)；第三十五薄膜晶体管(T35)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接于第一恒压负电位(VSS1)；第三十六薄膜晶体管(T36)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))，漏极电性连接第一恒压负电位(VSS1)；第四十二薄膜晶体管(T42)的栅极电性连接第二节点(P(N))，源极电性连接第一节点(Q(N))，漏极电性连接第二恒压负电位(VSS2)；第四十三薄膜晶体管(T43)的栅极电性连接第三节点(K(N))，源极电性连接第一节点(Q(N))，漏极电性连接第二恒压负电位(VSS2)；第五十一薄膜晶体管(T51)的栅极和源极接入第一低频驱动信号(LC1)，漏极电性连接第四节点(S(N))；第五十二薄膜晶体管(T52)的栅极电性连接第一节点(Q(N))，源极电性连接第四节点(S(N))，漏极电性连接第二恒压负电位(VSS2)；第五十三薄膜晶体管(T53)的栅极电性连接第四节点(S(N))，源极接入第一低频驱动信号(LC1)，漏极电性连接于第二节点(P(N))；第五十四薄膜晶体管(T54)的栅极接入第二低频驱动信号(LC2)，源极接入第一低频驱动信号(LC1)，漏极电性连接第二节点(P(N))；第五十五薄膜晶体管(T55)的栅极电性连接第一节点(Q(N))，源极电性连接第二节点(P(N))，漏极电性连接第三节点(K(N))；第六十一薄膜晶体管(T61)的栅极及源极接入第二低频驱动信号(LC2)，漏极电性连接第五节点(T(N))；第六十二薄膜晶体管(T62)的栅极电性连接第一节点(Q(N))，源极电性连接第五节点(T(N))，漏极电性连接第二恒压负电位(VSS2)；第六十三薄膜晶体管(T63)的栅极电性连接第五节点(T(N))，源极接入第二低频驱动信号(LC2)，漏极电性连接第三节点(K(N))；第六十四薄膜晶体管(T64)的栅极接入第一低频驱动信号(LC1)，源极接入第二低频驱动信号(LC2)，漏极电性连接于第三节点(K(N))；所述第七十三薄膜晶体管(T73)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，漏极电性连接第一恒压负电位(VSS1)；第七十四薄膜晶体管(T74)的栅极电性连接第二节点(P(N))，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，漏极电性连接第一恒压负电位(VSS1)；第七十五薄膜晶体管(T75)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，漏极电性连接于第一恒压负电位(VSS1)；第七十六薄膜晶体管(T76)的栅极电性连接第三节点(K(N))，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，漏极电性连接第一恒压负电位(VSS1)；第八十二薄膜晶体管(T82)的栅极电性连接第二节点(P(N))，源极电性连接第六节点(Q’(N))，漏极电性连接第二恒压负电位(VSS2)；第八十三薄膜晶体管(T83)的栅极电性连接第三节点(K(N))，源极电性连接第六节点(Q’(N))，漏极电性连接第二恒压负电位(VSS2)；第九十一薄膜晶体管(T91)的栅极电性连接第六节点(Q’(N))，源极电性连接第四节点(S(N))，漏极电性连接第二恒压负电位(VSS2)；第九十二薄膜晶体管(T92)的栅极电性连接第六节点(Q’(N))，源极电性连接第二节点(P(N))，漏极电性连接第三节点(K(N))；第九十三薄膜晶体管(T93)的栅极电性连接第六节点(Q’(N))，源极电性连接第五节点(T(N))，漏极电性连接第二恒压负电位(VSS2)。

8.如权利要求7所述的GOA电路，其特征在于，所述第一下拉模块(301)还包括：第三十一薄膜晶体管(T31)、及第三十二薄膜晶体管(T32)；所述第三十一薄膜晶体管(T31)的栅极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，源极电性连接第N级GOA电路共享单元输出的第4N-3条扫描信号(G(4N-3))，漏极电性连接第一恒压负电位(VSS1)；所述第三十二薄膜晶体管(T32)的栅极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，源极电性连接第N级GOA电路共享单元输出的第4N-2条扫描信号(G(4N-2))，漏极电性连接第一恒压负电位(VSS1)；

所述第二下拉模块(302)还包括：第七十一薄膜晶体管(T71)、及第七十二薄膜晶体管(T72)；所述第七十一薄膜晶体管(T71)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N-1条扫描信号(G(4N+1))，源极电性连接第N级GOA电路共享单元输出的第4N-1条扫描信号(G(4N-1))，漏极电性连接第一恒压负电位(VSS1)；所述第七十二薄膜晶体管(T72)的栅极电性连接下一级第N+1级GOA电路共享单元输出的第4N+2条扫描信号(G(4N+2))，源极电性连接第N级GOA电路共享单元输出的第4N条扫描信号(G(4N))，漏极电性连接第一恒压负电位(VSS1)。

9.如权利要求2所述的GOA电路，其特征在于，在第一级GOA电路共享单元中，所述第十一薄膜晶体管(T11)的栅极接入电路起始信号(STV)。

10.如权利要求1所述的GOA电路，其特征在于，包括八条时钟信号：第一、第二、第三、第四、第五、第六、第七、及第八条时钟信号(CK(1)、CK(2)、CK(3)、CK(4)、CK(5)、CK(6)、CK(7)、CK(8))；当所述第M条时钟信号(CK(M))为第六条时钟信号(CK(6))时，第M+3条时钟信号(CK(M+3))为第一条时钟信号(CK(1))；当所述第M条时钟信号(CK(M))为第七条时钟信号(CK(7))时，第M+2条时钟信号(CK(M+2))为第一条时钟信号(CK(1))，第M+3条时钟信号(CK(M+3))为第二条时钟信号(CK(2))；当所述第M条时钟信号(CK(M))为第八条时钟信号(CK(8))时，第M+1条时钟信号(CK(M+1))为第一条时钟信号(CK(1)，第M+2条时钟信号(CK(M+2))为第二条时钟信号(CK(2))，第M+3条时钟信号(CK(M+3))为第三条时钟信号(CK(3))；

所述第一、第二、第三、第四、第五、第六、第七、及第八条时钟信号(CK(1)、CK(2)、CK(3)、CK(4)、CK(5)、CK(6)、CK(7)、CK(8))的脉冲周期相同，以前一条时钟信号的上升沿为基准，经过二分之一脉冲持续时间后，后一条时钟信号的上升沿产生。