CN111754916B - Goa电路及显示面板 - Google Patents

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Abstract

本申请提供一种GOA电路及显示面板，每一级GOA单元的正反扫描模块和第一锁存模块为共用部分，第二锁存模块包括多个并联的与非门电路，缓冲输出模块包括多个并联的缓冲输出电路，其中，多个与非门电路与多个缓冲输出电路一一对应连接，每个缓冲输出电路都能输出一个栅极扫描信号，从而使得每一级GOA单元能输出多个栅极扫描信号。本申请的GOA电路的每一级GOA单元相当于传统GOA电路中的多个级联的GOA单元，可以按时序依次输出多个栅极扫描信号，从而使得每一级GOA单元能控制显示面板的多行像素单元进行显示，由此减少GOA电路所包括的薄膜晶体管的数量，节省GOA电路的布线空间，进一步减小显示面板的边框尺寸。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种GOA电路及显示面板。
背景技术
GOA(Gate Driver On Array)技术是将显示面板的栅极驱动电路集成在玻璃基板上，形成对显示面板的扫描驱动。GOA技术能较少外接IC的绑定(bonding)工序，能降低产品成本，且更适合制作窄边框或无边框的显示产品。
GOA电路由于集成在玻璃基板上，需要占用显示面板的两侧区域，随着消费的不断升级，对于窄边框或无边框的显示产品的要求也越来越高。GOA电路包括级联的多个GOA单元，目前，GOA电路的每个GOA单元用于输出一个栅极驱动信号来控制显示面板的一行像素单元进行显示，由于GOA电路所使用的薄膜晶体管仍然较多，因此不利于缩小显示面板的侧向边框。
发明内容
为了解决上述问题，本申请提供一种GOA电路，该GOA电路包括多个级联的GOA单元，每一级GOA单元均包括依次串联的正反扫描模块、第一锁存模块、第二锁存模块和缓冲输出模块；所述第二锁存模块包括多个并联的与非门电路，所述缓冲输出模块包括多个并联的缓冲输出电路，多个所述与非门电路与多个所述缓冲输出电路一一对应连接，每个所述缓冲输出电路输出对应的栅极扫描信号，以使每一级所述GOA单元输出多个所述栅极扫描信号。
在一些实施例中，所述正反扫描模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管，其中，所述第一薄膜晶体管和所述第四薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管和所述第三薄膜晶体管为P型薄膜晶体管。
所述第一薄膜晶体管和所述第三薄膜晶体管的栅极接入所述正向扫描信号，所述第二薄膜晶体管和所述第四薄膜晶体管的栅极接入反向扫描信号，所述第一薄膜晶体管和第二薄膜晶体管的源极接入上一级所述GOA单元的级传信号ST(N-1)，所述第三薄膜晶体管和所述第四薄膜晶体管的源极接入下一级所述GOA单元的级传信号ST(N+1)，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管的漏极均与所述第二节点P电性连接。
在一些实施例中，所述第一锁存模块包括串联的第一反相器和选择反相器，所述第一反相器包括第九薄膜晶体管和第十薄膜晶体管，所述选择反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管，其中，所述第十薄膜晶体管、所述第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管为N型薄膜晶体管，所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管和所述第九薄膜晶体管为P型薄膜晶体管。
所述第九薄膜晶体管的栅极和所述第十薄膜晶体管的栅极均接入第n条时钟信号CK(n)，所述第九薄膜晶体管的源极接入恒压高电位，所述第十薄膜晶体管的源极接入恒压低电位，所述第九薄膜晶体管和所述第十薄膜晶体管的漏极输出所述第n条时钟信号CK(n)的反相时钟信号CK(n')。
所述第七薄膜晶体管和所述第十一薄膜晶体管的栅极接入所述第n条时钟信号CK(n)的反相时钟信号CK(n')，所述第五薄膜晶体管的栅极与所述第二节点P电性连接，所述第六薄膜晶体管和所述第十二薄膜晶体管的栅极接入所述第n条时钟信号CK(n)，所述第八薄膜晶体管和所述第十三薄膜晶体管的栅极接入当前级所述GOA单元的级传信号ST(N)，所述第十四薄膜晶体管的栅极与所述第二节点P电性连接，所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管和所述第八薄膜晶体管的漏极电性连接，第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管的漏极电性连接，所述第七薄膜晶体管、所述第八薄膜晶体管、所述第十二薄膜晶体管和第十四薄膜晶体管的漏极与第一节点Q电性连接。
在一些实施例中，所述GOA电路还包括复位模块，所述复位模块包括第十五薄膜晶体管，所述第十五薄膜晶体管的栅极接入复位信号Reset，所述第十五薄膜晶体管的源极接入恒压高电位，所述第十五薄膜晶体管的漏极与所述第一节点Q电性连接。
在一些实施例中，所述第二锁存模块还包括与多个所述与非门电路分别串联的第二反相器。
所述第二反相器包括第十六薄膜晶体管和第十七薄膜晶体管，其中，所述第十六薄膜晶体管为P型薄膜晶体管，所述第十七薄膜晶体管为N型薄膜晶体管。
所述第十六薄膜晶体管的源极接入恒压高电位，所述第十六薄膜晶体管和所述第十七薄膜晶体管的栅极与所述第一节点Q电性连接，所述第十七薄膜晶体管的源极接入恒压低电位，所述第十六薄膜晶体管和所述第十七薄膜晶体管的漏极输出当前级所述GOA单元的级传信号ST(N)。
在一些实施例中，若任一级所述GOA单元输出第一栅极扫描信号G(n)和第二栅极扫描信号G(n')，则所述第二锁存模块包括第一与非门电路和第二与非门电路；所述缓冲输出模块包括第一缓冲输出电路和第二缓冲输出电路；其中，所述第一与非门电路包括第十九薄膜晶体管、第二十薄膜晶体管、第二十一薄膜晶体管和第二十二薄膜晶体管；其中，所述第十九薄膜晶体管和所述第二十薄膜晶体管为P型薄膜晶体管，所述第二十一薄膜晶体管和所述第二十二薄膜晶体管为N型薄膜晶体管。
所述第二与非门电路包括第十九对称薄膜晶体管、第二十对称薄膜晶体管和第二十一对称薄膜晶体管；其中，所述第十九对称薄膜晶体管和第二十对称薄膜晶体管为P型薄膜晶体管，所述第二十一对称薄膜晶体管为N型薄膜晶体管。
所述第十九薄膜晶体管、所述第二十二薄膜晶体管和所述第十九对称薄膜晶体管的栅极接入当前级所述GOA单元的级传信号ST(N)，所述第二十薄膜晶体管和所述第二十一薄膜晶体管的栅极接入第n+1条时钟信号CK(n+1)，所述第十九薄膜晶体管和所述第二十薄膜晶体管的源极接入恒压高电位，所述第十九薄膜晶体管和所述第二十薄膜晶体管的漏极与所述第二十一薄膜晶体管的源极电性连接，所述第二十一薄膜晶体管的漏极与所述第二十二薄膜晶体管和所述第二十一对称薄膜晶体管的漏极电性连接，所述第十九对称薄膜晶体管、所述第二十对称薄膜晶体管和所述第二十二薄膜晶体管的源极接入恒压低电位，所述第十九对称薄膜晶体管和所述第二十对称薄膜晶体管的漏极与所述第二十一对称薄膜晶体管的源极电性连接，所述第二十对称薄膜晶体管和所述第二十一对称薄膜晶体管的栅极接入第n+2条时钟信号CK(n+2)。
所述第一缓冲输出电路和所述第二缓冲输出电路分别包括奇数个依次串联的第三反相器，所述第一缓冲输出电路输出所述第一栅极扫描信号G(n)，所述第二缓冲输出电路输出第二栅极扫描信号G(n')。
在一些实施例中，所述GOA电路采用四条时钟信号：第一条时钟信号CK1，第二条时钟信号CK2，第三条时钟信号CK3和第四条时钟信号CK4；当所述第n条时钟信号CK(n)为所述第三条时钟信号CK3时，所述第n+1条时钟信号CK(n+1)为第四条时钟信号CK4，第n+2条时钟信号CK(n+2)为第一条时钟信号CK1；当所述第n条时钟信号CK(n)为所述第四条时钟信号CK4时，所述第n+1条时钟信号CK(n+1)为第一条时钟信号CK1，第n+2条时钟信号CK(n+2)为第二条时钟信号CK2。
在一些实施例中，所述第n条时钟信号CK(n)为所述第一条时钟信号CK1；所述GOA电路的工作过程包括初始阶段t0、输入阶段t1、第一输出阶段t2、第一下拉及第二输出阶段t3、第二下拉阶段t4和保持阶段t5。
在所述初始阶段t0，所述复位信号Reset为低电位，使所述第一节点Q为低电位，以使当前级所述GOA单元的级传信号ST(N)为高电位，从而使所述反向输出模块输出低电位。
在所述输入阶段t1，上一级所述GOA单元的级传信号ST(N-1)为高电位，使所述第二节点P为高电位，以使所述第五薄膜晶体管关闭以及所述第十四薄膜晶体管打开；所述第一条时钟信号CK1为高电位，使所述第六薄膜晶体管关闭以及所述第十二薄膜晶体管打开；所述第n条时钟信号CK(n)的反相时钟信号CK(n')为低电位，使所述第十一薄膜晶体管关闭；所述第十二薄膜晶体管和所述第十四薄膜晶体管打开使所述第一节点Q为低电位，以使当前级所述GOA单元的级传信号ST(N)为高电位。
在所述第一输出阶段t2，所述第二条时钟信号CK2为高电位，且当前级所述GOA单元的级传信号ST(N)为高电位，使所述第一与非门电路输出低电位，以使所述第一缓冲输出电路输出所述第一栅极扫描信号G(n)为高电位；
在所述第一下拉及第二输出阶段t3，所述第二条时钟信号CK2为低电位、所述第三条时钟信号CK3为高电位，且当前级所述GOA单元的级传信号ST(N)为高电位，使所述第一与非门电路输出高电位，以使所述第一缓冲输出电路输出的所述第一栅极扫描信号G(n)为低电位，并使所述第二与非门电路输出低电位，以使所述第二缓冲输出电路输出的所述第二栅极扫描信号G(n')为高电位。
在所述第二下拉阶段t4，所述第三条时钟信号CK3为低电位，且当前级所述GOA单元的级传信号ST(N)为高电位，使所述第二与非门电路输出高电位，以使所述第二缓冲输出电路输出的所述第二栅极扫描信号G(n')为低电位。
在所述保持阶段t5，上一级所述GOA单元的级传信号ST(N-1)为低电位，使所述第二节点P为低电位，以使所述第五薄膜晶体管打开以及所述第十四薄膜晶体管关闭；所述第一条时钟信号CK1为高电位，使所述第六薄膜晶体管关闭以及所述第十二薄膜晶体管打开；所述第n条时钟信号CK(n)的反相时钟信号CK(n')为低电位，使所述第七薄膜晶体管打开以及所述第十一薄膜晶体管关闭；所述第五薄膜晶体管和所述第七薄膜晶体管打开使所述第一节点Q为高电位，以使当前级所述GOA单元的级传信号ST(N)为低电位，从而使所述第一与非门电路和所述第二与非门电路均输出高电位，以使所述第一缓冲输出电路输出的所述第一栅极扫描信号G(n)为低电位，以及所述第二缓冲输出电路输出的所述第二栅极扫描信号G(n')为低电位。
在一些实施例中，所述第二锁存模块的每个所述与非门电路分别接入对应的时钟信号，多个所述与非门电路对应的所述时钟信号为连续的脉冲信号。
另一方面，本申请还提供一种显示面板，该显示面板包括如上所述的GOA电路。
本申请提供的GOA电路及显示面板中，每一级GOA单元的正反扫描模块和第一锁存模块为共用部分，第一锁存模块后接的第二锁存模块包括多个并联的与非门电路，第二锁存模块后接的缓冲输出模块包括多个并联的缓冲输出电路，其中，多个与非门电路与多个缓冲输出电路一一对应连接，每个缓冲输出电路都能输出一个栅极扫描信号，从而使得每一级GOA单元能输出多个栅极扫描信号。本申请的GOA电路将每一级GOA单元的部分模块进行共用，同时对GOA电路的时序和GOA电路层级连接关系进行优化，每一级GOA单元相当于传统GOA电路中多个级联的GOA单元，可以按时序依次输出多个栅极扫描信号，从而使得每一级GOA单元能控制显示面板的多行像素单元进行显示，由此减少GOA电路所包括的薄膜晶体管的数量，节省GOA电路的布线空间，从而减小显示面板的边框尺寸，使显示面板能满足更窄边框的需求。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的GOA电路的总体电路图。
图2为本申请实施例提供的GOA电路的具体电路图。
图3为本申请实施例提供的GOA电路的时序示意图。
图4为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例为区分晶体管处栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例采用的晶体管可以包括P型和/或N型晶体管两种，其中，P型晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型晶体管在栅极为高电位时打开，在栅极为低电位时关闭。
图1为本申请实施例提供的GOA电路的总体电路图。如图1所示，本申请实施例提供的GOA电路包括多个级联的GOA单元，每一级GOA单元均包括依次串联的正反扫描模块100、第一锁存模块200、第二锁存模块300和缓冲输出模块400；第二锁存模块300包括多个并联的与非门电路，缓冲输出模块400包括多个并联的缓冲输出电路，多个与非门电路与多个缓冲输出电路一一对应连接，每个缓冲输出电路输出对应的栅极扫描信号，以使每一级GOA单元输出多个栅极扫描信号。
本申请提供的GOA电路中，每一级GOA单元的正反扫描模块100和第一锁存模块200为共用部分，第一锁存模块200后接的第二锁存模块300的多个并联的与非门电路，与第二锁存模块300后接的缓冲输出模块400的多个并联的缓冲输出电路一一对应连接，每个缓冲输出电路输出一个对应的栅极扫描信号，从而使多个缓冲输出电路输出多个栅极扫描信号，即每一级GOA单元能实现输出多个栅极扫描信号。相比于传统的GOA电路，该GOA电路在不改变基本架构的基础上，通过部分模块或电路的共用，大大减少了GOA的电路包括的薄膜晶体管的数量，由此使得GOA电路所占面积减少，进一步地符合显示面板窄边框的需求。
如图1所示，正反扫描模块100包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4，其中，第一薄膜晶体管T1和第四薄膜晶体管T4为N型薄膜晶体管，第二薄膜晶体管T2和第三薄膜晶体管T3为P型薄膜晶体管。第一薄膜晶体管T1和第三薄膜晶体管的栅极接入正向扫描信号U2D，第二薄膜晶体管T2和第四薄膜晶体管T4的栅极接入反向扫描信号D2U，第一薄膜晶体管T1和第二薄膜晶体管T2的源极接入上一级GOA单元的级传信号ST(N-1)，第三薄膜晶体管T3和第四薄膜晶体管T4的源极接入下一级GOA单元的级传信号ST(N+1)，第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4的漏极均与第二节点P电性连接。
如图1所示，第一锁存模块200包括串联的第一反相器21和选择反相器22，第一反相器21包括第九薄膜晶体管T9和第十薄膜晶体管T10，选择反相器22包括第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14，其中，第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十四薄膜晶体管T14为N型薄膜晶体管，第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9为P型薄膜晶体管。
其中，第九薄膜晶体管T9的栅极和第十薄膜晶体管T10的栅极均接入第n条时钟信号CK(n)，第九薄膜晶体管T9的源极接入恒压高电位VGH，第十薄膜晶体管T10的源极接入恒压低电位VGL，第九薄膜晶体管T9和第十薄膜晶体管T10的漏极输出第n条时钟信号CK(n)的反相时钟信号CK(n')。第七薄膜晶体管T7和第十一薄膜晶体管T11的栅极接入第n条时钟信号CK(n)的反相时钟信号CK(n')，第五薄膜晶体管T5的栅极与第二节点P电性连接，第六薄膜晶体管T6和第十二薄膜晶体管T12的栅极接入第n条时钟信号CK(n)，第八薄膜晶体管T8和第十三薄膜晶体管T13的栅极接入当前级GOA单元的级传信号ST(N)，第十四薄膜晶体管T14的栅极与第二节点P电性连接，第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8的漏极电性连接，第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14的漏极电性连接，第七薄膜晶体管T7、第八薄膜晶体管T8、第十二薄膜晶体管T12和第十四薄膜晶体管T14的漏极与第一节点Q电性连接。
如图1所示，GOA电路还包括复位模块500，复位模块500包括第十五薄膜晶体管T15，第十五薄膜晶体管T15的栅极接入复位信号Reset，第十五薄膜晶体管T15的源极接入恒压高电位VGH，第十五薄膜晶体管T15的漏极与第一节点Q电性连接。
如图1所示，第二锁存模块300还包括与多个与非门电路分别串联的第二反相器31；第二反相器31包括第十六薄膜晶体管T16和第十七薄膜晶体管T17，其中，第十六薄膜晶体管T16为P型薄膜晶体管，第十七薄膜晶体管T17为N型薄膜晶体管。
其中，第十六薄膜晶体管T16的源极接入恒压高电位，第十六薄膜晶体管T16和第十七薄膜晶体管T17的栅极与第一节点Q电性连接，第十七薄膜晶体管T17的源极接入恒压低电位，第十六薄膜晶体管T16和第十七薄膜晶体管T17的漏极输出当前级GOA单元的级传信号ST(N)。
图2为本申请实施例提供的GOA电路的具体电路图。如图2所示，若任一级GOA单元输出第一栅极扫描信号G(n)和第二栅极扫描信号G(n')，则第二锁存模块300包括第一与非门电路301和第二与非门电路302；缓冲输出模块400包括第一缓冲输出电路401和第二缓冲输出电路402。
其中，第一与非门电路301包括第十九薄膜晶体管T19、第二十薄膜晶体管T20、第二十一薄膜晶体管T21和第二十二薄膜晶体管T22；其中，第十九薄膜晶体管T19和第二十薄膜晶体管T20为P型薄膜晶体管，第二十一薄膜晶体管T21和第二十二薄膜晶体管T22为N型薄膜晶体管；第二与非门电路302包括第十九对称薄膜晶体管T19'、第二十对称薄膜晶体管T20'和第二十一对称薄膜晶体管T21'；其中，第十九对称薄膜晶体管T19'和第二十对称薄膜晶体管T20'为P型薄膜晶体管，第二十一对称薄膜晶体管T21'为N型薄膜晶体管。
第十九薄膜晶体管T19、第二十二薄膜晶体管T22和第十九对称薄膜晶体管T19'的栅极接入当前级GOA单元的级传信号ST(N)，第二十薄膜晶体管T20和第二十一薄膜晶体管T21的栅极接入第n+1条时钟信号CK(n+1)，第十九薄膜晶体管T19和第二十薄膜晶体管T20的源极接入恒压高电位，第十九薄膜晶体管T19和第二十薄膜晶体管T20的漏极与第二十一薄膜晶体管T21的源极电性连接，第二十一薄膜晶体管T21的漏极与第二十二薄膜晶体管T22和第二十一对称薄膜晶体管T21'的漏极电性连接，第十九对称薄膜晶体管T19'、第二十对称薄膜晶体管T20'和第二十二薄膜晶体管T22的源极接入恒压低电位VGL，第十九对称薄膜晶体管T19'和第二十对称薄膜晶体管T20'的漏极与第二十一对称薄膜晶体管T21'的源极电性连接，第二十对称薄膜晶体管T20'和第二十一对称薄膜晶体管T21'的栅极接入第n+2条时钟信号CK(n+2)。
第一缓冲输出电路401和第二缓冲输出电路402分别包括奇数个依次串联的第三反相器41，第一缓冲输出电路401输出第一栅极扫描信号G(n)，第二缓冲输出电路402输出第二栅极扫描信号G(n')。例如，如图2所示，第一缓冲输出电路401和第二缓冲输出电路402分别包括三个依次串联的第三反相器41，其中，第一缓冲输出电路401的第一个第三反相器41由第二十四薄膜晶体管T24和第二十五薄膜晶体管T25构成，第二个第三反相器41由第二十六薄膜晶体管T26和第二十七薄膜晶体管T27构成，第三个第三反相器41由第二十八薄膜晶体管T28和第二十九薄膜晶体管T29构成；第二缓冲输出电路402的第一个第三反相器41由第二十四对称薄膜晶体管T24'和第二十五对称薄膜晶体管T25'构成，第二个第三反相器41由第二十六对称薄膜晶体管T26'和第二十七对称薄膜晶体管T27'构成，第三个第三反相器41由第二十八对称薄膜晶体管T28'和第二十九对称薄膜晶体管T29'构成。
在一些实施例中，该GOA电路采用四条时钟信号：第一条时钟信号CK1，第二条时钟信号CK2，第三条时钟信号CK3和第四条时钟信号CK4；当第n条时钟信号CK(n)为第三条时钟信号CK3时，第n+1条时钟信号CK(n+1)为第四条时钟信号CK4，第n+2条时钟信号CK(n+2)为第一条时钟信号CK1；当第n条时钟信号CK(n)为第四条时钟信号CK4时，第n+1条时钟信号CK(n+1)为第一条时钟信号CK1，第n+2条时钟信号CK(n+2)为第二条时钟信号CK2。
例如，若第n条时钟信号CK(n)为第一条时钟信号CK1，则此时第n+1条时钟信号CK(n+1)为第二条时钟信号CK2，第n+2条时钟信号CK(n+2)为第三条时钟信号CK3。图3为本申请实施例提供的GOA电路的时序示意图，结合图2和图3所示，该GOA电路的工作过程包括初始阶段t0、输入阶段t1、第一输出阶段t2、第一下拉及第二输出阶段t3、第二下拉阶段t4和保持阶段t5。
在初始阶段t0，复位信号Reset为低电位，使第一节点Q为低电位，以使当前级GOA单元的级传信号ST(N)为高电位，从而使反向输出模块输出低电位。
在输入阶段t1，上一级GOA单元的级传信号ST(N-1)为高电位，使第二节点P为高电位，以使第五薄膜晶体管关闭以及第十四薄膜晶体管打开；第一条时钟信号CK1为高电位，使第六薄膜晶体管关闭以及第十二薄膜晶体管打开；第n条时钟信号CK(n)的反相时钟信号CK(n')为低电位，使第十一薄膜晶体管关闭；第十二薄膜晶体管和第十四薄膜晶体管打开使第一节点Q为低电位，以使当前级GOA单元的级传信号ST(N)为高电位。
在第一输出阶段t2，第二条时钟信号CK2为高电位，且当前级GOA单元的级传信号ST(N)为高电位，使第一与非门电路输出低电位，以使第一缓冲输出电路输出第一栅极扫描信号G(n)为高电位。
在第一下拉及第二输出阶段t3，第二条时钟信号CK2为低电位、第三条时钟信号CK3为高电位，且当前级GOA单元的级传信号ST(N)为高电位，使第一与非门电路输出高电位，以使第一缓冲输出电路输出的第一栅极扫描信号G(n)被拉低为低电位，并使第二与非门电路输出低电位，以使第二缓冲输出电路输出的第二栅极扫描信号G(n')为高电位。
在第二下拉阶段t4，第三条时钟信号CK3为低电位，且当前级GOA单元的级传信号ST(N)为高电位，使第二与非门电路输出高电位，以使第二缓冲输出电路输出的第二栅极扫描信号G(n')被拉低为低电位。
在保持阶段t5，上一级GOA单元的级传信号ST(N-1)为低电位，使第二节点P为低电位，以使第五薄膜晶体管打开以及第十四薄膜晶体管关闭；第一条时钟信号CK1为高电位，使第六薄膜晶体管关闭以及第十二薄膜晶体管打开；第n条时钟信号CK(n)的反相时钟信号CK(n')为低电位，使第七薄膜晶体管打开以及第十一薄膜晶体管关闭；第五薄膜晶体管和第七薄膜晶体管打开使第一节点Q为高电位，以使当前级GOA单元的级传信号ST(N)为低电位，从而使第一与非门电路和第二与非门电路均输出高电位，以使第一缓冲输出电路输出的第一栅极扫描信号G(n)为低电位，以及第二缓冲输出电路输出的第二栅极扫描信号G(n')为低电位，即使得第一栅极扫描信号G(n)和第二栅极扫描信号G(n')保持低电位。
需要说明的是，第二锁存模块300的每个与非门电路分别接入对应的时钟信号，多个与非门电路对应的时钟信号为连续的脉冲信号。
图4为本申请实施例提供的显示面板的结构示意图。如图4所示，本申请实施例还提供一种显示面板1，该显示面板1包括如上所述的GOA电路2，该显示面板1与该GOA电路2具有相同的结构和有益效果，由于上述实施例已经对该GOA电路2进行了详细的阐述，此处不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (9)

1.一种GOA电路，其特征在于，包括：多个级联的GOA单元，每一级GOA单元均包括依次串联的正反扫描模块、第一锁存模块、第二锁存模块和缓冲输出模块；所述第二锁存模块包括多个并联的与非门电路，所述缓冲输出模块包括多个并联的缓冲输出电路，其中，多个所述与非门电路与多个所述缓冲输出电路一一对应连接，每个所述缓冲输出电路输出对应的栅极扫描信号，以使每一级所述GOA单元输出多个所述栅极扫描信号；
任一级所述GOA单元输出第一栅极扫描信号(G(n))和第二栅极扫描信号(G(n'))，所述第二锁存模块包括第一与非门电路和第二与非门电路；所述缓冲输出模块包括第一缓冲输出电路和第二缓冲输出电路；其中，
所述第一与非门电路包括第十九薄膜晶体管、第二十薄膜晶体管、第二十一薄膜晶体管和第二十二薄膜晶体管；其中，所述第十九薄膜晶体管和所述第二十薄膜晶体管为P型薄膜晶体管，所述第二十一薄膜晶体管和所述第二十二薄膜晶体管为N型薄膜晶体管；
所述第二与非门电路包括第十九对称薄膜晶体管、第二十对称薄膜晶体管和第二十一对称薄膜晶体管；其中，所述第十九对称薄膜晶体管和第二十对称薄膜晶体管为P型薄膜晶体管，所述第二十一对称薄膜晶体管为N型薄膜晶体管；
所述第十九薄膜晶体管、所述第二十二薄膜晶体管和所述第十九对称薄膜晶体管的栅极接入当前级所述GOA单元的级传信号(ST(N))，所述第二十薄膜晶体管和所述第二十一薄膜晶体管的栅极接入第n+1条时钟信号(CK(n+1))，所述第十九薄膜晶体管和所述第二十薄膜晶体管的源极接入恒压高电位，所述第十九薄膜晶体管和所述第二十薄膜晶体管的漏极与所述第二十一薄膜晶体管的源极电性连接，所述第二十一薄膜晶体管的漏极与所述第二十二薄膜晶体管和所述第二十一对称薄膜晶体管的漏极电性连接，所述第十九对称薄膜晶体管、所述第二十对称薄膜晶体管和所述第二十二薄膜晶体管的源极接入恒压高电位，所述第十九对称薄膜晶体管和所述第二十对称薄膜晶体管的漏极与所述第二十一对称薄膜晶体管的源极电性连接，所述第二十对称薄膜晶体管和所述第二十一对称薄膜晶体管的栅极接入第n+2条时钟信号(CK(n+2))；
所述第一缓冲输出电路和所述第二缓冲输出电路分别包括奇数个依次串联的第三反相器，所述第一缓冲输出电路输出所述第一栅极扫描信号(G(n))，所述第二缓冲输出电路输出第二栅极扫描信号(G(n'))。
2.如权利要求1所述的GOA电路，其特征在于，所述正反扫描模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管，其中，所述第一薄膜晶体管和所述第四薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管和所述第三薄膜晶体管为P型薄膜晶体管；
所述第一薄膜晶体管和所述第三薄膜晶体管的栅极接入正向扫描信号，所述第二薄膜晶体管和所述第四薄膜晶体管的栅极接入反向扫描信号，所述第一薄膜晶体管和第二薄膜晶体管的源极接入上一级所述GOA单元的级传信号(ST(N-1))，所述第三薄膜晶体管和所述第四薄膜晶体管的源极接入下一级所述GOA单元的级传信号(ST(N+1))，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管的漏极均与第二节点电性连接。
3.如权利要求2所述的GOA电路，其特征在于，所述第一锁存模块包括串联的第一反相器和选择反相器，所述第一反相器包括第九薄膜晶体管和第十薄膜晶体管，所述选择反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管，其中，所述第十薄膜晶体管、所述第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管为N型薄膜晶体管，所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管和所述第九薄膜晶体管为P型薄膜晶体管；
所述第九薄膜晶体管的栅极和所述第十薄膜晶体管的栅极均接入第n条时钟信号(CK(n))，所述第九薄膜晶体管的源极接入恒压高电位，所述第十薄膜晶体管的源极接入恒压低电位，所述第九薄膜晶体管和所述第十薄膜晶体管的漏极输出所述第n条时钟信号(CK(n))的反相时钟信号(CK(n'))；
所述第七薄膜晶体管和所述第十一薄膜晶体管的栅极接入所述第n条时钟信号(CK(n))的反相时钟信号(CK(n'))，所述第五薄膜晶体管的栅极与所述第二节点电性连接，所述第六薄膜晶体管和所述第十二薄膜晶体管的栅极接入所述第n条时钟信号(CK(n))，所述第八薄膜晶体管和所述第十三薄膜晶体管的栅极接入当前级所述GOA单元的级传信号(ST(N))，所述第十四薄膜晶体管的栅极与所述第二节点电性连接，所述第五薄膜晶体管、所述第六薄膜晶体管的漏极与所述第七薄膜晶体管、所述第八薄膜晶体管的源极电性连接，第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管的漏极电性连接，所述第七薄膜晶体管、所述第八薄膜晶体管、所述第十二薄膜晶体管和第十四薄膜晶体管的漏极与第一节点电性连接。
4.如权利要求3所述的GOA电路，其特征在于，所述GOA电路还包括复位模块，所述复位模块包括第十五薄膜晶体管，所述第十五薄膜晶体管的栅极接入复位信号(Reset)，所述第十五薄膜晶体管的源极接入恒压高电位，所述第十五薄膜晶体管的漏极与所述第一节点电性连接。
5.如权利要求4所述的GOA电路，其特征在于，所述第二锁存模块还包括与多个所述与非门电路分别串联的第二反相器；
所述第二反相器包括第十六薄膜晶体管和第十七薄膜晶体管，其中，所述第十六薄膜晶体管为P型薄膜晶体管，所述第十七薄膜晶体管为N型薄膜晶体管；
所述第十六薄膜晶体管的源极接入恒压高电位，所述第十六薄膜晶体管和所述第十七薄膜晶体管的栅极与所述第一节点电性连接，所述第十七薄膜晶体管的源极接入恒压低电位，所述第十六薄膜晶体管和所述第十七薄膜晶体管的漏极输出当前级所述GOA单元的级传信号(ST(N))。
6.如权利要求4所述的GOA电路，其特征在于，所述GOA电路采用四条时钟信号：第一条时钟信号(CK1)，第二条时钟信号(CK2)，第三条时钟信号(CK3)和第四条时钟信号(CK4)；当所述第n条时钟信号(CK(n))为所述第三条时钟信号(CK3)时，所述第n+1条时钟信号(CK(n+1))为第四条时钟信号(CK4)，第n+2条时钟信号(CK(n+2))为第一条时钟信号(CK1)；当所述第n条时钟信号(CK(n))为所述第四条时钟信号(CK4)时，所述第n+1条时钟信号(CK(n+1))为第一条时钟信号(CK1)，第n+2条时钟信号(CK(n+2))为第二条时钟信号(CK2)。
7.如权利要求6所述的GOA电路，其特征在于，所述第n条时钟信号(CK(n))为所述第一条时钟信号(CK1)；所述GOA电路的工作过程包括初始阶段(t0)、输入阶段(t1)、第一输出阶段(t2)、第一下拉及第二输出阶段(t3)、第二下拉阶段(t4)和保持阶段(t5)；
在所述初始阶段(t0)，所述复位信号(Reset)为低电位，使所述第一节点为低电位，以使当前级所述GOA单元的级传信号(ST(N))为高电位，从而使所述缓冲输出模块输出低电位；
在所述输入阶段(t1)，上一级所述GOA单元的级传信号(ST(N-1))为高电位，使所述第二节点为高电位，以使所述第五薄膜晶体管关闭以及所述第十四薄膜晶体管打开；所述第一条时钟信号(CK1)为高电位，使所述第六薄膜晶体管关闭以及所述第十二薄膜晶体管打开；所述第n条时钟信号(CK(n))的反相时钟信号(CK(n'))为低电位，使所述第十一薄膜晶体管关闭；所述第十二薄膜晶体管和所述第十四薄膜晶体管打开使所述第一节点为低电位，以使当前级所述GOA单元的级传信号(ST(N))为高电位；
在所述第一输出阶段(t2)，所述第二条时钟信号(CK2)为高电位，且当前级所述GOA单元的级传信号(ST(N))为高电位，使所述第一与非门电路输出低电位，以使所述第一缓冲输出电路输出所述第一栅极扫描信号(G(n))为高电位；
在所述第一下拉及第二输出阶段(t3)，所述第二条时钟信号(CK2)为低电位、所述第三条时钟信号(CK3)为高电位，且当前级所述GOA单元的级传信号(ST(N))为高电位，使所述第一与非门电路输出高电位，以使所述第一缓冲输出电路输出的所述第一栅极扫描信号(G(n))为低电位，并使所述第二与非门电路输出低电位，以使所述第二缓冲输出电路输出的所述第二栅极扫描信号(G(n'))为高电位；
在所述第二下拉阶段(t4)，所述第三条时钟信号(CK3)为低电位，且当前级所述GOA单元的级传信号(ST(N))为高电位，使所述第二与非门电路输出高电位，以使所述第二缓冲输出电路输出的所述第二栅极扫描信号(G(n'))为低电位；
在所述保持阶段(t5)，上一级所述GOA单元的级传信号(ST(N-1))为低电位，使所述第二节点为低电位，以使所述第五薄膜晶体管打开以及所述第十四薄膜晶体管关闭；所述第一条时钟信号(CK1)为高电位，使所述第六薄膜晶体管关闭以及所述第十二薄膜晶体管打开；所述第n条时钟信号(CK(n))的反相时钟信号(CK(n'))为低电位，使所述第七薄膜晶体管打开以及所述第十一薄膜晶体管关闭；所述第五薄膜晶体管和所述第七薄膜晶体管打开使所述第一节点为高电位，以使当前级所述GOA单元的级传信号(ST(N))为低电位，从而使所述第一与非门电路和所述第二与非门电路均输出高电位，以使所述第一缓冲输出电路输出的所述第一栅极扫描信号(G(n))为低电位，以及所述第二缓冲输出电路输出的所述第二栅极扫描信号(G(n'))为低电位。
8.如权利要求1所述的GOA电路，其特征在于，所述第二锁存模块的每个所述与非门电路分别接入对应的时钟信号，多个所述与非门电路对应的所述时钟信号为连续的脉冲信号。
9.一种显示面板，其特征在于，包括权利要求1～8任一项所述的GOA电路。
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