CN110322854B - 一种goa驱动电路、阵列基板、和显示装置 - Google Patents

一种goa驱动电路、阵列基板、和显示装置 Download PDF

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Abstract

本发明公开了一种GOA驱动电路、阵列基板、和显示装置，包括级联的多个移位寄存单元，移位寄存单元的输出端连接有输出控制单元；输出控制单元用于分别驱动间隔设置的两条扫描线；输出控制单元包括：第一输出扫描电路，用于根据移位寄存单元的输出信号和第一时钟信号输出第一扫描线的栅极驱动信号Gout（N）；第二输出扫描电路，用于根据移位寄存单元的输出信号GOUT和第二时钟信号输出第二扫描线的栅极驱动信号Gout（N+2）。本发明通过增加输出控制电路对移位寄存单元的gate进行分时输出，实现了GOA驱动电路的多gate输出，使GOA驱动电路移位寄存单元的驱动单元数可减半，利于产品做更窄边框。

Description

一种GOA驱动电路、阵列基板、和显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种GOA驱动电路、阵列基板、和显示装置。
背景技术
GOA(Gate Driver on Array，阵列基板行驱动) ，是利用现有薄膜晶体管液晶显示器Array 制程将Gate（栅极）行扫描驱动信号电路制作在Array（基板）上，实现对Gate（栅极）逐行扫描的驱动方式的一项技术。
GOA技术可以省去栅极集成电路IC以及设计布线空间，不仅可以在降低材料和制作工艺两方面的成本，而且可以使产品窄边框；同时这种集成工艺还可以省去Bonding工艺，提高了产能和良率。
GOA驱动电路，通常包括级联的多个驱动单元。GOA驱动电路分布在显示产品的边框区域。随着显示技术的高速发展，高集成度和低成本的GOA显示器已成发展趋势，而GOA的可靠性与输出质量是GOA驱动电路的重要标准。
目前，LCD产品GOA驱动电路的每个驱动单元通常只有一个输出端，其输出端信号GOUT只能给一条Gate（栅极）提供驱动。现有的LCD显示面板栅极线的数量一般为上千条，这需要有相应数量的驱动单元。现有技术GOA驱动电路的设计严重影响了产品边框的缩减。
发明内容
针对现有技术的不足，本申请提供一种GOA驱动电路，包括级联的多个移位寄存单元，每个所述移位寄存单元的输出端连接有输出控制单元；所述输出控制单元用于分别驱动间隔设置的两条扫描线；所述输出控制单元包括：
第一输出扫描电路，与所述移位寄存单元的输出端连接，用于根据所述移位寄存单元的输出信号GOUT和第一时钟信号CKA输出第一扫描线的栅极驱动信号Gout（N）；
第二输出扫描电路，与所述移位寄存单元的输出端连接，用于根据所述移位寄存单元的输出信号GOUT和第二时钟信号CKB输出第二扫描线的栅极驱动信号Gout（N+2）。
进一步的，所述输出控制单元还包括：
第一输出下拉电路，连接低电平端、下拉节点S、第一输出扫描电路的输出端，用于在下拉节点S的控制下，通过低电平端的输入信号将第一输出扫描电路的输出端的电位拉低；
第二输出下拉电路，连接低电平端、下拉节点S、第二输出扫描电路的输出端，用于在下拉节点S的控制下，通过低电平端的输入信号将第二输出扫描电路的输出端的电位拉低。
进一步的，所述输出控制单元还包括控制下拉电路，所述控制下拉电路包括第十晶体管；所述第十晶体管的控制端连接移位寄存单元的输出端，第一端连接下拉节点S，第二端连接低电平端；通过低电平端的输入信号将下拉节点S的电位拉低。
进一步的，所述输出控制单元还包括控制上拉电路，所述控制上拉电路包括分别与下拉节点S连接的第八晶体管和第九晶体管；
所述第八晶体管的控制端连接有第一极性信号LC1，第一端连接下拉节点S，第二端连接控制端；
所述第九晶体管的控制端连接有第二极性信号LC2，第一端连接下拉节点S，第二端连接控制端；
所述第一极性信号LC1和第二极性信号LC2在一帧时间分别为极性相反的高低电平信号。
进一步的，所述第一输出扫描电路包括第十一晶体管；
所述第十一晶体管的控制端连接移位寄存单元的输出端，第一端连接第一时钟信号CKA，第二端连接第一输出扫描电路的输出端。
所述第二输出扫描电路包括第十三晶体管；
所述第十三晶体管的控制端连接移位寄存单元的输出端，第一端连接第二时钟信号CKB，第二端连接第二输出扫描电路的输出端。
进一步的，所述第一输出下拉电路包括第十二晶体管；所述第十二晶体管的控制端连接下拉节点S，第一端连接低电平端，第二端连接第一输出扫描电路的输出端；
所述第二输出下拉电路包括第十四晶体管；所述第十四晶体管的控制端连接下拉节点S，第一端连接低电平端，第二端连接第二输出扫描电路的输出端。
进一步的，所述移位寄存单元包括起始模块、复位模块、输出模块、下拉模块和控制模块。
进一步的，所述每一级移位寄存单元都与第三时钟信号线CK1和第四时钟信号线CK2相连；所述第一时钟信号CKA和第三时钟信号线CK1相差1/2个时钟周期。
本申请还提供一种阵列基板，所述阵列基板包括显示区和位于阵列基板边框的非显示区，所述显示区设置有N行栅线，所述非显示区设置有上所述的GOA驱动电路。
本申请还提供一种显示装置，包括如上所述的阵列基板。
与现有技术相比，本发明具有以下有益效果：
本发明通过增加输出控制电路，对移位寄存单元的gate进行分时输出，实现了GOA驱动电路的多gate输出，使GOA驱动电路移位寄存单元的驱动单元数可减半，利于产品做更窄边框。
附图说明
图1为本发明实施例所提供的一种GOA驱动电路的结构示意图；
图2为图1所示的GOA驱动电路的部分时序图；
图3为多个图1所示的GOA驱动单元级联构成的GOA驱动电路的示意图。
附图标注：
10-移位寄存单元、20-输出控制单元、21-第一输出扫描电路、22-第二输出扫描电路、23-第一输出下拉电路、24-第二输出下拉电路、25-控制上拉电路、26-控制下拉电路、11-起始模块、12-复位模块、13-输出模块、14-下拉模块、15-控制模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1~3所示，本发明实施例提供了一种GOA驱动电路。
图1是本发明第一实施例的GOA驱动电路的结构示意图，示意出了第一个GOA驱动单元G1的结构。实际上GOA驱动电路，包括级联的多个移位寄存单元10。
移位寄存单元10的输出端输出信号GOUT。每个移位寄存单元10的输出端连接有输出控制单元20，输出控制单元20用于分别驱动间隔设置的两条扫描线。
在本实施例中，输出控制单元20包括：
第一输出扫描电路21，与移位寄存单元10的输出端连接，用于根据移位寄存单元10输出端的输出信号GOUT和第一时钟信号CKA输出第一扫描线的栅极驱动信号Gout（N），具体的，图1中的Gout（N）对应于GOUT1。
第二输出扫描电路22，与移位寄存单元10的输出端连接，用于根据移位寄存单元10输出端的输出信号GOUT和第二时钟信号CKB输出第二扫描线的栅极驱动信号Gout（N+2），具体的，图1中的Gout（N+2）对应于GOUT3。
第一扫描线和第二扫描线间隔设置。第一输出扫描电路21和第二输出扫描电路22用于对移位寄存单元10的高电平输出信号进行分时输出。
本发明通过增加输出控制电路，对移位寄存单元10的gate进行分时输出，实现了GOA电路的多gate输出，使GOA电路移位寄存单元10的单元数可减半，利于产品做更窄边框。
在本发明实施例中，第一输出扫描电路21包括第十一晶体管M11。第十一晶体管M11的控制端连接移位寄存单元10的输出端，第一端连接第一时钟信号CKA，第二端连接第一输出扫描电路21的输出端。
第二输出扫描电路22包括第十三晶体管M13。第十三晶体管M13的控制端连接移位寄存单元10的输出端，第一端连接第二时钟信号CKB，第二端连接第二输出扫描电路22的输出端。
输出控制单元20还包括第一输出下拉电路23和第二输出下拉电路24。
其中，第一输出下拉电路23，连接低电平端、下拉节点S、第一输出扫描电路21的输出端，第一输出下拉电路23用于在下拉节点S的控制下，通过低电平端的输入信号将第一输出扫描电路21的输出端的电位拉低。
第二输出下拉电路24，连接低电平端、下拉节点S、第二输出扫描电路22的输出端，第二输出下拉电路24用于在下拉节点S的控制下，通过低电平端的输入信号将第二扫描输出电路22的输出端的电位拉低。
具体的，在本发明实施例中，第一输出下拉电路23包括第十二晶体管M12；第十二晶体管M12的控制端连接下拉节点S，第一端连接低电平端，第二端连接第一输出扫描电路21的输出端；
第二输出下拉电路24包括第十四晶体管M14；第十四晶体管M14的控制端连接下拉节点S，第一端连接低电平端，第二端连接第二输出扫描电路22的输出端。
输出控制单元20还包括控制下拉电路26，控制下拉电路26包括第十晶体管M10。第十晶体管M10的控制端连接移位寄存单元10的输出端，第一端连接下拉节点S，第二端连接低电平端。
下拉节点S还连接有控制上拉电路25。上拉控制电路25包括分别与下拉节点S连接的第八晶体管M8和第九晶体管M9。
第八晶体管M8的控制端连接有第一极性信号LC1，第一端连接下拉节点S，第二端连接控制端。第九晶体管M9的控制端连接有第二极性信号LC2，第一端连接下拉节点S，第二端连接控制端。
其中，第一极性信号LC1和第二极性信号LC2在一帧时间分别为极性相反的高低电平信号，随帧频高低极性变换。
移位寄存单元10包括起始模块11、复位模块12、输出模块13、下拉模块14和控制模块15。DH、DL为直流信号，分别为高、低电平。每一级移位寄存单元10都与第三时钟信号线CK1和第四时钟信号线CK2相连。
起始模块11包括第一晶体管M1，第一晶体管M1用于在STV信号的控制下，通过DH的高电平输入信号输出高电平起始信号。
复位模块12包括第二晶体管M2。第二晶体管M2用于在RST的控制下，通过DL的低电平输入信号输出低电平复位信号。
输出模块13包括第七晶体管M7和第一电容C1。
下拉模块14包括第六晶体管M6，第六晶体管M6在第四时钟信号线CK2的控制下，通过VGL的低电平信号将移位寄存单元10的输出端的电位拉低。
控制模块15包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第二电容C2。
GOA驱动电路的时序图参见图2。
移位寄存单元10的移位电路工作过程如下：
在第一个时钟周期T1内：STV高电平，第三时钟信号CK1低电平，第四时钟信号CK2高电平；第一晶体管M1导通，P点电位被提升到稍低于VGH，A点电位处于低电平，GOUT端信号由于第六晶体管M6导通输出低电平。
在第二个时钟周期T2内：第三时钟信号CK1高电平，第四时钟信号CK2低电平；P点电位由于第七晶体管M7的耦合作用被进一步提升至30V以上，第七晶体管M7导通，GOUT输出高电平。A点电位由于第四晶体管M4导通被强制拉低到VGL。同时第一级单元G1的GOUT信号作为第二级单元G2的STV信号，第二级单元G2此时进行过程“T1”。
在第三个时钟周期T3内：第三时钟信号CK1低电平，第四时钟信号CK2高电平；GOUT端信号由于第六晶体管M6导通输出低电平。 同时，第二级单元G2的GOUT输出高电平作为第一级单元的RST信号，P点电位被拉低至VGL，A、B点继续保持低点位。
在第四个时钟周期T4内：第三时钟信号CK1高电平，第四时钟信号CK2低电平，P点电位由于C1被提高至12V左右，由于此时A点处于低电平，故GOUT端信号继续维持低电平状态。
在第五个时钟周期T5内：第三时钟信号CK1低电平，第四时钟信号CK2高电平，A点电位由于第一电容C1耦合至高电平，第三晶体管M3、第五晶体管M5开启，所以P点降拉低至-10V左右，CK1将无法输出，同时M7自举产生的Noise通过M5将至最低，此时，T6导通使得GOUT端继续维持低电平状态。
在下一帧的STV信号到来之前，第一级单元一直循环“T4”和“T5”过程。
输出控制单元20的电路工作过程：
在第二个时钟周期T2内，移位寄存单元10的GOUT输出高电平。第十晶体管M10导通，下拉节点S被低电平端拉低。此时第十二晶体管M12、第十四晶体管M14关闭。第十一晶体管M11和第十三晶体管M13导通，第一输出扫描电路21的输出端GOUT1输出第一时钟信号CKA的相应电平信号，第二输出扫描电路22的输出端GOUT3输出第二时钟信号CKB的相应电平信号。
第一时钟信号CKA和第三时钟信号线CK1相差1/2个时钟周期。
在第二个时钟周期T2的前1/2周期内，第一时钟信号CKA为高电平，第二时钟信号CKB为低电平，第一输出扫描电路21的输出端GOUT1输出高电平信号。
在第二个时钟周期T2的后1/2周期内，第一时钟信号CKA为低电平，第二时钟信号CKB为高电平，第二输出扫描电路22的输出端GOUT3输出高电平信号。
本实施例的GOA驱动电路，通过增加输出控制电路，对移位寄存单元10的gate进行分时输出，实现了GOA电路的多gate输出，使GOA电路移位寄存单元10的单元数可减半，利于产品做更窄边框。
而在其他非T2的时钟周期内，移位寄存单元10GOUT输出低电平。LC1、LC2极性信号，分别为高低相反电平，随帧频高低极性变换，与第八晶体管M8和第九晶体管M9连接的下拉节点S为高电位，第十二晶体管M12和第十四晶体管M14导通，在低电平端VGL的作用下，第一输出扫描电路21的输出端GOUT1和第二输出扫描电路22的输出端GOUT3输出低电平信号。
LC1、LC2极性信号，分别为高低相反电平，随帧频高低极性变换。移位寄存单元10的输出端GOUT输出信号通过第十晶体管M10&第八晶体管M8，或第十晶体管M10&第九晶体管M9，构成的非门，信号电位关系将反转过来。同时设置第八晶体管M8和第九晶体管M9，能很好的减轻M8&M9长时间在同一极性偏压应力下的劣化问题。
同时，此电路不需要对GOA放电点和拉高点进行额外复位处理就能避免GOUT1、GOUT3、GOUT5、GOUT7…输出在IC前肩后肩时段的抬升问题：第八晶体管M8或第九晶体管M9导通开启，能保证下拉节点S电位高，使第十二晶体管M12、第十四晶体管M14导通开启，GOUT1、GOUT3、GOUT5、GOUT7…有直接的直流通路，GOA驱动电路的输出端可以稳定输出低电平信号。
同时，此电路不需要对GOA放电点和拉高点进行额外复位处理就能避免GOUTN输出在IC前肩后肩时段的抬升问题：M8或M9开启，能保证S电位高，M12、M14开启，GOUTN有直接的直流通路，GOUTN稳定输出VGL。
如图3所示，阵列基板的显示区包括有N行栅线，GOA驱动电路包括分别排列在显示区左右两侧的左侧电路和右侧电路。
左侧电路包括级联的多个GOA驱动单元如G1、G3…。G1的输出端包括GOUT1、GOUT3，G3的输出端包括GOUT5、GOUT7。
右侧电路包括级联的多个GOA驱动单元如G2、G4…。G2的输出端包括GOUT2、GOUT4，G4的输出端包括GOUT6、GOUT8。
栅线从上到下依次与GOUT1、GOUT2、GOUT3、GOUT4、GOUT5、GOUT26、GOUT7、GOUT8…进行连接。
每个GOA驱动单元的两个输出端分别驱动间隔设置的两条扫描线，在本申请中，间隔设置具体指间隔一条栅线设置。
为了便于表示，将每一个GOA驱动单元的第一输出扫描电路21的输出端定义为Gout（N），第二输出扫描电路22的输出端定义为Gout（N+2）。
实施例二
本实施例还提供了一种阵列基板，阵列基板包括显示区和位于阵列基板边框的非显示区。在显示区设置有N行栅线，在非显示区设置有如上所述的GOA电路。N行栅线中的奇数行和偶数行输入端分别位于显示区的相对两侧。
实施例三
本实施例还提供一种显示装置，包括如上所述的阵列基板。
与现有技术相比，本发明具有以下有益效果：
1、本发明通过增加输出控制电路，对移位寄存单元的gate进行分时输出，实现了GOA驱动电路的多gate输出，使GOA驱动电路移位寄存单元的驱动单元数可减半，利于产品做更窄边框。
2、设置第八晶体管M8和第九晶体管M9，能很好的减轻M8&M9长时间在同一极性偏压应力下的劣化问题。同时，同时在低电平输出时段，低电平均存在直流通道，此电路不需要对GOA放电点和拉高点进行额外复位处理就能避免GOUTN输出在IC前肩后肩时段的抬升问题。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进或变换都应属于本发明所附权利要求的保护范围之内。

Claims (7)

1.一种GOA驱动电路，包括级联的多个移位寄存单元，其特征在于，每个所述移位寄存单元的输出端连接有输出控制单元；所述输出控制单元用于分别驱动间隔设置的两条扫描线；所述输出控制单元包括：
第一输出扫描电路，与所述移位寄存单元的输出端连接，用于根据所述移位寄存单元的输出信号GOUT和第一时钟信号CKA输出第一扫描线的栅极驱动信号Gout（N）；
第二输出扫描电路，与所述移位寄存单元的输出端连接，用于根据所述移位寄存单元的输出信号GOUT和第二时钟信号CKB输出第二扫描线的栅极驱动信号Gout（N+2）；
所述输出控制单元还包括：
第一输出下拉电路，连接低电平端、下拉节点S、第一输出扫描电路的输出端，用于在下拉节点S的控制下，通过低电平端的输入信号将第一输出扫描电路的输出端的电位拉低；
第二输出下拉电路，连接低电平端、下拉节点S、第二输出扫描电路的输出端，用于在下拉节点S的控制下，通过低电平端的输入信号将第二输出扫描电路的输出端的电位拉低；
所述输出控制单元还包括控制下拉电路，所述控制下拉电路包括第十晶体管；所述第十晶体管的控制端连接移位寄存单元的输出端，第一端连接下拉节点S，第二端连接低电平端；通过低电平端的输入信号将下拉节点S的电位拉低；
所述输出控制单元还包括控制上拉电路，所述控制上拉电路包括分别与下拉节点S连接的第八晶体管和第九晶体管；
所述第八晶体管的控制端连接有第一极性信号LC1，第一端连接下拉节点S，第二端连接控制端；
所述第九晶体管的控制端连接有第二极性信号LC2，第一端连接下拉节点S，第二端连接控制端；
所述第一极性信号LC1和第二极性信号LC2在一帧时间分别为极性相反的高低电平信号。
2.根据权利要求1所述的GOA驱动电路，其特征在于，所述第一输出扫描电路包括第十一晶体管；
所述第十一晶体管的控制端连接移位寄存单元的输出端，第一端连接第一时钟信号CKA，第二端连接第一输出扫描电路的输出端；
所述第二输出扫描电路包括第十三晶体管；
所述第十三晶体管的控制端连接移位寄存单元的输出端，第一端连接第二时钟信号CKB，第二端连接第二输出扫描电路的输出端。
3.根据权利要求1所述的GOA驱动电路，其特征在于，所述第一输出下拉电路包括第十二晶体管；所述第十二晶体管的控制端连接下拉节点S，第一端连接低电平端，第二端连接第一输出扫描电路的输出端；
所述第二输出下拉电路包括第十四晶体管；所述第十四晶体管的控制端连接下拉节点S，第一端连接低电平端，第二端连接第二输出扫描电路的输出端。
4.根据权利要求1所述的GOA驱动电路，其特征在于，所述移位寄存单元包括起始模块、复位模块、输出模块、下拉模块和控制模块。
5.根据权利要求1所述的GOA驱动电路，其特征在于，所述每一级移位寄存单元都与第三时钟信号线CK1和第四时钟信号线CK2相连；所述第一时钟信号CKA和第三时钟信号线CK1相差1/2个时钟周期。
6.一种阵列基板，所述阵列基板包括显示区和位于阵列基板边框的非显示区，所述显示区设置有N行栅线，其特征在于，所述非显示区设置有如权利要求1~5任一项所述的GOA驱动电路。
7.一种显示装置，其特征在于，包括如权利 要求6所述的阵列基板。
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