CN104658508A - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，涉及显示技术领域，能够解决现有技术中，由于对节点充放电过程中出错，而导致GOA电路稳定性下降的问题。所述移位寄存器单元包括依次连接的第一锁存模块和第二锁存模块。第一锁存模块的第一输入端连接第一时钟信号端或第二时钟信号端，第二输入端用于接收脉冲信号，输出端连接第二锁存模块的第二输入端，第二锁存模块的第一输入端连接第一时钟信号端或第二时钟信号端，输出端连接移位寄存器单元的信号输出端；第一锁存模块的第一输入端与第二锁存模块的第一输入端连接相同的信号端。

Description

一种移位寄存器单元、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器是由呈矩阵形式排列的像素单元构成的。当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅极驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅极线上。

为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

然而，现有的GOA电路在实现扫描信号输出的过程中，需要对电路中的部分节点进行充放电控制，这样一来，在对节点充放电的过程中出错时，GOA电路的稳定性会下降。例如，GOA电路中一般设置有上拉节点PU以及下拉节点PD。其中，上拉节点PU用于控制GOA电路中的单个移位寄存器单元向对应的栅线输出扫描信号，而下拉节点PD用于对移位寄存器单元的输出端和上拉节点PU的电位进行下拉，以使得在非输出阶段，移位寄存器单元的输出端不会向栅线输出扫描信号。

由于制作工艺中的缺陷会导致阵列基板上的TFT出现漏电流(I_off)或者阈值电压漂移(Vth shift)的不良现象产生。这样一来，在将下拉节点PD的电位进行拉升的过程中，会因为I_off或Vth shift而使得下拉节点PD的电位无法被拉升，导致下拉节点PD无法将移位寄存器单元的输出端进行下拉，从而使得移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号，进而降低了GOA电路的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，能够解决现有技术中，由于对节点充放电过程中出错，而导致GOA电路稳定性下降的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括第一锁存模块和第二锁存模块；

所述第一锁存模块，其第一输入端连接第一时钟信号端或第二时钟信号端，第二输入端用于接收脉冲信号，输出端连接所述第二锁存模块的第二输入端；

所述第二锁存模块，其第一输入端连接所述第一时钟信号端或所述第二时钟信号端，输出端连接所述移位寄存器单元的信号输出端；

所述第一锁存模块的第一输入端与所述第二锁存模块的第一输入端连接相同的信号端。

本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上所述的任一项移位寄存器单元；

第一级移位寄存器单元中，第一锁存模块的第二输入端连接脉冲信号输入端；

除所述第一级移位寄存器单元外，其余每个移位寄存器单元中，第一锁存模块的第二输入端与其相邻的上一级移位寄存器单元的信号输出端相连接；

奇数级移位寄存器单元中，所述第一锁存模块和第二锁存模块的第一输入端连接第一时钟信号端；

偶数级移位寄存器单元中，所述第一锁存模块和所述第二锁存模块的第一输入端连接第二时钟信号端。

本发明实施例的又一方面，提供一种显示装置，包括如上述所述的栅极驱动电路。

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置。所述移位寄存器单元包括第一锁存模块和第二锁存模块。其中，第一锁存模块的第一输入端连接第一时钟信号端或第二时钟信号端，第二输入端用于接收脉冲信号，输出端连接所述第二锁存模块的第二输入端。所述第二锁存模块，其第一输入端连接第一时钟信号端或第二时钟信号端，输出端连接移位寄存器单元的信号输出端。此外，第一锁存模块的第一输入端与第二锁存模块的第一输入端连接相同的信号端。这样一来，通过依次相连的第一锁存模块和第二锁存模块，可以对脉冲信号输入端输入的单一脉冲信号进行锁存处理，并将所述单一脉冲信号进行行间顺序相移，从而可以将上述顺序相移的脉冲信号作为扫描信号，对各行栅线进行顺序扫描。具体的，第一锁存模块和第二锁存模块可以对输入的单一脉冲信号分别进行翻转和移位，使得脉冲信号输入端输入的单一脉冲信号与栅线接收到的扫描信号的宽度一致。相对于现有技术而言，由第一锁存模块和或第二锁存模块构成的GOA电路中无需设置需要进行充放电控制的节点，因此可以避免节点充放电出错，从而可以提高GOA电路的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为图1中移位寄存器单元的锁存模块的结构示意图；

图3为由图1中移位寄存器单元级联而成的栅极驱动电路的结构示意图；

图4a为图3中栅极驱动电路的一种时序控制图；

图4b为图3中栅极驱动电路的另一种时序控制图；

图5为图2的锁存模块中的一种或非门的结构示意图；

图6为图2的锁存模块中的另一种或非门的结构示意图；

图7为图2的锁存模块中的又一种或非门的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，可以包括第一锁存模块RS1和第二锁存模块RS2。其中，上述第一锁存模块RS1和第二锁存模块RS2可以是RS锁存器。

具体的，第一锁存模块RS1，其第一输入端S连接第一时钟信号端CLK或第二时钟信号端CLKB，第二输入端R用于接收脉冲信号，输出端Q连接第二锁存模块RS2的第二输入端R。

第二锁存模块RS2，其第一输入端S连接第一时钟信号端CLK或第二时钟信号端CLKB，输出端Q连接移位寄存器单元的信号输出端OUTPUT。

需要说明的是，第一、所述第一锁存模块RS1的第一输入端S与第二锁存模块RS2的第一输入端S连接相同的信号端。即，第一锁存模块RS1的第一输入端S与第二锁存模块RS2的第一输入端S可以均连接第一时钟信号端CLK；或，第一锁存模块RS1的第一输入端S与第二锁存模块RS2的第一输入端S可以均连接第二时钟信号端CLKB。

第二、上述第一时钟信号端CLK与第二时钟信号端CLKB输入的时钟信号的宽度相同，方向相反。

本发明实施例提供一种移位寄存器单元，包括第一锁存模块和第二锁存模块。其中，第一锁存模块的第一输入端连接第一时钟信号端或第二时钟信号端，第二输入端用于接收脉冲信号，输出端连接所述第二锁存模块的第二输入端。所述第二锁存模块，其第一输入端连接第一时钟信号端或第二时钟信号端，输出端连接移位寄存器单元的信号输出端。此外，第一锁存模块的第一输入端与第二锁存模块的第一输入端连接相同的信号端。这样一来，通过依次相连的第一锁存模块和第二锁存模块，可以对脉冲信号输入端输入的单一脉冲信号进行锁存处理，并将所述单一脉冲信号进行行间顺序相移，从而可以将上述顺序相移的脉冲信号作为扫描信号，对各行栅线进行顺序扫描。具体的，第一锁存模块和第二锁存模块可以对输入的单一脉冲信号分别进行翻转和移位，使得脉冲信号输入端输入的单一脉冲信号与栅线接收到的扫描信号的宽度一致。相对于现有技术而言，由第一锁存模块和或第二锁存模块构成的GOA电路中无需设置需要进行充放电控制的节点，因此可以避免节点充放电出错，从而可以提高GOA电路的稳定性。

以下通过具体的实施例对上述第一锁存模块RS1和第二锁存模块RS2进行详细的举例说明。

实施例一

如图2所示，第一锁存模块RS1或第二锁存模块RS2可以包括：

第一或非门nor1、第二或非门nor2以及第三或非门nor3。

其中，第一或非门nor1，其第一输入端IN1用于接收脉冲信号，即可以将第一或非门nor1的第一输入端IN1连接第一锁存模块RS1或第二锁存模块RS2的第二输入端R；第一或非门nor1的第二输入端IN2连接第二或非门nor2的输出端；第一或非门nor1的输出端与第一锁存模块RS1或第二锁存模块RS2的输出端Q相连接。

第二或非门nor2，其第一输入端IN1连接第一或非门nor1的输出端；第二或非门nor2的第二输入端IN2连接第三或非门的输出端。

第三或非门nor3，其第一输入端IN1用于接收脉冲信号，即可以将第三或非门nor3的第一输入端IN1连接第一锁存模块RS1或第二锁存模块RS2的第二输入端R；第三或非门nor3的第二输入端IN2与第一时钟信号端CLK或第二时钟信号端CLKB相连接，即可以将第三或非门nor3的第一输入端IN1连接第一锁存模块RS1或第二锁存模块RS2的第一输入端S。

需要说明的是，第一、如图2所示，上述或非门(nor1、nor2以及nor3)的第一输入端IN1以数字1简化表示，其第二输入端IN2以数字2简化表示。

第二、如图1或图2所示，第一锁存模块RS1或第二锁存模块RS2除了输出端Q以外，还有一输出端NQ。当将输出端Q用于输入信号时，输出端NQ可以做悬空处理。当然，第一锁存模块RS1或第二锁存模块RS2的输出端NQ可以用于输出信号，而将输出端Q做悬空处理，在此情况下，为了实现信号锁存，可以将第一锁存模块RS1的输出端NQ先连接一个反相器，然后再连接第二锁存模块的第二输入端R，这样一来会增加电路中的元件数量，因此优选的，将输出端Q用于输出信号，将输出端NQ做悬空处理。本发明以下实施例是以第一锁存模块RS1或第二锁存模块RS2的输出端Q用于输出信号，将输出端NQ做悬空处理为例进行的说明，因此以下实施例中锁存模块的输出端均为输出端Q。

综上所述，三个或非门nor1、nor2以及nor3相互连接可以构成第一锁存模块RS1或第二锁存模块RS2，而两个相互连接的第一锁存模块RS1和第二锁存模块RS2可以构成一个移位寄存器单元。

此外，如图3所示，至少两级如上所述的移位寄存器单元可以构成一种GOA电路。由于或非门的逻辑结构清晰、简单，从而可以简化GOA电路的逻辑结构，相对于现有技术中的GOA电路而言，无需设置需要进行充放电控制的节点。此外，该GOA电路输入信号仅包括两个时钟信号(CLK和CLB)以及一个由脉冲信号输入端VIN输入的脉冲信号，因此GOA电路输入的信号简单。从而避免了现有技术中的GOA电路由于电路结构复杂，节点较多，而导致的节点充放电出错，有利于提高GOA电路的稳定性。

具体的，如图3所示，上述GOA电路中，第一级移位寄存器单元T1中第一锁存模块RS1的第二输入端R连接脉冲信号输入端VIN，所述脉冲信号输入端VIN用于向栅极驱动电路输入单一脉冲信号。

除第一级移位寄存器单元T1外，其余每个移位寄存器单元(T2、T3……Tn)中，第一锁存模块RS1的第二输入端R与其相邻的上一级移位寄存器单元的本级信号输出端信号输出端OUTPUT相连接。例如，移位寄存器单元T2中的第一锁存模块RS1的第二输入端R与移位寄存器单元T1的本级信号输出端信号输出端OUTPUT相连接。

此外，奇数级移位寄存器单元(T1、T3、T5……)中，第一锁存模块RS1和第二锁存模块RS2的第一输入端S可以连接第一时钟信号端CLK。

偶数级移位寄存器单元(T2、T4、T6……)中，第一锁存模块RS1和第二锁存模块RS2的第一输入端S可以连接第二时钟信号端CLKB。

其中，上述GOA电路的时序控制图，如图4a所示，由本发明实施例提供的移位寄存器单元(T1、T2、T3、T4……Tn)构成的GOA电路，能够将由脉冲信号输入端VIN输入的脉冲信号进行逐行移位(或行间顺序相移)，从而可以向各行栅线提供扫描信号G1、G2、G3、G4……Gn，以对各行栅线进行逐行扫描。

其中，每个移位寄存器单元中的第一锁存模块RS1和第二锁存模块RS2需要分别对输入的脉冲信号进行移位和翻转。具体的，以移位寄存器单元T1为例，首先，当脉冲信号由第一锁存模块RS1的第二输入端R输入至移位寄存器单元T1时，通过第一锁存模块RS1对信号进行锁存处理，使得在如图4a所示的P1阶段，第一锁存模块RS1能够将脉冲信号输入端VIN输入的脉冲信号进行翻转和移位，并由第一锁存模块RS1的输出端Q输出信号O1。

其次，为了使得栅极接收到的扫描信号G1与脉冲信号输入端VIN输入的脉冲信号的宽度和方向一致，因此，在如图4a所示的P2阶段，还需要通过第二锁存模块RS2将信号O1进行翻转和移位，使得最终通过移位寄存器单元T1的信号输出端OUTPUT输出的扫描信号G1与脉冲信号输入端VIN输入的脉冲信号的宽度和方向一致。

需要说明的是，第一、上述仅仅是以移位寄存器单元T1为例进行的说明。其他移位寄存器单元(T2、T3、T4……Tn)中第一锁存模块RS1的输出端Q输出信号(O2、O3、O4……On)的原理与移位寄存器单元T1中第一锁存模块RS1的输出端Q输出信号O1的原理相同；信号(O2、O3、O4……On)通过第二锁存模块RS2后，由移位寄存器单元(T2、T3、T4……Tn)的信号输出端OUTPUT输出扫描信号(G2、G3、G4……Gn)的原理与移位寄存器单元T1的信号输出端OUTPUT输出扫描信号G1的原理相同。此处不再赘述，但都应当属于本发明的保护范围。

具体的，本发明实施例提供的GOA电路向各行栅线输出的扫描信号(G1、G2、G3、G4……Gn)与脉冲信号输入端VIN输入的脉冲信号的宽度和方向一致。可以如图4b所示，当脉冲信号输入端VIN输入的脉冲信号的宽度发生变化时(例如脉冲信号的宽度为①、②或③)，扫描信号(G1、G2、G3、G4……Gn)的宽度也发生相应的变化。从而使得GOA电路能够将输入该GOA电路的脉冲信号进行逐行移位，并且将移位后，且宽度一致的脉冲信号作为扫描信号对各行栅线继续逐行扫描。

第二、上述奇数级移位寄存器单元(T1、T3、T5……)中，第一锁存模块RS1和第二锁存模块RS2的第一输入端S可以连接第二时钟信号端CLKB。

上述偶数级移位寄存器单元(T2、T4、T6……)中，第一锁存模块RS1和第二锁存模块RS2的第一输入端S可以连接第一时钟信号端CLK。

由图3所示的栅极驱动电路的工作原理可知，为了使得栅极驱动电路能够向各行栅线逐行输入扫描信号(G1、G2、G3……)，在脉冲输入端VIN向第一级移位寄存器单元T1中第一锁存模块RS1的第二输入端R输入脉冲信号时，输入第一级移位寄存器单元T1中第一锁存模块RS1的第一输入端S的时钟信号应该为高电平。然而当上述第一输入端S与第二时钟信号CLKB相连接时，第二时钟信号CLKB在此刻输入的是低电平，因此需要延迟一个方波，使得第二时钟信号CLKB向上述第一输入端S输入高电平，以使得栅极驱动电路对栅线能够进行逐行扫描。因此，上述连接方式构成的栅极驱动电路，其响应速度低于如图3所示的栅极驱动电路，所以优选连接方式为如图3所示的栅极驱动电路。

上述GOA电路具有前述实施例中的移位寄存器单元相同的有益效果，由于已经对移位寄存器单元的结构和有益效果进行了描述，在此不再赘述。

以下通过具体的实施例对上述GOA电路的每一级移位寄存器单元(T1、T2、T3或T4……Tn)中，构成第一锁存模块RS1和第二锁存模块RS2的或非门(nor1、nor2以及nor3)的具体结构进行详细的举例说明。

实施例二

第一或非门nor1、第二或非门nor2或第三或非门nor3，如图5所示，可以包括：第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4。

第一晶体管M1，其栅极连接或非门(nor1、nor2或nor3)的第一输入端IN1，第一极连接第一电压端VDDA，第二极与第二晶体管M2的第一极相连接。

第二晶体管M2，其栅极连接或(nor1、nor2或nor3)非门的第二输入端IN2，第二极连接或非门的输出端OUT；

第三晶体管M3，其栅极连接第二晶体管M2的栅极，第一极连接第二晶体管M2的第二极，第二极与第二电压端GNDA相连接。

第四晶体管M4，其栅极连接第一晶体管M1的栅极，第二极连接第二晶体管M2的第二极，第二极与第二电压端GNDA相连接。

需要说明的是，第一、第一晶体管M1和第二晶体管M2为P型晶体管；第三晶体管M3和第四晶体管M4为N型晶体管。其中，本发明实施例中，所述晶体管的第一极可以为源极、第二极可以为漏极，或者第一极可以为漏极、第二极可以为源极，本发明对此不作限制。

第二、本发明实施例中，是以第一电压端VDDA输入高电平，第二电压端GNDA输入低电平或接地处理为例进行的说明。

在此情况下，当或非门的第一输入端IN1输入高电平(1)，所述或非门的第二输入端IN2输入高电平(1)时，所述或非门的输出端输出低电平(0)。同理当第一输入端IN1以及第二输入端IN2输入的信号不同时，可得出或非门(nor1、nor2或nor3)的真值表，如表1所示：

表1

IN1

IN2

OUT

1	1	0
			1	0	0
0	1	0
			0	0	1

通过上述或非门(nor1、nor2或nor3)的真值表，结合图2可以得出第一锁存模块RS1或第二锁存模块RS2的逻辑输出关系，如表2所示：

表2

R	S	Q
			1	1	0
1	0	0
			0	1	X
0	0	1

其中，当R＝0，S＝1时，第三或非门Nor3的第二输入端IN2＝1，根据或非门的真值表，表1可知，第二或非门Nor2的第二输入端IN2＝0。而在第一或非门Nor1的第一输入端IN1＝0(即R＝0)的情况下，第一或非门Nor1的输出端OUT(即第一锁存模块RS1或第二锁存模块RS2的输出端Q)与上一状态第一锁存模块RS1或第二锁存模块RS2的输出端NQ有关。

具体的，X为上一状态时，第一锁存模块RS1或第二锁存模块RS2的输出端Q输出的数值。即在R＝0，S＝1时，Q的数值保持上一状态。

根据上述第一锁存模块RS1或第二锁存模块RS2的逻辑输出关系，如图3所示的GOA电路中每一级移位寄存器单元(T1、T2、T3、T4……Tn)，能够对脉冲信号输入端VIN输入的脉冲信号进行翻转和移位，从而得出如图4a或如图4b所示的，宽度与脉冲信号宽度一致，且逐行进行移位的扫描信号(G1、G2、G3、G4……Gn)。

本实施例提供的或非门，采用N型晶体管和P型晶体管构成互补型电路。如图5所示，当N型晶体管(M3和M4)导通时，P型晶体管(M1和M2)处于完全截止的状态；反之，当P型晶体管(M1和M2)导通时，N型晶体管(M3和M4)处于完全截止的状态。这样一来，在或非门工作时间内，所有晶体管均未出现一直导通的状态，从而可以避免由于晶体管的一直导通而由于漏电流较大，引起的产品功耗较大的问题。

实施例三

第一或非门nor1、第二或非门nor2或第三或非门nor3，如图6所示，可以包括：第五晶体管M5、第六晶体管M6以及第七晶体管M7。

其中，第五晶体管M5的栅极连接或非门(nor1、nor2或nor3)的第一输入端IN1，第一极连接或非门(nor1、nor2或nor3)的输出端OUT，第二极与第二电压端GNDA相连接。

第六晶体管M6的栅极连接或非门(nor1、nor2或nor3)的第二输入端IN2，第一极与第五晶体管M5的第一极相连接，第二极与第二电压端GNDA相连接。

第七晶体管M7的栅极和第一极连接第一电压端VDDA，第二极与第五晶体管M5的第一极相连接。

需要说明的是，上述第五晶体管M5、第六晶体管M6以及第七晶体管M7均为N型晶体管。

与实施例三的原理相同，分别通过向如图6所示的或非门(nor1、nor2或nor3)的第一输入端IN1和第二输入端IN2分别输入高电平(1)或低电平(2)，可以得出或非门的真值表，其中本实施例中由第五晶体管M5、第六晶体管M6以及第七晶体管M7构成的或非门与实施例三提供的或非门的真值表相同，如表1所示。在此情况下，得出的第一锁存模块RS1或第二锁存模块RS2的逻辑输出关系也相同，如表2所示。

同理，可以通过本实施例提供的第一锁存模块RS1或第二锁存模块RS2的逻辑输出关系，得出如图4a或如图4b所示的，宽度与脉冲信号宽度一致，且逐行进行移位的扫描信号(G1、G2、G3、G4……Gn)。

实施例四

第一或非门nor1、第二或非门nor2或第三或非门nor3，如图7所示，可以包括：第八晶体管M8、第九晶体管M9以及第十晶体管M10。

其中，第八晶体管M8，其栅极连接或非门(nor1、nor2或nor3)的第一输入端IN1，第一极连接第一电压端VDDA，第二极与第九晶体管M9的第一极相连接。

第九晶体管M9，其栅极连接或非门(nor1、nor2或nor3)的第二输入端IN2，第二极连接或非门的输出端OUT。

第十晶体管M10，其栅极和第二极连接第二电压端GNDA，第一极与第九晶体管M9的第二极相连接。

需要说明的是，上述第八晶体管M8、第九晶体管M9以及第十晶体管M10均为P型晶体管。

与实施例三的原理相同，分别通过向如图7所示的或非门(nor1、nor2或nor3)的第一输入端IN1和第二输入端IN2分别输入高电平(1)或低电平(2)，可以得出或非门的真值表，其中本实施例中由第八晶体管M8、第九晶体管M9以及第十晶体管M10构成的或非门与实施例三提供的或非门的真值表相同，如表1所示。在此情况下，得出的第一锁存模块RS1或第二锁存模块RS2的逻辑输出关系也相同，如表2所示。

同理，可以通过本实施例提供的第一锁存模块RS1或第二锁存模块RS2的逻辑输出关系，得出如图4a或如图4b所示的，宽度与脉冲信号宽度一致，且逐行进行移位的扫描信号(G1、G2、G3、G4……Gn)。

综上所述，相对于实施例二而言，虽然实施例三和实施例采用的晶体管数量较少，结构相对简单。但是如图6所示，在或非门的工作时间内，第一电压端VDDA输入的高电平，会将第七晶体管M7一直导通。同理如图7所示，第二电压端GNDA输入的低电平，会将第十晶体管M10一直导通。这样一来，会由于一直处于导通状态的第七晶体管M7或第十晶体管M10的漏电流，导致产品的功耗增加。因此，优选实施例为实施例二。

本发明实施例提供一种显示装置，包括上述栅极驱动电路。具有与本发明前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。

该显示器件具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括第一锁存模块和第二锁存模块；

所述第一锁存模块，其第一输入端连接第一时钟信号端或第二时钟信号端，第二输入端用于接收脉冲信号，输出端连接所述第二锁存模块的第二输入端；

所述第二锁存模块，其第一输入端连接所述第一时钟信号端或所述第二时钟信号端，输出端连接所述移位寄存器单元的信号输出端；

所述第一锁存模块的第一输入端与所述第二锁存模块的第一输入端连接相同的信号端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一锁存模块或所述第二锁存模块包括：第一或非门、第二或非门以及第三或非门；

所述第一或非门，其第一输入端用于接收所述脉冲信号，第二输入端连接所述第二或非门的输出端，输出端与所述第一锁存模块或所述第二锁存模块的输出端相连接；

所述第二或非门，其第一输入端连接所述第一或非门的输出端，第二输入端连接所述第三或非门的输出端；

所述第三或非门，其第一输入端用于接收所述脉冲信号，第二端与所述第一时钟信号端或所述第二时钟信号端相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一或非门、所述第二或非门或所述第三或非门包括：第一晶体管、第二晶体管、第三晶体管以及第四晶体管；

所述第一晶体管，其栅极连接所述或非门的第一输入端，第一极连接第一电压端，第二极与所述第二晶体管的第一极相连接；

所述第二晶体管，其栅极连接所述或非门的第二输入端，第二极连接所述或非门的输出端；

所述第三晶体管，其栅极连接所述第二晶体管的栅极，第一极连接所述第二晶体管的第二极，第二极与第二电压端相连接；

所述第四晶体管，其栅极连接所述第一晶体管的栅极，第二极连接所述第二晶体管的第二极，第二极与所述第二电压端相连接。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一晶体管和所述第二晶体管为P型晶体管；所述第三晶体管和所述第四晶体管为N型晶体管。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一或非门、所述第二或非门或所述第三或非门包括：第五晶体管、第六晶体管以及第七晶体管；

所述第五晶体管的栅极连接所述或非门的第一输入端，第一极连接所述或非门的输出端，第二极与所述第二电压端相连接；

所述第六晶体管的栅极连接所述或非门的第二输入端，第一极与所述第五晶体管的第一极相连接，第二极与所述第二电压端相连接；

所述第七晶体管的栅极和第一极连接所述第一电压端，第二极与所述第五晶体管的第一极相连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第五晶体管、所述第六晶体管以及所述第七晶体管均为N型晶体管。

7.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一或非门、所述第二或非门或所述第三或非门包括：第八晶体管、第九晶体管以及第十晶体管；

所述第八晶体管，其栅极连接所述或非门的第一输入端，第一极连接所述第一电压端，第二极与所述第九晶体管的第一极相连接；

所述第九晶体管，其栅极连接所述或非门的第二输入端，第二极连接所述或非门的输出端；

所述第十晶体管，其栅极和第二极连接所述第二电压端，第一极与所述第九晶体管的第二极相连接。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第八晶体管、所述第九晶体管以及所述第十晶体管均为P型晶体管。

9.一种栅极驱动电路，其特征在于，包括至少两级如权利要求1-8任一项所述的移位寄存器单元；

第一级移位寄存器单元中，第一锁存模块的第二输入端连接脉冲信号输入端；

除所述第一级移位寄存器单元外，其余每个移位寄存器单元中，第一锁存模块的第二输入端与其相邻的上一级移位寄存器单元的信号输出端相连接；

奇数级移位寄存器单元中，所述第一锁存模块和第二锁存模块的第一输入端连接第一时钟信号端；

偶数级移位寄存器单元中，所述第一锁存模块和所述第二锁存模块的第一输入端连接第二时钟信号端。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。