CN102007692A - 数字逻辑电路、移位寄存器、以及有源矩阵器件 - Google Patents

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Abstract

一种数字逻辑电路包括多个相同导电类型的晶体管。第一晶体管(40)具有的源极、栅极和漏极分别连接至第一电路节点(QB)、第二电路节点(Y)和第一电源线(Vdd)。第二晶体管(42)具有的源极、栅极和漏极分别连接至第二节点(Y)、第一节点(QB)和第一电源线(Vdd)。第三晶体管(48)具有的漏极连接至第一节点(QB)。第四晶体管(50)具有的栅极和漏极分别连接至第三电路节点(Q)和第二电路节点(Y)。第五晶体管(52)具有的栅极和漏极分别连接至第一和第三节点(QB，Q)。这种电路可在有源矩阵寻址装置的移位寄存器中用作锁存器。

Description

数字逻辑电路、移位寄存器、以及有源矩阵器件
技术领域
本发明涉及数字逻辑电路，并涉及包括这种电路的移位寄存器和有源矩阵器件。这种电路可例如用作适用于在时钟发生器中驱动有源矩阵显示器的行和/或列的触发器。
背景技术
附图的图1示出典型的有源矩阵显示器。这种显示器由排列成M行N列的图元(像素)矩阵2构成。每行和每列被连接至一电极，且列电极连接至数据驱动电路4的N个输出，而行电极连接至扫描驱动电路6的M个输出。
像素被每次一行地寻址。扫描驱动电路包括M相时钟发生器，其产生如附图的图2所示的一串时钟脉冲。每个时钟脉冲输出i控制行i的激活，对于每个i使1≤i≤M。脉冲通常是非交叠的，从而不会有两个脉冲同时为高。
一行中的所有像素可同时被寻址，或者它们可分B个b像素的块寻址，其中bB＝N。在后一情形中，数据驱动电路也可包括所述类型的B相时钟发生器，从而每个时钟脉冲输出i激活块i，对于每个i使1≤i≤B。
显示器的正常操作使得数据对应于图2所示的时序、从上到下从左到右地采样到像素上。然而，通常的要求是采样的方向是可切换的，以使数据被从下到上和/或从左到右地采样到像素上。这样，有可能反映或旋转所显示的图像而无需对输入数据重新排序。这种重新排序需要相当多的附加电路系统，诸如足以储存整个图像的附加存储器。
在此情形中，时钟发生器必须另外能够双向运算，从而产生如附图图2所示的时钟脉冲或附图图3所示类型的时钟脉冲。图3中的每个脉冲输出i(对于每个i使得1≤i≤M)仍然激活行i。然而，脉冲输出i出现在脉冲输出i-1之前，而在图2中脉冲输出i出现在脉冲输出i-1之后。
所述类型的扫描驱动电路可直接在显示器衬底上形成，从而减少显示器所需的连接的数量。这是有利的，因为减少了连接器所占用的面积，并且使显示器更为机械稳健。在这些情形中，通常将单种类型的晶体管用于时钟发生器电路。例如，该电路可仅由n型晶体管构成，而不是如CMOS电路中常用的n型和p型晶体管的混合。单种类型的晶体管的使用对于制造成本而言是有益的。然而，使用单种类型的晶体管来设计诸如与门和逆变器的低功率高速逻辑是困难的。
在扫描驱动电路中使用的时钟发生器可由移位寄存器形成。移位寄存器是能够响应于时钟信号沿其长度从一级到另一级地使数据列顺序移位的多级电路。一般而言，移位寄存器可使任意的数据序列移位。然而，当移位寄存器被用作扫描或数据驱动电路中的时钟发生器时，仅需沿其长度移动单个高态。这种移位寄存器被称为“移一步”(walking one)移位寄存器，并且可能能够或者可能不能使任意的数据列移位。
这种类型的时钟发生器的一个示例在美国专利6377099中公开，并且在附图的图4中示出。每一级由重置-置位(RS)锁存器24和用于控制时钟的传递的附加门26构成，从而在RS锁存器被置位时时钟被传递至该级的输出，而在RS锁存器被重置时输出被拉至无效状态。该门的输出被连接至下一级的置位输入，并连接至前一级的重置输入。该门的输出也构成扫描驱动电路的输出。
此外，美国专利No.6724361描述使用非交叠时钟的类似时钟发生器。
RS锁存器是众所周知的逻辑块。如图4所示，其具有置位输入S和重置输入R，以及两个输出Q和QB，其中QB是Q的逻辑补。其根据以下真值表1工作：
表1
  R   S   Qn
  0   0   Qn-1
  0   1   1
  1   0   0
  1   1   X
其中0和1分别是低和高逻辑电平，X是未定义或不允许状态，Qn是当前输出状态，而Qn-1是前一输出状态。
RS锁存器的典型实现在附图的图5中示出，且由两个交叉耦合的或非(NOR)门8和10构成。当置位输入S被升至逻辑高态时，不管或非门8的其它输入的状态如何其输出都降至低态。如果重置输入R处于低电平(如真值表所要求地)，则或非门10的输出升至高电平。由此Q和QB达到所需状态。
当置位输入随后被降至逻辑低态且同时重置输入保持于逻辑低态时，Q上的高态使或非门8输出低态，这又使或非门10输出高态。因此Q和QB输入保留其先前值。
此状态例示触发器的双稳态性质：存在从Q输出、经由或非门8、QB输出、以及或非门10、回到Q输出的正反馈回路。如果Q输出受噪音影响，则其值将由或非门10和QB的状态恢复；类似地，QB由或非门8和Q的状态保持。触发器输出的状态因此不受噪声影响(至少在合理限制内)。
附图的图6示出单通道处理中的RS锁存器的最简单实现，并且在操作上与美国专利No.6778627、5434899和5949398中描述的电路相似。两个晶体管12和14在S或R输出分别为高时将Q输出连接至高电平或低电平电源。当S和R均为低时两个晶体管都截止，且触发器的状态由Q节点的电容上俘获的电荷保持。此电容可以是显式或寄生的。需要一附加电路来产生QB输出：这将与附图的图6中一样，但S和R输入相反。
晶体管12也可以二极管形式连接，以使至Vdd的连接被至S输入的另一连接替代，却不影响上述操作。
此架构的主要缺点是没有正反馈并且Q节点浮置。由此系统中的任意噪声能容易地耦合至节点上，且其状态可被破坏。直到R或S输入升至高电平该状态才会恢复。
另一缺点是在置位状态中Q节点没有充足电至Vdd。当n沟道晶体管的栅极比源极高至少该晶体管的阈值电压VTH时，该n沟道晶体管导通。因此，如果S输入升至Vdd，则晶体管12直到Q达到(Vdd-VTH)才导通。在许多应用中，Q和QB输出的电平从高电源电压电轨到低电源电压电轨地摆动是合乎需要的。
附图的图7示出单通道处理中的RS锁存器的第二实现，并且在操作上与美国专利No.7038653、6922217和6845140中描述的电路相似。
为了实现重置操作，R输入被升至高电平，从而通过晶体管20使Q输出放电并使晶体管25截止。晶体管18是以二极管形式连接的，因此如果其源极至少比高电源电压Vdd低至少一阈值则其导通。QB因此通过晶体管18升至高电平，从而使晶体管22导通。因而，当R输入随后被降低至低态时，晶体管22保持Q上的低态，而晶体管18保持QB上的高态。因此，电路显示出在重置状态中的良好抗扰性。
为实现置位操作，S输入被升至高电平，从而通过晶体管16将Q输出充电至高电平。这使晶体管25导通，从而使QB输出放电，这又使晶体管22截止。然而，当S输入随后被降低至低态时，晶体管16、20和22都截止，且Q节点浮置。因此，电路在置位状态中具有较差抗扰性。此外，出于上述原因，Q没有被充足电至Vdd。
附图图7电路的另一个缺点是在置位状态中晶体管18和25都导通，且短路电流从高电源流至低电源。在诸如用于有源矩阵显示器的扫描驱动电路的低频电路中，此短路电流会是相当大的，从而可能将电路的功耗增大2-4倍。
针对此电路的其它方法，诸如美国专利No.6690347、5701136、5410583、5222082、6813332和6928135，都展现了所述两个缺点中的至少之一：在锁存器的至少一个状态中存在浮置节点或短路电流。
美国专利No.7038653还描述了用于移位寄存器级的单通道输出开关，并例示了自举电容器的使用，如附图的图8所示。Q和QB输入分别被连接至锁存器的Q和QB输出，且CK输入被连接至移位寄存器时钟。Q输出可能不到达高电源电轨，因此不将时钟电压完全传导至输出引脚。自举电容器61用来在CK升高时增大晶体管27的栅电压。其操作如下：晶体管27的栅极由逻辑电路升高至其导通的点；当时钟升高时，该升高被传导至输出；此升高通过电容器61耦合至晶体管27的栅极，从而增大栅电压、并确保晶体管27继续导通直至其源电压和漏电压基本相等。晶体管29在QB输入为高时将输出保持于低电源电压Vss：因为只要n沟道晶体管的栅极保持在至少(Vss+VTH)，该n沟道晶体管将传导Vss，所以自举是不必要的。QB通常处于更高电压。
第二类锁存器是D锁存器。这种锁存器公知的一种类型在附图的图9中示出。当CK为高时输入D被复制到输出Q，且其逻辑补被复制到互补输出QB。当时钟下降时Q的状态得以保持。正反馈回路由开关31构成，且D的值被锁存。
美国专利申请公开No.2007/0091014描述了由D锁存器的级联制成的单通道移位寄存器。附图的图10示出所述的锁存器电路。当CK为高(而其补CKX为低)时锁存器是透明的，且输出OUT跟随输入IN。当CK为低时，输入数据被锁存且保持在输出上。
该电路具有与先前所述电路相似的缺点：对于任何数据，晶体管28和30总导通，且晶体管32和34之一导通。因此短路电流从Vcc1流至低电源电轨Vss，从而增大了电路所耗功率。此外，除Vcc2至少等于(Vcc1+VTH)的情形外，输出电压低于Vcc1。然而，产生高压Vcc2既增大了电路的功耗，又增加了基准产生电路的复杂性。
发明内容
根据本发明的第一方面，提供了一种包括相同传导类型的多个晶体管的数字逻辑电路，该多个晶体管包括：第一晶体管，其源极、栅极和漏极分别连接至第一电路节点、第二电路节点和第一电源线；第二晶体管，其源极、栅极和漏极分别连接至第二节点、第一节点和第一电源线；第三晶体管，其漏极连接至第一节点；第四晶体管，其栅极和漏极分别连接至第三电路节点和第二节点；以及第五晶体管，其栅极连接至第一或第二节点，且其漏极连接至第三节点。
第三晶体管的栅极可被连接至第三节点。
该电路可包括连接在第一和第二节点之间的第一自举电容器。
第一和第二节点之一可包括电路的第一输出。
第一节点可包括电路的第一输入节点。
多个晶体管可包括第六晶体管，其源极和栅极分别连接至第一节点和电路的第一输入。
第三和第四晶体管的源极可连接至第一输入。
第三和第四晶体管的源极可连接至电路的第二输入。
第三和第四晶体管的源极可连接至第二电源线。
第六晶体管的漏极可连接至第一电源线。
第六晶体管的漏极可连接至第一输入。
第六晶体管的漏极可连接至电路的第三输入。
多个晶体管可包括第七晶体管，其源极和栅极分别连接至第六晶体管的漏极和电路的第四输入。
多个晶体管可包括第八晶体管，其源极和栅极分别连接至第一节点和电路的第五输入。
该第五输入可包括全局重置输入。
多个晶体管可包括第九晶体管，其源极和栅极分别连接至第一输入和第三节点。
多个晶体管可包括第十晶体管，其源极、栅极和漏极分别连接至第三节点、电路的第六输入和第一电源线。
多个晶体管可包括：第十一晶体管，其源极、栅极和漏极分别连接至第三节点、第四电路节点和第一电源线；第十二晶体管，其源极、栅极和漏极分别连接至第四节点、第三节点和第一电源线；以及第十三晶体管，其漏极连接至第四节点。
第十三晶体管的栅极可被连接至第一或第二节点。
该电路可包括连接在第三和第四节点之间的第二自举电容器。
第三和第四节点之一可包括电路的第二输出。
第三节点可包括电路的第二输入节点。
多个晶体管可包括第十四晶体管，其源极和栅极分别连接至第三节点和电路的第七输入。
第五晶体管和第十三晶体管的源极可连接至第七输入。
第五晶体管和第十三晶体管的源极可连接至第二电源线。
第五晶体管和第十三晶体管的源极可连接至电路的第八输入。
第十四晶体管的漏极可连接至第一电源线。
第十四晶体管的漏极可连接至第七输入。
第十四晶体管的漏极可连接至电路的第九输入。
多个晶体管可包括第十五晶体管，其源极和栅极分别连接至第十四晶体管的漏极和电路的第十输入。
多个晶体管可包括第十六晶体管，其源极和栅极分别连接至第三节点和电路的第十一输入。
多个晶体管可包括第十七晶体管，其栅极和漏极分别连接至第六输入和第一节点。
该电路可包括锁存器或触发器。
根据本发明的第二方面，提供了一种包括具有根据本发明第一方面的电路的多个锁存器或触发器的移位寄存器。
根据本发明的第三方面，提供了一种包括根据本发明第二方面的寄存器的有源矩阵器件。
该器件可包括液晶器件。
因而有可能提供一种可在各个应用中有益地使用的多功能数字逻辑电路。例如，当被使用或配置作为移位寄存器中的锁存器或触发器时，电路能提供因为正反馈而得到改进的抗扰性。此外，基本上可避免电源线之间的短路电流，从而导致功耗降低且功率基本上只在开关期间消耗。这可用单导电类型的晶体管实现。例如，所有晶体管可以是p沟道MOS晶体管或n沟道MOS晶体管。
附图简述
图1示出典型的有源矩阵显示器；
图2示出典型的扫描驱动电路在正常工作模式中的输出；
图3示出典型的扫描驱动电路在逆转工作模式中的输出；
图4示出适用于扫描驱动电路的现有技术移位寄存器；
图5、6和7是现有技术CMOS重置-置位触发器的示意图；
图8是具有自举电容器的现有技术nMOS门电路的示意图；
图9和10是现有技术D型锁存器的示意图；
图11是根据本发明第一实施例的锁存器电路的示意图；
图12是根据本发明第二实施例的锁存器电路的示意图；
图13是根据本发明第三实施例的锁存器电路的示意图；
图14是根据本发明第四实施例的锁存器电路的示意图；
图15是根据本发明第五实施例的锁存器电路的示意图；
图16是根据本发明第六实施例的锁存器电路的示意图；
图17是根据本发明第七实施例的锁存器电路的示意图；
图18是根据本发明第八实施例的锁存器电路的示意图；
图19是根据本发明第九实施例的锁存器电路的示意图；
图20是根据本发明第十实施例的锁存器电路的示意图；
图21是根据本发明第十一实施例的锁存器电路的示意图；
图22是根据本发明的第十二实施例的双向时钟发生器电路的示意框图。
具体实施方式
第一优选实施例在图11中示出。其由n沟道晶体管40-58构成：晶体管40-46、56和58的漏极连接至高电源Vdd；晶体管48-54的源极连接至低电源Vss；晶体管40和56的源极一起连接至晶体管42、52和54的栅极、连接至晶体管48的漏极、并连接至构成第一输入节点的节点处的QB输出；晶体管42的源极连接至晶体管50的漏极，并连接至晶体管40的栅极，标示为节点Y；晶体管44和58的源极被连接在一起，且连接至晶体管46-50的栅极，且连接至构成第二输入节点的节点处的Q输出；晶体管46的源极连接至晶体管44的栅极和晶体管54的漏极，标示为节点X；晶体管56和58的栅极分别连接至R和S输入。
电路被配置为RS锁存器：当S输入被升至高态时，Q输出被充电至高，从而使晶体管46-50导通；QB输出和晶体管40的栅极由晶体管48和50放电，且晶体管40和42被截止；类似地，QB上的低态使得晶体管52和54截止。因而没有稳态电流流动。Q被充电至(Vdd-VTH)，这又将节点X充电至(Vdd-2VTH)。QB和节点Y都被放电至Vss。
当S输入随后降低时，Q保持充电至(Vdd-VTH)，其维持节点X上的电压。同样，如果Q受噪声影响且其电压降低，则其通过节点X保持于(Vdd-3VTH)。因此电路展现改善的抗扰性。
当R输入被升至高态时锁存器的操作相似，但Q和QB以及X和Y的作用相反。
还有可能将节点X用作可选Q输出，并将节点Y用作可选QB输出：当Q为高时X为高，尽管其电压较低，且当Q为低时X为低。Y和QB类似地相关。
出于同样的原因，还有可能将晶体管48和50的栅极连接至Q输出或节点X。两个晶体管的栅极可连接至同一节点，或者一个可连接至节点X而另一个连接至Q输出。同样，晶体管52和54的栅极可连接至QB输出或节点Y。
第二实施例在图12中示出。该电路与图11相似，且在节点X与Q输出之间以及在节点Y与QB输出之间添加了自举电容器。
这些自举电容器如现有技术中所述地操作，并且用来提高Q、QB、X和Y上的电压：当S输入升至高态时，Q被充电至(Vdd-VTH)；晶体管46然后使节点X充电；当X上的电压增大时，此升高通过电容器62耦合至Q，从而提高Q上的电压；因此X升至均为低的Vdd或(VQ-VTH)，其中VQ是Q上的最大电压。电容器60类似地工作，从而自举QB。
第三实施例在图13中示出。该电路类似于图11，并且将仅描述不同之处：晶体管58的栅极连接至输入S1，且包括附加晶体管64以使其源极连接至Vdd，使其漏极连接至输出Q，并使其栅极连接至附加输入S2；晶体管56的栅极连接至输入R1，且其源极连接至第二附加晶体管66的漏极；晶体管66的栅极连接至另一附加输入R2，且其源极连接至Vdd。
该电路如前所述地操作，不同之处在于该级现在可由逻辑组合(S1或S2)置位且由逻辑组合(R1与R2)重置。
本领域技术人员显而易见的是，利用上述技术纳入任何所需逻辑组合以便置位和重置锁存器是有可能的。
此外，如果每个R输入连接至每个S输入的逻辑补，则该块用作逻辑门。例如，图13中的电路可如下地连接：S1连接至信号IN1，R1连接至IN1的补，即IN1B；S2连接至第二信号IN2，R2连接至IN2的补，即IN2B。在此情形中，该电路将用作或门，并且用作或非门：Q＝IN1或IN2，QB＝IN1或非IN2。
同样，与门和与非门可通过将IN信号连接至R输入，且将INB信号连接至S输入来形成。在此情形中，QB＝IN1与IN2，Q＝IN1与非IN2。
本领域技术人员显而易见的是，通过使用如上所述的输入晶体管的串联和并联连接产生任何标准逻辑函数是有可能的。
第四实施例在图14中示出。该电路类似于图11，并且将仅描述不同之处：晶体管56的漏极连接至R输入，且晶体管58的漏极连接至S输入。电路的操作如前所述：如果S升至Vdd，则可看到图14所示的二极管连接在电学上等效于图11所示的Vdd连接。
第五实施例在图15中示出。该电路类似于图11，并且将仅描述不同之处：晶体管48和50的源极连接至(电路的“第二输入”连接至)R输入，且晶体管52和54的源极连接至(电路的“第七”输入连接至)S输入。
电路的操作类似于如前所述：当S处于低电平时，晶体管52和54的源极与先前一样连接至Vss，且两个晶体管均导通；当S升高时，此升高传导至节点Q和X上，使得两个节点与先前一样都升高。
第六实施例在图16中示出。该电路与图11相似，但略去了晶体管44、46和54。电路的操作如前所述，但略去了从节点X到节点Q的反馈：当S输入升至高电平时，Q输出被充电至(Vdd-VTH)；这使得晶体管48和50导通，使得节点QB和Y均被放电；当QB被放电时晶体管52截止，并且Q节点被允许在其当前值浮置。重置操作与针对第一实施例所述的一样。
第七实施例在图17中示出。该电路与图11相似，但添加了晶体管68和70：晶体管的栅极分别连接至R和S输入；晶体管68的漏极连接至Q输出；晶体管70的漏极连接至QB输出；两个晶体管的源极连接至Vss。
电路的操作与针对第一实施例所述的一样。当S输入升至高电平时，QB输出经由晶体管70直接放电，从而允许更快地开关以及开关期间的短路电流减小。类似地，当R输入升至高电平时，晶体管68使Q输出放电。
本领域技术人员显而易见的是，以上实施例的元件可组合以给出其它电路架构。
第八实施例在图18中示出。该电路类似于图11，并且将仅描述不同之处：晶体管56和58的栅极连接至CK输入，不存在S或R输入；晶体管58的源极连接至IN输入；晶体管56的源极连接至INB输入。
电路的操作与第一实施例相似。然而，如果INB是IN的逻辑补则电路作为D型锁存器操作：当CK输入为高时，如果IN为高而INB为低(类似于先前置位状态)则Q将为高，并且如果IN为低而INB为高(类似于重置状态)则Q将为低；当CK降低时，紧邻下降沿之前的锁存器状态将保持到CK上的下一上升沿(类似于先前的S和R输入均为低时的锁存状态)。
第九实施例在图19中示出。该电路类似于图18，并且将仅描述不同之处：晶体管58的栅极和漏极分别连接至第一时钟输入CK1和第一数据输入IN1；晶体管56的栅极和漏极分别连接至第一时钟输入CK1和第一互补数据输入IN1B；第一附加晶体管74连接成使其栅极、漏极和源极分别连接至第二时钟输入CK2、第二数据输入IN2、以及Q输出。第二附加晶体管72连接成使其栅极、漏极和源极分别连接至第二时钟输入CK2、第二互补数据输入IN2B、以及QB输出。
电路的操作与第八实施例相似。如果IN1B和IN2B分别是IN1和IN2的逻辑补，则该电路作为锁存器操作：当CK1输入为高时，如果IN1为高且IN1B为低则Q将为高，且如果IN1为低且IN1B为高则Q将为低；当CK1降低时，紧邻下降沿之前的锁存器状态将保持到CK1或CK2上的下一上升沿。类似地，当CK2输入为高时，如果IN2为高且IN2B为低则Q将为高，且如果IN2为低且IN2B为高则Q将为低；当CK2降低时，紧邻下降沿之前的锁存器状态将保持到CK1或CK2上的下一上升沿。
CK1和CK2不应当同时为高。
第十实施例在图20中示出。该电路类似于图18，并且将仅描述不同之处：晶体管56的漏极连接至第一附加晶体管76的源极，而不连接至互补数据输入INB；晶体管56和76的栅极分别连接至时钟输入CK1和CK2；晶体管76的漏极连接至互补数据输入INB；晶体管58的漏极连接至第二附加晶体管78的源极，而不连接至数据输入IN；晶体管58和78的栅极分别连接至时钟输入CK1和CK2；晶体管78的漏极连接至数据输入IN。
该操作与第八实施例相似：当CK1和CK2输入均为高时，如果IN为高且INB为低则Q将为高，且如果IN为低且INB为高则Q将为低；当CK1或CK2降低时，紧邻下降沿之前的锁存器状态将保持到CK1和CK2均为高的下一时刻。
本领域技术人员显而易见的是，利用上述技术纳入时钟的任何所需逻辑组合以便锁存数据是有可能的。
与第二实施例中一样，自举电容器可被添加到D锁存器。
如图4所示，第十一实施例将RS锁存器用于移位寄存器中：RS锁存器可如图11所示地具体化，且开关可如图8所示地具体化。移位寄存器可构成诸如液晶器件的有源矩阵器件的一部分，例如如图1所示。
此外，可向移位寄存器添加全局重置，如图21所示：每个级与图11中一样，但添加了重置晶体管80。晶体管80的栅极连接至RST输入；漏极连接至Vdd而源极连接至晶体管56的源极。寄存器所有级的RST输入被连接在一起，且连接至全局重置信号。此信号可被升至高逻辑电平以例如在启动时重置该寄存器的所有级。
本领域技术人员显而易见的是，也可使用图12、14、15、16或17中的任一锁存器替代图11的锁存器来构成移位寄存器。此外，在适用时，节点X可用来替换Q和/或节点Y可用来替换QB。全局重置可以与图21所示相似的方式添加。
第十二实施例将锁存器用于双向移位寄存器中。在图22中示出了寄存器的三级分段。寄存器由可如图19所示具体化的锁存器82-86与可如图8所示具体化的门88-92构成。每个锁存器的IN1和IN2B输入连接至第一方向信号UD；每个锁存器的IN1B和IN2输入连接至第二方向信号，其可以是UD的逻辑补UDB；每个锁存器82、84和86的Q和QB输出分别连接至每个门88、90和92的Q和QB输入；每个门的OUT输出连接至后一锁存器的CK1输入和每个前一锁存器的CK2输入。
电路的操作与第十一实施例相似。当UD为高时，锁存器84的Q输出在门88的OUT输出升高时升高，且在门92的OUT输出升高时降低；当UD为低且UDB为高时，锁存器84的Q输出在门92的OUT输出升高时升高，且在门88的OUT输出升高时降低。由此当UD为高时寄存器脉冲从上到下地扫描，而当UD为低时从下到上地扫描。
与第十一实施例一样，在每个锁存器中，节点X可用来替换Q和/或节点Y可用来替换QB。全局重置可以与图21所示相似的方式添加。
如在现有技术中描述地，第十一和十二实施例的移位寄存器可与互补或非交叠时钟一起使用。
英国公开专利申请No.2452278和2452279描述了用于图4形式的移位寄存器的输出开关的变体。本领域技术人员显而易见的是，这些变体的任一个或两个可应用于所述类型的移位寄存器。
以上实施例是使用n沟道晶体管描述的。本领域技术人员显而易见的是，仅使用所有极性相反的p沟道晶体管以使有效高信号被有效低信号替换且与Vss和Vdd的连接分别被与Vdd和Vss的连接替换来实现所有实施例是有可能的。

Claims (36)

1.一种包括相同导电类型的多个晶体管的数字逻辑电路，所述多个晶体管包括：
第一晶体管，其源极、栅极和漏极分别连接至第一电路节点、第二电路节点和第一电源线；
第二晶体管，其源极、栅极和漏极分别连接至所述第二节点、所述第一节点和所述第一电源线；
第三晶体管，其漏极连接至所述第一节点；
第四晶体管，其栅极和漏极分别连接至第三电路节点和所述第二节点；以及
第五晶体管，其栅极连接至所述第一或第二节点，且其漏极连接至所述第三节点。
2.如权利要求1所述的电路，其特征在于，所述第三晶体管的栅极连接至所述第三节点。
3.如权利要求1或2所述的电路，其特征在于，包括连接在所述第一和第二节点之间的第一自举电容器。
4.如以上权利要求中的任一项所述的电路，其特征在于，所述第一和第二节点之一包括所述电路的第一输出。
5.如以上权利要求中的任一项所述的电路，其特征在于，所述第一节点包括所述电路的第一输入节点。
6.如以上权利要求中的任一项所述的电路，其特征在于，所述多个晶体管包括其源极和栅极分别连接至所述第一节点和所述电路的第一输入的第六晶体管。
7.如权利要求6所述的电路，其特征在于，所述第三和第四晶体管的源极连接至所述第一输入。
8.如权利要求1-6中的任一项所述的电路，其特征在于，所述第三和第四晶体管的源极连接至所述电路的第二输入。
9.如权利要求1-6中的任一项所述的电路，其特征在于，所述第三和第四晶体管的源极连接至第二电源线。
10.如权利要求6或7所述或者权利要求8或9从属于权利要求6时所述的电路，其特征在于，所述第六晶体管的漏极连接至所述第一电源线。
11.如权利要求6或7所述或者权利要求8或9从属于权利要求6时所述的电路，其特征在于，所述第六晶体管的漏极连接至所述第一输入。
12.如权利要求6或7所述或者权利要求8或9从属于权利要求6时所述的电路，其特征在于，所述第六晶体管的漏极连接至所述电路的第三输入。
13.如权利要求6或7所述或者权利要求8或9从属于权利要求6时所述的电路，其特征在于，所述多个晶体管包括其源极和栅极分别连接至所述第六晶体管的漏极和所述电路的第四输入的第七晶体管。
14.如权利要求6、7以及10-13中的任一项所述或者权利要求8或9从属于权利要求6时所述的电路，其特征在于，所述多个晶体管包括其源极和栅极分别连接至所述第一节点和所述电路的第五输入的第八晶体管。
15.如权利要求14所述的电路，其特征在于，所述第五输入包括全局重置输入。
16.如权利要求6、7以及10-15中的任一项所述或者权利要求8或9从属于权利要求6时所述的电路，其特征在于，所述多个晶体管包括其栅极和漏极分别连接至所述第一输入和所述第三节点的第九晶体管。
17.如以上权利要求的任一项所述的电路，其特征在于，所述多个晶体管包括其源极、栅极和漏极分别连接至所述第三节点、所述电路的第六输入、和所述第一电源线的第十晶体管。
18.如权利要求1-16中的任一项所述的电路，其特征在于，所述多个晶体管包括：
第十一晶体管，其源极、栅极和漏极分别连接至所述第三节点、第四电路节点和所述第一电源线；
第十二晶体管，其源极、栅极和漏极分别连接至所述第四节点、所述第三节点和所述第一电源线；以及
第十三晶体管，其漏极连接至所述第四节点。
19.如权利要求18所述的电路，其特征在于，所述第十三晶体管的栅极连接至所述第一或第二节点。
20.如权利要求18或19所述的电路，其特征在于，包括连接在所述第三和第四节点之间的第二自举电容器。
21.如权利要求18-21中的任一项所述的电路，其特征在于，所述第三和第四节点之一包括所述电路的第二输出。
22.如权利要求18-20中的任一项所述的电路，其特征在于，所述第三节点包括所述电路的第二输入节点。
23.如权利要求16-20中的任一项所述的电路，其特征在于，所述多个晶体管包括其源极和栅极分别连接至所述第三节点和所述电路的第七输入的第十四晶体管。
24.如权利要求23所述的电路，其特征在于，所述第五和第十三晶体管的源极连接至所述第七输入。
25.如权利要求18-23中的任一项所述的电路，其特征在于，所述第五和第十三晶体管的源极连接至所述电路的第八输入。
26.如权利要求18-23中的任一项所述的电路，其特征在于，所述第五和第十三晶体管的源极连接至第二电源线或所述第二电源线。
27.如权利要求23或24所述或者权利要求25或26从属于权利要求23时所述的电路，其特征在于，所述第十四晶体管的漏极连接至所述第一电源线。
28.如权利要求23或24所述或者权利要求25或26从属于权利要求23时所述的电路，其特征在于，所述第十四晶体管的漏极连接至所述第七输入。
29.如权利要求23或24所述或者权利要求25或26从属于权利要求23时所述的电路，其特征在于，所述第十四晶体管的漏极连接至所述电路的第九输入。
30.如权利要求23或24所述或者权利要求25或26从属于权利要求23时所述的电路，其特征在于，所述多个晶体管包括其源极和栅极分别连接至所述第十四晶体管的漏极和所述电路的第十输入的第十五晶体管。
31.如权利要求23或24以及27-30中的任一项所述或者权利要求25或26从属于权利要求23时所述的电路，其特征在于，所述多个晶体管包括其源极和栅极分别连接至所述第三节点和所述电路的第十一输入的第十六晶体管。
32.如权利要求23、24以及27-31中的任一项所述或者权利要求25或26从属于权利要求23时所述的电路，其特征在于，所述多个晶体管包括其栅极和漏极分别连接至所述第七输入和所述第一节点的第十七晶体管。
33.如以上权利要求的任一项所述的电路，其特征在于，包括锁存器或触发器。
34.一种包括如权利要求33所述的多个锁存器或触发器的移位寄存器。
35.一种包括如权利要求34所述的寄存器的有源矩阵器件。
36.如权利要求35所述的器件，其特征在于，包括液晶器件。
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