JP2013134275A - 表示装置およびその駆動方法 - Google Patents
表示装置およびその駆動方法 Download PDFInfo
- Publication number
- JP2013134275A JP2013134275A JP2011282643A JP2011282643A JP2013134275A JP 2013134275 A JP2013134275 A JP 2013134275A JP 2011282643 A JP2011282643 A JP 2011282643A JP 2011282643 A JP2011282643 A JP 2011282643A JP 2013134275 A JP2013134275 A JP 2013134275A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- shutter
- control electrode
- mechanical shutter
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/3433—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
- G02B26/02—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the intensity of light
- G02B26/023—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the intensity of light comprising movable attenuating elements, e.g. neutral density filters
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
- G02B26/08—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light
- G02B26/0816—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements
- G02B26/0833—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD
- G02B26/0841—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD the reflecting element being moved or deformed by electrostatic means
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/005—Power supply circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0857—Static memory circuit, e.g. flip-flop
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Optics & Photonics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Mechanical Light Control Or Optical Switches (AREA)
Abstract
【課題】可動シャッタ方式の画像表示装置において、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばす。
【解決手段】機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段１と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有する。
【選択図】 図１
【解決手段】機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段１と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有する。
【選択図】 図１
Description
本発明は、表示装置およびその駆動方法に係わり、特に、機械的シャッタの位置を電気的に制御して画像表示を行う画像表示装置の画素回路に適用して有効な技術に関する。
機械的シャッタの位置を電気的に制御して画像表示を行う画像表示装置（以下、可動シャッタ方式の画像表示装置）の画素回路としての使用方法がある。
図１６は、従来の可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
以下、図１６を用いて、従来の可動シャッタ方式の画像表示装置に関して説明する。
各画素回路２１３には、信号線２０６が設けられており、信号線２０６と信号蓄積容量２０４とは信号転送スイッチ２０５で接続されている。
信号蓄積容量２０４は更にシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のゲートに接続されており、シャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のドレインは、カスコードｎ型ＭＯＳトランジスタ２１６、カスコードｐ型ＭＯＳトランジスタ２１５を介して、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２のドレインに接続されている。
各画素は、シャッタ電圧線２１１に接続された双極性シャッタ（Dual actuator shutter assembly）２０１を有しているが、二つある双極性シャッタ２０１の制御電極の内の一方は、カスコードｎ型ＭＯＳトランジスタ２１６を介してシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のドレインに接続されており、制御電極の他方は制御電極電圧線２０９に接続されている。
なお、信号蓄積容量２０４の他端はシャッタ電圧線２１１に接続されており、シャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のソースはシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２に接続されている。
また、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２のゲートとドレインは、それぞれシャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７と正電圧線２０８に接続されている。さらに、カスコードｎ型ＭＯＳトランジスタ２１６及びカスコードｐ型ＭＯＳトランジスタ２１５のゲートはカスコードゲート電圧線２１７に接続され、信号転送スイッチ２０５のゲートは走査線２１０に接続されている。
なお、双極性シャッタ２０１は、遮光面上に設けられた開口に対向して設けられており、当該画像表示装置にはこのような画素回路２１３がマトリクス状に配列されている。
図１６は、従来の可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
以下、図１６を用いて、従来の可動シャッタ方式の画像表示装置に関して説明する。
各画素回路２１３には、信号線２０６が設けられており、信号線２０６と信号蓄積容量２０４とは信号転送スイッチ２０５で接続されている。
信号蓄積容量２０４は更にシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のゲートに接続されており、シャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のドレインは、カスコードｎ型ＭＯＳトランジスタ２１６、カスコードｐ型ＭＯＳトランジスタ２１５を介して、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２のドレインに接続されている。
各画素は、シャッタ電圧線２１１に接続された双極性シャッタ（Dual actuator shutter assembly）２０１を有しているが、二つある双極性シャッタ２０１の制御電極の内の一方は、カスコードｎ型ＭＯＳトランジスタ２１６を介してシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のドレインに接続されており、制御電極の他方は制御電極電圧線２０９に接続されている。
なお、信号蓄積容量２０４の他端はシャッタ電圧線２１１に接続されており、シャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３のソースはシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２に接続されている。
また、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２のゲートとドレインは、それぞれシャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７と正電圧線２０８に接続されている。さらに、カスコードｎ型ＭＯＳトランジスタ２１６及びカスコードｐ型ＭＯＳトランジスタ２１５のゲートはカスコードゲート電圧線２１７に接続され、信号転送スイッチ２０５のゲートは走査線２１０に接続されている。
なお、双極性シャッタ２０１は、遮光面上に設けられた開口に対向して設けられており、当該画像表示装置にはこのような画素回路２１３がマトリクス状に配列されている。
次に、従来の可動シャッタ方式の画像表示装置の動作について説明する。
信号線２０６に書込まれた画像信号電圧は、走査線２１０を順次走査することによって信号転送スイッチ２０５を介して信号蓄積容量２０４に記憶される。
次に、全画素の信号蓄積容量２０４に対する画像信号電圧の書込み走査が終了した後に、各画素において、書込まれた画像信号電圧を元に双極性シャッタ２０１の制御電極の内の一方に対して画像信号の増幅書込みを行う。即ち、まず全画素において、シャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７を所定の期間だけ低電圧にすることによって、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２をこの期間のみオン状態にして、双極性シャッタ２０１の制御電極の内の一方の電極に、正電圧線２０８に印加されていた所定の正電圧をプリチャージする。
次に、シャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２を、所定の期間だけ所定の低電圧にする。このとき、信号蓄積容量２０４に画像信号電圧として高電圧が書込まれていた画素のみが、この期間、シャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３がオン状態となることにより、双極性シャッタ２０１の制御電極の内の一方の電圧はシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２に印加されている所定の低電圧に書き換えられる。
信号線２０６に書込まれた画像信号電圧は、走査線２１０を順次走査することによって信号転送スイッチ２０５を介して信号蓄積容量２０４に記憶される。
次に、全画素の信号蓄積容量２０４に対する画像信号電圧の書込み走査が終了した後に、各画素において、書込まれた画像信号電圧を元に双極性シャッタ２０１の制御電極の内の一方に対して画像信号の増幅書込みを行う。即ち、まず全画素において、シャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７を所定の期間だけ低電圧にすることによって、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２をこの期間のみオン状態にして、双極性シャッタ２０１の制御電極の内の一方の電極に、正電圧線２０８に印加されていた所定の正電圧をプリチャージする。
次に、シャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２を、所定の期間だけ所定の低電圧にする。このとき、信号蓄積容量２０４に画像信号電圧として高電圧が書込まれていた画素のみが、この期間、シャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３がオン状態となることにより、双極性シャッタ２０１の制御電極の内の一方の電圧はシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２に印加されている所定の低電圧に書き換えられる。
また、信号蓄積容量２０４に画像信号電圧として低電圧が書込まれていた画素は、この期間もシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３はオフ状態を維持するため、双極性シャッタ２０１の制御電極の内の一方の電圧は、既にプリチャージされた所定の正電圧を維持する。
このようにして双極性シャッタ２０１の制御電極の内の一方の電極に画像信号の増幅書込みを行うが、これと並行して制御電極電圧線２０９への印加電圧を制御することによって、双極性シャッタ２０１を静電的に開閉操作することができる。このように双極性シャッタ２０１で遮光面上に設けられた開口を開閉することで光の透過量を制御して、当該画像表示装置は書込まれた画像信号電圧に対応した画像を画素マトリクス上に表示することができる。
なお、前述の動作において、カスコードｎ型ＭＯＳトランジスタ２１６及びカスコードｐ型ＭＯＳトランジスタ２１５は、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２及びシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３に信頼性寿命を損なうような高いドレイン電圧が印加されることを防止するために設けられたものである。
このようにして双極性シャッタ２０１の制御電極の内の一方の電極に画像信号の増幅書込みを行うが、これと並行して制御電極電圧線２０９への印加電圧を制御することによって、双極性シャッタ２０１を静電的に開閉操作することができる。このように双極性シャッタ２０１で遮光面上に設けられた開口を開閉することで光の透過量を制御して、当該画像表示装置は書込まれた画像信号電圧に対応した画像を画素マトリクス上に表示することができる。
なお、前述の動作において、カスコードｎ型ＭＯＳトランジスタ２１６及びカスコードｐ型ＭＯＳトランジスタ２１５は、シャッタ正電圧書込み用ｐ型ＭＯＳトランジスタ２０２及びシャッタ負電圧書込み用ｎ型ＭＯＳトランジスタ２０３に信頼性寿命を損なうような高いドレイン電圧が印加されることを防止するために設けられたものである。
可動シャッタ方式の画像表示装置において、機械的シャッタの制御不良による寿命低下が、シャッタ電極と制御電極間に生じる接着力に起因することが判明した。
図６を用いてこれを説明する。図６は、可動シャッタ方式の画像表示装置において、各画素に設けられたシャッタ電極２０と、制御電極２１の模式図である。両電極間の周囲にはアルミナないし窒化シリコンによる絶縁膜５０が設けられている。
ここで、図６（ａ）はシャッタ電極２０が制御電極２１に静電的に引き付けられている図であり、両電極間には、例えば、２５Ｖが印加される。このとき両電極間に挟まれた絶縁膜５０には所定の電界が発生し、Poole-FrankelないしFowler-Nordheim注入電流によるリーク電流が発生する。
ここでこの際にいずれの電流注入機構が主になるかは、膜質、電界、温度等によって決定される。例えば、シャッタ電極２０に負電圧、制御電極２１に正電圧が印加されていた場合には、発生するリーク電流はシャッタ電極２０から制御電極２１に向かう電子注入として定義されるが、ここで両電極間の絶縁膜５０には接触界面があり、この部分には多数の電子捕獲準位が存在することに留意する必要がある。
シャッタ電極２０側の絶縁膜５０からの電子放出は絶縁膜上の微小な凸部に集中するために電子捕獲の影響は少ないが、制御電極２１側の絶縁膜５０界面には広範囲に注入電子が分散するため、多数の電子が上記電子捕獲準位に捕獲される。この様子を示した図が図６（ｂ）である。
図６を用いてこれを説明する。図６は、可動シャッタ方式の画像表示装置において、各画素に設けられたシャッタ電極２０と、制御電極２１の模式図である。両電極間の周囲にはアルミナないし窒化シリコンによる絶縁膜５０が設けられている。
ここで、図６（ａ）はシャッタ電極２０が制御電極２１に静電的に引き付けられている図であり、両電極間には、例えば、２５Ｖが印加される。このとき両電極間に挟まれた絶縁膜５０には所定の電界が発生し、Poole-FrankelないしFowler-Nordheim注入電流によるリーク電流が発生する。
ここでこの際にいずれの電流注入機構が主になるかは、膜質、電界、温度等によって決定される。例えば、シャッタ電極２０に負電圧、制御電極２１に正電圧が印加されていた場合には、発生するリーク電流はシャッタ電極２０から制御電極２１に向かう電子注入として定義されるが、ここで両電極間の絶縁膜５０には接触界面があり、この部分には多数の電子捕獲準位が存在することに留意する必要がある。
シャッタ電極２０側の絶縁膜５０からの電子放出は絶縁膜上の微小な凸部に集中するために電子捕獲の影響は少ないが、制御電極２１側の絶縁膜５０界面には広範囲に注入電子が分散するため、多数の電子が上記電子捕獲準位に捕獲される。この様子を示した図が図６（ｂ）である。
更に図６（ｃ）はこの後、両電極への電圧印加が無くなった状況を表した図である。印加電圧を無くしても、一度捕獲された電子は比較的長時間、絶縁膜５０の界面に残存する。引続きシャッタ電極２０に負電圧、制御電極２１に正電圧を印加して両電極を閉じようとしても、この残存電荷が正電極の電位を低下させてしまうため、静電引力によるシャッタの制御が不安定になってしまい、機械的シャッタの寿命低下、或いはディスプレイ製品の寿命低下をもたらすことが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、可動シャッタ方式の画像表示装置において、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばすことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、可動シャッタ方式の画像表示装置において、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばすことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の課題を解決するために、本発明は、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段１と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有する。
また、本発明は、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有する。
前述の課題を解決するために、本発明は、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段１と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有する。
また、本発明は、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の可動シャッタ方式の画像表示装置によれば、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばすことが可能となる。
本発明の可動シャッタ方式の画像表示装置によれば、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばすことが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１の可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
本実施例の画素回路２３は、ＣＭＯＳ回路で構成されており、ＶＤＤの電圧が供給される電源ライン７と、ＧＮＤの電圧が供給される電源ライン１２との間に接続されるｐ型ＭＯＳトランジスタ（２，１４）と、ｎ型ＭＯＳトランジスタ（３，１５）とを有する。
各画素回路２３には信号線６が設けられており、信号線６と信号蓄積容量（以下、保持容量という）４とは、ｎ型ＭＯＳトランジスタで構成される信号転送スイッチ（本願発明の入力トランジスタ）５で接続されている。
保持容量４は、更にｎ型ＭＯＳトランジスタで構成される信号転送スイッチ（本願発明の転送トランジスタ）１３のソース（あるいはドレイン）と接続され、信号転送スイッチ１３のドレイン（あるいはソース）は、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートに接続されている。なお、保持容量４の他端は電源ライン１２に接続されており、信号転送スイッチ５のゲートはアップデート線８に接続されている。
また、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートは、機械的シャッタの一方の制御電極２２に、ｐ型ＭＯＳトランジスタ１４とｎ型ＭＯＳトランジスタ１５のゲートは、機械的シャッタの他方の制御電極２１に接続されている。シャッタ電極２０はシャッタ電圧線１１に接続されている。
また、前述の機械的シャッタは、後に図３を用いて説明するように、遮光面上に設けられた開口に対向して設けられている。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１の可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
本実施例の画素回路２３は、ＣＭＯＳ回路で構成されており、ＶＤＤの電圧が供給される電源ライン７と、ＧＮＤの電圧が供給される電源ライン１２との間に接続されるｐ型ＭＯＳトランジスタ（２，１４）と、ｎ型ＭＯＳトランジスタ（３，１５）とを有する。
各画素回路２３には信号線６が設けられており、信号線６と信号蓄積容量（以下、保持容量という）４とは、ｎ型ＭＯＳトランジスタで構成される信号転送スイッチ（本願発明の入力トランジスタ）５で接続されている。
保持容量４は、更にｎ型ＭＯＳトランジスタで構成される信号転送スイッチ（本願発明の転送トランジスタ）１３のソース（あるいはドレイン）と接続され、信号転送スイッチ１３のドレイン（あるいはソース）は、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートに接続されている。なお、保持容量４の他端は電源ライン１２に接続されており、信号転送スイッチ５のゲートはアップデート線８に接続されている。
また、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートは、機械的シャッタの一方の制御電極２２に、ｐ型ＭＯＳトランジスタ１４とｎ型ＭＯＳトランジスタ１５のゲートは、機械的シャッタの他方の制御電極２１に接続されている。シャッタ電極２０はシャッタ電圧線１１に接続されている。
また、前述の機械的シャッタは、後に図３を用いて説明するように、遮光面上に設けられた開口に対向して設けられている。
図２は、本発明の実施例１の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。
図２に示す可動シャッタ方式の画像表示装置では、図１に示す画素回路２３が、１画素として２次元状に配置されている。ここで、走査線１０は各行単位に設けられ、走査回路２５に接続される。
また、信号線６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。
電源ライン（７，１２）、アップデート線８、およびシャッタ電圧線１１は、各画素共通に設けられ、制御電極駆動回路２６に接続される。
なお、図２は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではないことは明らかである。
図２に示す可動シャッタ方式の画像表示装置では、図１に示す画素回路２３が、１画素として２次元状に配置されている。ここで、走査線１０は各行単位に設けられ、走査回路２５に接続される。
また、信号線６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。
電源ライン（７，１２）、アップデート線８、およびシャッタ電圧線１１は、各画素共通に設けられ、制御電極駆動回路２６に接続される。
なお、図２は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではないことは明らかである。
次に、本実施例の可動シャッタ方式の画像表示装置の画素部断面構造について説明する。
図３は、本発明の実施例１の可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。
図３に示すように、ガラス基板３９上には、多結晶シリコン薄膜３１、高濃度ｎ型不純物をドープした多結晶シリコン薄膜（３０，３２）、ゲート絶縁膜３３、高融点金属からなるゲート電極３５、ソース電極３７、ドレイン電極３６とから構成される多結晶シリコン薄膜トランジスタが設けられる。
更にガラス基板３９上には、絶縁保護膜３４を挟んでソース電極３７、ドレイン電極３６と同じＡｌ配線層でシャッタ電圧線１１、ドレイン電極４０（例えば、ｎ型ＭＯＳトランジスタ１５のドレイン）が形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３８によって覆われている。
保護膜３８上には、シャッタ電極２０と、制御電極（２１，２２）の２つの制御電極を有する双極性シャッタ１が設けられており、シャッタ電極２０はシャッタ電圧線１１に、ドレイン電極３６は制御電極２２に、ドレイン電極４０は制御電極２１に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２０と、二つの制御電極（２１，２２）は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。
図３は、本発明の実施例１の可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。
図３に示すように、ガラス基板３９上には、多結晶シリコン薄膜３１、高濃度ｎ型不純物をドープした多結晶シリコン薄膜（３０，３２）、ゲート絶縁膜３３、高融点金属からなるゲート電極３５、ソース電極３７、ドレイン電極３６とから構成される多結晶シリコン薄膜トランジスタが設けられる。
更にガラス基板３９上には、絶縁保護膜３４を挟んでソース電極３７、ドレイン電極３６と同じＡｌ配線層でシャッタ電圧線１１、ドレイン電極４０（例えば、ｎ型ＭＯＳトランジスタ１５のドレイン）が形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３８によって覆われている。
保護膜３８上には、シャッタ電極２０と、制御電極（２１，２２）の２つの制御電極を有する双極性シャッタ１が設けられており、シャッタ電極２０はシャッタ電圧線１１に、ドレイン電極３６は制御電極２２に、ドレイン電極４０は制御電極２１に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２０と、二つの制御電極（２１，２２）は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。
ここで、シャッタ電極２０は、シャッタ電極２０に入力される電圧と、制御電極２１と制御電極２２に入力される電圧との相対関係による電界でその位置が制御されるため、図３には破線を用いてその可動範囲も開示している。
また、図３には記載されていないが、画素回路２３内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。
シャッタ電極２０に対してガラス基板３９と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板４７が設けられている。
導光板４７の両面には反射膜（４６，４８）と、更に反射膜４８の上には黒色膜４９が設けられている。反射膜（４６，４８）はＡｇやＡｌなどの金属膜で、黒色膜４９は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。
ここで、反射膜４８及び黒色膜４９には図３に示すように、シャッタ電極２０に対応する位置に開口が設けられており、光源４２から射出されて導光板４７を伝播した光４１の一部が、この開口から射出されるように構成されている。また黒色膜４９は、外光の反射を防ぐために設けられたものである。
また、図３には記載されていないが、画素回路２３内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。
シャッタ電極２０に対してガラス基板３９と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板４７が設けられている。
導光板４７の両面には反射膜（４６，４８）と、更に反射膜４８の上には黒色膜４９が設けられている。反射膜（４６，４８）はＡｇやＡｌなどの金属膜で、黒色膜４９は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。
ここで、反射膜４８及び黒色膜４９には図３に示すように、シャッタ電極２０に対応する位置に開口が設けられており、光源４２から射出されて導光板４７を伝播した光４１の一部が、この開口から射出されるように構成されている。また黒色膜４９は、外光の反射を防ぐために設けられたものである。
次に、図４、図５を用いて、本実施例の可動シャッタ方式の画像表示装置の動作について説明する。
図４、図５は、本発明の実施例の可動シャッタ方式の画像表示装置の画素回路の動作タイミングチャートである。図４、図５は、シャッタ電圧線（Shutter line）１１上のシャッタ制御電圧、走査線（Gate line）１０上の走査電圧、アップデート線（Update line）８上の転送制御信号、電源ライン（Actuate line）７上の電源電圧に関しては、横軸に時間を取って、縦軸に各部分の電圧を示したものであるが、最下段のシャッタ電極２０のみ、制御電極２１，２２に対するシャッタ電極２０の位置を示している。
図４ではシャッタ電圧線１１は０Ｖ、図５では高電圧Ｖｄｒｉｖｅ（例えば、２５Ｖ）であるが、これは機械的シャッタの駆動電圧の反転（ポラリティ反転）動作に対応したものである。
本実施例の画像表示装置は、フルカラーの８ｂｉｔ階調をシャッタの開閉で表現するために、１フレームを８×ＲＧＢ＝２４以上のサブフレームに分割し、光源４２の発光にサブフレーム毎に時間重みを持たせて、シャッタ電極２０の開閉で外部への発光を制御するＰＷＭ（Pulse Width Modulation）駆動を行うが、このとき所定のサブフレーム毎にポラリティ反転駆動を行い、機械的シャッタの電極の劣化を回避する。
図４、図５は、本発明の実施例の可動シャッタ方式の画像表示装置の画素回路の動作タイミングチャートである。図４、図５は、シャッタ電圧線（Shutter line）１１上のシャッタ制御電圧、走査線（Gate line）１０上の走査電圧、アップデート線（Update line）８上の転送制御信号、電源ライン（Actuate line）７上の電源電圧に関しては、横軸に時間を取って、縦軸に各部分の電圧を示したものであるが、最下段のシャッタ電極２０のみ、制御電極２１，２２に対するシャッタ電極２０の位置を示している。
図４ではシャッタ電圧線１１は０Ｖ、図５では高電圧Ｖｄｒｉｖｅ（例えば、２５Ｖ）であるが、これは機械的シャッタの駆動電圧の反転（ポラリティ反転）動作に対応したものである。
本実施例の画像表示装置は、フルカラーの８ｂｉｔ階調をシャッタの開閉で表現するために、１フレームを８×ＲＧＢ＝２４以上のサブフレームに分割し、光源４２の発光にサブフレーム毎に時間重みを持たせて、シャッタ電極２０の開閉で外部への発光を制御するＰＷＭ（Pulse Width Modulation）駆動を行うが、このとき所定のサブフレーム毎にポラリティ反転駆動を行い、機械的シャッタの電極の劣化を回避する。
先ず、図４を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖの電圧となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨｉｇｈ（以下、Ｈレベル）となることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬｏｗ（以下、Ｌレベル）となることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖの電圧となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨｉｇｈ（以下、Ｈレベル）となることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬｏｗ（以下、Ｌレベル）となることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で、いずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で、いずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
次に、図５を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ：シャッタ＝高電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
この図５の動作は、図４と比較して、シャッタ電圧線１１上のシャッタ制御電圧の高低が逆になっており、これによりシャッタ電極２０の動作が異なるが、基本的な動作原理は同様である。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
この図５の動作は、図４と比較して、シャッタ電圧線１１上のシャッタ制御電圧の高低が逆になっており、これによりシャッタ電極２０の動作が異なるが、基本的な動作原理は同様である。
以上説明したように、本実施例では、シャッタ電極２０を、制御電極２１と制御電極２２のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり２５Ｖであるが、両電極が接触した後には、両電極間に印加する電圧の電位差を、１５Ｖに低減させる。
電極間のリーク電流は、電極間の電圧に比例（Poole-Frankel注入電流）、或いはその指数関数（Fowler-Nordheim 注入電流）であるため、電圧依存性が極めて大きい。
ここでリーク電流が生じるのは両電極が接触した後であるから、両電極が接触した後には、両電極間に印加する電圧の電位差を、２５Ｖから１５Ｖに低減させることによってリーク電流に起因する捕獲電子（電荷）の量を著しく緩和させることができ、機械的シャッタの制御不良を緩和し、表示装置の寿命を大幅に延ばすことが可能となる。
なお、シャッタ電極の制御（制御電極２１、あるいは制御電極２２への移動）自体は、２５Ｖの電位差を使用するため、印加電圧を軽減してもシャッタ特性には影響は生じない。
また、前述の説明では、シャッタ電極２０を、制御電極２１と制御電極２２のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり２５Ｖとし、両電極が接触した後には、両電極間に印加する電圧の電位差を、１５Ｖに低減させるようにしたが、両電極が接触した後に、両電極間に印加する電圧の電位差は、１０Ｖないし１５Ｖであっても同様な作用・効果を得ることが可能である。
電極間のリーク電流は、電極間の電圧に比例（Poole-Frankel注入電流）、或いはその指数関数（Fowler-Nordheim 注入電流）であるため、電圧依存性が極めて大きい。
ここでリーク電流が生じるのは両電極が接触した後であるから、両電極が接触した後には、両電極間に印加する電圧の電位差を、２５Ｖから１５Ｖに低減させることによってリーク電流に起因する捕獲電子（電荷）の量を著しく緩和させることができ、機械的シャッタの制御不良を緩和し、表示装置の寿命を大幅に延ばすことが可能となる。
なお、シャッタ電極の制御（制御電極２１、あるいは制御電極２２への移動）自体は、２５Ｖの電位差を使用するため、印加電圧を軽減してもシャッタ特性には影響は生じない。
また、前述の説明では、シャッタ電極２０を、制御電極２１と制御電極２２のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり２５Ｖとし、両電極が接触した後には、両電極間に印加する電圧の電位差を、１５Ｖに低減させるようにしたが、両電極が接触した後に、両電極間に印加する電圧の電位差は、１０Ｖないし１５Ｖであっても同様な作用・効果を得ることが可能である。
［実施例２］
本実施例の可動シャッタ方式の画像表示装置の構成、および画素回路は、前述の実施例１の可動シャッタ方式の画像表示装置と同じであるので再度の説明は省略する。
図７、図８は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートであり、それぞれ前述の図４、図５に対応する。図７、図８は、シャッタ電圧線（Shutter line）１１上のシャッタ制御電圧、電源ライン（Low line）１２上の電源電圧、走査線（Gate line）１０上の走査電圧、アップデート線（Update line）８上の転送制御信号、電源ライン（Actuate line）７上の電源電圧に関しては、横軸に時間を取って、縦軸に各部分の電圧を示したものであるが、最下段のシャッタ電極２０のみ、制御電極２１，２２に対するシャッタ電極２０の位置を示している。
本実施例では、シャッタ電圧線１１上のシャッタ制御電圧に代えて、電源ライン７上の電源電圧を変化させて、制御電極（２１，２２）に印可する電圧を、Ｖｄｒｉｖｅの電圧から、Ｖｒｅｌｅａｓｅ３の電圧に低減するようにしたものである。
始めに、図７を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。ここで、図７ではシャッタ電圧線１１上のシャッタ制御電圧は０Ｖである。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｒｅｌｅａｓｅ３の電圧（例えば、１５Ｖ）から０Ｖの電圧になる。
時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
本実施例の可動シャッタ方式の画像表示装置の構成、および画素回路は、前述の実施例１の可動シャッタ方式の画像表示装置と同じであるので再度の説明は省略する。
図７、図８は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートであり、それぞれ前述の図４、図５に対応する。図７、図８は、シャッタ電圧線（Shutter line）１１上のシャッタ制御電圧、電源ライン（Low line）１２上の電源電圧、走査線（Gate line）１０上の走査電圧、アップデート線（Update line）８上の転送制御信号、電源ライン（Actuate line）７上の電源電圧に関しては、横軸に時間を取って、縦軸に各部分の電圧を示したものであるが、最下段のシャッタ電極２０のみ、制御電極２１，２２に対するシャッタ電極２０の位置を示している。
本実施例では、シャッタ電圧線１１上のシャッタ制御電圧に代えて、電源ライン７上の電源電圧を変化させて、制御電極（２１，２２）に印可する電圧を、Ｖｄｒｉｖｅの電圧から、Ｖｒｅｌｅａｓｅ３の電圧に低減するようにしたものである。
始めに、図７を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。ここで、図７ではシャッタ電圧線１１上のシャッタ制御電圧は０Ｖである。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｒｅｌｅａｓｅ３の電圧（例えば、１５Ｖ）から０Ｖの電圧になる。
時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧がＶｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかの電極に接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で制御電極（２１，２２）のいずれかの電極に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印可され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印可される。
その後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、電源ライン７上の電源電圧がＶｒｅｌｅａｓｅｌ３の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかの電極に接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で制御電極（２１，２２）のいずれかの電極に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印可され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印可される。
その後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、電源ライン７上の電源電圧がＶｒｅｌｅａｓｅｌ３の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
次に、図８を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ：シャッタ＝高電圧）時の画素回路の動作について説明する。ここで、図８ではシャッタ電圧線１１上のシャッタ制御電圧はＶｄｒｉｖｅの電圧である。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン１２の電源電圧がＶｒｅｌｅａｓｅ４の電圧（例えば、１０Ｖ）から０Ｖの電圧、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になる。
時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧がＶｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン１２の電源電圧がＶｒｅｌｅａｓｅ４の電圧（例えば、１０Ｖ）から０Ｖの電圧、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になる。
時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧がＶｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印可され、高電圧側の制御電極にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が、低電圧側の制御電極には０Ｖの電圧が印可される。
その後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、電源ライン１２上の電源電圧がＶｒｅｌｅａｓｅｌ４の電圧（例えば、１０Ｖ）となり、シャッタ電極させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
本実施例では、シャッタ電圧線１１上のシャッタ制御電圧は、従来どおり、２値の電圧でよいので、制御線駆動回路２６の構成を簡略化しやすいという利点がある。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印可され、高電圧側の制御電極にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が、低電圧側の制御電極には０Ｖの電圧が印可される。
その後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、電源ライン１２上の電源電圧がＶｒｅｌｅａｓｅｌ４の電圧（例えば、１０Ｖ）となり、シャッタ電極させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
本実施例では、シャッタ電圧線１１上のシャッタ制御電圧は、従来どおり、２値の電圧でよいので、制御線駆動回路２６の構成を簡略化しやすいという利点がある。
［実施例３］
本発明の実施例３の可動シャッタ方式の画像表示装置は、図１４に示す従来の可動シャッタ方式の画像表示装置に本発明を適用した実施例である。
図９は、本実施例の可動シャッタ方式の画像表示装置の画素回路を示す回路図であり、図１４に示す従来の可動シャッタ方式の画像表示装置の画素回路と同じである。
図９において、５２，６５はｐ型ＭＯＳトランジスタ、５３，６６はｎ型ＭＯＳトランジスタ、５４は信号蓄積容量（以下、保持容量という）、５５は信号転送スイッチ、５６は信号線、５７はｐＭＯＳゲート電圧線（本願発明のリセット線）、５８は正電圧線、５９は制御電極電圧線（本願発明の制御線）、６０は走査線、６１はシャッタ電圧線、６２はｎＭＯＳソース電圧線、６３は画素回路、６７はカスコードゲート電圧線である。
図１０は、本実施例の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。
マトリクス上に配置された画素回路６３の上部には画像信号電圧書込み回路２４、左端には走査回路２５、下方には制御電極駆動回路７６が設けられている。
図１０に示す可動シャッタ方式の画像表示装置では、図９に示す画素回路６３が、１画素として２次元状に配置されている。ここで、走査線６０は各行単位に設けられ、走査回路２５に接続される。
また、信号線５６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。ｐＭＯＳゲート電圧線５７、正電圧線５８、制御電極電圧線５９、シャッタ電圧線６１、ｎＭＯＳソース電圧線６２、および、カスコードゲート電圧線６７は、各画素共通に設けられ、制御電極駆動回路７６に接続される。
図１１、図１２は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートである。図１１、図１２は、シャッタ電圧線（Shutter line）６１上のシャッタ制御電圧、走査線（Gate line）６０上の走査電圧、制御電極電圧線（Global line）５９上の制御電圧、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧、ｎＭＯＳソース電圧線（Low line）６２上の電源電圧、制御電極２２に印加される電圧に関して、横軸に時間を取って、縦軸に各部分の電圧を示したものである。
本発明の実施例３の可動シャッタ方式の画像表示装置は、図１４に示す従来の可動シャッタ方式の画像表示装置に本発明を適用した実施例である。
図９は、本実施例の可動シャッタ方式の画像表示装置の画素回路を示す回路図であり、図１４に示す従来の可動シャッタ方式の画像表示装置の画素回路と同じである。
図９において、５２，６５はｐ型ＭＯＳトランジスタ、５３，６６はｎ型ＭＯＳトランジスタ、５４は信号蓄積容量（以下、保持容量という）、５５は信号転送スイッチ、５６は信号線、５７はｐＭＯＳゲート電圧線（本願発明のリセット線）、５８は正電圧線、５９は制御電極電圧線（本願発明の制御線）、６０は走査線、６１はシャッタ電圧線、６２はｎＭＯＳソース電圧線、６３は画素回路、６７はカスコードゲート電圧線である。
図１０は、本実施例の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。
マトリクス上に配置された画素回路６３の上部には画像信号電圧書込み回路２４、左端には走査回路２５、下方には制御電極駆動回路７６が設けられている。
図１０に示す可動シャッタ方式の画像表示装置では、図９に示す画素回路６３が、１画素として２次元状に配置されている。ここで、走査線６０は各行単位に設けられ、走査回路２５に接続される。
また、信号線５６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。ｐＭＯＳゲート電圧線５７、正電圧線５８、制御電極電圧線５９、シャッタ電圧線６１、ｎＭＯＳソース電圧線６２、および、カスコードゲート電圧線６７は、各画素共通に設けられ、制御電極駆動回路７６に接続される。
図１１、図１２は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートである。図１１、図１２は、シャッタ電圧線（Shutter line）６１上のシャッタ制御電圧、走査線（Gate line）６０上の走査電圧、制御電極電圧線（Global line）５９上の制御電圧、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧、ｎＭＯＳソース電圧線（Low line）６２上の電源電圧、制御電極２２に印加される電圧に関して、横軸に時間を取って、縦軸に各部分の電圧を示したものである。
始めに、図１１を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。ここで、図１１ではシャッタ電圧線６１上のシャッタ制御電圧は０Ｖである。
時刻（ｔ１１）までは、走査線６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、シャッタ電圧線６１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖに、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧に、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可されるので、シャッタ電極２０が制御電極２２側に移動する。なお、正電圧線５８には常時Ｖｄｒｉｖｅの電圧が供給されている。
時刻（ｔ１１）までは、走査線６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、シャッタ電圧線６１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖに、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧に、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可されるので、シャッタ電極２０が制御電極２２側に移動する。なお、正電圧線５８には常時Ｖｄｒｉｖｅの電圧が供給されている。
時刻（ｔ１２）において、ｐＭＯＳゲート電圧線５７上のリセット電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線６２上の電圧がＶＭの電圧（例えば、５Ｖ）から０Ｖの電圧になる。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、制御電極２２側に移動していたシャッタ電極２０が中間の位置に移動する。
時刻（ｔ１３）において、制御電極電圧線５９上の制御電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧からＶＭの電圧になる。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧が０ＶからＶｒｅｌｅａｓｅ１の電圧となり、高電圧側の制御電極とシャッタ電極２０との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、制御電極２２側に移動していたシャッタ電極２０が中間の位置に移動する。
時刻（ｔ１３）において、制御電極電圧線５９上の制御電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧からＶＭの電圧になる。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧が０ＶからＶｒｅｌｅａｓｅ１の電圧となり、高電圧側の制御電極とシャッタ電極２０との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
次に、図１２を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ：シャッタ＝高電圧）時の画素回路の動作について説明する。ここで、図１２ではシャッタ電圧線６１上のシャッタ制御電圧はＶｄｒｉｖｅの電圧である。
時刻（ｔ１１）までは、走査線（Gate line）６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、シャッタ電圧線（Shutter line）６１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）に、制御電極電圧線（Global line）５９上の制御電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）に、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可されるので、シャッタ電極２０が中間の位置に移動する。
時刻（ｔ１２）において、ｐＭＯＳゲート電圧線５７上のリセット電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線（Low line）６２上の電圧がＶＭの電圧（例えば、５Ｖ）から０Ｖの電圧になる。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、シャッタ電極２０は、制御電極２２側に移動する。
時刻（ｔ１１）までは、走査線（Gate line）６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、シャッタ電圧線（Shutter line）６１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）に、制御電極電圧線（Global line）５９上の制御電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）に、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可されるので、シャッタ電極２０が中間の位置に移動する。
時刻（ｔ１２）において、ｐＭＯＳゲート電圧線５７上のリセット電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線（Low line）６２上の電圧がＶＭの電圧（例えば、５Ｖ）から０Ｖの電圧になる。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、シャッタ電極２０は、制御電極２２側に移動する。
時刻（ｔ１３）において、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧に、ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧からＶＭの電圧になる。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧が０Ｖの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧がＶｄｒｉｖｅの電圧からＶｒｅｌｅａｓｅ２の電圧となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
図１２のタイミングチャートと、図１１のタイミングチャートとを比較すると、シャッタ電圧線６１上のシャッタ制御電圧と、制御電極電圧線５９上の制御電圧の高低が逆となっており、制御電極２２への印可電圧は異なっているが、基本的な動作原理は同じである。
なお、図１１と図１２では、シャッタ電極２０の動作するタイミングが異なり、十分な動作時間を得るためのタイミングを最適化したため、図１１では、時刻（ｔ１１）と時刻（ｔ１２）との間の期間が長く、図１２では時刻（ｔ１２）と時刻（ｔ１３）との間の期間が長くなっている。
また、本実施例では、画素回路６３内で必要となるＭＯＳトランジスタ数を減らせることができるという利点がある。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧が０Ｖの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧がＶｄｒｉｖｅの電圧からＶｒｅｌｅａｓｅ２の電圧となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
図１２のタイミングチャートと、図１１のタイミングチャートとを比較すると、シャッタ電圧線６１上のシャッタ制御電圧と、制御電極電圧線５９上の制御電圧の高低が逆となっており、制御電極２２への印可電圧は異なっているが、基本的な動作原理は同じである。
なお、図１１と図１２では、シャッタ電極２０の動作するタイミングが異なり、十分な動作時間を得るためのタイミングを最適化したため、図１１では、時刻（ｔ１１）と時刻（ｔ１２）との間の期間が長く、図１２では時刻（ｔ１２）と時刻（ｔ１３）との間の期間が長くなっている。
また、本実施例では、画素回路６３内で必要となるＭＯＳトランジスタ数を減らせることができるという利点がある。
［実施例４］
本実施例の可動シャッタ方式の画像表示装置の構成、および画素回路は、前述の実施例３の可動シャッタ方式の画像表示装置と同じであるので再度の説明は省略する。
図１３、図１４は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートであり、それぞれ前述の図１１、図１２に対応する。図１３、図１４は、シャッタ電圧線（Shutter line）６１上のシャッタ制御電圧、走査線（Gate line）６０上の走査電圧、制御電極電圧線（Global line）５９上の制御電圧、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧、ｎＭＯＳソース電圧線（Low line）６２上の電源電圧、制御電極２２に印加される電圧に関して、横軸に時間を取って、縦軸に各部分の電圧を示したものである。
図１３、図１４では、シャッタ電圧線６１上のシャッタ制御電圧に代えて、制御電極電圧線５９上の制御電を途中で、Ｖｄｒｉｖｅの電圧から、Ｖｒｅｌｅａｓｅ１の電圧、あるいはＶｒｅｌｅａｓｅ２の電圧に低減するようにしたものである。
始めに、図１３を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。ここで、図１３ではシャッタ電圧線６１上のシャッタ制御電圧は０Ｖである。
時刻（ｔ１１）までは、走査線（Gate line）６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、制御電極電圧線（Global line）５９上の制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）から０Ｖの電圧に、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可されるので、シャッタ電極２０が制御電極２２側に移動する。
本実施例の可動シャッタ方式の画像表示装置の構成、および画素回路は、前述の実施例３の可動シャッタ方式の画像表示装置と同じであるので再度の説明は省略する。
図１３、図１４は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートであり、それぞれ前述の図１１、図１２に対応する。図１３、図１４は、シャッタ電圧線（Shutter line）６１上のシャッタ制御電圧、走査線（Gate line）６０上の走査電圧、制御電極電圧線（Global line）５９上の制御電圧、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧、ｎＭＯＳソース電圧線（Low line）６２上の電源電圧、制御電極２２に印加される電圧に関して、横軸に時間を取って、縦軸に各部分の電圧を示したものである。
図１３、図１４では、シャッタ電圧線６１上のシャッタ制御電圧に代えて、制御電極電圧線５９上の制御電を途中で、Ｖｄｒｉｖｅの電圧から、Ｖｒｅｌｅａｓｅ１の電圧、あるいはＶｒｅｌｅａｓｅ２の電圧に低減するようにしたものである。
始めに、図１３を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。ここで、図１３ではシャッタ電圧線６１上のシャッタ制御電圧は０Ｖである。
時刻（ｔ１１）までは、走査線（Gate line）６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、制御電極電圧線（Global line）５９上の制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）から０Ｖの電圧に、ｐＭＯＳゲート電圧線（Reset line）５７上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可されるので、シャッタ電極２０が制御電極２２側に移動する。
時刻（ｔ１２）において、ｐＭＯＳゲート電圧線５７上のリセット電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線６２上の電圧がＶＭの電圧（例えば、５Ｖ）から０Ｖの電圧になる。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、制御電極２２側に移動していたシャッタ電極２０が中間の位置に移動する。
時刻（ｔ１３）において、制御電極電圧線５９上の制御電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧からＶＭの電圧になる。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧が０ＶからＶｒｅｌｅａｓｅ２の電圧となり、シャッタ電極２０と制御電極２１との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、制御電極２２側に移動していたシャッタ電極２０が中間の位置に移動する。
時刻（ｔ１３）において、制御電極電圧線５９上の制御電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧からＶＭの電圧になる。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧が０ＶからＶｒｅｌｅａｓｅ２の電圧となり、シャッタ電極２０と制御電極２１との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
次に、図１４を用いて、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ：シャッタ＝高電圧）時の画素回路の動作について説明する。ここで、図１４ではシャッタ電圧線（Shutter line）６１上のシャッタ制御電圧はＶｄｒｉｖｅの電圧である。
時刻（ｔ１１）までは、走査線（Gate line）６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、制御電極電圧線（Global line）５９上の制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）に、ｐＭＯＳゲート電圧線５７（Reset line）上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可される。これにより、シャッタ電極２０が中間の位置に移動する。
時刻（ｔ１２）において、ｐＭＯＳゲート電圧線５７上のリセット電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線（Low line）６２上の電圧がＶＭの電圧（例えば、５Ｖ）から０Ｖの電圧になる。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、シャッタ電極２０は、制御電極２２側に移動する。
時刻（ｔ１１）までは、走査線（Gate line）６０に順次走査線が供給され、保持容量５４への画像信号の書込みが行われる。
次に、時刻（ｔ１１）において、制御電極電圧線（Global line）５９上の制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）に、ｐＭＯＳゲート電圧線５７（Reset line）上のリセット電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧になる。
これにより、制御電極２１とシャッタ電極２０との間の電位差が０Ｖになると同時に、ｐ型ＭＯＳトランジスタ５２を介して制御電極２２にＶｄｒｉｖｅの電圧が印可される。これにより、シャッタ電極２０が中間の位置に移動する。
時刻（ｔ１２）において、ｐＭＯＳゲート電圧線５７上のリセット電圧が０Ｖの電圧からＶｄｒｉｖｅの電圧に、ｎＭＯＳソース電圧線（Low line）６２上の電圧がＶＭの電圧（例えば、５Ｖ）から０Ｖの電圧になる。
ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧になると、保持容量５４に５Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可される。また、保持容量５４に０Ｖの画像信号が保持されていた場合には、ｎ型ＭＯＳトランジスタ５３がオンとならないので、制御電極２２にはＶｄｒｉｖｅの電圧が印可された状態となる。
ｎ型ＭＯＳトランジスタ５３がオンとなり、制御電極２２に０Ｖの電圧が印可されると、シャッタ電極２０は、制御電極２２側に移動する。
時刻（ｔ１３）において、制御電極電圧線５９上の制御電圧がＶｄｒｉｖｅの電圧から０Ｖの電圧に、ｎＭＯＳソース電圧線６２上の電圧が０Ｖの電圧からＶＭの電圧になる。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧が０Ｖの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧がＶｄｒｉｖｅの電圧からＶｒｅｌｅａｓｅ１の電圧となり、シャッタ電極２０と制御電極２１との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
本実施例では、シャッタ電極２０との間の電位差を低減できるのは、制御電極２１のみであるが、４値の電圧で駆動するのが、保持容量が接続されて負荷容量の大きいシャッタ電圧線６１に代わり、制御電極電圧線５９となるため、駆動容量が少なく制御電極駆動回路２６の構成を簡略化しやすいという利点がある。
時刻（ｔ１３）で、制御電極電圧線５９上の制御電圧が０Ｖの電圧になると、時刻（ｔ１２）から時刻（ｔ１３）までの期間に、中間の位置に移動していたシャッタ電極２０は、制御電極２１側に移動する。
その後、時刻（ｔ１４）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線６１上のシャッタ制御電圧がＶｄｒｉｖｅの電圧からＶｒｅｌｅａｓｅ１の電圧となり、シャッタ電極２０と制御電極２１との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。この時、シャッタ電極２０は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。
本実施例では、シャッタ電極２０との間の電位差を低減できるのは、制御電極２１のみであるが、４値の電圧で駆動するのが、保持容量が接続されて負荷容量の大きいシャッタ電圧線６１に代わり、制御電極電圧線５９となるため、駆動容量が少なく制御電極駆動回路２６の構成を簡略化しやすいという利点がある。
［実施例５］
図１５は、本発明の実施例５の可動シャッタ方式の画像表示装置を使用するインターネット画像表示装置の概略構成を示すブロック図である。
以下、図１５を用いて、本実施例５のインターネット画像表示装置について説明する。
無線インターフェース（Ｉ／Ｆ）回路１５２には、圧縮された画像データ等が外部から無線データとして入力し、無線Ｉ／Ｆ回路１５２の出力はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１５３を介してデータバス１５８に接続される。
データバス１５８には、この他にマイクロプロセサ（ＭＰＵ）１５４、表示パネルコントローラ１５６、フレームメモリ１５７等が接続されている。
また、表示パネルコントローラ１５６の出力は機械的シャッタを用いた表示装置１５１に入力している。また、インターネット画像表示装置１５０には、更に、電源１５９が設けられている。
なおここで機械的シャッタを用いた表示装置１５１は、先に延べた実施例１と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
以下、本実施例５のインターネット画像表示装置の動作について説明する。
始めに、無線Ｉ／Ｆ回路１５２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１５３を介してマイクロプロセサ１５４及びフレームメモリ１５７に転送する。
マイクロプロセサ１５４はユーザからの命令操作を受けて、必要に応じてインターネット画像表示装置１５０全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１５７に一時的に蓄積が可能である。
図１５は、本発明の実施例５の可動シャッタ方式の画像表示装置を使用するインターネット画像表示装置の概略構成を示すブロック図である。
以下、図１５を用いて、本実施例５のインターネット画像表示装置について説明する。
無線インターフェース（Ｉ／Ｆ）回路１５２には、圧縮された画像データ等が外部から無線データとして入力し、無線Ｉ／Ｆ回路１５２の出力はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１５３を介してデータバス１５８に接続される。
データバス１５８には、この他にマイクロプロセサ（ＭＰＵ）１５４、表示パネルコントローラ１５６、フレームメモリ１５７等が接続されている。
また、表示パネルコントローラ１５６の出力は機械的シャッタを用いた表示装置１５１に入力している。また、インターネット画像表示装置１５０には、更に、電源１５９が設けられている。
なおここで機械的シャッタを用いた表示装置１５１は、先に延べた実施例１と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
以下、本実施例５のインターネット画像表示装置の動作について説明する。
始めに、無線Ｉ／Ｆ回路１５２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１５３を介してマイクロプロセサ１５４及びフレームメモリ１５７に転送する。
マイクロプロセサ１５４はユーザからの命令操作を受けて、必要に応じてインターネット画像表示装置１５０全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１５７に一時的に蓄積が可能である。
ここでマイクロプロセサ１５４が表示命令を出した場合には、その指示に従ってフレームメモリ１５７から表示パネルコントローラ１５６を介して表示装置１５１に画像データが入力され、表示装置１５１は入力された画像データをリアルタイムで表示する。
このとき表示パネルコントローラ１５６は、同時に画像を表示するために必要な所定のタイミングパルスを出力制御する。
なお、表示装置１５１がこれらの信号を用いて、入力された画像データをリアルタイムで表示することに関しては、前述の実施例１の説明で述べたとおりである。なおここで電源１５９には二次電池が含まれており、インターネット画像表示装置１５０全体を駆動する電力を供給する。
本実施例によれば、高画質表示が可能であり、かつ消費電力の少ないインターネット画像表示装置１５０を低コストで提供することができる。
なお、本実施例では、画像表示デバイスとして、前述の実施例１で説明した表示装置１５１を用いたが、これ以外にその他の実施例に記載されたような種々の表示装置を用いることが可能であることは明らかである。
但しこの場合は表示パネルコントローラ１５６の出力するタイミングパルスには、必要に応じて若干の変更が必要になることは言うまでもない。
このとき表示パネルコントローラ１５６は、同時に画像を表示するために必要な所定のタイミングパルスを出力制御する。
なお、表示装置１５１がこれらの信号を用いて、入力された画像データをリアルタイムで表示することに関しては、前述の実施例１の説明で述べたとおりである。なおここで電源１５９には二次電池が含まれており、インターネット画像表示装置１５０全体を駆動する電力を供給する。
本実施例によれば、高画質表示が可能であり、かつ消費電力の少ないインターネット画像表示装置１５０を低コストで提供することができる。
なお、本実施例では、画像表示デバイスとして、前述の実施例１で説明した表示装置１５１を用いたが、これ以外にその他の実施例に記載されたような種々の表示装置を用いることが可能であることは明らかである。
但しこの場合は表示パネルコントローラ１５６の出力するタイミングパルスには、必要に応じて若干の変更が必要になることは言うまでもない。
なお、前述の説明では、各トランジスタは、ｎ型の多結晶シリコン薄膜トランジスタを使用した場合について説明したが、各トランジスタは、結晶化が不要なためより低コストプロセスの適用が可能なアモルファスシリコン薄膜トランジスタを用いることもできる。
以上説明したように、本実施例では、シャッタ電極２０を、制御電極２１または制御電極２２のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり２５Ｖであるが、両電極が接触した後には、両電極間に印加する電圧の電位差を、１５Ｖに低減させる。
これにより、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させることができ、機械的シャッタの制御不良を緩和し、表示装置の寿命を大幅に延ばすことが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
以上説明したように、本実施例では、シャッタ電極２０を、制御電極２１または制御電極２２のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり２５Ｖであるが、両電極が接触した後には、両電極間に印加する電圧の電位差を、１５Ｖに低減させる。
これにより、リーク電流に起因する捕獲電子（電荷）の量を著しく緩和させることができ、機械的シャッタの制御不良を緩和し、表示装置の寿命を大幅に延ばすことが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１，２０１ 双極性シャッタ（Dual actuator shutter assembly）
２，１４，５２，６５，２０２，２１５ ｐ型ＭＯＳトランジスタ
３，１５，５３，６６，２０３，２１６ ｎ型ＭＯＳトランジスタ
４，５４，２０４ 信号蓄積容量
５，５５，２０５ 信号転送スイッチ
６，５６，２０６ 信号線
７，１２ 電源ライン
８ アップデート線
１０，６０，２１０ 走査線
１１，６１，２１１ シャッタ電圧線
１３ 信号転送スイッチ
２０ シャッタ電極
２１，２２ 制御電極
２３，６３，２１３ 画素回路
２４ 画像信号電圧書込み回路
２５ 走査回路
２６，７６ 制御電極駆動回路
３０，３２ 高濃度ｎ型不純物をドープした多結晶シリコン薄膜
３１ 多結晶シリコン薄膜
３３ ゲート絶縁膜
３４ 絶縁保護膜
３５ ゲート電極
３７ ソース電極
３６，４０ ドレイン電極
３８ 保護膜
３９ ガラス基板
４０ ドレイン電極
４１ 光
４２ 光源
４６，４８ 反射膜
４７ 導光板
４９ 黒色膜
５０ 絶縁膜
５７，２０７ ｐＭＯＳゲート電圧線
５８，２０８ 正電圧線
５９，２０９ 制御電極電圧線
６２，２１２ ｎＭＯＳソース電圧線
６７，２１７ カスコードゲート電圧線
１５０ インターネット画像表示装置
１５１ 表示装置
１５２ 無線インターフェース（Ｉ／Ｆ）回路
１５３ Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路
１５４ マイクロプロセサ（ＭＰＵ）
１５６ 表示パネルコントローラ
１５７ フレームメモリ
１５８ データバス
１５９ 電源
２，１４，５２，６５，２０２，２１５ ｐ型ＭＯＳトランジスタ
３，１５，５３，６６，２０３，２１６ ｎ型ＭＯＳトランジスタ
４，５４，２０４ 信号蓄積容量
５，５５，２０５ 信号転送スイッチ
６，５６，２０６ 信号線
７，１２ 電源ライン
８ アップデート線
１０，６０，２１０ 走査線
１１，６１，２１１ シャッタ電圧線
１３ 信号転送スイッチ
２０ シャッタ電極
２１，２２ 制御電極
２３，６３，２１３ 画素回路
２４ 画像信号電圧書込み回路
２５ 走査回路
２６，７６ 制御電極駆動回路
３０，３２ 高濃度ｎ型不純物をドープした多結晶シリコン薄膜
３１ 多結晶シリコン薄膜
３３ ゲート絶縁膜
３４ 絶縁保護膜
３５ ゲート電極
３７ ソース電極
３６，４０ ドレイン電極
３８ 保護膜
３９ ガラス基板
４０ ドレイン電極
４１ 光
４２ 光源
４６，４８ 反射膜
４７ 導光板
４９ 黒色膜
５０ 絶縁膜
５７，２０７ ｐＭＯＳゲート電圧線
５８，２０８ 正電圧線
５９，２０９ 制御電極電圧線
６２，２１２ ｎＭＯＳソース電圧線
６７，２１７ カスコードゲート電圧線
１５０ インターネット画像表示装置
１５１ 表示装置
１５２ 無線インターフェース（Ｉ／Ｆ）回路
１５３ Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路
１５４ マイクロプロセサ（ＭＰＵ）
１５６ 表示パネルコントローラ
１５７ フレームメモリ
１５８ データバス
１５９ 電源
Claims (16)
- 機械的シャッタをそれぞれ有する複数の画素を有し、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、
前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段１と、
前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有することを特徴とする表示装置。 - 機械的シャッタをそれぞれ有する複数の画素を有し、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、
前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させる手段と、
前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第２制御電極と、前記機械的シャッタとの間の電位差を低減する手段２とを有することを特徴とする表示装置。 - 前記手段２は、前記機械的シャッタに印加するシャッタ制御電圧を制御して、前記機械的シャッタと接触している前記第１制御電極と前記機械的シャッタとの間の電位差、あるいは、前記機械的シャッタと接触している前記第２制御電極と前記機械的シャッタとの間の電位差を低減することを特徴とする請求項１または請求項２に記載の表示装置。
- 前記手段２は、前記機械的シャッタと接触している前記第１制御電極と前記機械的シャッタとの間の電位差、あるいは、前記機械的シャッタと接触している前記第２制御電極と前記機械的シャッタとの間の電位差を低減することを特徴とする請求項１または請求項２に記載の表示装置。
- 画素回路は、前記第１制御電極および前記第２制御電極に対して、前記機械的シャッタに印加するシャッタ制御電圧に比して、低電位の制御電圧を印加する状態と、
前記第１制御電極および前記第２制御電に極対して、前記機械的シャッタに印加するシャッタ制御電圧に比して、高電位の制御電圧を印加する状態とを、所定のタイミングで切替えることを特徴とする請求項１または請求項２に記載の表示装置。 - 機械的シャッタをそれぞれ有する複数の画素と、
前記各画素に画像信号を入力する信号線と、
前記各画素に走査電圧を入力する走査線と、
第１電源電圧が供給される第１電源線と、
第２電源電圧が供給される第２電源線と、
前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線とを備え、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、
電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、
他端が前記第１電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第１導電型の第１トランジスタと、
ゲートが前記第２制御電極に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第２トランジスタと、
ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第２導電型の第３トランジスタと、
ゲートが前記第２制御電極に接続され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第４トランジスタとを有し、
前記シャッタ制御電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置。 - 機械的シャッタをそれぞれ有する複数の画素と、
前記各画素に画像信号を入力する信号線と、
前記各画素に走査電圧を入力する走査線と、
第１電源電圧が供給される第１電源線と、
第２電源電圧が供給される第２電源線と、
前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線とを備え、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、
電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、
他端が前記第１電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第１導電型の第１トランジスタと、
ゲートが前記第２制御電極に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第２トランジスタと、
ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第２導電型の第３トランジスタと、
ゲートが前記第２制御電極に接続され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第４トランジスタとを有し、
前記第１電源電圧の電圧レベル、あるいは、前記第２電源電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置。 - ゲートに転送制御信号が入力され、電流端子の他端が前記保持容量の一端に接続されるとともに、電流端子の一端が前記第１制御電極に接続される転送トランジスタを有することを特徴とする請求項６または請求項７に記載の表示装置。
- 機械的シャッタをそれぞれ有する複数の画素と、
前記各画素に画像信号を入力する信号線と、
前記各画素に走査電圧を入力する走査線と、
第１電源電圧が供給される第１電源線と、
第２電源電圧が供給される第２電源線と、
前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線と、
リセット電圧が供給されるリセット線と、
制御電圧が供給される制御線とを備え、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、
電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、
他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記リセット線に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第１トランジスタと、
ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第２トランジスタとを有し、
前記第２制御電極は、前記制御線に接続され、
前記シャッタ制御電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置。 - 機械的シャッタをそれぞれ有する複数の画素と、
前記各画素に画像信号を入力する信号線と、
前記各画素に走査電圧を入力する走査線と、
第１電源電圧が供給される第１電源線と、
第２電源電圧が供給される第２電源線と、
前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線と、
リセット電圧が供給されるリセット線と、
制御電圧が供給される制御線とを備え、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極と、
電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、
他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記リセット線に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第１トランジスタと、
ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第２トランジスタとを有し、
前記第２制御電極は、前記制御線に接続され、
前記制御電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第２制御電極と、前記機械的シャッタと間の電位差を低減することを特徴とする表示装置。 - 前記第１トランジスタと前記第１制御電極との間に接続される第１導電型の第３トランジスタと、
前記第２トランジスタと前記第１制御電極との間に接続される第２導電型の第４トランジスタとを有し、
前記第３トランジスタおよび前記第４のトランジスタのゲートには、所定の電圧が印加されることを特徴とする請求項９または請求項１０に記載の表示装置。 - 前記第１および第２トランジスタは、ｐ型のトランジスタであり、
前記第３および第４トランジスタは、ｎ型のトランジスタであり、
前記第２電源電圧は、前記第１電源電圧よりも高電位の電圧であることを特徴とする請求項６ないし請求項１１のいずれか１項に記載の表示装置。 - 前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項６ないし請求項１２のいずれか１項に記載の表示装置。
- 前記各トランジスタは、半導体層がアモルファスシリコン膜で構成されるトランジスタであることを特徴とする請求項６ないし請求項１２のいずれか１項に記載の表示装置。
- 機械的シャッタをそれぞれ有する複数の画素を有し、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極を有し、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置の駆動方法であって、
前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第１制御電極あるいは前記第２制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置の駆動方法。 - 機械的シャッタをそれぞれ有する複数の画素を有し、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、前記機械的シャッタに対して対に設けられた第１及び第２制御電極を有し、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置の駆動方法であって、
前記第１制御電極および前記第２制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第１制御電極あるいは前記第２制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第２制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置の駆動方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011282643A JP2013134275A (ja) | 2011-12-26 | 2011-12-26 | 表示装置およびその駆動方法 |
| TW101146743A TWI474312B (zh) | 2011-12-26 | 2012-12-11 | A display device and a driving method thereof |
| US13/726,279 US9235999B2 (en) | 2011-12-26 | 2012-12-24 | Pixel circuits and methods for displaying an image on a display device |
| CN201210574744.5A CN103177696B (zh) | 2011-12-26 | 2012-12-26 | 显示装置及其驱动方法 |
| KR1020120153129A KR101579841B1 (ko) | 2011-12-26 | 2012-12-26 | 표시장치 및 그 구동방법 |
| EP12199516.1A EP2610849A3 (en) | 2011-12-26 | 2012-12-27 | Display device and driving method of the display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011282643A JP2013134275A (ja) | 2011-12-26 | 2011-12-26 | 表示装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013134275A true JP2013134275A (ja) | 2013-07-08 |
Family
ID=47631227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011282643A Pending JP2013134275A (ja) | 2011-12-26 | 2011-12-26 | 表示装置およびその駆動方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9235999B2 (ja) |
| EP (1) | EP2610849A3 (ja) |
| JP (1) | JP2013134275A (ja) |
| KR (1) | KR101579841B1 (ja) |
| CN (1) | CN103177696B (ja) |
| TW (1) | TWI474312B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103901606A (zh) * | 2014-03-07 | 2014-07-02 | 华南师范大学 | 一种用于efd装置的油击穿受控开启系统及其制造方法 |
| JP2014186116A (ja) * | 2013-03-22 | 2014-10-02 | Pixtronix Inc | 表示装置 |
| JP2015055768A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社豊田中央研究所 | 静電容量型アクチュエータアレイの駆動回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6857982B2 (ja) * | 2016-08-10 | 2021-04-14 | イー インク コーポレイション | アクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器 |
| CN108763377B (zh) * | 2018-05-18 | 2021-08-13 | 郑州轻工业学院 | 基于卫星故障诊断多源遥测大数据特征提取预处理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001281563A (ja) * | 2000-03-30 | 2001-10-10 | Toshiba Corp | 可動フィルム型表示装置 |
| JP2008538009A (ja) * | 2005-02-23 | 2008-10-02 | ピクストロニクス，インコーポレイテッド | 表示方法および装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444566A (en) | 1994-03-07 | 1995-08-22 | Texas Instruments Incorporated | Optimized electronic operation of digital micromirror devices |
| JPH11174428A (ja) | 1997-12-12 | 1999-07-02 | Sanyo Electric Co Ltd | 液晶表示装置 |
| US6781742B2 (en) | 2000-07-11 | 2004-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Digital micromirror device and method of driving digital micromirror device |
| JP2003015123A (ja) | 2001-06-27 | 2003-01-15 | Nec Viewtechnology Ltd | 液晶表示装置 |
| JP4296492B2 (ja) | 2003-12-01 | 2009-07-15 | ソニー株式会社 | ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置 |
| JP2005257981A (ja) | 2004-03-11 | 2005-09-22 | Fuji Photo Film Co Ltd | 光変調素子アレイの駆動方法、光変調装置、及び画像形成装置 |
| US7304782B2 (en) | 2004-03-24 | 2007-12-04 | Fujifilm Corporation | Driving method of spatial light modulator array, spatial light modulator array, and image forming apparatus |
| US7405852B2 (en) * | 2005-02-23 | 2008-07-29 | Pixtronix, Inc. | Display apparatus and methods for manufacture thereof |
| US9082353B2 (en) * | 2010-01-05 | 2015-07-14 | Pixtronix, Inc. | Circuits for controlling display apparatus |
| US8482496B2 (en) | 2006-01-06 | 2013-07-09 | Pixtronix, Inc. | Circuits for controlling MEMS display apparatus on a transparent substrate |
| US8519945B2 (en) * | 2006-01-06 | 2013-08-27 | Pixtronix, Inc. | Circuits for controlling display apparatus |
| US9158106B2 (en) * | 2005-02-23 | 2015-10-13 | Pixtronix, Inc. | Display methods and apparatus |
| US9261694B2 (en) * | 2005-02-23 | 2016-02-16 | Pixtronix, Inc. | Display apparatus and methods for manufacture thereof |
| US7852546B2 (en) | 2007-10-19 | 2010-12-14 | Pixtronix, Inc. | Spacers for maintaining display apparatus alignment |
| GB2459661A (en) | 2008-04-29 | 2009-11-04 | Sharp Kk | A low power NMOS latch for an LCD scan pulse shift register |
| KR101566433B1 (ko) | 2008-09-03 | 2015-11-06 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR101701234B1 (ko) * | 2010-07-30 | 2017-02-02 | 삼성디스플레이 주식회사 | 표시 패널, 이의 구동 방법 및 이를 수행하기 위한 표시 장치 |
| CN103380394B (zh) * | 2010-12-20 | 2017-03-22 | 追踪有限公司 | 用于带有减少的声发射的mems光调制器阵列的系统和方法 |
| US8902205B2 (en) * | 2011-06-01 | 2014-12-02 | Pixtronix, Inc. | Latching circuits for MEMS display devices |
| US9235047B2 (en) * | 2011-06-01 | 2016-01-12 | Pixtronix, Inc. | MEMS display pixel control circuits and methods |
-
2011
- 2011-12-26 JP JP2011282643A patent/JP2013134275A/ja active Pending
-
2012
- 2012-12-11 TW TW101146743A patent/TWI474312B/zh not_active IP Right Cessation
- 2012-12-24 US US13/726,279 patent/US9235999B2/en not_active Expired - Fee Related
- 2012-12-26 KR KR1020120153129A patent/KR101579841B1/ko not_active IP Right Cessation
- 2012-12-26 CN CN201210574744.5A patent/CN103177696B/zh not_active Expired - Fee Related
- 2012-12-27 EP EP12199516.1A patent/EP2610849A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001281563A (ja) * | 2000-03-30 | 2001-10-10 | Toshiba Corp | 可動フィルム型表示装置 |
| JP2008538009A (ja) * | 2005-02-23 | 2008-10-02 | ピクストロニクス，インコーポレイテッド | 表示方法および装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014186116A (ja) * | 2013-03-22 | 2014-10-02 | Pixtronix Inc | 表示装置 |
| JP2015055768A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社豊田中央研究所 | 静電容量型アクチュエータアレイの駆動回路 |
| CN103901606A (zh) * | 2014-03-07 | 2014-07-02 | 华南师范大学 | 一种用于efd装置的油击穿受控开启系统及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2610849A3 (en) | 2014-11-26 |
| TW201331926A (zh) | 2013-08-01 |
| CN103177696B (zh) | 2015-11-18 |
| KR20130079240A (ko) | 2013-07-10 |
| US20130162621A1 (en) | 2013-06-27 |
| TWI474312B (zh) | 2015-02-21 |
| KR101579841B1 (ko) | 2015-12-24 |
| US9235999B2 (en) | 2016-01-12 |
| EP2610849A2 (en) | 2013-07-03 |
| CN103177696A (zh) | 2013-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2013088510A (ja) | 表示装置およびその駆動方法 | |
| CN103797400B (zh) | Mems显示像素控制电路及方法 | |
| TWI450251B (zh) | 圖像顯示裝置 | |
| KR100519468B1 (ko) | 평면표시장치 | |
| JP6201465B2 (ja) | 表示装置、表示装置の駆動方法、及び、電子機器 | |
| JP5687636B2 (ja) | 表示装置 | |
| TWI550586B (zh) | 顯示裝置 | |
| KR101579841B1 (ko) | 표시장치 및 그 구동방법 | |
| US20150295568A1 (en) | Latch circuit and display device | |
| JPWO2008032552A1 (ja) | スイッチング回路、画素駆動回路およびサンプルホールド回路 | |
| JP2014182333A (ja) | 表示装置 | |
| JP2014186116A (ja) | 表示装置 | |
| JP2008151823A (ja) | 画素回路、それを用いた電気光学装置及びその駆動方法並びに電子機器 | |
| TW201435841A (zh) | 顯示裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20140228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140704 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150918 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20151218 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160523 |