CN102063858A - 移位寄存器电路 - Google Patents

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Abstract

本发明公开一种移位寄存器电路，其包含多级移位寄存器以提供多个栅极信号，每一级移位寄存器包含输入单元、上拉单元、下拉单元、控制单元及辅助下拉单元。输入单元是用来根据至少一第一输入信号以输出驱动控制电压。上拉单元根据驱动控制电压与系统时钟脉冲以上拉对应栅极信号。下拉单元根据控制信号将对应栅极信号下拉至第一电源电压。控制单元是用来根据对应栅极信号以产生控制信号。辅助下拉单元根据第二输入信号将驱动控制电压下拉至第二电源电压。本发明可显著降低移位寄存器电路的功率消耗，从而降低面板温度以提高显示品质并延长面板使用寿命。

Description

移位寄存器电路
技术领域
本发明涉及一种移位寄存器电路，特别是涉及一种具低功率消耗的移位寄存器电路。
背景技术
液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示图像。一般而言，液晶显示装置包含多个像素单元、源极驱动器以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电路包含多级移位寄存器以产生多个栅极信号馈入多个像素单元，据以控制多个数据信号的写入操作。因此，移位寄存器电路即为控制数据信号写入操作的关键性元件。
图1为现有移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，其中只显示第(N-1)级移位寄存器111、第N级移位寄存器112以及第(N+1)级移位寄存器113。每一级移位寄存器是用来根据前一级移位寄存器输出的栅极信号与低电源电压Vss以产生对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位寄存器111是用来根据栅极信号SGn-2与低电源电压Vss以产生栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器112是用来根据栅极信号SGn-1与低电源电压Vss以产生栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器113是用来根据栅极信号SGn与低电源电压Vss以产生栅极信号SGn+1馈入至栅极线GLn+1。在第N级移位寄存器112的运行中，其上拉单元190的上拉晶体管191是用来根据驱动控制电压VQn以上拉栅极信号SGn，然而当驱动控制电压VQn与栅极信号SGn均在低电源电压Vss时，系统时钟脉冲CK的高电平电压会使上拉晶体管191发生漏电流，特别是在提高系统时钟脉冲CK的高电平电压以增加像素的充电率的状况下，上拉晶体管191的漏电流现象将更严重，因而导致高功率消耗。若为降低制造成本而将移位寄存器电路100整合于包含像素阵列的显示面板上，亦即基于GOA(Gate-driver On Array)架构，则上述高功率消耗会使显示面板的面板温度上升，如此不但会降低显示品质，也会降低面板使用寿命。
发明内容
依据本发明的实施例，其公开一种移位寄存器电路，用以提供多个栅极信号至多个栅极线。此种移位寄存器电路包含多级移位寄存器，该些级移位寄存器的第N级移位寄存器包含输入单元、上拉单元、储能单元、进位单元、下拉单元、控制单元、以及辅助下拉单元。
输入单元是用来根据至少一第一输入信号以输出驱动控制电压。电连接于输入单元与第N栅极线的上拉单元是用来根据驱动控制电压与系统时钟脉冲以上拉第N栅极信号，其中第N栅极线是用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元是用来根据驱动控制电压执行充电程序或放电程序。电连接于输入单元的进位单元是用来根据驱动控制电压与系统时钟脉冲以输出第N启始脉波信号。电连接于第N栅极线的下拉单元是用来根据控制信号将第N栅极信号下拉至第一电源电压。电连接于下拉单元与第N栅极线的控制单元是用来根据第N栅极信号以产生控制信号。电连接于输入单元的辅助下拉单元是用来根据第二输入信号将驱动控制电压下拉至第二电源电压。
本发明可显著降低移位寄存器电路的功率消耗，从而降低面板温度以提高显示品质并延长面板使用寿命。
附图说明
图1为现有移位寄存器电路的示意图。
图2为本发明第一实施例的移位寄存器电路的示意图。
图3为图2所示的第N级移位寄存器的第一实施例的电路示意图。
图4为图2所示的第N级移位寄存器的第二实施例的电路示意图。
图5为图2所示的第N级移位寄存器的第三实施例的电路示意图。
图6为本发明第二实施例的移位寄存器电路的示意图。
图7为图6所示的第N级移位寄存器的第一实施例的电路示意图。
图8为图6所示的第N级移位寄存器的第二实施例的电路示意图。
图9为图6所示的第N级移位寄存器的第三实施例的电路示意图。
【主要附图标记说明】
200、600             移位寄存器电路
211、611             第(N-2)级移位寄存器
212、612             第(N-1)级移位寄存器
213、213_1、213_2、  第N级移位寄存器
213_3、613、613_1、
613_2、613_3
214、614             第(N+1)级移位寄存器
215、615             第(N+2)级移位寄存器
305、705、805、905   输入单元
306、706、806、906   第一晶体管
310                  上拉单元
311                  第二晶体管
315                  储能单元
316                  电容
320                  进位单元
321                  第三晶体管
325                  第一下拉单元
326                  第四晶体管
330、430、530        第一控制单元
331                  第五晶体管
332                  第六晶体管
333                  第七晶体管
334                  第八晶体管
335                  第九晶体管
336                    第十晶体管
340、440               第二辅助下拉单元
341                    第十九晶体管
342                    第二十晶体管
345                    第三控制单元
346                    第二十一晶体管
347                    第二十二晶体管
348                    第二十三晶体管
349                    第二十四晶体管
350                    第二下拉单元
351                    第十二晶体管
360                    第二控制单元
361                    第十三晶体管
362                    第十四晶体管
363                    第十五晶体管
364                    第十六晶体管
365                    第十七晶体管
366                    第十八晶体管
370                    第三辅助下拉单元
371                    第二十五晶体管
372                    第二十六晶体管
375                    第一辅助下拉单元
376                    第十一晶体管
380                    第四控制单元
381                    第二十七晶体管
382                    第二十八晶体管
383                    第二十九晶体管
384                    第三十晶体管
GLn-2、GLn-1、GLn、    栅极线
GLn+1、GLn+2
HC1                 第一系统时钟脉冲
HC2                 第二系统时钟脉冲
HC3                 第三系统时钟脉冲
HC4                 第四系统时钟脉冲
LC1                 第一低频时钟脉冲
LC2                 第二低频时钟脉冲
SGn-4、SGn-3、      栅极信号
SGn-2、SGn-1、SGn、
SGn+1、SGn+2
STn-4、STn-3、      启始脉波信号
STn-2、STn-1、STn、
STn+1、STn+2、STn+3、
STn+4
VQn                 驱动控制电压
Vss1                第一电源电压
Vss2                第二电源电压
具体实施方式
下文依本发明移位寄存器电路，特举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。
图2为本发明第一实施例的移位寄存器电路的示意图。如图2所示，移位寄存器电路200包含多级移位寄存器，其中只显示第(N-2)级移位寄存器211、第(N-1)级移位寄存器212、第N级移位寄存器213、第(N+1)级移位寄存器214以及第(N+2)级移位寄存器215，据以方便说明。在移位寄存器电路200的运行中，第N级移位寄存器213是用来根据第(N-2)级移位寄存器211产生的启始脉波信号STn-2、第(N+2)级移位寄存器215产生的启始脉波信号STn+2、第一系统时钟脉冲HC1、第一低频时钟脉冲LC1、第一电源电压Vss1及异于第一电源电压Vss1的第二电源电压Vss2以进行低功率消耗运行而产生栅极信号SGn与启始脉波信号STn，其余级移位寄存器可同理类推。请注意，图2所示的第三系统时钟脉冲HC3反相于第一系统时钟脉冲HC1，第二系统时钟脉冲HC2与第一系统时钟脉冲HC1具有90度的相位差，第四系统时钟脉冲HC4反相于第二系统时钟脉冲HC2。
在另一实施例中，移位寄存器电路200的多级移位寄存器可基于二系统时钟脉冲机制搭配第一电源电压Vss1及第二电源电压Vss2以执行低功率消耗运行。或者，第N级移位寄存器213可根据第(N-1)级移位寄存器212产生的启始脉波信号STn-1或栅极信号SGn-1、第(N+1)级移位寄存器214产生的启始脉波信号STn+1或栅极信号SGn+1、第一系统时钟脉冲HC1、第一低频时钟脉冲LC1、第一电源电压Vss1及第二电源电压Vss2以进行低功率消耗运行而产生栅极信号SGn与启始脉波信号STn。
图3为图2所示的第N级移位寄存器的第一实施例的电路示意图。如图3所示，第N级移位寄存器213_1包含输入单元305、上拉单元310、储能单元315、进位单元320、第一下拉单元325、第一控制单元330、第一辅助下拉单元375、第二辅助下拉单元340、以及第三控制单元345。电连接于第(N-2)级移位寄存器211的输入单元305是用来根据启始脉波信号STn-2以输出驱动控制电压VQn。电连接于输入单元305与上拉单元310的储能单元315是用来根据驱动控制电压VQn执行充电程序或放电程序。
电连接于输入单元305与栅极线GLn的上拉单元310是用来根据驱动控制电压VQn与第一系统时钟脉冲HC1以上拉栅极线GLn的栅极信号SGn。电连接于第一控制单元330与栅极线GLn的第一下拉单元325是用来根据第一控制信号SC1将栅极信号SGn下拉至第一电源电压Vss1。在一实施例中，上拉单元310电连接于栅极线GLn的第一节点，而第一下拉单元325电连接于栅极线GLn的异于第一节点的第二节点，譬如上拉单元310与第一下拉单元325可较佳地分别电连接于栅极线GLn的二端。在另一实施例中，上拉单元310与第一下拉单元325电连接于栅极线GLn的同一节点，譬如上拉单元310与第一下拉单元325可较佳地电连接于栅极线GLn的同一端。
电连接于第一下拉单元325与栅极线GLn的第一控制单元330是用来根据栅极信号SGn与第一低频时钟脉冲LC1以产生第一控制信号SC1。电连接于输入单元305的第一辅助下拉单元375是用来根据启始脉波信号STn-2将驱动控制电压VQn下拉至第二电源电压Vss2。电连接于输入单元305的第二辅助下拉单元340是用来根据第三控制信号SC3将驱动控制电压VQn下拉至第二电源电压Vss2。电连接于第二辅助下拉单元340与输入单元305的第三控制单元345是用来根据驱动控制电压VQn与第一低频时钟脉冲LC1以产生第三控制信号SC3。
在图3的实施例中，输入单元305包含第一晶体管306，上拉单元310包含第二晶体管311，储能单元315包含电容316，进位单元320包含第三晶体管321，第一下拉单元325包含第四晶体管326，第一控制单元330包含第五晶体管331、第六晶体管332、第七晶体管333与第八晶体管334，第一辅助下拉单元375包含第十一晶体管376，第二辅助下拉单元340包含第十九晶体管341，第三控制单元345包含第二十一晶体管346、第二十二晶体管347、第二十三晶体管348与第二十四晶体管349。请注意，上述或以下所述的每一晶体管可为薄膜晶体管(Thin Film Transistor)、场效应晶体管(Field Effect Transistor)或其他类似开关切换功能的元件。
第一晶体管306包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第(N-2)级移位寄存器211以接收启始脉波信号STn-2，第二端是用来输出驱动控制电压VQn。第二晶体管311包含第一端、第二端与栅极端，其中第一端是用来接收第一系统时钟脉冲HC1，栅极端电连接于第一晶体管306的第二端以接收驱动控制电压VQn，第二端电连接于栅极线GLn。电容316电连接于第二晶体管311的栅极端与第二端间。第三晶体管321包含第一端、第二端与栅极端，其中第一端是用来接收第一系统时钟脉冲HC1，栅极端电连接于第一晶体管306的第二端以接收驱动控制电压VQn，第二端是用来输出启始脉波信号STn。
第四晶体管326包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端是用来接收第一控制信号SC1，第二端是用来接收第一电源电压Vss1。第五晶体管331包含第一端、第二端与栅极端，其中第一端是用来接收第一低频时钟脉冲LC1，第二端是用来输出第一控制信号SC1。第六晶体管332包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管331的第二端，栅极端电连接于栅极线GLn以接收栅极信号SGn，第二端是用来接收第一电源电压Vss1。第七晶体管333包含第一端、第二端与栅极端，其中第一端与栅极端是用来接收第一低频时钟脉冲LC1，第二端电连接于第五晶体管331的栅极端。第八晶体管334包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管333的第二端，栅极端电连接于栅极线GLn以接收栅极信号SGn，第二端是用来接收第一电源电压Vss1。上述第五晶体管331至第八晶体管334的电路运行为所属领域中普通技术人员所知晓，不再赘述。
第十一晶体管376包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管306的第二端，栅极端电连接于第(N+2)级移位寄存器215以接收启始脉波信号STn+2，第二端是用来接收第二电源电压Vss2。第十九晶体管341包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管306的第二端，栅极端是用来接收第三控制信号SC3，第二端是用来接收第二电源电压Vss2。第二十一晶体管346包含第一端、第二端与栅极端，其中第一端是用来接收第一低频时钟脉冲LC1，第二端是用来输出第三控制信号SC3。第二十二晶体管347包含第一端、第二端与栅极端，其中第一端电连接于第二十一晶体管346的第二端，栅极端是用来接收驱动控制电压VQn，第二端是用来接收第二电源电压Vss2。第二十三晶体管348包含第一端、第二端与栅极端，其中第一端与栅极端是用来接收第一低频时钟脉冲LC1，第二端电连接于第二十一晶体管346的栅极端。第二十四晶体管349包含第一端、第二端与栅极端，其中第一端电连接于第二十三晶体管348的第二端，栅极端是用来接收驱动控制电压VQn，第二端是用来接收第二电源电压Vss2。
在第N级移位寄存器213_1的运行中，第一电源电压Vss1高于第二电源电压Vss2，所以当驱动控制电压VQn被下拉至第二电源电压Vss2，且栅极信号SGn被下拉至第一电源电压Vss1时，第二晶体管311的栅源极间是承受负偏压，据以抑制因第一系统时钟脉冲HC1的高电平电压导致的漏电流，因此可显著降低功率消耗，从而降低面板温度以提高显示品质并延长面板使用寿命。
图4为图2所示的第N级移位寄存器的第二实施例的电路示意图。如图4所示，第N级移位寄存器213_2大体上类似于图3所示的第N级移位寄存器213_1，主要差异在于将第一控制单元330置换为第一控制单元430，将第二辅助下拉单元340置换为第二辅助下拉单元440，另增加第二下拉单元350、第二控制单元360、第三辅助下拉单元370及第四控制单元380。第二下拉单元350是用来根据第二控制信号SC2将栅极信号SGn下拉至第一电源源电压Vss1。第二控制单元360是用来根据栅极信号SGn、栅极信号SGn-1与反相于第一低频时钟脉冲LC1的第二低频时钟脉冲LC2以产生第二控制信号SC2。第三辅助下拉单元370是用来根据第四控制信号SC4将驱动控制电压VQn与启始脉波信号STn下拉至第二电源电压Vss2。第四控制单元380是用来根据驱动控制电压VQn与第二低频时钟脉冲LC2以产生第四控制信号SC4。
相较于第一控制单元330，第一控制单元430进一步包含第九晶体管335与第十晶体管336。相较于第二辅助下拉单元340，第二辅助下拉单元440进一步包含第二十晶体管342。此外，第二下拉单元350包含第十二晶体管351，第二控制单元360包含第十三晶体管361、第十四晶体管362、第十五晶体管363、第十六晶体管364、第十七晶体管365与第十八晶体管366，第三辅助下拉单元370包含第二十五晶体管371与第二十六晶体管372，第四控制单元380包含第二十七晶体管381、第二十八晶体管382、第二十九晶体管383与第三十晶体管384。
第二十晶体管342包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管321的第二端，栅极端是用来接收第三控制信号SC3，第二端是用来接收第二电源电压Vss2。亦即，第二十晶体管342是用来根据第三控制信号SC3将启始脉波信号STn下拉至第二电源电压Vss2。
第九晶体管335包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管331的第二端，栅极端电连接于第(N-1)级移位寄存器212以接收栅极信号SGn-1，第二端是用来接收第一电源电压Vss1。亦即，第九晶体管335是用来根据栅极信号SGn-1将第一控制信号下拉至第一电源电压Vss1。第十晶体管336包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管331的栅极端，栅极端电连接于第(N-1)级移位寄存器212以接收栅极信号SGn-1，第二端是用来接收第一电源电压Vss1。亦即，第十晶体管336是用来根据栅极信号SGn-1将第五晶体管331的栅极端电压下拉至第一电源电压Vss1。
第十二晶体管351包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端是用来接收第二控制信号SC2，第二端是用来接收第一电源电压Vss1。第十三晶体管361包含第一端、第二端与栅极端，其中第一端是用来接收第二低频时钟脉冲LC2，第二端是用来输出第二控制信号SC2。第十四晶体管362包含第一端、第二端与栅极端，其中第一端电连接于第十三晶体管361的第二端，栅极端电连接于栅极线GLn以接收栅极信号SGn，第二端是用来接收第一电源电压Vss1。第十五晶体管363包含第一端、第二端与栅极端，其中第一端与栅极端是用来接收第二低频时钟脉冲LC2，第二端电连接于第十三晶体管361的栅极端。第十六晶体管364包含第一端、第二端与栅极端，其中第一端电连接于第十五晶体管363的第二端，栅极端电连接于栅极线GLn以接收栅极信号SGn，第二端是用来接收第一电源电压Vss1。
第十七晶体管365包含第一端、第二端与栅极端，其中第一端电连接于第十三晶体管361的第二端，栅极端电连接于第(N-1)级移位寄存器212以接收栅极信号SGn-1，第二端是用来接收第一电源电压Vss1。第十八晶体管366包含第一端、第二端与栅极端，其中第一端电连接于第十三晶体管361的栅极端，栅极端电连接于第(N-1)级移位寄存器212以接收栅极信号SGn-1，第二端是用来接收第一电源电压Vss1。
第二十五晶体管371包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管306的第二端，栅极端是用来接收第四控制信号SC4，第二端是用来接收第二电源电压Vss2。第二十六晶体管372包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管321的第二端，栅极端是用来接收第四控制信号SC4，第二端是用来接收第二电源电压Vss2。第二十七晶体管381包含第一端、第二端与栅极端，其中第一端是用来接收第二低频时钟脉冲LC2，第二端是用来输出第四控制信号SC4。第二十八晶体管382包含第一端、第二端与栅极端，其中第一端电连接于第二十七晶体管381的第二端，栅极端是用来接收驱动控制电压VQn，第二端是用来接收第二电源电压Vss2。第二十九晶体管383包含第一端、第二端与栅极端，其中第一端与栅极端是用来接收第二低频时钟脉冲LC2，第二端电连接于第二十七晶体管381的栅极端。第三十晶体管384包含第一端、第二端与栅极端，其中第一端电连接于第二十九晶体管383的第二端，栅极端是用来接收驱动控制电压VQn，第二端是用来接收第二电源电压Vss2。
图5为图2所示的第N级移位寄存器的第三实施例的电路示意图。如图5所示，第N级移位寄存器213_3类似于图4所示的第N级移位寄存器213_2，主要差异在于将第一控制单元430置换为第一控制单元530，并将第二控制单元360置换为第二控制单元560。相较于第一控制单元430，第一控制单元530是将第九晶体管335与第十晶体管336分别置换为第九晶体管535与第十晶体管536。相较于第二控制单元360，第二控制单元560是将第十七晶体管365与第十八晶体管366分别置换为第十七晶体管565与第十八晶体管566。
第九晶体管535包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管331的第二端，栅极端电连接于第(N-2)级移位寄存器211以接收栅极信号SGn-2，第二端是用来接收第一电源电压Vss1。第十晶体管536包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管331的栅极端，栅极端电连接于第(N-2)级移位寄存器211以接收栅极信号SGn-2，第二端是用来接收第一电源电压Vss1。
第十七晶体管565包含第一端、第二端与栅极端，其中第一端电连接于第十三晶体管361的第二端，栅极端电连接于第(N-2)级移位寄存器211以接收栅极信号SGn-2，第二端是用来接收第一电源电压Vss1。第十八晶体管566包含第一端、第二端与栅极端，其中第一端电连接于第十三晶体管361的栅极端，栅极端电连接于第(N-2)级移位寄存器211以接收栅极信号SGn-2，第二端是用来接收第一电源电压Vss1。
图6为本发明第二实施例的移位寄存器电路的示意图。如图6所示，移位寄存器电路600包含多级移位寄存器，其中只显示第(N-2)级移位寄存器611、第(N-1)级移位寄存器612、第N级移位寄存器613、第(N+1)级移位寄存器614以及第(N+2)级移位寄存器615，据以方便说明。在移位寄存器电路600的运行中，第N级移位寄存器613是用来根据第(N-2)级移位寄存器611产生的栅极信号SGn-2与启始脉波信号STn-2、第(N+2)级移位寄存器615产生的启始脉波信号STn+2、第一系统时钟脉冲HC1、第一低频时钟脉冲LC1、第一电源电压Vss1及异于第一电源电压Vss1的第二电源电压Vss2以进行低功率消耗运行而产生栅极信号SGn与启始脉波信号STn，其余级移位寄存器可同理类推。请注意，图6所示的第三系统时钟脉冲HC3反相于第一系统时钟脉冲HC1，第二系统时钟脉冲HC2与第一系统时钟脉冲HC1具有9090度的相位差，第四系统时钟脉冲HC4反相于第二系统时钟脉冲HC2。
在另一实施例中，移位寄存器电路600的多级移位寄存器可基于二系统时钟脉冲机制搭配第一电源电压Vss1及第二电源电压Vss2以执行低功率消耗运行。或者，第N级移位寄存器613可根据第(N-1)级移位寄存器612产生的栅极信号SGn-1与启始脉波信号STn-1、第(N+1)级移位寄存器614产生的启始脉波信号STn+1或栅极信号SGn+1、第一系统时钟脉冲HC1、第一低频时钟脉冲LC1、第一电源电压Vss1及第二电源电压Vss2以进行低功率消耗运行而产生栅极信号SGn与启始脉波信号STn。
图7为图6所示的第N级移位寄存器的第一实施例的电路示意图。如图7所示，第N级移位寄存器613_1类似于图3所示的第N级移位寄存器213_1，主要差异在于将输入单元305置换为输入单元705。输入单元705包含第一晶体管706，第一晶体管706的第一端电连接于第(N-2)级移位寄存器611以接收栅极信号SGn-2，第一晶体管706的栅极端电连接于第(N-2)级移位寄存器611以接收启始脉波信号STn-2，第一晶体管706的第二端是用来输出驱动控制电压VQn。亦即，输入单元705是用来根据栅极信号SGn-2与启始脉波信号STn-2以输出驱动控制电压VQn，而第N级移位寄存器613_1的其余单元的耦合关系及电路运行则类似于图3所示的第N级移位寄存器213_1，不再赘述。同理，由于第一电源电压Vss1高于第二电源电压Vss2，所以当驱动控制电压VQn被下拉至第二电源电压Vss2，且栅极信号SGn被下拉至第一电源电压Vss1时，第N级移位寄存器613_1的第二晶体管311的栅源极间承受负偏压，据以抑制因第一系统时钟脉冲HC1的高电平电压导致的漏电流，因此可显著降低移位寄存器电路600的功率消耗，从而降低面板温度以提高显示品质并延长面板使用寿命。
图8为图6所示的第N级移位寄存器的第二实施例的电路示意图。如图8所示，第N级移位寄存器613_2类似于图4所示的第N级移位寄存器213_2，主要差异在于将输入单元305置换为输入单元805。输入单元805包含第一晶体管806，第一晶体管806的第一端电连接于第(N-2)级移位寄存器611以接收栅极信号SGn-2，第一晶体管806的栅极端电连接于第(N-2)级移位寄存器611以接收启始脉波信号STn-2，第一晶体管806的第二端是用来输出驱动控制电压VQn。亦即，输入单元805是用来根据栅极信号SGn-2与启始脉波信号STn-2以输出驱动控制电压VQn，而第N级移位寄存器613_2的其余单元的耦合关系及电路运行则类似于图4所示的第N级移位寄存器213_2，不再赘述。
图9为图6所示的第N级移位寄存器的第三实施例的电路示意图。如图9所示，第N级移位寄存器613_3类似于图5所示的第N级移位寄存器213_3，主要差异在于将输入单元305置换为输入单元905。输入单元905包含第一晶体管906，第一晶体管906的第一端电连接于第(N-2)级移位寄存器611以接收栅极信号SGn-2，第一晶体管906的栅极端电连接于第(N-2)级移位寄存器611以接收启始脉波信号STn-2，第一晶体管906的第二端是用来输出驱动控制电压VQn。亦即，输入单元905是用来根据栅极信号SGn-2与启始脉波信号STn-2以输出驱动控制电压VQn，而第N级移位寄存器613_3的其余单元的耦合关系及电路运行则类似于图5所示的第N级移位寄存器213_3，不再赘述。
综上所述，在本发明移位寄存器电路的运行中，用来下拉栅极信号的第一电源电压高于用来下拉驱动控制电压的第二电源电压，所以当栅极信号被下拉至第一电源电压，且驱动控制电压被下拉至第二电源电压时，用来上拉栅极信号的晶体管承受负偏压，据以抑制因系统时钟脉冲的高电平电压导致的漏电流，因此可显著降低移位寄存器电路的功率消耗，从而降低面板温度以提高显示品质并延长面板使用寿命。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (18)

1.一种移位寄存器电路，用以提供多个栅极信号至多个栅极线，该移位寄存器电路包含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含：
一输入单元，用来根据至少一第一输入信号以输出一驱动控制电压；
一上拉单元，电连接于该输入单元与所述多个栅极线的一第N栅极线，该上拉单元是用来根据该驱动控制电压与一系统时钟脉冲以上拉所述多个栅极信号的一第N栅极信号，其中该第N栅极线是用以传输该第N栅极信号；
一储能单元，电连接于该上拉单元与该输入单元，该储能单元是用来根据该驱动控制电压执行一充电程序或一放电程序；
一进位单元，电连接于该输入单元，该进位单元是用来根据该驱动控制电压与该系统时钟脉冲以输出一第N启始脉波信号；
一第一下拉单元，电连接于该第N栅极线，该第一下拉单元是用来根据一第一控制信号将该第N栅极信号下拉至一第一电源电压；
一第一控制单元，电连接于该第一下拉单元与该第N栅极线，该第一控制单元是用来根据该第N栅极信号以产生该第一控制信号；以及
一第一辅助下拉单元，电连接于该输入单元，该第一辅助下拉单元是用来根据一第二输入信号将该驱动控制电压下拉至一第二电源电压。
2.根据权利要求1所述的移位寄存器电路，其中该上拉单元电连接于该第N栅极线的一第一节点，且该第一下拉单元电连接于该第N栅极线的异于该第一节点的一第二节点。
3.根据权利要求1所述的移位寄存器电路，其中该上拉单元与该第一下拉单元电连接于该第N栅极线的同一节点。
4.根据权利要求1所述的移位寄存器电路，其中该第一电源电压高于该第二电源电压。
5.根据权利要求1所述的移位寄存器电路，其中该输入单元包含一第一晶体管，该第一晶体管的一第一端与一栅极端电连接于所述多级移位寄存器的一第(N-2)级移位寄存器以接收一第(N-2)启始脉波信号，该第一晶体管的一第二端是用来输出该驱动控制电压。
6.根据权利要求1所述的移位寄存器电路，其中该输入单元包含一第一晶体管，该第一晶体管的一第一端电连接于所述多级移位寄存器的一第(N-2)级移位寄存器以接收所述多个栅极信号的一第(N-2)栅极信号，该第一晶体管的一栅极端电连接于该第(N-2)级移位寄存器以接收一第(N-2)启始脉波信号，该第一晶体管的一第二端是用来输出该驱动控制电压。
7.根据权利要求1所述的移位寄存器电路，其中：
该上拉单元包含一第二晶体管，该第二晶体管的一第一端是用来接收该系统时钟脉冲，该第二晶体管的一栅极端是用来接收该驱动控制电压，该第二晶体管的一第二端电连接于该第N栅极线；
该储能单元包含一电连接于该第二晶体管的栅极端与第二端间的电容；以及
该进位单元包含一第三晶体管，该第三晶体管的一第一端是用来接收该系统时钟脉冲，该第三晶体管的一栅极端是用来接收该驱动控制电压，该第三晶体管的一第二端是用来输出该第N启始脉波信号。
8.根据权利要求1所述的移位寄存器电路，其中：
该第一下拉单元包含：
一第四晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第一电源电压的第二端；
该第一控制单元包含：
一第五晶体管，具有一用来接收一第一低频时钟脉冲的第一端、一栅极端、及一用来输出该第一控制信号的第二端；
一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一用来接收该第N栅极信号的栅极端、及一用来接收该第一电源电压的第二端；
一第七晶体管，具有一用来接收该第一低频时钟脉冲的第一端、一用来接收该第一低频时钟脉冲的栅极端、及一电连接于该第五晶体管的栅极端的第二端；以及
一第八晶体管，具有一电连接于该第七晶体管的第二端的第一端、一用来接收该第N栅极信号的栅极端、及一用来接收该第一电源电压的第二端；以及
该第一辅助下拉单元包含一第十一晶体管，该第十一晶体管的一第一端电连接于该输入单元，该第十一晶体管的一栅极端电连接于所述多级移位寄存器的一第(N+2)级移位寄存器以接收一第(N+2)启始脉波信号，该第十一晶体管的一第二端是用来接收该第二电源电压。
9.根据权利要求8所述的移位寄存器电路，其中该第一控制单元还包含：
一第九晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于所述多级移位寄存器的一第(N-1)级移位寄存器以接收一第(N-1)栅极信号的栅极端、及一用来接收该第一电源电压的第二端；以及
一第十晶体管，具有一电连接于该第五晶体管的栅极端的第一端、一电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号的栅极端、及一用来接收该第一电源电压的第二端。
10.根据权利要求8所述的移位寄存器电路，其中该第一控制单元还包含：
一第九晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于所述多级移位寄存器的一第(N-2)级移位寄存器以接收一第(N-2)栅极信号的栅极端、及一用来接收该第一电源电压的第二端；以及
一第十晶体管，具有一电连接于该第五晶体管的栅极端的第一端、一电连接于该第(N-2)级移位寄存器以接收该第(N-2)栅极信号的栅极端、及一用来接收该第一电源电压的第二端。
11.根据权利要求8所述的移位寄存器电路，其中该第N级移位寄存器还包含：
一第二下拉单元，电连接于该第N栅极线，该第二下拉单元是用来根据一第二控制信号将该第N栅极信号下拉至该第一电源电压；以及
一第二控制单元，电连接于该第二下拉单元与该第N栅极线，该第二控制单元是用来根据该第N栅极信号以产生该第二控制信号。
12.根据权利要求11所述的移位寄存器电路，其中：
该第二下拉单元包含：
一第十二晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一电源电压的第二端；以及
该第二控制单元包含：
一第十三晶体管，具有一用来接收一反相于该第一低频时钟脉冲的第二低频时钟脉冲的第一端、一栅极端、及一用来输出该第二控制信号的第二端；
一第十四晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一用来接收该第N栅极信号的栅极端、及一用来接收该第一电源电压的第二端；
一第十五晶体管，具有一用来接收该第二低频时钟脉冲的第一端、一用来接收该第二低频时钟脉冲的栅极端、及一电连接于该第十三晶体管的栅极端的第二端；以及
一第十六晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第N栅极信号的栅极端、及一用来接收该第一电源电压的第二端。
13.根据权利要求12所述的移位寄存器电路，其中该第二控制单元还包含：
一第十七晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一电连接于所述多级移位寄存器的一第(N-1)级移位寄存器以接收一第(N-1)栅极信号的栅极端、及一用来接收该第一电源电压的第二端；以及
一第十八晶体管，具有一电连接于该第十三晶体管的栅极端的第一端、一电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号的栅极端、及一用来接收该第一电源电压的第二端。
14.根据权利要求12所述的移位寄存器电路，其中该第一控制单元还包含：
一第十七晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一电连接于所述多级移位寄存器的一第(N-2)级移位寄存器以接收一第(N-2)栅极信号的栅极端、及一用来接收该第一电源电压的第二端；以及
一第十八晶体管，具有一电连接于该第十三晶体管的栅极端的第一端、一电连接于该第(N-2)级移位寄存器以接收该第(N-2)栅极信号的栅极端、及一用来接收该第一电源电压的第二端。
15.根据权利要求1所述的移位寄存器电路，其中该第N级移位寄存器还包含：
一第二辅助下拉单元，电连接于该进位单元与该输入单元，该第二辅助下拉单元是用来根据一第三控制信号将该驱动控制电压与该第N启始脉波信号下拉至该第二电源电压；以及
一第三控制单元，电连接于该第二辅助下拉单元与该输入单元，该第三控制单元是用来根据该驱动控制电压以产生该第三控制信号。
16.根据权利要求15所述的移位寄存器电路，其中：
该第二辅助下拉单元包含：
一第十九晶体管，具有一电连接于该输入单元的第一端、一用来接收该第三控制信号的栅极端、及一用来接收该第二电源电压的第二端；以及
一第二十晶体管，具有一电连接于该进位单元的第一端、一用来接收该第三控制信号的栅极端、及一用来接收该第二电源电压的第二端；以及
该第三控制单元包含：
一第二十一晶体管，具有一用来接收一第一低频时钟脉冲的第一端、一栅极端、及一用来输出该第三控制信号的第二端；
一第二十二晶体管，具有一电连接于该第二十一晶体管的第二端的第一端、一用来接收该驱动控制电压的栅极端、及一用来接收该第二电源电压的第二端；
一第二十三晶体管，具有一用来接收该第一低频时钟脉冲的第一端、一用来接收该第一低频时钟脉冲的栅极端、及一电连接于该第二十一晶体管的栅极端的第二端；以及
一第二十四晶体管，具有一电连接于该第二十三晶体管的第二端的第一端、一用来接收该驱动控制电压的栅极端、及一用来接收该第二电源电压的第二端。
17.根据权利要求16所述的移位寄存器电路，其中该第N级移位寄存器还包含：
一第三辅助下拉单元，电连接于该进位单元与该输入单元，该第三辅助下拉单元是用来根据一第四控制信号将该驱动控制电压与该第N启始脉波信号下拉至该第二电源电压；以及
一第四控制单元，电连接于该第三辅助下拉单元与该输入单元，该第四控制单元是用来根据该驱动控制电压以产生该第四控制信号。
18.根据权利要求17所述的移位寄存器电路，其中：
该第三辅助下拉单元包含：
一第二十五晶体管，具有一电连接于该输入单元的第一端、一用来接收该第四控制信号的栅极端、及一用来接收该第二电源电压的第二端；以及
一第二十六晶体管，具有一电连接于该进位单元的第一端、一用来接收该第四控制信号的栅极端、及一用来接收该第二电源电压的第二端；以及
该第四控制单元包含：
一第二十七晶体管，具有一用来接收一反相于该第一低频时钟脉冲的第二低频时钟脉冲的第一端、一栅极端、及一用来输出该第四控制信号的第二端；
一第二十八晶体管，具有一电连接于该第二十七晶体管的第二端的第一端、一用来接收该驱动控制电压的栅极端、及一用来接收该第二电源电压的第二端；
一第二十九晶体管，具有一用来接收该第二低频时钟脉冲的第一端、一用来接收该第二低频时钟脉冲的栅极端、及一电连接于该第二十七晶体管的栅极端的第二端；以及
一第三十晶体管，具有一电连接于该第二十九晶体管的第二端的第一端、一用来接收该驱动控制电压的栅极端、及一用来接收该第二电源电压的第二端。
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