CN103578402A - 显示面板 - Google Patents

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Abstract

一种显示面板，其包括移位寄存器。在此移位寄存器中，依序串接的多个移位寄存单元的每一者包括第一与第二开关以及第一与第二电容器。在第一开关中，控制端耦接第一节点，输入端接收第一时脉信号，且输出端耦接输出节点。第一电容器耦接第一节点与输出节点之间。第二电容器耦接于输出节点与接地端之间。在第二开关中，输入端接收第二时脉信号，且输出端耦接第一节点。传递信号产生于第一节点。对于第N个移位寄存单元而言，第二开关的控制端接收产生于之前的一移位寄存单元的第一节点上的传递信号。

Description

显示面板
技术领域
本发明是有关于一种移位寄存器，特别是有关于一种移位寄存器，用于显示面板的栅极驱动器。
背景技术
一般而言，在有源式阵列显示装置中，用来驱动像素阵列的栅极驱动器包括移位寄存器。移位寄存器包括多个移位寄存单元，且每一移位寄存单元于其输出节点产生一输出信号至像素阵列。每一移位寄存单元包括耦接此输出节点的一驱动晶体管。在一些已知技术可得知，施加于栅极的电压导通驱动晶体管以驱动输出信号。驱动晶体管的阻抗必须较小以获得栅极驱动器的较佳驱动能力，借以能驱动较大电容负载。当这些已知技术的移位寄存器应用于有源式阵列显示装置的栅极驱动器时，除非增加施加于驱动晶体管的栅极的电压，不然每一移位寄存单元的驱动晶体管的尺寸必须变为较大，以提升驱动晶体管的驱动能力。因此，栅极驱动器的面积也变为较大，这不利地增加有源式阵列显示装置的突出框架。
因此，期望提供一种移位寄存器，对于输出信号而言其具有提升的驱动能力且占用较少的面积，并期望提供一种增加驱动晶体管尺寸的方法。
发明内容
本发明实施例提供一种显示面板。此显示面板多个源极线、多个栅极线、多个像素单元、源极驱动器、以与门栅极驱动器。这些栅极线与这些源极线交错。这些像素单元配置形成显示阵列。每一像素单元对应一组交错的源极线以及漏极线。源极驱动器耦接这些源极线，用以透过这些源极线提供多个数据信号至显示阵列。栅极驱动器耦接这些栅极线。栅极驱动器包含至少一移位寄存器，用以产生多个输出信号，且透过这些栅极线将输出信号提供至该显示阵列。移位寄存器包括多个移位寄存单元。这些移位寄存单元依序串接，且每一移位寄存单元由第一时脉信号以及第二时脉信号所控制以于输出节点上产生输出信号。这些移位寄存单元的每一者包括第一开关、第一电容器、第二电容器、以及第二开关。第一开关具有耦接第一节点的控制端、接收第一时脉信号的输入端、以及耦接输出节点的输出端。第一电容器耦接第一节点与输出节点之间。第二电容器耦接于输出节点与接地端之间。第二开关具有控制端、接收第二时脉信号的输入端、以及耦接第一节点的输出端。传递信号产生于第一节点。对于这些移位寄存单元中的第N个移位寄存单元而言，第二开关的控制端接收产生于在第N个移位寄存单元之前的一移位寄存单元的第一节点上的传递信号，N为一正整数。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1表示根据本发明实施例的移位寄存器；
图2表示图1的移位寄存器中，多个移位寄存单元的示范例子；
图3表示关于图2的移位寄存单元的时脉信号以及输出信号的时序以及传递信号的波形；
图4表示在图1的移位寄存器中一移位寄存单元的一示范实施例；
图5表示在图4的移位寄存单元中放电电路的一示范实施例；
图6表示在图4的移位寄存单元中放电电路的另一示范实施例；
图7表示在图4的移位寄存单元中放电电路的又一示范实施例；
图8表示在图4的移位寄存单元中放电电路的另一示范实施例；
图9表示根据本发明实施例而使用图1的移位寄存器的显示面板；
图10表示根据本发明实施例而使用图9的显示面板的显示装置；以及
图11表示根据本发明实施例而使用图10的显示装置的电子装置。
图中元件标号说明：
Figure BDA00003639435400031
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
图1是表示根据本发明实施例的移位寄存器。参阅图1，移位寄存器1包括多个移位寄存单元10(1)～10(M)，且根据时脉信号CLK1～CLK4而操作，其中，M为一正整数。移位寄存单元10(1)～10(M)依序地串接，且分别产生输出信号R(1)～R(M)。图2是表示在移位寄存器1的移位寄存单元10(1)～10(M)中的五个示范移位寄存单元。参阅图2，移位寄存单元10(1)～10(M)中第(N-2)个至第(N+2)个移位寄存单元10(N-2)～10(N+2)的每一者，接收时脉信号CLK1～CLK4中至少两个时脉信号以及接收由先前移位寄存单元所产生的一个传递信号（carry signal），以产生对应的输出信号，其中，N为一正整数且5≦N≦M-4。举例来说，第N个移位寄存单元10(N)接收时脉信号CLK1与CLK4以及由第(N-2)个移位寄存单元10(N-2)所产生的传递信号S(N-2)，并产生输出信号R(N)。由第N个移位寄存单元10(N)所产生的传递信号S(N)则提供至(N+2)个移位寄存单元10(N+2)。根据图2的实施例中由第N个移位寄存单元10(N)所呈现的时脉信号以及传递信号的接收规则，由移位寄存单元10(1)～10(M)中的第1与第2个移位寄存单元10(1)与10(2)接收的传递信号，可能是分别由移位寄存单元10(1)～10(M)中的第M与第(M-1)个移位寄存单元10(M)与10(M-1)所产生，或者可能由移位寄存器1中的其他电路所产生。移位寄存器1可以非晶硅（amorphous silicon）技术、低温多晶硅（low temperature poly-silicon）技术、或是氧化薄膜晶体管（oxide thin film transistor）技术等等来制程处理。
图3是表示时脉信号CLK1～CLK4以及输出信号R(N-2)～R(N+2)的时序以及分别由移位寄存单元10(1)～10(M)中的第(N-2)至第(N+2)个移位寄存单元10(N-2)至10(N+2)所产生的传递信号S(N-2)～S(N+2)的波形。时脉信号CLK1～CLK4的每一者都在高电压电位VGH与低电压电位VGL之间切换。如图3所示，时脉信号CLK2的时序以延迟期间DT延迟于时脉信号CLK1的时序，时脉信号CLK3的时序以延迟期间DT延迟于时脉信号CLK2的时序，以及时脉信号CLK4的时序以延迟期间DT延迟于时脉信号CLK3的时序。输出信号R(N-2)～R(N+2)依序地被致能（高电压电位VGH）。
于下文中，以第N个移位寄存单元10(N)为例来说明本发明的技术方案。
图4是表示第N个移位寄存单元10(N)的一示范实施例。参阅图4，第N个移位寄存单元10(N)包括两个开关T1与T2、两个电容器C1与CL、以及放电电路40。开关T1与T2的每一者都具有一控制端、一输入端、以及一输出端。在图4中，开关T1与T2是以N型晶体管来实施。对于开关T1与T2的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图4所示，晶体管T1的栅极耦接节点N1，其漏极接收时脉信号CLK1，且其源极耦接输出信号R(N)所产生之处，即耦接输出节点OUT(N)。电容器C1耦接于节点N1与输出节点OUT(N)之间。电容器CL耦接于输出节点OUT(N)与接地端GND之间。晶体管T2的栅极接收由第(N-2)个移位寄存单元10(N-2)所产生的传递信号S(N-2)，其漏极接收时脉信号CLK4，且其源极耦接节点N1。放电电路40接于低电压端41与节点N1以及输出节点OUT(N)之间。在此实施例中，低电压端41提供具有低电压电位VGL的电压。
第(N)个移位寄存单元10(N)的操作将参照第3与4图来说明。在时间点T30，晶体管T2由传递信号S(N-2)所导通。具有高电压电位VGH的时脉信号CLK4透过导通的晶体管T2而传送至节点N1，因此，在节点N1上的传递信号S(N)的电压电位由初始电压电位增加至高电压电位VGH以导通晶体管T1。在时间点30与时间点31之间的期间中，由于时脉信号CLK1处于低电压电位VGL，因此输出信号R(N)处于低电压电位（即输出信号R(N)处于禁能状态）。
在时间点31，时脉信号CLK1切换至高电压电位VGH，且由于导通的晶体管T1，使得输出信号R(N)切换为高电压电位VGH（即输出信号R(N)切换为致能状态）。在时间点31与时间点32之间的期间中，晶体管T2由传递信号S(N-2)所关闭。透过电容器C1的馈通效应，在节点N1的传递信号S(N)的电压电位更增加了高电压电位VGH与低电压电位VGL之间的电压差ΔVG（ΔVG=VGH-VGL），换句话说，传递信号S(N)的电压电位增加至（VGH+ΔVG）。
在时间点32，时脉信号CLK1切换为低电压电位VGL，且由于导通的晶体管T1，使得输出信号R(N)切换为低电压电位VGL（即输出信号R(N)切换为禁能状态）。在时间点32与时间点33之间的期间中，透过电容器C1的馈通效应，在节点N1的传递信号S(N)的电压电位减少了高电压电位VGH与低电压电位VGL之间的电压差ΔVG，换句话说，传递信号S(N)的电压电位等于VGH。
在时间点33，放电电路40将节点N1以及输出节点OUT(N)耦合至低电压端41（VGL）。如此一来，电容器C1放电，且在节点N1上的传递信号S(N)的电压电位开始减少至初始电压电位。此外，由于输出节点OUT(N)耦接低电压端41（VGL），因此可避免在输出节点OUT(N)上由通道漏电流所引起的额外脉冲，使得在输出信号R(N)在时间点32切换为禁能状态之后，输出信号S(N)可维持在低电压电位VGL。
其他移位寄存单元具有与第N个移位寄存单元10(N)相同的电路架构，且根据各自接收的时脉信号以及传递信号来操作。在第(N-2)移位寄存单元10(N-2)中，晶体管T1的漏极接收时脉信号CLK3，晶体管T2的漏极接收时脉信号CLK2，且晶体管T2的栅极接收由第(N-4)个移位寄存单元10(N-4)所产生的传递信号S(N-4)。在第(N-1)移位寄存单元10(N-1)中，晶体管T1的漏极接收时脉信号CLK4，晶体管T2的漏极接收时脉信号CLK3，且晶体管T2的栅极接收由第(N-3)个移位寄存单元10(N-3)所产生的传递信号S(N-3)。在第(N+1)移位寄存单元10(N+1)中，晶体管T1的漏极接收时脉信号CLK2，晶体管T2的漏极接收时脉信号CLK1，且晶体管T2的栅极接收由第(N-1)个移位寄存单元10(N-1)所产生的传递信号S(N-1)。在第(N+2)移位寄存单元10(N+2)中，晶体管T1的漏极接收时脉信号CLK3，晶体管T2的漏极接收时脉信号CLK2，且晶体管T2的栅极接收由第(N)个移位寄存单元10(N)所产生的传递信号S(N)。
根据图4的电路架构，在时间点31与时间点32之间的期间中，在节点N1上的传递信号S(N)的电压电位增加至电压电位（VGH+（VGH-VGL）），即是，在晶体管T1的栅极上的电压电位远高于高电压电位VGH，以导通晶体管T1。如此一来，由于高栅极电压，使得晶体管T1的驱动能力提高而不需增加尺寸。与上述已知技术比较起来，当移位寄存器1应用于显示装至知栅极驱动器时，具有提升的驱动能力的栅极驱动器在显示装置中占用较小的面积。
图5是表示在每一移位寄存单元中放电电路40的一示范实施例。将以移位寄存单元10(N)为例来说明。参阅图5，放电电路40包括两开关T3与T4。开关T3与T4的每一者都具有一控制端、一输入端、以及一输出端。在图5中，开关T1与T2是以N型晶体管来实施。对于开关T3与T4的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图5所示，晶体管T3与T4的栅极接收来自第(N+2)个移位寄存单元10(N+2)的输出信号R(N+2)。晶体管T3的漏极耦接输出节点OUT(N)，且其源极耦接低电压端41（VGL）。晶体管T4的漏极耦接节点N1，且其源极耦接低电压端41（VGL）。参阅第3与5图，在时间点33与时间点34之间的期间中，输出信号R(N+2)处于高电压电位VGH以导通晶体管T3与T4，使得节点N1与输出节点OUT(N)耦接低电压端41（VGL）。
图6是表示在每一移位寄存单元中放电电路40的另一示范实施例。将以移位寄存单元10(N)为例来说明。参阅图6，放电电路40包括两开关T3’、T4’、T5、T6、与T7a。开关T3’、T4’、T5、T6、与T7a的每一者都具有一控制端、一输入端、以及一输出端。在图6中，开关T3’、T4’、T5、T6、与T7a是以N型晶体管来实施。对于开关T3’、T4’、T5、T6、与T7a的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图6所示，晶体管T3’的栅极耦接节点N2，其漏极耦接输出节点OUT(N)，且其源极耦接低电压端41（VGL）。晶体管T3’的栅极耦接节点N2，其漏极耦接输出节点OUT(N)，且其源极耦接低电压端41（VGL）。晶体管T4’的栅极耦接节点N2，其漏极耦接节点N1，且其源极耦接低电压端41（VGL）。晶体管T5的栅极接收后续移位暂存单园所产生的输出信号。在此实施例中，晶体管T5的栅极接收来自第(N+2)个移位寄存单元10(N+2)的输出信号R(N+2)。此外，晶体管T5的漏极耦接节点N1，且其源极耦接低电压端41（VGL）。晶体管T6的栅极耦接节点N1，其漏极耦接节点N2，且其源极耦接低电压端41（VGL）。晶体管T7a的栅极以及漏极耦接高电压端60，且其源极耦接节点N2。在此实施例中，高电压端60提供具有高电压电位VGH的电压。如此一来，晶体管T7a总是被导通。参阅第3与6图，在时间点33与时间点34之间的期间中，输出信号R(N+2)处于高电压电位VGH以导通晶体管T5，且在节点N1上的传递信号S(N)的电压电位减少以关闭晶体管T6。此时，在节点N2上的电压电位透过导通的晶体管T7a并根据高电压电位VGH而处于高电位以导通晶体管T3’与T4’，因此，节点N1以及输出节点OUT(N)耦接低电压端41（VGL）。此外，根据晶体管T7a的连接架构，晶体管T7a的动作如同一个二极管。二极管T7a的阳极以及阴极分别耦接高电压电位VGH以及节点N2。二极管T7a提供负临界值偏移给节点N2，使得当在时间点33之后节点N1以及输出节点OUT(N)透过晶体管T3’与T4’而持续地耦接低电压端41（VGL）时，能增加对高环境温度的容忍度。
图7是表示在每一移位寄存单元中放电电路40的又一示范实施例。将以移位寄存单元10(N)为例来说明。参阅图7，放电电路40包括两开关T3’、T4’、T5、T6、T7a’、与T7b。开关T3’、T4’、T5、与T6的连接架构与操作已叙述于图6的实施例中，因此省略相关说明。开关T7a’与T7b的每一者都具有一控制端、一输入端、以及一输出端。在图7中，开关T7a’与T7b是以N型晶体管来实施。对于开关T7a’与T7b的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图7所示，晶体管T7a’的栅极以及漏极接收时脉信号CLK3，且其源极耦接节点N2。晶体管T7b的漏极耦接时脉信号CLK3，且其栅极以及源极耦接节点N2。根据晶体管T7a’与T7b的连接架构，晶体管T7a’与T7b的每一者的动作如同一个二极管。二极管T7a’与T7b并联耦接。详细来说，二极管T7a’的阳极以及阴极分别耦接二极管T7b的阴极以及阳极。注意到，在高电压电位VGH以及低电压电位VGL之间切换的时脉信号CLK3被提供至二极管T7a’的阳极以及二极管T7b的阴极。参阅第3与7图，在时间点33之后，当时脉信号CLK3处于高电压电位VGH时，二极管T7a’提供负临界值偏移给节点N2。在时间点33之后，当时脉信号CLK3处于低电压电位VGL时，二极管T7b的临界值则用来补偿由二极管T7a’所提供的负临界值偏移。
图8是表示在每一移位寄存单元中放电电路40的一示范实施例。将以移位寄存单元10(N)为例来说明。参阅图8，放电电路40包括两开关T3’、T4’、T5、T6、T7a’、T7b、T8、与T9。开关T3’、T4’、T5、T6、T7a’、与T7b的连接架构与操作已叙述于第6与7图的实施例中，因此省略相关说明。开关T8与T9的每一者都具有一控制端、一输入端、以及一输出端。在图8中，开关T8与T9是以N型晶体管来实施。对于开关T8与T9的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图8所示，晶体管T8的栅极耦接晶体管T2的栅极，其漏极耦接节点N2，且其源极耦接低电压端41（VGL）。晶体管T9的栅极耦接晶体管T5的栅极，其源极接收时脉信号CLK3，且其源极耦接节点N2。根据晶体管T8与T9的栅极的连接，晶体管T8的栅极接收产生于第(N-2)个移位寄存单元10(N-2)的节点N1上的传递信号S(N-2)，且晶体管T9的栅极接收产生于第(N+2)个移位寄存单元10(N+2)的节点N1上的传递信号S(N+2)。晶体管T8与T9用来控制节点N2的电压电位以改变晶体管T3’与T4’的状态，借此改善传递信号S(N)的状态速度。
图9是表示根据本发明实施例的显示面板。如图9所示，显示面板9包括源极驱动器90、栅极驱动器91、显示阵列92、多个源极线93(1)～93(X)、以及多个栅极线94(1)～94(M)，其中X为正整数。栅极线94(1)～94(M)交错于源极线93(1)～(93)X。显示阵列92包括配置成一阵列的多个像素单元920，且每一像素单元对应一组交错的源极线与栅极线。源极驱动器90耦接源极线93(1)～93(X)，且用来透过源极线93(1)～93(X)提供数据信号至显示阵列92。栅极驱动器91耦接栅极线94(1)～94(M)。参阅图9，栅极驱动器91包括图1的移位寄存器1。移位寄存器1产生输出信号R(1)～R(M)，且输出信号R(1)～R(M)分别透过栅极线94(1)～94(M)而提供至显示阵列92。在此实施例中，显示面板9为一液晶显示面板。
图10是表示根据本发明实施例而使用上述披露的显示面板9的显示装置。一般而言，显示装置100包括控制器101、图9所示的显示面板9等等。控制器101操作性地耦接显示密版9，且提供控制信号，例如时脉信号、起始信号、或影像数据等等，至显示面板9。
图11是表示根据本发明实施例而使用上述披露的显示装置100的电子装置。本发明的电子装置11可以是携带式装置，例如个人数字助理（personaldigital assistant，PDA）、数码相机、显示监控器、笔记本电脑、台式电脑、移动电话等等类似装置。一般而言，电子装置11包括输入单元110以及图10所示的显示装置100。此外，输入单元110操作性地耦接显示装置100，且提供输入信号（例如影像信号）至显示装置100。控制器101则根据这些输入信号来提供控制信号至显示面板9。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种显示面板，包括：
多个源极线；
多个栅极线，与该多个源极线交错；
多个像素单元，配置形成一显示阵列，每一该像素单元对应一组交错的源极线以及漏极线；
一源极驱动器，耦接该多个源极线，用以透过该多个源极线提供多个数据信号至该显示阵列；以及
一栅极驱动器，耦接该多个栅极线，而该栅极驱动器包含至少一移位寄存器，用以产生多个输出信号，且透过该多个栅极线将该多个输出信号提供至该显示阵列，其中，该移位寄存器包括：
多个移位寄存单元，该多个移位寄存单元依序串接，且每一移位寄存单元由一第一时脉信号以及一第二时脉信号所控制以于一输出节点上产生一输出信号，其中，该多个移位寄存单元的每一者包括：
一第一开关，具有耦接一第一节点的控制端、接收该第一时脉信号的输入端、以及耦接该输出节点的输出端；
一第一电容器，耦接该第一节点与该输出节点之间；
一第二电容器，耦接于该输出节点与一接地端之间；以及
一第二开关，具有控制端、接收该第二时脉信号的输入端、以及耦接该第一节点的输出端；
其中，一传递信号产生于该第一节点；以及
其中，对于该多个移位寄存单元中的第N个移位寄存单元而言，该第二开关的控制端接收产生于在该第N个移位寄存单元之前的移位寄存单元的第一节点上的传递信号，N为一正整数。
2.如权利要求1所述的显示面板，其特征在于，对于N个移位寄存单元而言，由该第二开关的控制端所接收的传递信号是产生于第(N-2)个移位寄存单元的第一节点，且该第二时脉信号的时序延迟于该第一时脉信号的时序。
3.如权利要求1所述的显示面板，其特征在于，该多个移位寄存单元的每一者还包括：
一放电电路，耦接该第一节点以及该输出节点，用以将该第一节点以及该输出节点耦接至一第一电压端。
4.如权利要求3所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路包括：
一第三开关，具有控制端、耦接该输出节点的输入端、以及耦接该低电压端的输出端；以及
一第四开关，具有控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；
其中，对于N个移位寄存单元而言，该多个第三与第四开关的控制端接收由第N个移位寄存单元之后的移位寄存单元所产生的输出信号，而该第二开关的控制端所接收的传递信号是产生于第(N-2)个移位寄存单元的第一节点，且由该多个第三与第四开关的控制端所接收的输出信号是由第(N+2)个移位寄存单元所产生。
5.如权利要求3所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路包括：
一第三开关，具有耦接一第二节点的控制端，耦接该输出节点的输入端、以及耦接该低电压端的输出端；
一第四开关，具有耦接该第二节点的控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；
一第五开关，具有控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；
一第六开关，具有耦接该第一节点的控制端、耦接该第二节点的输入端、以及耦接该低电压端的输出端；以及
一第七开关，具有耦接一高电压端的控制端、耦接该第七开关的控制端的输入端、耦接该第二节点的输出端；
其中，对于N个移位寄存单元而言，该第五开关的控制端接收由第N个移位寄存单元之后的移位寄存单元所产生的输出信号，而该第二开关的控制端所接收的传递信号是产生于第(N-2)个移位寄存单元的第一节点，且由该第五开关的控制端所接收的输出信号是由第(N+2)个移位寄存单元所产生。
6.如权利要求3所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路包括：
一第三开关，具有耦接一第二节点的控制端，耦接该输出节点的输入端、以及耦接该低电压端的输出端；
一第四开关，具有耦接该第二节点的控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；
一第五开关，具有控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；
一第六开关，具有耦接该第一节点的控制端、耦接该第二节点的输入端、以及耦接该低电压端的输出端；
一第七开关，具有耦接一第三时脉信号的控制端、耦接该第七开关的控制端的输入端、耦接该第二节点的输出端；以及
一第八开关，具有耦接该第二节点的控制端、接收该第三时脉信号的输入端、以及耦接该第八开关的控制端的输出端；
其中，对于N个移位寄存单元而言，该第五开关的控制端接收由第N个移位寄存单元之后的移位寄存单元所产生的输出信号。
7.如权利要求6所述的显示面板，其特征在于，对于N个移位寄存单元而言，由该第二开关的控制端所接收的传递信号是产生于第(N-2)个移位寄存单元的第一节点，且由该第五开关的控制端所接收的输出信号是由第(N+2)个移位寄存单元所产生。
8.如权利要求7所述的显示面板，其特征在于，该第三时脉信号的时序延迟于该第一时脉信号的时序，且该第二时脉信号的时序延迟于该第三时脉信号的时序。
9.如权利要求6所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路还包括：
一第九开关，具有耦接该第二开关的控制端的控制端、耦接该第二节点的输入端、以及耦接该低电压端的输出端；以及
一第十开关，具有耦接该第五开关的控制端的控制端、接收该第三时脉信号的输入端、以及耦接该第二节点的输出端。
10.如权利要求9所述的显示面板，其特征在于，对于N个移位寄存单元而言，由该第二开关的控制端所接收的传递信号是产生于第(N-2)个移位寄存单元的第一节点，且由该第五开关的控制端所接收的输出信号是由第(N+2)个移位寄存单元所产生，而该第三时脉信号的时序延迟于该第一时脉信号的时序，且该第二时脉信号的时序延迟于该第三时脉信号的时序。
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