CN105206234B - 移位寄存器单元、栅极驱动方法、电路和栅极驱动装置 - Google Patents

Abstract

本发明提供了一种移位寄存器单元、栅极驱动方法、电路和栅极驱动装置。所述移位寄存器单元包括输入单元、输入控制单元、充电控制单元、第一输出晶体管、第二输出晶体管和输出控制单元；所述输出控制单元在复位阶段通过控制第二输出控制节点的电位而控制第一输出控制节点的电位为第一电平，并通过控制第二输出控制节点的电位而控制所述栅极驱动信号输出端复位而输出第一电平；所述输入信号为相邻上一级移位寄存器单元输出的栅极驱动信号，所述重置信号为相邻下一级移位寄存器单元输出的栅极驱动信号。本发明只需通过改变输入信号的时间既可以实现对栅极选通线进行充电时间的改变，而不需进行电路的改动及工艺的改变。

Description

移位寄存器单元、栅极驱动方法、电路和栅极驱动装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动方法、电路和栅极驱动装置。

背景技术

近年来，TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管-液晶显示器)由于其工作电压低，响应时间快，相比采用CRT(阴极射线管)技术的显示器更加轻薄、节能，已经成为平面显示技术的绝对主力技术。目前，液晶显示器已经广泛地应用在各种电子产品上，如电视、台式计算机显示器、移动式笔记本计算机、移动电话、便携式导航仪、及其他个人数字处理设备等。液晶显示器包括具有以矩阵形式设置的像素区域及用于驱动液晶面板的栅极驱动器(Gate Driver)和源极驱动器(Source Driver)。在液晶面板中，多条栅极选通线和多条数据选通线被设置为相互交叉。像素区被定义为由栅极选通线和数据选通线交叉所限定的区域中。同时，像素区域还包含有能够对各个像素施加电场的像素电极和公共电极。各个像素电极通过薄膜晶体管(TFT)连接到对应的数据选通线。每一行像素通过一条栅极选通线控制对应TFT的栅极来使得所对应的数据选通线对各个像素电极进行充电。每一列像素由多条栅极选通线控制多个TFT对各自像素内像素电极进行充电。源极驱动电路用以提供多个数据信号，栅极驱动电路包含多级移位寄存器，用来控制多个栅极驱动信号以控制多个数据信号写入到多个像素单元。目前，栅极驱动电路多被集成于液晶显示面板内部以实现液晶显示器件的窄边框和节省IC(integrated circuit，集成电路)成本。

随着科学技术的发展和消费者对高画质的需求，液晶显示面板也在朝着大尺寸、节能、轻薄、高分辨率的方向发展。LCD尺寸的增加意味着栅极线和数据线的电阻和电容增加，导致了电阻电容的延迟问题。这些问题使得LCD在关机时在画面中会出现残影现象。目前，主流电视或者高端移动显示面板都已经实现了全高清(Full High Definition，FHD)显示，即，显示面板的分辨率为1920X 1080(RGB)。然而从液晶显示技术的发展趋势来看，未来液晶显示应该是实现超高清(Ultra High Definition Television，UHD)显示以上分辨率，即能够显示的分辨率超过3840×2160(RGB)的图片。除了分辨率的增加外，在未来更高的帧扫描频率，如，120Hz、240Hz也被当做是主流的扫描频率而用来驱动液晶显示器件。帧扫描频率的增加和分辨率的提高使得栅极每一行所扫描的时间大幅下降，这就意味着在有限的行扫描时间内，栅极驱动电压不能够完成对所选行像素的全部充电。

目前，使用预充电技术可以实现对高分辨率和高帧扫描频率的完全充电。但是，这需要使用多个时钟，并且如果相邻两行之间的栅极线充电时间重合不同，所需的时序控制也可能不同，并且栅极移位寄存器的级联关系也不同，这就增加了栅极驱动技术在大尺寸、高分辨率和超高清晰分辨率的产品上的应用难度，并且提高了成本，使得该产品不具备竞争力。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、栅极驱动方法、电路和栅极驱动装置，以解决现有技术中在实现对高分辨率和高帧扫描频率的显示产品完全充电的同时需要使用多个时钟，并且如果相邻两行之间的栅极线充电时间重合不同，所需的时序控制也可能不同，并且栅极移位寄存器的级联关系也不同，这就增加了栅极驱动技术在大尺寸的问题。

为了解决上述问题，本发明提供了一种移位寄存器单元，包括：

输入单元，分别接入输入信号、重置信号、第一时钟信号和第一电平，并与输入节点连接，用于在输入阶段在所述输入信号的控制下控制所述输入节点接入所述第一时钟信号，在输出阶段在所述重置信号的控制下控制所述输入节点接入所述第一电平；

输入控制单元，分别接入所述输入信号、所述重置信号和所述第一电平，并分别与第一输出控制节点和所述输入节点连接，用于在输入阶段在所述输入信号的控制下导通所述第一输出控制节点与所述输入节点之间的连接，在输出阶段在所述重置信号的控制下控制断开所述第一输出控制节点与所述输入节点之间的连接；

充电控制单元，接入所述重置信号，并与所述第一输出控制节点连接，用于在输出阶段通过所述重置信号充电而控制所述第一输出控制节点的电位为第二电平；

第一输出晶体管，栅极与所述第一输出控制节点连接，第一极接入第二电平，第二极与栅极驱动信号输出端连接，用于在所述第一输出控制节点的电位为第二电平时控制所述栅极驱动信号输出端输出第二电平；

第二输出晶体管，栅极与第二输出控制节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一电平，用于在所述第二输出控制节点的电位为第二电平时控制所述栅极驱动信号输出端输出第一电平；以及，

输出控制单元，分别接入第一电平、第二电平、输入信号、第一时钟信号和第二时钟信号，并分别与所述第一输出控制节点和所述第二输出控制节点连接，用于在复位阶段在所述第二电平、所述输入信号、所述第一时钟信号和所述第二时钟信号的控制下，通过控制所述第二输出控制节点的电位而控制所述第一输出控制节点的电位为第一电平，并通过控制所述第二输出控制节点的电位而控制所述栅极驱动信号输出端复位而输出第一电平；

所述输入信号为相邻上一级移位寄存器单元输出的栅极驱动信号，所述重置信号为相邻下一级移位寄存器单元输出的栅极驱动信号。

实施时，所述输出控制单元包括：

输出节点控制模块，分别接入第一电平、第二电平和所述输入信号，并与输出节点连接，用于在输入阶段在所述输入信号的控制下控制所述输出节点的电位为第一电平，在输出阶段和复位阶段控制所述输出节点的电位为第二电平；

第一输出控制模块，接入第一电平，分别与所述第一输出控制节点和所述第二输出控制节点连接，用于当所述第二输出控制节点的电位为第二电平时控制所述第一输出控制节点的电位为第一电平；以及，

第二输出控制模块，分别接入第一电平、所述第一时钟信号和所述第二时钟信号，并分别与所述输出节点和所述第二输出控制节点连接，用于在所述第一时钟信号为第二电平时控制导通所述输出节点和所述第二输出控制节点的连接，在所述第二时钟信号为第二电平时控制所述第二输出控制节点接入第一电平。

实施时，所述输出节点控制模块包括：第一晶体管，栅极接入第二电平，第一极接入第二电平，第二极与所述输出节点连接；以及，

第二晶体管，栅极接入所述输入信号，第一极与所述输出节点连接，第二极接入第一电平。

实施时，所述第一输出控制模块包括：第三晶体管，栅极与所述第二输出控制节点连接，第一极与所述第一输出控制节点连接，第二极接入第一电平。

实施时，所述第二输出控制模块包括：第四晶体管，栅极接入所述第一时钟信号，第一极与所述输出节点连接，第二极与所述第二输出控制节点连接；以及，

第五晶体管，栅极接入所述第二时钟信号，第一极与所述第二输出控制节点连接，第二极接入第一电平。

实施时，所述输入单元包括：第六晶体管，栅极接入所述输入信号，第一极与所述输入节点连接，第二极接入所述第一时钟信号；以及，

第七晶体管，栅极接入所述重置信号，第一极与所述输入节点连接，第二极接入第一电平。

实施时，所述输入控制单元包括：第八晶体管，栅极接入所述输入信号，第一极接入所述输入信号；

第九晶体管，栅极与所述第八晶体管的第二极连接，第一极与所述第一输出控制节点连接，第二极与所述输入节点连接；以及，

第十晶体管，栅极接入所述重置信号，第一极与所述第九晶体管的栅极连接，第二极接入第一电平。

实施时，所述充电控制单元包括：存储电容，第一端接入所述重置信号，第二端与所述第一输出控制节点连接。

本发明还提供了一种栅极驱动方法，用于驱动上述的移位寄存器单元，包括：

输入步骤：在输入阶段，在所述输入信号的控制下，输入单元控制所述输入节点接入所述第一时钟信号，输入控制单元控制导通所述第一输出控制节点与所述输入节点之间的连接；

输出步骤：在输出阶段，在重置信号的控制下，输入单元在所述重置信号的控制下控制所述输入节点接入所述第一电平，输入控制单元控制断开所述第一输出控制节点与所述输入节点之间的连接，充电控制单元通过所述重置信号充电而控制第一输出控制节点的电位为第二电平，从而控制第一输出晶体管导通而使得栅极驱动信号输出端输出第二电平；

复位步骤：在复位阶段，在第二电平、输入信号、第一时钟信号和第二时钟信号的控制下，输出控制单元通过控制第二输出控制节点的电位而控制所述第一输出控制节点的电位为第一电平，输出控制单元通过控制所述第二输出控制节点的电位而控制所述第一输出控制节点的电位为第一电平，并通过控制所述第二输出控制节点的电位而控制所述栅极驱动信号输出端复位而输出第一电平。

本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入信号端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级栅极驱动信号的重置信号端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

本发明还提供了一种栅极驱动装置，包括两个上述的栅极驱动电路；

第一个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的多行栅线的左端连接；

第二个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的多行栅线的右端连接。

本发明还提供了一种栅极驱动装置，包括两个上述的栅极驱动电路；

第一个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的奇数行栅线连接；

第二个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的偶数行栅线连接。

与现有技术相比，本发明所述的移位寄存器单元、栅极驱动方法、电路和栅极驱动装置利用前一级电路所产生的输出信号作为输入信号，利用下一级的移位寄存器电路的输出信号作为重置信号，利用电源信号及时钟信号以驱动本级移位寄存器电路进行移位信号输出操作。本发明只需通过改变输入信号的时间既可以实现对栅极选通线进行充电时间的改变，而不需进行电路的改动及工艺的改变。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明一具体实施例所述的移位寄存器单元的电路图；

图4A、图4B、图4C和图4D是本发明如图3所示的移位寄存器单元的工作时序图；

图5是本发明实施例所述的栅极驱动电路的结构图；

图6是本发明实施例所述的栅极驱动装置的结构图；

图7A、图7B、图7C和图7D是本发明如图5所示的栅极驱动电路和如图6所示的栅极驱动装置的工作时序图；

图8是本发明另一具体实施例所述的栅极驱动装置的结构图；

图9A、图9B、图9C和图9D是本发明如图8所示的栅极驱动装置的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的移位寄存器单元，包括：

输入单元11，分别接入输入信号Vg(n-1)、重置信号Vg(n+1)、第一时钟信号CK和第一电平V1，并与输入节点A连接，用于在输入阶段在所述输入信号Vg(n+1)的控制下控制所述输入节点A接入所述第一时钟信号CK，在输出阶段在所述重置信号Vg(n+1)的控制下控制所述输入节点A接入所述第一电平V1；

输入控制单元12，分别接入所述输入信号Vg(n-1)、所述重置信号Vg(n+1)和所述第一电平V1，并分别与第一输出控制节点P1和所述输入节点A连接，用于在输入阶段在所述输入信号Vg(n-1)的控制下导通所述第一输出控制节点P1与所述输入节点A之间的连接，在输出阶段在所述重置信号Vg(n+1)的控制下控制断开所述第一输出控制节点P1与所述输入节点A之间的连接；

充电控制单元13，接入所述重置信号Vg(n+1)，并与所述第一输出控制节点P1连接，用于在输出阶段通过所述重置信号Vg(n+1)充电而控制所述第一输出控制节点P1的电位为第二电平V2；

第一输出晶体管T11，栅极与所述第一输出控制节点P1连接，第一极接入第二电平V2，第二极与栅极驱动信号输出端Vg(n)连接，用于在所述第一输出控制节点P1的电位为第二电平V2时控制所述栅极驱动信号输出端Vg(n)输出第二电平V2；

第二输出晶体管T12，栅极与第二输出控制节点P2连接，第一极与所述栅极驱动信号输出端Vg(n)连接，第二极接入第一电平V1，用于在所述第二输出控制节点P2的电位为第二电平V2时控制所述栅极驱动信号输出端Vg(n)输出第一电平V1；以及，

输出控制单元14，分别接入第一电平V1、第二电平V2、输入信号Vg(n-1)、第一时钟信号CK和第二时钟信号CKB，并分别与所述第一输出控制节点P1和所述第二输出控制节点P2连接，用于在复位阶段在所述第二电平V2、所述输入信号Vg(n-1)、所述第一时钟信号CK和所述第二时钟信号CKB的控制下，通过控制所述第二输出控制节点P2的电位而控制所述第一输出控制节点P1的电位为第一电平V1，并通过控制所述第二输出控制节点P2的电位而控制所述栅极驱动信号输出端Vg(n)复位而输出第一电平V1；

所述输入信号Vg(n-1)为相邻上一级移位寄存器单元输出的栅极驱动信号，所述重置信号Vg(n+1)为相邻下一级移位寄存器单元输出的栅极驱动信号。

本发明实施例所述的移位寄存器电路利用前一级电路所产生的输出信号作为输入信号，利用下一级的移位寄存器电路的输出信号作为重置信号，利用电源信号及时钟信号以驱动本级移位寄存器电路进行移位信号输出操作。本发明实施例所述的移位寄存器电路只需通过改变输入信号的时间既可以实现对栅极选通线进行充电时间的改变，而不需进行电路的改动及工艺的改变。

具体的，如图1所示，所述第一输出晶体管T11和所述第二输出晶体管T12可以都为n型晶体管，此时第一输出控制节点P1为上拉节点，第二输出控制节点P2为下拉节点，第一电平V1为低电平，第二电平V2为高电平；

在实际操作时，所述第一输出晶体管T11和所述第二输出晶体管T12也可以都为p型晶体管，此时第一电平V1为高电平，第二电平V2为低电平。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中第一极可以为源极或漏极，第二极可以为漏极或源极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为优选实施例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

具体的，如图2所示，所述输出控制单元14包括：

输出节点控制模块140，分别接入第一电平V1、第二电平V2和所述输入信号Vg(n-1)，并与输出节点C连接，用于在输入阶段在所述输入信号Vg(n-1)的控制下控制所述输出节点C的电位为第一电平，在输出阶段和复位阶段控制所述输出节点C的电位为第二电平V2；

第一输出控制模块141，接入第一电平V1，分别与所述第一输出控制节点P1和所述第二输出控制节点P2连接，用于当所述第二输出控制节点P2的电位为第二电平V2时控制所述第一输出控制节点P1的电位为第一电平V1；以及，

第二输出控制模块142，分别接入第一电平V1、所述第一时钟信号CK和所述第二时钟信号CKB，并分别与所述输出节点C和所述第二输出控制节点P2连接，用于在所述第一时钟信号CKB为第二电平V2时控制导通所述输出节点C和所述第二输出控制节点P2的连接，在所述第二时钟信号CKB为第二电平V2时控制所述第二输出控制节点P2接入第一电平V1。

在本发明如图2所示的移位寄存器单元的实施例中，所述输出控制单元14包括输出节点控制模块140、第一输出控制模块141和第二输出控制模块142，通过上述三个模块的配合控制而完成对栅极驱动信号的输出控制。

具体的，所述输出节点控制模块包括：第一晶体管，栅极接入第二电平，第一极接入第二电平，第二极与所述输出节点连接；以及，

第二晶体管，栅极接入所述输入信号，第一极与所述输出节点连接，第二极接入第一电平。

具体的，所述第一输出控制模块包括：第三晶体管，栅极与所述第二输出控制节点连接，第一极与所述第一输出控制节点连接，第二极接入第一电平。

具体的，所述第二输出控制模块包括：第四晶体管，栅极接入所述第一时钟信号，第一极与所述输出节点连接，第二极与所述第二输出控制节点连接；以及，

第五晶体管，栅极接入所述第二时钟信号，第一极与所述第二输出控制节点连接，第二极接入第一电平。

具体的，所述输入单元包括：第六晶体管，栅极接入所述输入信号，第一极与所述输入节点连接，第二极接入所述第一时钟信号；以及，

第七晶体管，栅极接入所述重置信号，第一极与所述输入节点连接，第二极接入第一电平。

具体的，所述输入控制单元包括：第八晶体管，栅极接入所述输入信号，第一极接入所述输入信号；

第九晶体管，栅极与所述第八晶体管的第二极连接，第一极与所述第一输出控制节点连接，第二极与所述输入节点连接；以及，

第十晶体管，栅极接入所述重置信号，第一极与所述第九晶体管的栅极连接，第二极接入第一电平。

具体的，所述充电控制单元包括：存储电容，第一端接入所述重置信号，第二端与所述第一输出控制节点连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图3所示，本发明一具体实施例所述的移位寄存器单元包括输入单元31、输入控制单元32、充电控制单元33、输出控制单元34、第一输出晶体管T11和第二输出晶体管T12；

所述输入单元31，分别接入输入信号Vg(n-1)、重置信号Vg(n+1)、第一时钟信号CK和低电平VGL，并与输入节点A连接，用于在输入阶段在所述输入信号Vg(n+1)的控制下控制所述输入节点A接入所述第一时钟信号CK，在输出阶段在所述重置信号Vg(n+1)的控制下控制所述输入节点A接入所述低电平VGL；

输入控制单元32，分别接入所述输入信号Vg(n-1)、所述重置信号Vg(n+1)和所述低电平VGL，并分别与上拉节点PU和所述输入节点A连接，用于在输入阶段在所述输入信号Vg(n-1)的控制下导通所述上拉节点PU与所述输入节点A之间的连接，在输出阶段在所述重置信号Vg(n+1)的控制下控制断开所述上拉节点PU与所述输入节点A之间的连接；

充电控制单元33，接入所述重置信号Vg(n+1)，并与所述上拉节点PU连接，用于在输出阶段通过所述重置信号Vg(n+1)充电而控制所述上拉节点PU的电位为高电平VGH；

第一输出晶体管T11，栅极与所述上拉节点PU连接，第一极接入高电平VGH，第二极与栅极驱动信号输出端Vg(n)连接，用于在所述上拉节点PU的电位为高电平VGH时控制所述栅极驱动信号输出端Vg(n)输出高电平VGH；

第二输出晶体管T12，栅极与下拉节点PD连接，第一极与所述栅极驱动信号输出端Vg(n)连接，第二极接入低电平VGL，用于在所述下拉节点PD的电位为高电平VGH时控制所述栅极驱动信号输出端Vg(n)输出低电平VGL；以及，

输出控制单元34，分别接入低电平VGL、高电平VGH、输入信号Vg(n-1)、第一时钟信号CK和第二时钟信号CKB，并分别与所述上拉节点PU和所述下拉节点PD连接，用于在复位阶段在所述高电平VGH、所述输入信号Vg(n-1)、所述第一时钟信号CK和所述第二时钟信号CKB的控制下，通过控制所述下拉节点PD的电位而控制所述上拉节点PU的电位为低电平VGL，并通过控制所述下拉节点PD的电位而控制所述栅极驱动信号输出端Vg(n)复位而输出低电平VGL；

所述输入信号Vg(n-1)为相邻上一级移位寄存器单元输出的栅极驱动信号，所述重置信号Vg(n+1)为相邻下一级移位寄存器单元输出的栅极驱动信号；

所述输出控制单元34包括：

输出节点控制模块340，分别接入低电平VGL、高电平VGH和所述输入信号Vg(n-1)，并与输出节点C连接，用于在输入阶段在所述输入信号Vg(n-1)的控制下控制所述输出节点C的电位为第一电平，在输出阶段和复位阶段控制所述输出节点C的电位为高电平VGH；

第一输出控制模块341，接入低电平VGL，分别与所述上拉节点PU和所述下拉节点PD连接，用于当所述下拉节点PD的电位为高电平VGH时控制所述上拉节点PU的电位为低电平VGL；以及，

第二输出控制模块342，分别接入低电平VGL、所述第一时钟信号CK和所述第二时钟信号CKB，并分别与所述输出节点C、所述上拉节点PU和所述下拉节点PD连接，用于在所述第一时钟信号CKB为高电平VGH时控制导通所述输出节点C和所述下拉节点PD的连接，在所述第二时钟信号CKB为高电平VGH时控制所述下拉节点PD接入低电平VGL；

所述输出节点控制模块341包括：第一晶体管T1，栅极接入高电平VGH，第一极接入高电平VGH，第二极与所述输出节点C连接；以及，

第二晶体管T2，栅极接入所述输入信号Vg(n-1)，第一极与所述输出节点C连接，第二极接入低电平VGL；

所述第一输出控制模块342包括：第三晶体管T3，栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极接入低电平VGL；

所述第二输出控制模块343包括：第四晶体管T4，栅极接入所述第一时钟信号CK，第一极与所述输出节点C连接，第二极与所述下拉节点PD连接；以及，

第五晶体管T5，栅极接入所述第二时钟信号CKB，第一极与所述下拉节点PD连接，第二极接入低电平VGL；

所述输入单元31包括：第六晶体管T6，栅极接入所述输入信号Vg(n-1)，第一极与所述输入节点A连接，第二极接入所述第一时钟信号CK；以及，

第七晶体管，栅极接入所述重置信号Vg(n+1)，第一极与所述输入节点A连接，第二极接入低电平VGL；

所述输入控制单元32包括：第八晶体管T8，栅极接入所述输入信号Vg(n-1)，第一极接入所述输入信号Vg(n-1)；

第九晶体管T9，栅极与所述第八晶体管T8的第二极连接，第一极与所述上拉节点PU连接，第二极与所述输入节点A连接；以及，

第十晶体管T10，栅极接入所述重置信号Vg(n+1)，第一极与所述第九晶体管T9的栅极连接，第二极接入低电平VGL；

所述充电控制单元33包括：存储电容Cst，第一端接入所述重置信号Vg(n+1)，第二端与所述上拉节点PU连接；

T9的栅极与节点B连接。

在如图3所示的具体实施例中，所有的晶体管都是n型晶体管。

如图4A所示，本发明如图3所示的移位寄存器单元的具体实施例在工作时，分为输入阶段、输出阶段和复位阶段；所述输入阶段包括t0时间段和t1时间段，所述输出阶段包括t2时间段，所述复位时间段包括t3时间段、t4时间段、t5时间段、t6时间段和t7时间段；

在输入阶段，

在t0时间段，CK为低电平，CKB为高电平，Vg(n-1)为高电平，Vg(n+1)为低电平，T6打开，故A点电压为低电平，T7和T10关闭，T8为二极管导通状态，T5打开，此时PD的电位被拉低至低电平VGL，故T3和T12关闭，此时PU的电位也为低电平，T11关闭，Vg(n)保持为前一阶段的电平状态；

在t1时间段，CK为高电平，CKB为低电平，Vg(n-1)为高电平，Vg(n+1)为低电平，T6打开，T7关闭，A点电压为高电平，T8为二极管导通状态，T9打开，T10关闭，CK经由打开的T6和T9输送至PU，PU的电位为高电平，此时，T1为二极管导通状态，T2打开，T5关闭，T4打开，PD的电位继续被拉至低电平，T3和T12关闭，PU点浮空，故PU的电位被CK拉至高电平，此时T11打开，Vg(n)输出高电平；

在输出阶段，

在t2时间段，CK为低电平，CKB为高电平，Vg(n-1)为低电平，Vg(n+1)为高电平，此时，T6关闭，T7打开，A点的电位被拉低至低电平VGL，T8为二极管截止状态，T10打开，因此B点的电位被拉低为低电平VGL，T9关闭，T5打开，PD的电位被拉低为低电平VGL，因此T3和T12断开，上拉节点PU浮空，Vg(n+1)向Cst充电，PU的电压被拉至更高电平，T11继续保持打开状态，Vg(n)继续输出高电平；

在复位阶段，

在t3时间段，实现了对上拉节点PU下拉，CK为高电平，CKB为低电平，Vg(n-1)为低电平，Vg(n+1)为高电平，T6关闭，T7打开，A点的电压被拉低至低电平VGL，T8为二极管截止状态，T10打开，因此B点的电位被拉低至低电平VGL，T9关闭，T2关闭，T1为二极管导通状态，C点电位被拉高为高电平VGH，T4打开，PD的电位被拉高为VGH，T3和T12都打开，PU的电位被下拉至低电平VGL，Vg(n)输出低电平VGL；

在t4时间段，CK为低电平，CKB为高电平，Vg(n-1)为低电平，Vg(n+1)为低电平，此时T6和T7关闭，T8、T9和T10都关闭，T5打开，PD的电位被拉低为低电平VGL，故T3和T12关闭，此时PU处于浮空状态，故PU的电位继续保持低电平，因此T12关闭，Vg(n)继续输出低电平；

在t5阶段，CK为高电平，CKB为低电平，Vg(n-1)和Vg(n+1)都为低电平，此时T6、T7、T10和T8都关闭，A点的电压维持为低电平，T1打开，C点的电位被拉高为高电平VGH，T4打开，PD的电位被拉高为高电平VGH，故T3和T12打开，PU的电位在t4阶段保持低电平的基础上再次被拉至低电平状态，故T11关闭，Vg(n)输出低电平；

在t6阶段，各晶体管的状态、各节点的电压以及Vg(n)的输出与t4阶段一样；

在t7阶段，各晶体管的状态、各节点的电压以及Vg(n)的输出与t6阶段一样；

同样的如图4B、图4C和图4D所示，只需改变输入信号Vg(n-1)和重置信号Vg(n+1)的波形(即将Vg(n-1)和Vg(n+1)输出高电平的时间延长)，不需改变移位寄存器单元的电路结构，既可以相应改变栅极驱动信号输出端Vg(n)的输出波形。

具体的，在图4B中，输入阶段包括t0时间段和t1时间段，输出阶段包括t2时间段、t3时间段和t4时间段，复位阶段包括t5时间段、t6时间段和t7时间段；

在图4C中，输入阶段包括t0时间段和t1时间段，输出阶段包括t2时间段、t3时间段、t4时间段、t5时间段和t6时间段，复位阶段包括t7时间段、t8时间段和t9时间段；

在图4D中，输入阶段包括t0时间段和t1时间段，输出阶段包括t2时间段、t3时间段、t4时间段、t5时间段、t6时间段、t7时间段和t8时间段，复位阶段包括t9时间段、t10时间段和t11时间段。

根据图4A、图4B、图4C和图4D可知，本发明提供的移位寄存器单元为输入信号脉冲可编程电路。本发明提供的移位寄存器单元可以用于超高分辨率和高帧扫描频率产品，可以对超高分辨率和高帧扫描频率产品的像素电极进行完全充电，还可以降低超高分辨率和高帧扫描频率高端显示器件的开发和生产成本，提高产品竞争力，另外该电路结构简单，容易实现，可以用于基于a-Si，LTPS(Low Temperature Poly-silicon，低温多晶硅技术)和氧化物技术的显示器件，应用广泛。

本发明所述的移位寄存器单元基于两时钟信号控制，通过改变输入信号的时间长短来实现输入信号的移位输出功能，由于可以实现可编程功能，因此不需要更改电路结构或者是级联的结构，不需要增加额外的时钟控制信号，就能够在大尺寸，超高分辨率和需要高的帧扫描频率的液晶显示面板上实现栅极信号的移位输出，并可给像素电极进行完全充电。本发明所述的移位寄存器单元的结构简单，采用单一MOS(metal-oxide-semiconductor，金属-氧化物-半导体场效应晶体管)制程，使用TFT(Thin FilmTransistor，薄膜晶体管)数量少，制造容易实现，该技术可有效降低产品成本，提高产品竞争力。

本发明实施例所述的栅极驱动电路，包括多级上述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入信号端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级栅极驱动信号的重置信号端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；

该栅极驱动电路为单边驱动栅极驱动电路。

如图5所示，本发明提供了一种单边驱动栅极驱动电路，包括2n级上述的移位寄存器单元，n为大于或等于4的正整数；

在图5中，SR1为第一级移位寄存器单元，SR2为第二级移位寄存器单元，SR3第三级移位寄存器单元，SR4是第四级移位寄存器单元，SR2n-3为第2n-3级移位寄存器单元，SR2n-2为第2n-2级移位寄存器单元，SR2n-1为第2n-1级移位寄存器单元，SR2n为第2n级移位寄存器单元；

SR1的输入信号端Vg_n-1接入起始信号STV，SR2n的重置信号端Vg_n+1接入复位信号Reset；

SR1的栅极驱动信号输出端Vg_n为显示面板的第一行栅线GL1提供栅极驱动信号，SR2的栅极驱动信号输出端Vg_n为显示面板的第二行栅线GL2提供栅极驱动信号，SR3的栅极驱动信号输出端Vg_n为显示面板的第三行栅线GL3提供栅极驱动信号，SR4的栅极驱动信号输出端Vg_n为显示面板的第四行栅线GL3提供栅极驱动信号，SR2n-3的栅极驱动信号输出端Vg_n为显示面板的第2n-3行栅线GL2n-3提供栅极驱动信号，SR2n-2的栅极驱动信号输出端Vg_n为显示面板的第2n-2行栅线GL2n-2提供栅极驱动信号，SR2n-1的栅极驱动信号输出端Vg_n为显示面板的第2n-1行栅线GL2n-1提供栅极驱动信号，SR2n的栅极驱动信号输出端Vg_n为显示面板的第2n行栅线GL2n提供栅极驱动信号；

A/A标示有效显示区；

除了SR1之外，每一级移位寄存器单元的输入信号端Vg_n-1与相邻上一级移位寄存器单元的栅极驱动信号输出端Vg_n连接；

除了SR2n之外，每一级栅极驱动信号的重置信号端Vg_n+1与相邻下一级移位寄存器单元的栅极驱动信号输出端Vg_n连接。

本发明实施例所述的栅极驱动装置，包括两个上述的栅极驱动电路；

第一个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的多行栅线的左端连接；

第二个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的多行栅线的右端连接；

该栅极驱动装置为双边双驱动栅极驱动装置。

如图6所示，本发明提供了一种双边双驱动栅极驱动装置，包括两个如图5所示的单边驱动栅极驱动电路；

左边的第一个所述栅极驱动电路的多级栅极驱动信号输出端Vg_n分别与显示面板的上设置的多行栅线的左端连接；

右边的第二个所述栅极驱动电路的多级栅极驱动信号输出端Vg_n分别与显示面板上设置的多行栅线的右端连接。

图7A、图7B、图7C和图7D为如图5所示的单边驱动栅极驱动电路和如图6所示的双边双驱动栅极驱动装置在工作时的工作时序图。

本发明实施例所述的栅极驱动装置，包括两个上述的栅极驱动电路；

第一个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的奇数行栅线连接；

第二个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的偶数行栅线连接；

该栅极驱动装置为双边单驱动栅极驱动装置。

如图8示，本发明提供了一种双边双驱动栅极驱动装置，包括两个如图5所示的单边驱动栅极驱动电路；

左边的第一个所述栅极驱动电路的多级栅极驱动信号输出端Vg_n分别与显示面板的上设置的奇数行栅线连接；

右边的第二个所述栅极驱动电路的多级栅极驱动信号输出端Vg_n分别与显示面板上设置的偶数行栅线连接；

左边的第一个栅极驱动电路的第一级移位寄存器单元的输入信号端Vg_n-1接入第一起始信号STV1，右边的第二个栅极驱动电路的第一级移位寄存器单元的输入信号端Vg_n-1接入第二起始信号STV2；

左边的第一个栅极驱动电路的第2n位寄存器单元的重置信号端Vg_n+1接入第一复位信号Reset1，第二个栅极驱动电路的第2n位寄存器单元的重置信号端Vg_n+接入第二复位信号Reset2。

图9A、图9B、图9C和图9D为如图8所示的双边单驱动栅极驱动装置在工作时的工作时序图。

本发明实施例所述的栅极驱动方法，用于驱动上述的移位寄存器单元，包括：

输入步骤：在输入阶段，在所述输入信号的控制下，输入单元控制所述输入节点接入所述第一时钟信号，输入控制单元控制导通所述第一输出控制节点与所述输入节点之间的连接；

输出步骤：在输出阶段，在重置信号的控制下，输入单元在所述重置信号的控制下控制所述输入节点接入所述第一电平，输入控制单元控制断开所述第一输出控制节点与所述输入节点之间的连接，充电控制单元通过所述重置信号充电而控制第一输出控制节点的电位为第二电平，从而控制第一输出晶体管导通而使得栅极驱动信号输出端输出第二电平；

复位步骤：在复位阶段，在第二电平、输入信号、第一时钟信号和第二时钟信号的控制下，输出控制单元通过控制所述第二输出控制节点的电位而控制所述第一输出控制节点的电位为第一电平，并通过控制所述第二输出控制节点的电位而控制所述栅极驱动信号输出端复位而输出第一电平。

本发明提供了一种移位寄存器单元、栅极驱动方法、电路和栅极驱动装置。所述栅极驱动电路包括多级移位寄存器单元。各级移位寄存器单元利用前一级移位寄存器单元所产生的栅极驱动信号作为输入信号，利用下一级的移位寄存器单元的栅极驱动信号作为重置信号，利用电源信号及时钟信号以驱动本级移位寄存器电路进行移位信号输出操作。本发明所述的移位寄存器单元、栅极驱动方法、电路和栅极驱动装置只需通过改变输入信号的时间既可以实现对栅极选通线进行充电时间的改变，而不对移位寄存器单元进行电路的改动及工艺的改变。本发明所述的移位寄存器单元、栅极驱动方法、电路和栅极驱动装置可以实现在大尺寸、超高分辨率(UHD)和高帧扫描频率窄边框产品上的应用。该技术可以有效降低实现大尺寸、超高分辨率(UHD)和高帧扫描频率窄边框产品栅极驱动的难度，降低了生产成本，提高了产品竞争力。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括：

输入单元，分别接入输入信号、重置信号、第一时钟信号和第一电平，并与输入节点连接，用于在输入阶段在所述输入信号的控制下控制所述输入节点接入所述第一时钟信号，在输出阶段在所述重置信号的控制下控制所述输入节点接入所述第一电平；

输入控制单元，分别接入所述输入信号、所述重置信号和所述第一电平，并分别与第一输出控制节点和所述输入节点连接，用于在输入阶段在所述输入信号的控制下导通所述第一输出控制节点与所述输入节点之间的连接，在输出阶段在所述重置信号的控制下控制断开所述第一输出控制节点与所述输入节点之间的连接；

充电控制单元，接入所述重置信号，并与所述第一输出控制节点连接，用于在输出阶段通过所述重置信号充电而控制所述第一输出控制节点的电位为第二电平；

第一输出晶体管，栅极与所述第一输出控制节点连接，第一极接入第二电平，第二极与栅极驱动信号输出端连接，用于在所述第一输出控制节点的电位为第二电平时控制所述栅极驱动信号输出端输出第二电平；

第二输出晶体管，栅极与第二输出控制节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一电平，用于在所述第二输出控制节点的电位为第二电平时控制所述栅极驱动信号输出端输出第一电平；以及，

输出控制单元，分别接入第一电平、第二电平、输入信号、第一时钟信号和第二时钟信号，并分别与所述第一输出控制节点和所述第二输出控制节点连接，用于在复位阶段在所述第二电平、所述输入信号、所述第一时钟信号和所述第二时钟信号的控制下，通过控制所述第二输出控制节点的电位而控制所述第一输出控制节点的电位为第一电平，并通过控制所述第二输出控制节点的电位而控制所述栅极驱动信号输出端复位而输出第一电平；

所述输入信号为相邻上一级移位寄存器单元输出的栅极驱动信号，所述重置信号为相邻下一级移位寄存器单元输出的栅极驱动信号。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述输出控制单元包括：

输出节点控制模块，分别接入第一电平、第二电平和所述输入信号，并与输出节点连接，用于在输入阶段在所述输入信号的控制下控制所述输出节点的电位为第一电平，在输出阶段和复位阶段控制所述输出节点的电位为第二电平；

第一输出控制模块，接入第一电平，分别与所述第一输出控制节点和所述第二输出控制节点连接，用于当所述第二输出控制节点的电位为第二电平时控制所述第一输出控制节点的电位为第一电平；以及，

第二输出控制模块，分别接入第一电平、所述第一时钟信号和所述第二时钟信号，并分别与所述输出节点和所述第二输出控制节点连接，用于在所述第一时钟信号为第二电平时控制导通所述输出节点和所述第二输出控制节点的连接，在所述第二时钟信号为第二电平时控制所述第二输出控制节点接入第一电平。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述输出节点控制模块包括：第一晶体管，栅极接入第二电平，第一极接入第二电平，第二极与所述输出节点连接；以及，

第二晶体管，栅极接入所述输入信号，第一极与所述输出节点连接，第二极接入第一电平。

4.如权利要求2所述的移位寄存器单元，其特征在于，所述第一输出控制模块包括：第三晶体管，栅极与所述第二输出控制节点连接，第一极与所述第一输出控制节点连接，第二极接入第一电平。

5.如权利要求2所述的移位寄存器单元，其特征在于，所述第二输出控制模块包括：第四晶体管，栅极接入所述第一时钟信号，第一极与所述输出节点连接，第二极与所述第二输出控制节点连接；以及，

第五晶体管，栅极接入所述第二时钟信号，第一极与所述第二输出控制节点连接，第二极接入第一电平。

6.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述输入单元包括：第六晶体管，栅极接入所述输入信号，第一极与所述输入节点连接，第二极接入所述第一时钟信号；以及，

第七晶体管，栅极接入所述重置信号，第一极与所述输入节点连接，第二极接入第一电平。

7.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述输入控制单元包括：第八晶体管，栅极接入所述输入信号，第一极接入所述输入信号；

第九晶体管，栅极与所述第八晶体管的第二极连接，第一极与所述第一输出控制节点连接，第二极与所述输入节点连接；以及，

第十晶体管，栅极接入所述重置信号，第一极与所述第九晶体管的栅极连接，第二极接入第一电平。

8.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述充电控制单元包括：存储电容，第一端接入所述重置信号，第二端与所述第一输出控制节点连接。

9.一种栅极驱动方法，用于驱动如权利要求1至8中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动方法包括：

输入步骤：在输入阶段，在所述输入信号的控制下，输入单元控制所述输入节点接入所述第一时钟信号，输入控制单元控制导通所述第一输出控制节点与所述输入节点之间的连接；

输出步骤：在输出阶段，在重置信号的控制下，输入单元在所述重置信号的控制下控制所述输入节点接入所述第一电平，输入控制单元控制断开所述第一输出控制节点与所述输入节点之间的连接，充电控制单元通过所述重置信号充电而控制第一输出控制节点的电位为第二电平，从而控制第一输出晶体管导通而使得栅极驱动信号输出端输出第二电平；

复位步骤：在复位阶段，在第二电平、输入信号、第一时钟信号和第二时钟信号的控制下，输出控制单元通过控制所述第二输出控制节点的电位而控制所述第一输出控制节点的电位为第一电平，并通过控制所述第二输出控制节点的电位而控制所述栅极驱动信号输出端复位而输出第一电平。

10.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8中任一权利要求所述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入信号端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级栅极驱动信号的重置信号端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

11.一种栅极驱动装置，其特征在于，包括两个如权利要求10所述的栅极驱动电路；

第一个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的多行栅线的左端连接；

第二个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的多行栅线的右端连接。

12.一种栅极驱动装置，其特征在于，包括两个如权利要求10所述的栅极驱动电路；

第一个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的奇数行栅线连接；

第二个所述栅极驱动电路的多级栅极驱动信号输出端分别与显示面板上设置的偶数行栅线连接。