JP2008058939A - 表示装置とその駆動方法及び画面表示モードの転換方法 - Google Patents

Abstract

【課題】部分駆動が可能で、さらに非表示領域を自由な大きさと位置に形成でき、信頼性と動作特性の良いゲート駆動回路を含む表示装置とその駆動方法並びに画面表示モードの転換方法を提供する。
【解決手段】ゲート配線とデータ配線とを含む表示基板と、表示基板のゲート配線に接続されてゲート信号を出力するゲート駆動部とを有し、ゲート駆動部は複数のステージからなるシフトレジスタを含み、ステージの内の少なくとも一つは、前段ステージから印加されるキャリー信号によって第１制御信号を発生させる第１駆動制御部と、後段ステージから印加されるリセット信号によって第２制御信号を発生させる第２駆動制御部と、第１制御信号及び第２制御信号によって前段ステージと後段ステージにそれぞれリセット信号及びキャリー信号を出力する第１駆動部と、第１制御信号及び前記第２制御信号によって前記ゲート配線にゲート信号を出力する第２駆動部とを含む。
【選択図】 図２

Description

本発明は、表示装置とその駆動方法に関し、より詳しくは部分画面表示が可能な表示装置とその駆動方法及び画面表示モードの転換方法に関する。

平面パネル表示装置の液晶表示装置は、一般に、複数のゲート配線及び複数のゲート配線と直交して交差する複数のデータ配線を含む表示パネル、ゲート配線に接続されてゲート信号を印加するゲート駆動部、及びゲート信号に同期してデータ配線にデータ信号を印加するデータ駆動部を含む。

従来は、一般に、ゲート駆動部及びデータ駆動部をチップ（Ｃｈｉｐ）の形態で印刷回路基板（ＰＣＢ：ＰＲｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）に実装して表示パネルと接続するか、またはチップを表示パネルに直接実装する方式が主に用いられたが、近年では薄膜トランジスタチャネルの高い移動度を要しないゲート駆動部の場合、これを別途のチップの形態で形成せずに、表示パネル基板の上にアモルファス（ａｍｏｒｐｈｏｕｓ）シリコン薄膜トランジスタを形成する表示セルアレイ形成工程とともに、表示パネル基板の上の周辺領域に形成する、いわゆる、アモルファスシリコンゲート構造も適用されている。

このようなアモルファスシリコン基盤のゲート駆動部は、大体従属的に接続された複数のステージと、これに印加する信号線とからなる一つのシフトレジスタで構成され、各ステージはゲート配線に一対一で対応して接続され、ゲート信号を出力する。
このように、複数のステージが従属的に接続されて駆動されることによって、画面に非表示領域がある場合にも全画面にわたって表示情報を持続的に更新するようになり、これによって不必要に消費電力が増加するという問題があった。

このことに従って、部分駆動が可能なアモルファスシリコンゲート駆動部に対するアイディアが持続的に提示されたが、今日まで提示された構造は非表示領域を自由な大きさと位置に形成できなかったり、信頼性または動作特性が良くなかったりするという問題があった。

そこで、本発明は上記従来の表示装置における問題点に鑑みてなされたものであって、本発明の目的は、部分駆動が可能であるだけでなく、非表示領域を自由な大きさと位置に形成でき、信頼性と動作特性の良いゲート駆動回路を含む表示装置とその駆動方法及び画面表示モードの転換方法を提供することにある。

上記目的を達成するためになされた本発明による表示装置は、ゲート配線とデータ配線とを含む表示基板と、前記表示基板のゲート配線に接続されてゲート信号を出力するゲート駆動部とを有し、前記ゲート駆動部は複数のステージからなるシフトレジスタを含み、前記ステージの内の少なくとも一つは、前段ステージから印加されるキャリー信号によって第１制御信号を発生させる第１駆動制御部と、後段ステージから印加されるリセット信号によって第２制御信号を発生させる第２駆動制御部と、前記第１制御信号及び第２制御信号によって前段ステージと後段ステージにそれぞれリセット信号及びキャリー信号を出力する第１駆動部と、前記第１制御信号及び前記第２制御信号によって前記ゲート配線にゲート信号を出力する第２駆動部とを含むことを特徴とする。

前記複数の信号線は、垂直開始信号が印加される垂直開始信号線、ゲートオフ電圧が印加されるゲートオフ電圧信号線、クロック信号が印加されるクロック信号線、パーシャルクロック信号が印加されるパーシャルクロック信号線、反転クロック信号が印加される反転クロック信号線、及びパーシャル反転クロック信号が印加されるパーシャル反転クロック信号線を含むことができる。

この時、前記クロック信号は、全フレーム期間にわたって一定の周期で“ハイ”レベルと“ロー”レベルを繰り返し、前記反転クロック信号は前記クロック信号の位相と反対の位相で“ハイ”レベルと“ロー”レベルを繰り返し、前記パーシャルクロック信号は、表示区間では前記クロック信号と同一位相で“ハイ”レベルと“ロー”レベルを繰り返し、非表示区間では“ロー”レベルで維持され、前記パーシャル反転クロック信号は、表示区間では前記反転クロック信号と同一位相で“ハイ”レベルと“ロー”レベルを繰り返し、非表示区間では“ロー”レベルで維持される。前記“ハイ”レベルは、表示領域のアモルファスシリコン薄膜トランジスタを充分にターンオンさせるようにおおよそ１５Ｖ以上の値を有するようにすることが好ましく、前記“ロー”レベル及びゲートオフ電圧は、アモルファスシリコン薄膜トランジスタを充分にターンオフさせるように−７Ｖ以下の値を有するようにすることが好ましい。

一方、前記複数のステージのうちの少なくとも一つは、前記クロック信号または前記反転クロック信号を受けて前記第１駆動部に伝達する第１クロック端、前記パーシャルクロック信号または前記パーシャル反転クロック信号を受けて前記第２駆動部に伝達する第２クロック端、前記クロック信号または前記反転クロック信号を受けて前記第１駆動部及び前記第２駆動部に伝達する第３クロック端、前段ステージのキャリー信号を受けて前記第１駆動制御部に伝達する第１入力端、後段ステージのリセット信号を受けて前記第２駆動制御部に伝達する第２入力端、前記第１駆動部で発生したリセット信号及びキャリー信号をそれぞれ前段ステージと後段ステージに出力する第１出力端、前記第２駆動部で発生したゲート信号を前記ゲート配線に出力する第２出力端、及びゲートオフ電圧信号線と接続されてゲートオフ電圧が印加される電源端を含むことができる。

前記第１駆動制御部は、入力端、制御端、及び出力端を含み、前記第１駆動制御部の入力端と制御端は前記第１入力端と接続され、前段ステージのキャリー信号が入力されれば、前記第１駆動制御部の出力端に前記第１制御信号を出力するように構成できる。
前記第２駆動制御部は、入力端、制御端、及び出力端を含み、前記第２駆動制御部の入力端は前記電源端と接続され、前記第２駆動制御部の制御端は前記第２入力端と接続されて、後段ステージのリセット信号が前記第２駆動制御部の制御端に印加されれば、前記第２駆動制御部の出力端に前記第２制御信号を出力するように構成できる。

前記第１駆動部は、入力端、制御端、及び出力端を含む第１プルアップ駆動部を含み、前記第１プルアップ駆動部の入力端は前記第１クロック端と接続され、前記第１プルアップ駆動部の制御端は前記第１駆動制御部の出力端及び前記第２駆動制御部の出力端と接続され、前記第１プルアップ駆動部の出力端は前記第１出力端と接続されて、前記第１制御信号及び前記第２制御信号に基づいて前記第１クロック端に入力される前記クロック信号または前記反転クロック信号を前記第１出力端に選択的に出力し、ハイレベルのキャリー信号を生成するように構成できる。
この時、第１プルアップ駆動部は、前記第１プルアップ駆動部の制御端と出力端との間に形成されて前記第１プルアップ駆動部の制御端をブートストラップさせ、前記第１制御信号が一定の期間維持されるようにする第１キャパシタを含むことができる。

また、前記第１駆動部は、入力端、制御端、及び出力端を含む第１プルダウン駆動部を含むことができ、前記第１プルダウン駆動部の入力端は前記電源端と接続され、前記第１プルダウン駆動部の制御端は前記第３クロック端と接続され、前記第１プルダウン駆動部の出力端は前記第１出力端と接続されて、前記第１プルダウン駆動部は前記クロック信号または前記反転クロック信号に基づいて前記ゲートオフ電圧を前記第１出力端に選択的に出力し、ローレベルのキャリー信号を生成するように構成できる。

前記第２駆動部は入力端、制御端、及び出力端を含む第２プルアップ駆動部を含み、前記第２プルアップ駆動部の入力端は前記第２クロック端と接続され、前記第２プルアップ駆動部の制御端は前記第１駆動制御部の出力端及び前記第２駆動制御部の出力端と接続され、前記第２プルアップ駆動部の出力端は前記第２出力端と接続されて、前記第１制御信号及び前記第２制御信号に基づいて前記第２クロック端に入力される前記パーシャルクロック信号または前記パーシャル反転クロック信号を前記第２出力端に選択的に出力するように構成できる。
この時、前記第２プルアップ駆動部は、前記第２プルアップ駆動部の制御端と出力端との間に形成されて前記第２プルアップ駆動部の制御端をブートストラップさせ、前記第１制御信号が一定の期間維持されるようにする第２キャパシタを含むことができる。

また、前記第２駆動部は、入力端、制御端、及び出力端を含む第２プルダウン駆動部を含むことができ、前記第２プルダウン駆動部の入力端は前記電源端と接続され、前記第２プルダウン駆動部の制御端は前記第３クロック端と接続され、前記第２プルダウン駆動部は前記第２出力端と接続されて、前記クロック信号または前記反転クロック信号に基づいて前記ゲートオフ電圧を前記第２出力端に選択的に出力し、ローレベルのゲート信号を生成するように構成できる。
一方、第１プルダウン駆動部及び第２プルダウン駆動部は、別途のクロック信号または反転クロック信号によって制御されず、前記駆動制御部の前記第１制御信号及び前記第２制御信号によって制御され、前記電源端子に入力される前記ゲートオフ電圧を前記第１出力端及び前記第２出力端に出力するように構成することもできる。

上記目的を達成するためになされた本発明による表示装置の駆動方法は、第１駆動制御部が前段ステージからキャリー信号を受けて第１制御信号を生成する段階と、第１プルアップ駆動部が前記第１制御信号によってクロック信号を第１出力端を通じてキャリー信号として出力し、同時に第２プルアップ駆動部が前記第１制御信号によってパーシャルクロック信号を第２出力端を通じてゲート信号として出力する段階と、第２駆動制御部が後段ステージのリセット信号を受けて第２制御信号を生成する段階と、前記第２制御信号によって前記クロック信号が前記第１出力端と遮断され、第１プルダウン駆動部が前記第１出力端にゲートオフ電圧を出力すると同時に、前記第２制御信号によって前記パーシャルクロック信号が前記第２出力端と遮断され、第２プルダウン駆動部が第２出力端にゲートオフ電圧を出力する段階とを有することを特徴とする。

上記目的を達成するためになされた本発明による表示装置の画面表示モード転換方法は、全画面表示モードで全表示領域の表示情報を更新する段階と、部分画面表示モードで表示領域及び非表示領域の表示情報を特定フレームの間に更新する段階と、部分画面表示モードで表示領域の表示情報だけ更新すると同時に累積フレーム数を計算する段階と、部分画面表示モードで前記累積フレーム数が所定のフレーム数に到逹すれば、非表示領域を極性が反対の表示情報に更新する段階とを有することを特徴とする。

本発明に係る表示装置とその駆動方法及び画面表示モードの転換方法は、従来のアモルファスシリコンゲート構造とは異なって、部分駆動が可能で消費電流を減少させることができるという効果がある。
また、部分駆動が可能な従来のアモルファスシリコンゲート構造よりも動作が安定的で、かつ非表示領域の位置、大きさ及び個数を自由に調節できるという効果がある。

次に、本発明に係る表示装置とその駆動方法及び画面表示モードの転換方法を実施するための最良の形態の具体例を図面を参照しながら説明する。

以下、図１〜図１０を参照しながら、本発明の具体的な実施形態について説明する。
図１は本発明の一実施形態による液晶表示装置の構成を概略的に示すブロック図である。
本実施形態の液晶表示装置は、既存の典型的な液晶表示装置と同様に、大きく、液晶パネル１００、タイミング制御部２００、ソース駆動部３００、ゲート駆動部４００、電源供給部５００、及び共通電極駆動部６００で構成される。タイミング制御部２００は、外部から画像データ信号と表示制御信号の入力を受け、ゲート駆動部４００へゲート制御信号を出力する。

この時、ゲート制御信号は、図２及び図４に示すように、パーシャルクロック信号ＣＫＶ＿Ｐまたはパーシャル反転クロック信号ＣＫＶＢ＿Ｐを含む。パーシャルクロック信号ＣＫＶ＿Ｐとパーシャル反転クロック信号ＣＫＶＢ＿Ｐの波形については後述する。その他の液晶パネル１００、ソース駆動部３００、電源供給部５００、及び共通電極駆動部６００の構成及び相互接続関係は、従来技術を多様に適用できる。一方、タイミング制御部２００、ソース駆動部３００、ゲート駆動部４００、電源供給部５００、及び共通電極駆動部６００は、二つ以上が結合して一つのチップで構成することもできる。

図２を参照して、本発明の一実施形態によるゲート駆動部４００の具体的な構成について説明する。
図２は、図１のゲート駆動部４００の構成を詳しく示すブロック図である。

本実施形態のゲート駆動部４００は、ｎ＋１個のステージ（ＳＧ１〜ＳＧｎ＋１）とステージ（ＳＧ１〜ＳＧｎ＋１）に入出力される複数の信号（ＳＴＶ、ＣＫＶ、ＣＫＶＢ、ＣＫＶ＿Ｐ、ＣＫＶＢ＿Ｐ、Ｖｏｆｆ、Ｃｉ、Ｒｉ、Ｇｏｕｔｉ）線から構成されたシフトレジスタで形成される。ｎ＋１個のステージ（ＳＧ１〜ＳＧｎ＋１）は、ｎ個の駆動ステージ（ＳＧ１〜ＳＧｎ）と１個のダミーステージ（ＳＧｎ＋１）からなる。
各ステージＳＧｉは、第１クロック端ＣＫ１、第２クロック端ＣＫ２、第３クロック端ＣＫ３、第１入力端ＩＮ１、第２入力端ＩＮ２、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２、及び電源端ＶＳＳを含む。

駆動ステージ（ＳＧ１〜ＳＧｎ）のうち、まず、奇数番目のステージの接続関係について説明する。
奇数番目のステージの場合、第１クロック端ＣＫ１はクロック信号ＣＫＶ線と接続され、第２クロック端ＣＫ２はパーシャルクロック信号ＣＫＶ＿Ｐ線と接続され、第３クロック端ＣＫ３は反転クロック信号ＣＫＶＢ線と接続される。第１入力端ＩＮ１は前段ステージの第１出力端ＯＵＴ１と接続されて、第２入力端ＩＮ２は後段ステージの第１出力端ＯＵＴ１と接続され、第１出力端ＯＵＴ１は前段ステージの第２入力端ＩＮ２及び後段ステージの第１入力端ＩＮ１と接続され、第２出力端ＯＵＴ２はゲート配線と接続され、電源端ＶＳＳはゲートオフ電圧Ｖｏｆｆ線と接続される。
但し、前段ステージのない一番目のステージＳＧ１の場合、第１入力端ＩＮ１が垂直開始信号ＳＴＶ線に接続され、第１出力端ＯＵＴ１は後段ステージの第１入力端ＩＮ１にだけ接続される。

偶数番目のステージの場合、第１クロック端ＣＫ１は反転クロック信号ＣＫＶＢ線と接続され、第２クロック端ＣＫ２はパーシャル反転クロック信号ＣＫＶＢ＿Ｐ線と接続され、第３クロック端ＣＫ３はクロック信号ＣＫＶ線と接続される。その他の、第１入力端ＩＮ１、第２入力端ＩＮ２、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２、及び電源端ＶＳＳの接続は奇数番目のステージの構成と同一である。
但し、後段ステージのないダミーステージＳＧｎ＋１の場合、第１出力端ＯＵＴ１が前段ステージＳＧｎの第２入力端ＩＮ２にだけ接続され、第２出力端ＯＵＴは除去される。

本実施形態においては、ダミーステージＳＧｎ＋１を活用してｎ番目のステージＳＧｎを初期化するように構成したが、ダミーステージＳＧｎ＋１を除去し、ｎ番目のステージＳＧｎの第２入力端ＩＮ２に垂直開始信号ＳＴＶを印加して初期化するように構成することもできる。

また、本実施形態は、クロック信号ＣＫＶと反転クロック信号ＣＫＶＢで駆動するシフトレジスタの構造であるが、本発明の技術的思想は、ステージの駆動部が前後段ステージにキャリー／リセット信号を出力する第１駆動部と、ゲート配線信号を出力する役割を果たす第２駆動部とで並列に構成することにあり、本発明の技術的思想は各ステージの駆動部を第１駆動部と第２駆動部とで並列に構成できる従来の全てのシフトレジスタに適用可能である。

次に、図３を参考して、本発明の一実施形態による各ステージＳＧｉの具体的な構成について説明する。
図３は、図２のステージのうちの一つの内部構成を詳しく示す回路図である。

各ステージＳＧｉは、大きく、第１駆動制御部４１０、第２駆動制御部４２０、維持部４７０、第１駆動部（４３０、４４０）、及び第２駆動部（４５０、４６０）に区分でき、第１駆動部（４３０、４４０）は、また、第１プルアップ駆動部４３０と第１プルダウン駆動部４４０とに区分でき、第２駆動部（４５０、４６０）は、また、第２プルアップ駆動部４５０と第２プルダウン駆動部４６０とに区分できる。

第１駆動制御部４１０は、第３薄膜トランジスタＴ３で構成される。第３薄膜トランジスタＴ３のドレイン電極とゲート電極は第１入力端ＩＮ１に共通的に接続され、ソース電極は第１ノードＮ１に接続される。第１駆動制御部４１０は、前段ステージから“ハイ”レベルのキャリー信号Ｃｉを受け、第１プルアップ駆動部４３０と第２プルアップ駆動部４５０の制御端に“ハイ”レベルの第１制御信号を提供する役割を果たす。

第２駆動制御部４２０は、第４薄膜トランジスタＴ４で構成される。第４薄膜トランジスタＴ４のドレイン電極とソース電極はそれぞれ第１ノードＮ１と電源端ＶＳＳに接続され、ゲート電極は第２入力端ＩＮ２に接続される。第２駆動制御部４２０は、後段ステージから“ハイ”レベルのリセット信号Ｒｉを受け、前記第１プルアップ駆動部４３０と第２プルアップ駆動部４５０の制御端に“ロー”レベルの第２制御信号を提供する役割を果たす。

第１プルアップ駆動部４３０は、第１薄膜トランジスタＴ１と第１キャパシタＣ１で構成される。第１薄膜トランジスタＴ１のドレイン電極とソース電極はそれぞれ第１クロック端ＣＫ１と第１出力端ＯＵＴ１に接続され、ゲート電極は第１ノードＮ１に接続され、第１キャパシタＣ１は第１薄膜トランジスタＴ１のゲート電極とソース電極間に形成される。

第１キャパシタＣ１は第１薄膜トランジスタＴ１のゲート電極とソース電極間の寄生キャパシタで構成でき、必要に応じて別途のキャパシタを追加して構成することも可能である。第１プルアップ駆動部４３０は、第１クロック端ＣＫ１に入力されるクロック信号ＣＫＶまたは反転クロック信号ＣＫＶＢを、第１駆動制御部４１０及び第２駆動制御部４２０の第１制御信号及び第２制御信号によって第１出力端ＯＵＴ１に選択的に出力し、“ハイ”レベルのキャリー信号Ｃｉ及びリセット信号Ｒｉを生成する役割を果たす。

第２プルアップ駆動部４５０は、第２薄膜トランジスタＴ２と第２キャパシタＣ２で構成される。第２薄膜トランジスタＴ２のドレイン電極とソース電極はそれぞれ第２クロック端ＣＫ２と第２出力端ＯＵＴ２に接続され、ゲート電極は第１ノードＮ１に接続される。第２キャパシタＣ２は第２薄膜トランジスタＴ２のゲート電極とソース電極間に形成される。

第２キャパシタＣ２も第２薄膜トランジスタＴ２のゲート電極とソース電極間の寄生キャパシタで構成でき、必要に応じて別途のキャパシタを追加して構成することも可能である。第２プルアップ駆動部４５０は、第２クロック端ＣＫ２に入力される反転クロック信号ＣＫＶＢまたはクロック信号ＣＫＶを、第１駆動制御部４１０及び第２駆動制御部４２０の第１制御信号及び第２制御信号によって第２出力端ＯＵＴ２に選択的に出力し、“ハイ”レベルのゲート信号を生成する役割を果たす。

第１プルダウン駆動部は４４０は、第５薄膜トランジスタＴ５で構成される。第５薄膜トランジスタＴ５のドレイン電極とソース電極はそれぞれ第１出力端ＯＵＴ１と電源端ＶＳＳに接続され、ゲート電極は第３クロック端ＣＫ３に接続される。第１プルダウン駆動部４４０は、第３クロック端ＣＫ３に印加される反転クロック信号ＣＫＶＢまたはクロック信号ＣＫＶによって電源端ＶＳＳに入力されるゲートオフ電圧Ｖｏｆｆを第１出力端ＯＵＴ１に選択的に出力し、“ロー”レベルのキャリー信号Ｃｉ及びリセット信号Ｒｉを生成する役割を果たす。

第２プルダウン駆動部４６０は、第６薄膜トランジスタＴ６で構成される。第６薄膜トランジスタＴ６のドレイン電極とソース電極はそれぞれ第２出力端ＯＵＴ２と電源端ＶＳＳに接続され、ゲート電極は第３クロック端ＣＫ３に接続される。第２プルダウン駆動部４６０は、第３クロック端ＣＫ３に印加される反転クロック信号ＣＫＶＢまたはクロック信号ＣＫＶによって電源端ＶＳＳに入力されるゲートオフ電圧Ｖｏｆｆを第２出力端ＯＵＴ２に選択的に出力し、“ロー”レベルのゲート信号を生成する役割を果たす。

維持部４７０は、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、及び第３キャパシタＣ３で構成される。第７薄膜トランジスタＴ７のドレイン電極とソース電極はそれぞれ第１ノードＮ１と電源端ＶＳＳに接続され、ゲート電極は第２ノードＮ２に接続される。
第８薄膜トランジスタＴ８のドレイン電極とソース電極はそれぞれ第２ノードＮ２と電源端ＶＳＳに接続され、ゲート電極は第１ノードＮ１と接続される。第９薄膜トランジスタＴ９のドレイン電極とソース電極はそれぞれ第１出力端ＯＵＴ１と電源端ＶＳＳに接続され、ゲート電極は第２ノードＮ２に接続される。

第１０薄膜トランジスタＴ１０のドレイン電極とソース電極はそれぞれ第２出力端ＯＵＴ２と電源端ＶＳＳに接続され、ゲート電極は第２ノードＮ２に接続される。第３キャパシタＣ３は第１クロック端ＣＫ１と第２ノードＮ２間に形成される。
維持部４７０は、一回ターンオンされ再びターンオフされたゲート配線の次のフレームでターンオンされるまで、ゲートオフ電圧Ｖｏｆｆを安定的に維持するようにする役割を果たす。

本実施形態のステージ回路は、７つの薄膜トランジスタと２つのキャパシタで構成された従来のステージ構造に３つの薄膜トランジスタと１つのトランジスタを追加して変形させたものであるが、本発明の技術的思想は、ステージの駆動部を前後段ステージを制御する役割を果たす第１駆動部と、ゲート配線信号を出力する役割を果たす第２駆動部とで並列に構成することで、部分駆動を可能にすることにあり、本発明の技術的思想は駆動部を第１駆動部と第２駆動部とで並列に構成できる全てのステージ回路に適用可能である。
また、本発明によるゲート駆動部は、表示セルアレイ回路の形成の際に、表示基板上の周辺領域に同時に形成するか、または別途の集積回路（ＩＣ）で構成して表示基板に結合することができ、或いは表示セルアレイ形成工程時に別途の追加工程を加えて形成することもできる。

また、本発明のゲート駆動部を構成する薄膜トランジスタ、キャパシタ、信号線などは、ゲート駆動部の安定的な動作のためにその大きさ、厚さ、長さなどを最適化することができ、信号遅延や干渉などを最小とするために基板上の配置構造も最適化することができる。例えば、上記実施形態のキャリー信号Ｃｉ及びリセット信号Ｒｉは、各ステージＳＧｉ間の信号伝達の役割だけを果たすので、第１、５、９薄膜トランジスタＴ１、Ｔ５、Ｔ９は第２、６、１０薄膜トランジスタＴ２、Ｔ６、Ｔ１０に比べて相対的に小さく設計でき、第５、６薄膜トランジスタＴ５、Ｔ６は１つずつ又は２つとも省略できる。

次に、図２〜図４を参照して、本発明によるゲート駆動部４００の動作過程について説明する。
図４は、本発明によるゲート駆動部４００に入力される信号と、その結果発生するキャリーＣｉ及びリセットＲｉ信号と、ゲート信号Ｇｏｕｔｉの出力波形を示すものであり、図５は、この場合に結果的に現われることができる画面表示状態の一例を示すものである。

図４に示すように、表示区間Ｉの場合、パーシャルクロック信号ＣＫＶ＿Ｐはクロック信号ＣＫＶと同一の位相で“ハイ”レベルと“ロー”レベルを繰り返し、パーシャル反転クロック信号ＣＫＶＢ＿Ｐは反転クロック信号ＣＫＶＢと同一の位相で“ハイ”レベルと“ロー”レベルを繰り返し、非表示区間ＩＩではパーシャルクロック信号ＣＫＶ＿Ｐ及びパーシャル反転クロック信号ＣＫＶＢ＿Ｐが、クロック信号ＣＫＶ及び反転クロック信号ＣＫＶＢと無関係に全て“ロー”状態を維持する。

まず、表示区間Ｉでゲート駆動部４００が動作する過程について説明した後、次いで非表示区間ＩＩでゲート駆動部４００が動作する過程について説明する。初期の各ステージＳＧｉの全てのノードは低電圧状態であると仮定する。

先に、表示区間ＩのＡ領域において、第１ステージＳＧ１の第１入力端ＩＮ１と第３クロック端ＣＫ３にそれぞれ“ハイ”レベルの垂直開始信号ＳＴＶと“ハイ”レベルの反転クロック信号ＣＫＶＢが入力され、第１クロック端ＣＫ１と第２クロック端ＣＫ２にそれぞれ“ロー”レベルのクロック信号ＣＫＶと“ロー”レベルのパーシャルクロック信号ＣＫＶ＿Ｐが入力されれば、第３薄膜トランジスタＴ３がターンオンされて第１ノードＮ１に高電圧が印加され、第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６がターンオンされて第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２に低電圧のゲートオフ電圧Ｖｏｆｆが印加され、“ロー”レベルを維持する。

一方、第１ノードＮ１に高電圧が印加されることによって第８薄膜トランジスタＴ８がターンオンされ、第２ノードＮ２には低電圧のゲートオフ電圧Ｖｏｆｆが印加される。その結果、第７薄膜トランジスタＴ７、第９薄膜トランジスタＴ９、及び第１０薄膜トランジスタＴ１０はターンオフ状態を維持する。これと同時に、第１ノードＮ１が高電圧状態であるので、第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２がターンオンされ、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２にそれぞれクロック信号ＣＫＶとパーシャルクロック信号ＣＫＶ＿Ｐが印加される。

この時、クロック信号ＣＫＶとパーシャルクロック信号ＣＫＶ＿Ｐは全て“ロー”レベルであるので、ターンオンされた第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６を通じて第１出力端ＯＵＴ１と第２出力端ＯＵＴ２に印加されたゲートオフ電圧Ｖｏｆｆと衝突を起こせず、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は“ロー”レベルを維持する。
この時、第１キャパシタＣ１及び第２キャパシタＣ２の両端には高電圧と低電圧が印加されるので、電圧差ほどの電荷が充電され、第３キャパシタＣ３の両端には同一のレベルの低電圧が印加されるので、電荷が充電されない。

一方、第２ステージＳＧ２の場合、Ａ領域で前段ステージＳＧ１の第１出力端ＯＵＴ１と接続された１入力端ＩＮ１が低電圧を維持するので、第１ノードＮ１は初期の低電圧を維持する。これによって、第８薄膜トランジスタＴ８はターンオフ状態であり、そのため第２ノードＮ２は浮遊状態を維持する。第２ステージＳＧ２は偶数番目のステージであるので、第１クロック端ＣＫ１には反転クロック信号ＣＫＶＢが入力され、第３クロック端ＣＫ３にはクロック信号ＣＫＶが入力され、遊浮状態の第２ノードＮ２の電圧は第３キャパシタＣ３によって反転クロック信号ＣＫＶＢに同期して変化するようになる。

この時、Ａ領域で反転クロック信号ＣＫＶＢは“ハイ”レベルであり、クロック信号ＣＫＶは“ロー”レベルであるので、第９薄膜トランジスタＴ９と第１０薄膜トランジスタＴ１０はターンオンされ、第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６はターンオフ状態を維持する。また、第１ノードＮ１はＡ領域で低電圧状態であるので、第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２はターンオフ状態を維持して、結果的に第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はそれぞれ第９薄膜トランジスタＴ９と第１０薄膜トランジスタＴ１０を通じて低電圧のゲートオフ電圧Ｖｏｆｆと接続される。

一方、第３ステージＳＧ３も、第２ステージＳＧ２と同様に第１入力端ＩＮ１が低電圧を維持するので、第１ノードは低電圧を維持し、第２ノードは浮遊状態を維持するようになる。第３ステージＳＧ３は奇数番目のステージであるので、第１クロック端ＣＫ１にはクロック信号ＣＫＶが入力され、第３クロック端ＣＫ３には反転クロック信号ＣＫＶＢが入力される。
この時、Ａ領域でクロック信号ＣＫＶは“ロー”レベルであり、反転クロック信号ＣＫＶＢは“ハイ”レベルであるので、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はそれぞれ第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６を通じて低電圧と接続される。

続く偶数番目のステージＳＧ２ｋは、第２ステージＳＧ２と同一の原理でＡ領域から第１、２出力端ＯＵＴ１、ＯＵＴ２に低電圧を出力し、続く奇数番目のステージＳＧ２ｋ−１は、第３ステージＳＧ３と同一の原理でＡ領域から第１、２出力端ＯＵＴ１、ＯＵＴ２に低電圧を出力する。

一方、Ａ領域で第２ステージＳＧ２の第１出力端ＯＵＴ１が低電圧状態であるので、第１ステージＳＧ１の第２入力端ＩＮ２も低電圧を維持するようになり、結果的にＡ領域で第１ステージＳＧ１の第４薄膜トランジスタＴ４がターンオフ状態を維持するようになって、第１ステージＳＧ１の第１入力端ＩＮ１に入力される“ハイ”レベルの垂直開始信号ＳＴＶと、電源端ＶＳＳに入力されるゲートオフ電圧Ｖｏｆｆとが、第１ノードＮ１で衝突を起こさない。

次に、Ｂ領域におけるゲート駆動部４００の駆動について説明する。
第１ステージＳＧ１の場合、反転クロック信号ＣＫＶＢ及び垂直開始信号ＳＴＶが“ロー”レベルに遷移すれば、第３薄膜トランジスタＴ３、第５薄膜トランジスタＴ５、及び第６薄膜トランジスタＴ６がターンオフされ、これによって第１ノードＮ１は浮遊状態になり、電荷が充電された第１キャパシタＣ１と第２キャパシタＣ２によって第１ノードＮ１はＢ領域で高電圧の状態を維持するようになって、第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２もターンオン状態を維持する。

一方、第１ノードＮ１が持続的に高電圧を維持することにより、第８薄膜トランジスタＴ８はターンオン状態を維持する。これにより第２ノードＮ２は低電圧を維持して、第７薄膜トランジスタＴ７、第９薄膜トランジスタＴ９、及び第１０薄膜トランジスタＴ１０ともターンオフ状態を維持する。結局、Ｂ領域で第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２はターンオン状態を維持し、第５、６、９、１０薄膜トランジスタＴ５、Ｔ６、Ｔ９、Ｔ１０はターンオフ状態を維持するので、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はそれぞれ“ロー”レベルから“ハイ”レベルに遷移したクロック信号ＣＫＶとパーシャルクロック信号ＣＫＶ＿Ｐを出力する。

結果的に、Ｂ領域において、第２出力端ＯＵＴ２は一番目のゲート配線に“ハイ”レベルの第１ゲート信号Ｇｏｕｔ１を出力し、第１出力端ＯＵＴ１は後段ステージＳＧ２の第１入力端ＩＮ１に“ハイ”レベルの第１キャリー信号Ｃ１を出力する。一方、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２が“ハイ”レベルに遷移すれば、第１ノードＮ１には第１キャパシタＣ１及び第２キャパシタＣ２によってさらに高い高電圧が印加され、第３キャパシタＣ３には“ハイ”レベルのクロック信号ＣＫＶと低電圧の状態の第２ノードＮ２との間の電圧差ほど電荷が充電される。このような第１キャパシタＣ１と第２キャパシタＣ２によるブートストラッピング（ＢＯＯＴ ＳＴＲＡＰＰＩＮＧ）によって、第１、２薄膜トランジスタＴ１、Ｔ２はＢ領域で完全に導通状態を維持する。

一方、第２ステージＳＧ２の場合、第１ステージＳＧ１の第１出力端ＯＵＴ１と接続された第１入力端ＩＮ１に“ハイ”レベルの第１キャリー信号Ｃ１が入力され、第１クロック端ＣＫ１と第２クロック端ＣＫ２にはそれぞれ“ロー”レベルの反転クロック信号ＣＫＶＢと“ロー”レベルの反転パーシャルクロック信号ＣＫＶＢ＿Ｐが入力され、第３クロック端ＣＫ３には“ハイ”レベルのクロック信号ＣＫＶが入力されるので、Ｂ領域における第２ステージＳＧ２の駆動条件はＡ領域における第１ステージＳＧ１と同一である。したがって、第２ステージＳＧ２の第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はＢ領域で低電圧状態を維持するようになり、その他の全てのステージＳＧｉの第１出力端ＯＵＴ１と第２出力端ＯＵＴ２もＡ領域の原理と同一に低電圧の状態を維持する。

次いで、Ｃ領域におけるゲート駆動部４００の駆動について説明する。
説明の明確性のために、第２ステージＳＧ２の駆動についてまず説明する。
第２ステージＳＧ２の場合、Ｃ領域でＢ領域の第１ステージＳＧ１と同一の駆動条件を有するので、同一に駆動する。したがって、Ｃ領域における第２ステージＳＧ２の第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は、“ハイ”レベルの第２キャリー／リセット信号Ｃ２／Ｒ２と、第２ゲート信号Ｇｏｕｔ２を出力する。

一方、第１ステージＳＧ１の場合、第２入力端ＩＮ２に第２ステージＳＧ２の第１出力端ＯＵＴ１を通じて“ハイ”レベルの第２リセット信号Ｒ２が入力されるので、第４薄膜トランジスタＴ４がターンオンされて第１ノードＮ１が低電圧に遷移する。したがって、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、及び第８薄膜トランジスタＴ８はターンオフされ、第２ノードＮ２は浮遊状態になる。

この時、第１クロック端ＣＫ１には“ロー”レベルのクロック信号ＣＫＶが入力されるので、第３キャパシタＣ３の両端にかかる電圧は０Ｖとなり、第２ノードＮ２は低電圧状態になって第７薄膜トランジスタＴ７、第９薄膜トランジスタＴ９、及び第１０薄膜トランジスタＴ１０ともターンオフ状態を維持する。一方、第３クロック端ＣＫ３には“ハイ”レベルの反転クロック信号ＣＫＶＢが入力されるので、第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６がターンオンされ、低電圧のゲートオフ電圧Ｖｏｆｆを第１出力端ＯＵＴ１と第２出力端ＯＵＴ２に伝達する。

第３ステージＳＧ３の場合、Ｃ領域でＡ領域の第１ステージＳＧ１と同一の駆動条件を有するので、同一に駆動する。したがって、Ｃ領域で第３ステージＳＧ３の第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は、“ロー”レベルの第３キャリー／リセット信号Ｃ３／Ｒ３と第３ゲート信号Ｇｏｕｔ３を出力する。
その他のステージの場合、第１入力端ＩＮ１に“ハイ”レベルのキャリー信号Ｃｉが入力される前の駆動に対して上述したのと同様の原理で、Ｃ領域で第１出力端ＯＵＴ１と第２出力端ＯＵＴ２とも低電圧の状態を維持する。

次いで、Ｄ領域におけるゲート駆動部４００の駆動状態について説明する。
まず、第１ステージＳＧ１の場合、第１クロック端ＣＫ１に入力されるクロック信号ＣＫＶが“ハイ”レベルになるので、第３キャパシタＣ３の一端の電圧が高電圧に変化しながら、第３キャパシタＣ３の他端である第２ノードＮ２の電圧も高電圧に遷移する。これにより、第７薄膜トランジスタＴ７がターンオンされながら第１ノードＮ１に低電圧を伝達して、第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２はターンオフ状態を維持し続け、第９薄膜トランジスタＴ９及び第１０薄膜トランジスタがターンオンされて低電圧を第１出力端ＯＵＴ１と第２出力端ＯＵＴ２に伝達するので、第１ゲート信号Ｇｏｕｔ１は低電圧の状態を維持する。

第２ステージＳＧ２の場合、Ｃ領域における第１ステージＳＧ１の駆動と同一であり、第３ステージＳＧ３の場合、Ｃ領域における第２ステージＳＧ２の駆動と同一である。その他のステージの場合、第１入力端ＩＮ１に“ハイ”レベルのキャリー信号Ｃｉが入力される前の駆動に対して上述したのと同様に、Ｄ領域で第１出力端ＯＵＴ１と第２出力端ＯＵＴ２とも低電圧の状態を維持する。

一方、一度第１出力端ＯＵＴ１のターンオフされたステージは、第１入力端ＩＮ１に“ハイ”レベルのキャリー信号Ｃｉまたは垂直開始信号ＳＴＶが再び入力されるまで第１ノードＮ１が低電圧を維持するようになり、第２ノードＮ２の電圧は第３キャパシタＣ３によって第１クロック端ＣＫ１に入力されるクロック信号ＣＫＶまたは反転クロック信号ＣＫＶＢに同期して変化する。

これにより、奇数番目のステージＳＧ２ｋ−１の場合、第１出力端ＯＵＴと第２出力端ＯＵＴ２はクロック信号ＣＫＶとパーシャルクロック信号ＣＫＶ＿Ｐが“ハイ”レベルであり反転クロック信号ＣＫＶＢが“ロー”レベルの際に、それぞれ第９薄膜トランジスタＴ９と第１０薄膜トランジスタＴ１０を通じて低電圧と接続され、その反対の場合は、それぞれ第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６を通じて低電圧と接続されるので、第２出力端ＯＵＴ２と接続された奇数番目のゲート配線は、第１入力端ＩＮ１に“ハイ”レベルのキャリー信号Ｃｉまたは垂直開始信号ＳＴＶが入力され、ステージが再びターンオンされるまで持続的にターンオフ状態を維持する。

偶数番目のステージＳＧ２ｋの第１出力端ＯＵＴ１と第２出力端ＯＵＴ２も同様に、反転クロック信号ＣＫＶＢとパーシャル反転クロック信号ＣＫＶＢ＿Ｐが“ハイ”レベルでありクロック信号ＣＫＶが“ロー”レベルの際には、それぞれ第９薄膜トランジスタＴ９と第１０薄膜トランジスタＴ１０を通じて低電圧と接続され、その反対の場合は、それぞれ第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６を通じて低電圧と接続されるので、第２出力端ＯＵＴ２と接続された偶数番目のゲート配線も同様に第１入力端ＩＮ１にハイレベルのキャリー信号Ｃｉが入力され、ステージが再びターンオンされるまで持続的にターンオフ状態を維持する。

以上、説明したＡ領域からＤ領域までの各ステージＳＧｉの駆動原理は、表示区間Ｉのその他の領域にも同一の方式で適用されるので、結果的に表示区間Ｉでは、フレームごとに各ステージＳＧｉがクロック周波数に同期化された“ハイ”レベルのゲート信号Ｇｉを順次に生成してゲート配線に印加することが分かる。

次に、非表示区間ＩＩにおけるゲート駆動部４００の作動について説明する。
非表示区間ＩＩの駆動条件は、基本的に表示区間Ｉと同一であり、第２クロック端ＣＫ２に入力されるパーシャルクロック信号ＣＫＶ＿Ｐまたはパーシャル反転クロック信号ＣＫＶＢ＿Ｐが表示区間Ｉと異なるように“ロー”レベルを維持する。

ステージＳＧｉを示す図３からわかるように、後段ステージ及び前段ステージを制御する役割は第１駆動部が担当して、第２駆動部はただゲート配線にゲート信号Ｇｏｕｔｉを印加する役割を果たし、第１駆動部と第２駆動部とは互いに並列関係であり、相互影響を及ぼさないように構成されている。

したがって、非表示区間ＩＩの場合、各ステージＳＧｉが順次にターンオンされることは表示区間Ｉと同一であるが、第２クロック端ＣＫ２に入力されるパーシャルクロック信号ＣＫＶ＿Ｐ及びパーシャル反転クロック信号ＣＫＶＢ＿Ｐが“ロー”レベルを維持するので、非表示区間ＩＩ内の全てのステージＳＧｉの第２出力端ＯＵＴ２が低電圧状態を維持するようになって、ゲート配線に“ハイ”レベルのゲート信号Ｇｏｕｔｉが印加されない。したがって、非表示区間ＩＩに対応する画面領域の非表示領域は表示情報が更新されない。

図５は、本実施形態による液晶表示装置の画面表示状態の実例を示すものである。本実施形態においては、表示領域は画面の上部に位置し、非表示領域は画面の下部に位置するようにしたが、パーシャルクロック信号ＣＫＶ＿Ｐ及び反転パーシャルクロック信号ＣＫＶＢ＿Ｐを変更することにより、画面のどの領域にも形成できるだけでなく、非表示領域の大きさ及び個数も自由に調節できる。
図６は非表示領域を２箇所形成した、他の実施形態である。

図７は本発明の他の実施形態によるゲート駆動部のシフトレジスタを構成するステージである。
本実施形態は、両方向のゲート駆動部に本発明の技術的思想が適用されたものである。
本実施形態は、第１駆動制御部４１０’及び第２駆動制御部４２０’を除いては、上述した実施形態と構成が同一であるので、第１駆動制御部４１０’及び第２駆動制御部４２０’の構成及び動作についてのみ簡単に説明する。

本実施形態の第１駆動制御部４１０’は第３薄膜トランジスタＴ３で構成され、第２駆動制御部４２０’は第４薄膜トランジスタＴ４で構成される。第３薄膜トランジスタＴ３の制御端は第１−１入力端ＩＮ１−１を通じて前段ステージの第１出力端ＯＵＴ１と接続され、入力端は第１−２入力端ＩＮ１−２と接続され、出力端は第１ノードＮ１と接続される。

一方、第４薄膜トランジスタＴ４の制御端は第２−１入力端ＩＮ２−１を通じて前段ステージの第１出力端ＯＵＴ１と接続され、入力端は第２−２入力端ＩＮ２−２と接続され、出力端は第１ノードＮ１接続される。本実施形態のステージは、ゲート駆動部の駆動方向によって第１−２入力端ＩＮ１−２と第２−２入力端ＩＮ２−２に入力される電圧のレベルが決定される。

例えば、下方向に順次駆動する場合には、垂直開始信号ＳＴＶが最上のステージに印加され、第１−２入力端ＩＮ１−２には“ハイ”レベルの電圧が印加され、第２−２入力端ＩＮ２−２には“ロー”レベルの電圧が印加される。反面、上方向に順次駆動する場合には、垂直開始信号ＳＴＶが最下のステージに印加され、第１−２入力端ＩＮ１−２には“ロー”レベルの電圧が印加され、第２−２入力端ＩＮ２−２には“ハイ”レベルの電圧が印加される。その他の詳細な動作過程は、上述の実施形態を通じて自明であるので説明を省略する。

次に、非表示領域に発生し得る残像問題の解決策について説明する。
非表示領域の場合、液晶キャパシタが一定の極性を長期間維持することによって、液晶内に存在するイオンがいずれか一方に吸着されて残像が発生し得る。残像現象はノーマリーホワイトモードでブラックが具現されている非表示領域の場合、特に深刻である。

図８はこのような残像問題を解決するための非表示領域の電圧更新過程を概略的に示す概念図である。
液晶の粘性、液晶内のイオン極性の強さ、液晶セルの両端にかかる電位差などを考慮する時、イオンの吸着は短時間に行われることではなく、数時間の単位で発生する。したがって、残像現象は図８に示すように、非表示領域の液晶セルにホールディング（ｈｏｌｄｉｎｇ）されている電圧の極性を数分おきに反転させることで簡単に解決できる。

この時、電圧極性の更新のために消費される電力は無視しても良い程度である。例えば、液晶表示パネルが６０Ｈｚで駆動する場合、１分に一回非表示領域の電圧更新を遂行するようになれば、１／（６０（ｆｒａｍｅ ｒａｔｅ）×６０（ｓｅｃｏｎｄ））＝１／３６００であるので、非表示領域の電圧を１分ごとに一回ずつ更新しても、非表示領域による消費電力は表示領域の１／３６００に過ぎない。したがって、数分に一回程度に非表示領域の電圧を更新することによって、実質的な消費電力の上昇なしに部分画面表示モードから全画面表示モードに転換する際に発生し得る残像問題を解決することができる。

最後に、図９及び図１０を参照して、全画面表示モードから部分画面表示モードへの転換、及び部分画面表示モードにおける非表示領域の電圧更新アルゴリズムについて説明する。

図９は画面表示モードの転換アルゴリズムを示すフローチャートであり、図１０はこのフローに基づく画面の変化の一例を示す概略図である。
最初の全画面表示モードで、全表示領域の表示情報が全フレームに対して更新される（ステップＳ１）。
その後、部分画面表示モードに転換されれば、部分画面表示モードの最初のフレームでは表示領域はもちろん非表示領域の全ての画素に対する表示情報が更新される（ステップＳ２）。
この時、非表示領域の画素に対する表示情報は、大体ブラック情報である。

次に、部分画面表示モードの二番目のフレームからは表示領域の画素に対する表示情報だけ更新され、非表示領域の画素に対する表示情報は部分画面表示モードの最初のフレーム情報が維持される（ステップＳ３）。
この時、持続的に部分画面表示モードに進入以後の累積フレーム数を計算して所定のフレームの回数、例えば、３６００フレームに到逹すれば（ステップＳ４）、表示領域とともに非表示領域の表示情報を更新する（ステップＳ２）。

この時、表示領域の更新表示情報は全フレームの表示情報と極性が反対であり、非表示領域の更新表示情報は以前の更新表示情報と極性が反対である。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明による表示装置の概略的な構成を示すブロック図である。 図１に示すゲート駆動部の構成を詳しく示すブロック図である。 図２に示すステージのうちの一つの内部構成を詳しく示す回路図である。 本発明によるゲート駆動部に入出力される信号波形の一例を示す図面である。 図４の入力信号による画面表示状態の一例を示す概略図である。 他の入力信号による画面表示状態の一例を示す概略図である。 本発明によるゲート駆動部ステージの他の実施形態を示す回路図である。 非表示領域内の液晶セルの表示情報の電圧更新過程を概略的に示す概念図である。 本発明による表示装置の画面表示モードの転換アルゴリズムを示すフローチャートである。 図９のフローチャートに基づく画面の変化の一例を示す概略図である。

符号の説明

１００ 液晶パネル
２００ タイミング制御部
３００ ソース駆動部
４００ ゲート駆動部
４１０ 第１駆動制御部
４２０ 第２駆動制御部
４３０ 第１プルアップ駆動部（第１駆動部）
４４０ 第１プルダウン駆動部（第１駆動部）
４５０ 第２プルアップ駆動部（第２駆動部）
４６０ 第２プルダウン駆動部（第２駆動部）
４７０ 維持部
５００ 電源供給部
６００ 共通電極駆動部

Claims (14)

1. ゲート配線とデータ配線とを含む表示基板と、
   前記表示基板のゲート配線に接続されてゲート信号を出力するゲート駆動部とを有し、
   前記ゲート駆動部は複数のステージからなるシフトレジスタを含み、
   前記ステージの内の少なくとも一つは、前段ステージから印加されるキャリー信号によって第１制御信号を発生させる第１駆動制御部と、後段ステージから印加されるリセット信号によって第２制御信号を発生させる第２駆動制御部と、前記第１制御信号及び第２制御信号によって前段ステージと後段ステージにそれぞれリセット信号及びキャリー信号を出力する第１駆動部と、前記第１制御信号及び前記第２制御信号によって前記ゲート配線にゲート信号を出力する第２駆動部とを含むことを特徴とする表示装置。
2. 前記第１駆動制御部は、前段ステージのキャリー信号が印加される制御端と、該制御端に印加される前記キャリー信号によって前記第１制御信号を出力する出力端とを含むことを特徴とする請求項１に記載の表示装置。
3. 前記第１駆動制御部は、前段ステージのキャリー信号が印加される制御端と、該制御端と接続されて前記キャリー信号が入力される入力端と、前記制御端に印加される前記キャリー信号によって前記入力端に入力される前記キャリー信号を前記第１制御信号として出力する出力端とを含むことを特徴とする請求項１に記載の表示装置。
4. 前記第２駆動制御部は、ゲートオフ電圧が入力される入力端と、後段ステージのリセット信号が印加される制御端と、該制御端に印加される前記リセット信号によって前記入力端に入力される前記ゲートオフ電圧を前記第２制御信号として出力する出力端とを含むことを特徴とする請求項１に記載の表示装置。
5. 前記第１駆動部は、“ハイ”レベルのキャリー信号及びリセット信号を生成する第１プルアップ駆動部と、“ロー”レベルのキャリー信号及びリセット信号を生成する第１プルダウン駆動部とを含むことを特徴とする請求項１に記載の表示装置。
6. 前記第１プルアップ駆動部は、クロック信号が入力される入力端と、前記第１制御信号及び前記第２制御信号が印加される制御端と、該制御端に印加される前記第１制御信号及び前記第２制御信号によって前記入力端に入力される前記クロック信号を前記“ハイ”レベルのキャリー信号及びリセット信号として出力する出力端とを含むことを特徴とする請求項５に記載の表示装置。
7. 前記第１プルアップ駆動部は、前記制御端をブートストラップさせるように、制御端と出力端との間に形成され、前記第１制御信号が一定の期間維持されるようにする第１キャパシタをさらに含むことを特徴とする請求項６に記載の表示装置。
8. 前記第１プルダウン駆動部は、ゲートオフ電圧が入力される入力端と、反転クロック信号が印加される制御端と、該制御端に印加される前記反転クロック信号によって前記入力端に入力される前記ゲートオフ電圧を前記“ロー”レベルのキャリー信号及びリセット信号として出力する出力端とを含むことを特徴とする請求項５に記載の表示装置。
9. 前記第２駆動部は、表示領域では“ハイ”レベルのゲート信号を生成し、非表示領域では“ロー”レベルのゲート信号を生成する第２プルアップ駆動部と、全領域で“ロー”レベルのゲート信号を生成する第２プルダウン駆動部とを含むことを特徴とする請求項１に記載の表示装置。
10. 前記第２プルアップ駆動部は、パーシャルクロック（Ｐａｔｉａｌ−ｃｌｏｃｋ）信号が入力される入力端と、前記第１制御信号及び前記第２制御信号が印加される制御端と、該制御端に印加される前記第１制御信号及び前記第２制御信号によって前記入力端に入力される前記パーシャルクロック信号を前記ゲート信号として出力する出力端とを含むことを特徴とする請求項９に記載の表示装置。
11. 前記第２プルアップ駆動部は、前記制御端をブートストラップさせるように、前記制御端と出力端との間に形成され、前記第１制御信号が一定の期間維持されるようにする第２キャパシタをさらに含むことを特徴とする請求項１０に記載の表示装置。
12. 前記第２プルダウン駆動部は、ゲートオフ電圧が入力される入力端と、反転クロック信号が印加される制御端と、該制御端に印加される前記反転クロック信号によって前記入力端に入力される前記ゲートオフ電圧を前記ゲート信号として出力する出力端とを含むことを特徴とする請求項９に記載の表示装置。
13. 第１駆動制御部が前段ステージからキャリー信号を受けて第１制御信号を生成する段階と、
    第１プルアップ駆動部が前記第１制御信号によってクロック信号を第１出力端を通じてキャリー信号として出力し、同時に第２プルアップ駆動部が前記第１制御信号によってパーシャルクロック信号を第２出力端を通じてゲート信号として出力する段階と、
    第２駆動制御部が後段ステージのリセット信号を受けて第２制御信号を生成する段階と、
    前記第２制御信号によって前記クロック信号が前記第１出力端と遮断され、第１プルダウン駆動部が前記第１出力端にゲートオフ電圧を出力すると同時に、前記第２制御信号によって前記パーシャルクロック信号が前記第２出力端と遮断され、第２プルダウン駆動部が第２出力端にゲートオフ電圧を出力する段階とを有することを特徴とする表示装置の駆動方法。
14. 全画面表示モードで全表示領域の表示情報を更新する段階と、
    部分画面表示モードで表示領域及び非表示領域の表示情報を特定フレームの間に更新する段階と、
    部分画面表示モードで表示領域の表示情報だけ更新すると同時に累積フレーム数を計算する段階と、
    部分画面表示モードで前記累積フレーム数が所定のフレーム数に到逹すれば、非表示領域を極性が反対の表示情報に更新する段階とを有することを特徴とする表示装置の画面表示モードの転換方法。

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