JP2002258819A - シフトレジスタと、これを利用した液晶表示装置とそのゲートライン及びデータラインブロック駆動方法 - Google Patents

シフトレジスタと、これを利用した液晶表示装置とそのゲートライン及びデータラインブロック駆動方法

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Abstract

(57)【要約】 【課題】 経年変化によるａ−Ｓｉ ＴＦＴのスレッシ
ョルド電圧変動とは無関係に常に安定的な動作が可能な
シフトレジスタを提供する。 【解決手段】 シフトレジスタ（１６４）を、複数のス
テージを縦続接続し、一番段の入力端子に開始信号を与
え、各ステージの出力信号が複数の水平ラインをシーケ
ンシャルに選択するように構成し、奇数段には第１クロ
ック信号を、偶数段には位相が逆の第２クロック信号を
提供する。各段は、プルアップ手段（１８０）とプルダ
ウン手段（１８２）と、フローティング奉仕手段などを
含む。このようにして、二つのクロック信号のみを使用
して液晶表示モジュール上に具現するときに外部入力端
子の数を減らすことができる。また、基板上にデータ駆
動回路を集積したａ−Ｓｉ液晶表示装置を提供すること
であるができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は液晶表示装置のシフ
トレジスタ及びこれを利用した液晶表示装置に関するも
のであり、特にＡＭＴＦＴ−ＬＣＤ（Ａｃｔｉｖｅ Ｍ
ａｔｒｉｘ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）
のゲートライン駆動回路でゲートラインをスキャンする
ためのスキャン信号を発生するためのシフトレジスタと
データラインブロック駆動回路でデータラインのブロッ
クを選択するためのシフトレジスタに関するものであ
る。
【０００２】
【従来の技術】最近、情報処理機器は多様な形態、多様
な機能、さらに高速の情報処理速度を有するように急速
に発展されている。このような情報処理装置で処理され
た情報は電気的な信号形態を有する。使用者が情報処理
装置で処理された情報を目で確認するためにはインター
フェース機能を有するディスプレー装置を必要とする。
【０００３】最近、液晶表示装置が代表的なＣＲＴ方式
のディスプレー装置に比べて、軽量、小型でありなが
ら、高解像度、低電力及び親環境的な利点を有しながら
フル−カラー化が可能になって次世代ディスプレー装置
として注目されている。
【０００４】液晶表示装置は液晶の特別な分子配列に電
圧を印加して異なる分子配列へ変換させ、このような分
子配列により発光する液晶セルの複屈折性、旋光性、２
色性及び光散乱特性などの光学的性質の変化を視角変化
へ変換することで、液晶セルによる光の変調を利用した
ディスプレーである。
【０００５】液晶表示装置は大きくＴＮ（Ｔｗｉｓｔｅ
ｄ Ｎｅｍａｔｉｃ）方式とＳＴＮ（Ｓｕｐｅｒ−Ｔｗ
ｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式に分かれ、駆動方式
の差異でスイッチング素子及びＴＮ液晶を利用したアク
ティブマトリックス（Ａｃｔｉｖｅ ｍａｔｒｉｘ）表
示方式とＳＴＮ液晶を利用したパッシブマトリックス
（Ｐａｓｓｉｖｅ ｍａｔｒｉｘ）表示方式がある。
【０００６】この二つの方式の大きな差異は、アクティ
ブマトリックス表示方式はＴＦＴ−ＬＣＤに使用され、
これはＴＦＴをスイッチとして利用してＬＣＤを駆動す
る方式であり、パッシブマトリックス表示方式はトラン
ジスターを使用しないのでこれと関連した複雑な回路を
必要としないという点である。
【０００７】ＴＦＴ−ＬＣＤはアモルファス・シリコン
（ａ−Ｓｉ）ＴＦＴ ＬＣＤと、多結晶シリコン（ｐｏ
ｌｙ−Ｓｉ）ＴＦＴ ＬＣＤとに区分される。ｐｏｌｙ
−Ｓｉ ＴＦＴ ＬＣＤは、ａ−Ｓｉ ＴＦＴ ＬＣＤ
と比べ、消費電力が低く価格が低廉であるが、製造工程
が複雑であるという短所がある。それで、ｐｏｌｙ−Ｓ
ｉ ＴＦＴ ＬＣＤはＩＭＴ−２０００フォンのディス
プレーのような小型ディスプレー装置に主に適用され
る。
【０００８】ａ−Ｓｉ ＴＦＴ ＬＣＤは、大面積が容
易であり歩留りが高いという理由により、主にノートブ
ックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面ディ
スプレー装置に応用される。
【０００９】図１に図示したように、ｐｏｌｙ−Ｓｉ
ＴＦＴ ＬＣＤでは、ピックセルアレイが形成されたガ
ラス基板１０上にデータ駆動回路１２及びゲート駆動回
路１４を形成し、端子部１６と統合印刷回路基板２０と
をフィルムケーブル１８で連結する。このような構造に
より、製造原価を節減し、駆動回路の一体化で電力損失
を最小化することができる。
【００１０】しかし、図２に図示したように、ａ−Ｓｉ
ＴＦＴ ＬＣＤでは、可撓性印刷回路基板３２上にＣ
ＯＦ（Ｃｈｉｐ Ｏｎ Ｆｌｉｍ）方式でデータ駆動チ
ップ３４を形成し、可撓性印刷回路基板３２を通じてデ
ータ印刷回路基板３６とピックセルアレイのデータライ
ン端子部とを連結する。かつ、可撓性印刷回路基板３８
上にＣＯＦ方式でゲート駆動チップ４０を形成し、可撓
性印刷回路基板３８を通じてゲート印刷回路基板４２と
ピックセルアレイのゲートライン端子部とを連結する。
【００１１】かつ、最近ではゲート電源供給部をデータ
印刷回路基板に実装する統合印刷回路基板技術を採用し
てゲート印刷回路基板をＬＣＤから除去する技術が紹介
されている。本出願人が先に出願した韓国特許公開番号
２０００−６６４９３号ではゲート印刷回路基板を除去
した統合印刷回路基板を採用したＬＣＤモジュールが開
示されている。
【００１２】しかし、統合印刷回路基板を採用してもゲ
ート駆動回路が形成された可撓性印刷回路基板はそのま
ま使用する。従って、複数の可撓性印刷回路基板をガラ
ス基板に組立てる工程を実施するために、ａ−Ｓｉ Ｔ
ＦＴ ＬＣＤはｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに比べ
てＯＬＢ（ＯＵＴＥＲ ＬＥＡＤ ＢＯＮＩＮＧ）工程
が複雑化して製造原価が高くなる。
【００１３】だから、最近ａ−Ｓｉ ＴＦＴ ＬＣＤで
もｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤのようにガラス基板
上にデータ駆動回路及びゲート駆動回路をピックセルア
レイと同時に形成することで組立工程の数を減少しよう
とする技術開発が試みられている。
【００１４】米国特許５、５１７、５４２号はガラス基
板上に形成されたａ−Ｓｉ ＴＦＴゲート駆動回路に関
した技術を開示している。
【００１５】前記米国特許では、ゲート駆動回路のシフ
トレジスタは３個のクロック信号を使用する。シフトレ
ジスタの各ステージは３個のクロック信号のうちで２個
のクロック信号を使用し、先行ステージの出力信号を入
力信号にしてイネーブル（ｅｎａｂｌｅ）され、二番目
次ステージの出力をフィードバックしてディセーブル
（ｄｉｓａｂｌｅ）状態を維持する。
【００１６】前記米国特許の各ステージはディセーブル
状態を維持するためにプルダウントランジスターのゲー
トに印加される電圧をキャパシタチャージ方式で提供し
ている。だから、プルダウントランジスターのストレス
によってプルダウントランジスターのゲートスレッショ
ルド電圧の上昇がキャパシタのチャージ電圧を上まわる
場合には、ディセーブル状態でプルダウントランジスタ
ーがターンオフされる誤動作の虞がある。
【００１７】前記米国特許ではこのようなスレッショル
ド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）上昇に
よる誤動作を回避するためにａ−Ｓｉ ＴＦＴ ＬＣＤ
のスレッショルド電圧の上昇に比例してＶＤＤ電源電圧
を上昇させる電源回路を利用している。
【００１８】
【発明が解決しようとする課題】本発明の第１目的はこ
のような従来技術の問題点を解決するためにプルダウン
手段の入力ノードを常に電源電圧と結合された状態に維
持することにより、長時間使用した場合の経年変化によ
るａ−Ｓｉ ＴＦＴ ＬＣＤのスレッショルド電圧変動
とは無関係に常に安定した動作が可能であるシフトレジ
スタを提供することである。
【００１９】本発明の第２目的は二つのクロック信号を
使用することにより、外部回路と連結するための液晶パ
ネル上の外部連結端子の数を最小化することができる液
晶表示装置を提供することである。
【００２０】本発明の第３目的は基板上にデータ駆動回
路を集積したａ−Ｓｉ液晶表示装置を提供することであ
る。
【００２１】
【課題を解決するための手段】前記した本発明の第１目
的を達成するための本発明のシフトレジスタでは、複数
のステージが縦続連結され、一番目ステージでは開始信
号が入力端子に結合され、各ステージの出力信号が順次
に出力される。
【００２２】シフトレジスタの奇数番目ステージには第
１クロック信号が提供され、偶数番目ステージには前記
第１クロック信号と位相が反転された第２クロック信号
が提供される。
【００２３】各ステージは、出力端子に前記第１及び第
２クロック信号のうちの対応するクロック信号を提供す
るプルアップ手段と、前記出力端子に第１電源電圧を提
供するプルダウン手段と、プルアップ手段の入力ノード
に連結され、入力信号の先端に応答して前記プルアップ
手段をターンオンさせ、次ステージの出力信号の先端に
応答して前記プルアップ手段をターンオフさせるプルア
ップ駆動手段と、前記プルダウン手段の入力ノードに連
結され、前記入力信号の先端に応答して前記プルダウン
手段をターンオフさせ、次ステージの出力信号の先端に
応答して前記プルダウン手段をターンオンさせるプルダ
ウン駆動手段と、プルダウン手段の入力ノードに連結さ
れ、プルダウン手段の入力ノードに第２電源電圧を常に
連結してフローティングされることを防止するフローテ
ィング防止手段を含む。
【００２４】ここで、第１電源電圧はターンオフ電圧
（ＶＯＦＦ、ＶＳＳ）であり、第２電源電圧はターンオ
ン電圧（ＶＯＮ、ＶＤＤ）である。
【００２５】本発明で、各ステージは前記プルダウン手
段の入力ノードに連結され、前記出力端子の出力信号に
応答して前記プルダウン手段の入力ノードに前記第１電
源電圧を連結して前記プルダウン手段がターンオンされ
ることを防止する手段をさらに具備することが望まし
い。
【００２６】本発明で、ターンオン防止手段は前記プル
ダウン手段の入力ノードにドレーンが連結され、前記出
力端子にゲートが連結され、ソースが第１電源電圧に連
結されたＮＭＯＳトランジスターで構成する。
【００２７】かつ、前記プルアップ駆動手段はプルアッ
プ手段の入力ノードと前記出力端子に連結されたキャパ
シタと、入力信号にドレーン及びゲートが共通に結合さ
れ、前記プルアップ手段の入力ノードにソースが連結さ
れた第１トランジスターと、前記プルアップ手段の入力
ノードにドレーンが連結され、前記プルダウン手段の入
力ノードにゲートが連結され、ソースが第１電源電圧に
連結された第２トランジスターと、前記プルアップ手段
の入力ノードにドレーンが連結され、次ステージの出力
信号がゲートに結合され、ソースが第１電源電圧に連結
された第３トランジスターとで構成する。
【００２８】プルダウン駆動手段は、第２電源電圧にド
レーンが結合され、次ステージの出力信号がゲートに結
合され、前記プルダウン手段の入力ノードにソースが結
合された第４トランジスターと、前記プルダウン手段の
入力ノードにドレーンが連結され、前記入力信号がゲー
トに結合され、ソースが第１電源電圧に連結された第５
トランジスターとで構成する。
【００２９】フローティング防止手段は、前記第２電源
電圧にドレーン及びゲートが連結され、前記プルダウン
手段の入力ノードにソースが連結された第６トランジス
ターで構成され、前記第６トランジスターは前記第５ト
ランジスターのサイズに比べて相対的に十分に小さいサ
イズを有する。ここで、前記第５トランジスターと第６
トランジスターとのサイズ比は約２０：１程度が望まし
い。
【００３０】このように構成することで、シフトレジス
タに連結される外部連結端子は第１クロック信号入力端
子と、第２クロック信号端子と、開始信号入力端子と、
第１電源電圧入力端子と第２電源電圧入力端子との５端
子で構成することができる。
【００３１】かつ、本発明で、第５トランジスターと第
７トランジスターのサイズ比は約２：１程度で構成する
ことが望ましい。
【００３２】前記第２及び第３目的を達成するために本
発明の液晶表示装置は、透明基板上に形成された表示セ
ルアレイ回路と、データ駆動回路と、ゲート駆動回路と
を含む。
【００３３】表示セルアレイ回路は複数のデータライン
と複数のゲートラインとを含み、複数の表示セル回路各
々が対応するデータ及びゲートライン対に連結される。
【００３４】ゲート駆動回路は、複数のステージが縦続
連結され、一番目ステージにはスキャン開始信号が入力
端子に結合され、各ステージの出力信号によって前記複
数のゲートラインを順次に選択するシフトレジスタで構
成される。
【００３５】データ駆動回路は、データ入力端子とデー
タラインとの間にドレーン及びソースが各々連結され、
ゲートがブロック選択端子に共通に連結された複数の駆
動トランジスターで構成された複数のデータラインブロ
ックと、複数のステージが縦続連結され、一番目ステー
ジにはデータラインブロック開始信号が入力端子に結合
され、各々ステージの出力信号によって前記複数のデー
タラインを順次に選択する第２シフトレジスタとで構成
される。
【００３６】液晶表示装置は可撓性印刷回路基板をさら
に含み、可撓性印刷回路基板は統合制御及びデータ駆動
チップが実装され、前記ゲート駆動回路及びデータ駆動
回路の各入力端子に制御信号及びデータ信号を提供す
る。
【００３７】第１及び第２シフトレジスタは上述した第
１目的を達成するシフトレジスタを採用する。
【００３８】前記第１シフトレジスタに印加される第１
及び第２クロック信号のヂューティ期間は、前記第２シ
フトレジスタに印加される第１及び第２クロック信号の
ヂューティ期間にデータラインブロックの数を乗算した
期間より大きい。
【００３９】透明基板と可撓性印刷回路基板とを連結す
る外部連結端子は、ゲート駆動回路に連結される第１ク
ロック信号入力端子と、第２クロック信号入力端子と、
スキャン信号入力端子と、第１電源電圧入力端子と、第
２電源電圧入力端子との５端子と、第１クロック信号入
力端子と、第２クロック信号入力端子と、データライン
ブロック選択信号入力端子との制御用３端子と、すべて
がデータ駆動回路に連結されている複数のデータ入力端
子とを含む。
【００４０】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい一実施形態をより詳細に説明する。
【００４１】図３は本発明によるａ−Ｓｉ ＴＦＴ液晶
表示装置の分解斜視図を示す。
【００４２】図３を参照すれば、液晶表示装置１００は
液晶表示パネルアセンブリ１１０、バックライトアセン
ブリ１２０、シャーシ１３０、カバー１４０を含む。
【００４３】液晶表示パネルアセンブリ１１０は液晶表
示パネル１１２、可撓性印刷回路基板１１６、一体型制
御及びデータ駆動チップ１１８を含む。液晶表示パネル
１１２はＴＦＴ基板１１２ａとカラーフィルタ基板１１
２ｂとを含む。ＴＦＴ基板１１２ａには表示セルアレイ
回路と、データ駆動回路と、ゲート駆動回路と、外部連
結端子とが形成される。カラーフィルタ基板１１２ｂに
はカラーフィルタ及び透明共通電極が形成される。ＴＦ
Ｔ基板１１２ａとカラーフィルタ基板１１２ｂは互いに
対向され、これら間に液晶が注入された後で、液晶の注
入口が密封される。
【００４４】可撓性印刷回路基板１１６に設置された一
体型制御及びデータ駆動チップ１１８とＴＦＴ基板１１
２ａ上に形成された回路とは可撓性印刷回路基板１１６
によって電気的に連結される。可撓性印刷回路基板１１
６はデータ信号、データタイミング信号、ゲートタイミ
ング信号及びゲート駆動電圧をＴＦＴ基板１１２ａのデ
ータ駆動回路及びゲート駆動回路に提供する。
【００４５】バックライトアセンブリ１２０はランプア
センブリ１２２、導光板１２４、複数の光学シート１２
６、反射板１２８、モールドフレーム１２９を含む。
【００４６】図４を参照すれば、本発明のＴＦＴ基板１
１２ａ上には表示セルアレイ回路１５０、データ駆動回
路１６０、ゲート駆動回路１７０、データ駆動回路１６
０からの外部連結端子１６２、１６３、ゲート駆動回路
１７０からの外部連結端子部１７２がＴＦＴの形成の間
に形成される。
【００４７】表示セルアレイ回路１５０はカラム方向に
延長されたｍ本のデータライン（ＤＬ１〜ＤＬｍ）とロ
ウ方向に延長されたｎ本のゲートライン（ＧＬ１〜ＧＬ
ｎ）とを含む。
【００４８】本発明のある実施形態では、２インチの液
晶表示パネルであってデータラインおよびゲートライン
の数に対応する５２５（１７６×３）×１９２の解像度
を有する例が提供される。
【００４９】データラインとゲートラインとの各交差点
にはスイッチングトランジスター（ＳＴ）が形成され
る。スイッチングトランジスター（ＳＴｉ）のドレーン
はデータライン（ＤＬｉ）に連結され、ゲートはゲート
ライン（ＧＬｉ）に連結される。スイッチングトランジ
スター（ＳＴｉ）のソースは透明画素電極（ＰＥ）に連
結される。透明画素電極（ＰＥ）とカラーフィルタ基板
１１２ｂに形成された透明共通電極（ＣＥ）との間に液
晶（ＬＣ）が位置することになる。
【００５０】だから、透明画素電極（ＰＥ）と透明共通
電極（ＣＥ）との間に印加された電圧によって液晶分子
の配列が制御され、液晶分子を通過する光量を制御され
て、各ピックセルのグレイスケールが表示される。
【００５１】データ駆動回路１６０はシフトレジスタ１
６４と５２８個のスイッチングトランジスター（ＳＷ
Ｔ）とを含む。５２８個のスイッチングトランジスター
（ＳＷＴ）は６６個ずつ８個のデータラインブロック
（ＢＬ１〜ＢＬ８）を形成する。
【００５２】各データラインブロック（ＢＬｉ）では、
６６個のデータ入力端子で構成された外部入力端子１６
３に６６個の入力端子が共通に連結され、対応する６６
個のデータラインに６６個の出力端子が連結される。か
つ、シフトレジスタ１６４の８個の出力端子のうちで対
応する一つの出力端子にブロック選択端子が連結され
る。５２８個のスイッチングトランジスター（ＳＷＴ）
各々は、対応するデータラインにソースが連結され、６
６個のデータ入力端子のうちで対応する入力端子にドレ
ーンが連結され、ブロック選択端子にゲートが連結され
たａ−Ｓｉ ＴＦＴＭＯＳトランジスターで構成され
る。
【００５３】従って、５２８個のデータラインは６６個
ずつ８個のブロックに分割され、シフトレジスタ１６４
の８個のブロック選択信号によってシーケンシャルに各
ブロックが選択される。シフトレジスタ１６４は３端子
の外部連結端子１６２を通じて第１クロック信号（ＣＫ
Ｈ）、第２クロック信号（ＣＫＨＢ）、ブロック選択開
始信号（ＳＴＨ）を受けとる。シフトレジスタ１６４の
出力端子は各々対応するラインブロックのブロック選択
端子に連結される。
【００５４】図５を参照すれば、本発明によるシフトレ
ジスタ１６４は縦続接続された９個のステージ（ＳＲＨ
１〜ＳＲＨ９）で構成されている。即ち、各ステージの
出力端子（ＯＵＴ）が次ステージの入力端子（ＩＮ）に
連結される。９個のステージのデータラインブロックに
対応する８個のステージ（ＳＲＨ１〜ＳＲＨ８）と一つ
のダミーステージ（ＳＲＨ９）とで構成される。各々ス
テージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御
端子（ＣＴ）、クロック信号入力端子（ＣＫ）、第１電
源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を
有する。８個のステージ（ＳＲＨ1〜ＳＲＨ8）は各デー
タラインブロック（ＢＬ１〜ＢＬ８）のブロック選択端
子にブロック選択開始信号（ＤＥ１〜ＤＥ８）を各々提
供する。ブロック選択開始信号は各ラインブロックのイ
ネーブル信号である。
【００５５】奇数番目のステージ（ＳＲＨ1、ＳＲＨ
３、ＳＲＨ５、ＳＲＨ７、ＳＲＨ９）には第1クロック
信号（ＣＫＨ）が提供され、偶数番目のステージ（ＳＲ
Ｃ２、ＳＲＣ４、ＳＲＣ６、ＳＲＣ８）には第２クロッ
ク信号（ＣＫＨＢ）が提供される。第１クロック信号
（ＣＫＨ）と第２クロック信号（ＣＫＨＢ）は互いに逆
の位相を有する。第１及び第２クロック信号ＣＫＨ、Ｃ
ＫＨＢのヂューティ期間は１／６６ｍｓ以下に設定され
ている。
【００５６】各ステージの各制御端子（ＣＴ）には次ス
テージの出力信号が制御信号として制御端子（ＣＴ）に
入力される。即ち、制御端子（ＣＴ）に入力される制御
信号はそれ自身の出力信号のヂューティ期間分だけ遅延
された信号になる。
【００５７】従って、各ステージの出力信号がシーケン
シャルにハイ状態のアクティブ区間と共に発生されるの
で、各出力信号のアクティブ区間と対応するデータライ
ンブロックが選択されてイネーブルされる。
【００５８】ダミーステージ（ＳＲＨ９）は前のステー
ジ（ＳＲＨ８）の制御端子（ＣＴ）に制御信号を提供す
るためのものである。
【００５９】図６を参照すれば、ゲート駆動回路１７０
は一つのシフトレジスタで構成される。図６のシフトレ
ジスタ１７０は、相互に縦続接続された複数のステージ
（ＳＲＣ1〜ＳＲＣ４）を含んでいる。即ち、各ステー
ジの出力端子（ＯＵＴ）が次ステージの入力端子（Ｉ
Ｎ）に連結される。ステージはゲートラインに対応する
１９２個のステージ（ＳＲＣ１〜ＳＲＣ１９２）と一つ
のダミステージ（ＳＲＣ１９３）とで構成される。各ス
テージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御
端子（ＣＴ）、クロック信号入力端子（ＣＫ）、第１電
源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を
有する。
【００６０】一番目ステージの入力端子（ＩＮ）には図
７に図示した開始信号（ＳＴ）が入力される。ここで開
始信号は垂直同期信号に同期されたパルス信号である。
【００６１】各ステージの出力信号（ＯＵＴ１〜ＯＵＴ
１９２）は対応する各ゲートラインに連結される。奇数
番目のステージ（ＳＲＣ1、ＳＲＣ３）には第1クロック
信号（ＣＫ）が提供され、偶数番目のステージ（ＳＲＣ
２、ＳＲＣ４）には第２クロック信号（ＣＫＢ）が提供
される。第１クロック信号（ＣＫ）と第２クロック信号
（ＣＫＢ）とは互いに逆の位相を有する。第１及び第２
クロック信号ＣＫ、ＣＫＢのヂューティ期間は１６．６
／１９２ｍｓになる。
【００６２】だから、データ駆動回路のシフトレジスタ
１６４のクロック信号のヂューティ期間に比べると、ゲ
ート駆動回路のシフトレジスタ１７０のクロック信号の
ヂューティ期間は約８倍以上になる。
【００６３】各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ
３）の各制御端子（ＣＴ）には次ステージ（ＳＲＣ２、
ＳＲＣ３、ＳＲＣ４）の出力信号（ＯＵＴ２、ＯＵＴ
３、ＯＵＴ４）が制御信号として入力される。即ち、制
御端子（ＣＴ）に入力される制御信号は自身の出力信号
のヂューティ期間分だけ遅延された信号になる。
【００６４】従って、各ステージの出力信号が、にハイ
状態というアクティブ区間を有するようにシーケンシャ
ルに発生されるので、各出力信号のアクティブ区間に対
応する水平ラインが選択される。
【００６５】上述したデータ駆動回路及びゲート駆動回
路のシフトレジスタの各ステージの具体的な回路構成を
図７を参照して説明する。
【００６６】図７を参照すると、シフトレジスタ１６
４、１７０の各ステージはプルアップ手段１８０、プル
ダウン手段１８２、プルアップ駆動手段１８４、プルダ
ウン駆動手段１８６、フローティング防止手段１８８、
ターンオン防止手段１９０を含む。
【００６７】プルアップ手段１８０は、クロック信号入
力端子（ＣＫ）にドレーンが連結され、第１ノード（Ｎ
１）にゲートが連結され、出力端子（ＯＵＴ）にソース
が連結されたプルアップＮＭＯＳトランジスター（ＮＴ
１）で構成される。
【００６８】プルダウン手段１８２は、出力端子（ＯＵ
Ｔ）にドレーンが連結され、第２ノード（Ｎ２）にゲー
トが連結され、ソースが第１電源電圧（ＶＳＳ）に連結
されたプルダウンＮＭＯＳトランジスター（ＮＴ２）で
構成される。
【００６９】プルアップ駆動手段１８４はキャパシタ
（Ｃ）、ＮＭＯＳトランジスター（ＮＴ３〜ＮＴ５）で
構成される。キャパシタ（Ｃ）は第１ノード（Ｎ１）と
出力端子（ＯＵＴ）との間に連結される。トランジスタ
ー（ＮＴ３）は入力端子（ＩＮ）にドレーン及びゲート
が共通に結合され、第１ノード（Ｎ１）にソースが連結
される。トランジスター（ＮＴ４）は第１ノード（Ｎ
１）にドレーンが連結され、第２ノード（Ｎ２）にゲー
トが連結され、ソースが第１電源電圧（ＶＳＳ）に連結
される。トランジスター（ＮＴ５）は第１ノード（Ｎ
１）にドレーンが連結され、制御端子（ＣＴ）にゲート
が連結され、ソースが第１電源電圧（ＶＳＳ）に連結さ
れる。
【００７０】プルダウン駆動手段１８６は二つのＮＭＯ
Ｓトランジスター（ＮＴ６、ＮＴ７）で構成される。ト
ランジスター（ＮＴ６）は第２電源電圧（ＶＤＤ）にド
レーンが結合され、制御端子（ＣＴ）にゲートが連結さ
れ、第２ノード（Ｎ２）にソースが連結される。トラン
ジスター（ＮＴ７）は第２ノード（Ｎ２）にドレーンが
連結され、入力端子（ＩＮ）にゲートが連結され、ソー
スが第１電源電圧（ＶＳＳ）に結合される。
【００７１】フローティング防止手段１８８は第２電源
電圧（ＶＤＤ）にドレーン及びゲートが共通連結され、
第２ノード（Ｎ２）にソースが連結されたＮＭＯＳトラ
ンジスター（ＮＴ８）で構成される。トランジスター
（ＮＴ８）は前記トランジスター（ＮＴ７）のサイズに
比べて相対的に十分に小さいサイズ、例えば１：２０程
度のサイズ比で構成される。
【００７２】ターンオン防止手段１９０は第２ノード
（Ｎ２）にドレーンが連結され、出力端子（ＯＵＴ）に
ゲートが連結され、第１電源電圧（ＶＳＳ）にソースが
連結されたＮＭＯＳトランジスター（ＮＴ９）で構成さ
れる。トランジスター（ＮＴ９）のサイズはトランジス
ター（ＮＴ７）のサイズに比べて約１：２の比を有す
る。
【００７３】図８に図示したように、第１及び第２クロ
ック信号（ＣＫ、ＣＫＢ）とスキャン開始信号（ＳＴ）
とがシフトレジスタ１７０に供給されるので、一番目ス
テージ（ＳＲＣ１）ではスキャン開始信号（ＳＴ）の先
端に応答して第１クロック信号（ＣＫ）のハイレベル区
間を所定時間（Ｔｄｒ１）遅延させ、出力端子に遅延し
た出力信号（ＯＵＴ１）を発生させる。
【００７４】スキャン開始信号（ＳＴ）のアクティブ区
間は第１クロック信号（ＣＫ）のハイレベル区間に比べ
て約１／４周期だけ先行する位相を有する。スキャン開
始信号（ＳＴ）のアクティブ区間はパルス先端、即ち立
上りエッジからのセットアップタイム（Ｔｓ１）とパル
ス後端、即ち立下りエッジまでのホールドタイム（Ｔｓ
２）とに分割される。
【００７５】従って、出力信号（ＯＵＴ１）の先端はホ
ールドタイム（Ｔｓ２）の始点から所定時間約２〜４μ
ｓ遅延した先端、即ち立上りエッジを有する。即ち、第
１クロック信号（ＣＫ）のアクティブ区間であるハイレ
ベル区間がＴｄｒ１という時間だけ遅延されて出力端子
（ＯＵＴ）に生じることになる。
【００７６】このような遅延特性は、プルアップ駆動手
段１８４のキャパシタ（Ｃ）が開始信号（ＳＴ）の先端
でトランジスター（ＮＴ４）がターンオフされた状態か
らトランジスター（ＮＴ３）を通じて充電され始め、キ
ャパシタ（Ｃ）の充電電圧がプルアップトランジスター
（ＮＴ１）のゲートソース間スレッショルド電圧よりも
高くなるとプルアップトランジスター（ＮＴ１）がター
ンオンされ、それによって、第１クロック信号（ＣＫ）
のハイレベル区間が出力端子に生じることに起因する。
【００７７】出力端子（ＯＵＴ）にクロック信号のハイ
レベル区間が生じると、この出力電圧がキャパシタ
（Ｃ）でブートストラップ（ＢＯＯＴＳＴＲＡＰ）さ
れ、プルアップトランジスター（ＮＴ１）のゲート電圧
がターンオン電圧（ＶＤＤ）よりも上昇することにな
る。従って、ＮＭＯＳトランジスターであるプルアップ
トランジスター（ＮＴ１）が完全（ｆｕｌｌ）導通状態
を維持することになる。
【００７８】一方、プルダウン駆動手段１８６では、ト
ランジスター（ＮＴ６）がターンオフされた状態である
開始信号（ＳＴ）の先端でトランジスター（ＮＴ７）が
ターンオンされるので、第２ノード（Ｎ２）の電位が第
１電源電圧（ＶＳＳ）までプルダウンされる。この時、
フローティング防止手段１８８のトランジスター（ＮＴ
８）はターンオン状態を維持するが、ターンオンされた
トランジスター（ＮＴ７）のサイズがトランジスター
（ＮＴ８）のサイズより約２０倍程度大きいために、第
２ノード（Ｎ２）は第２電源電圧（ＶＤＤ）から第１電
源電圧（ＶＳＳ）まで低下する。だから、プルダウント
ランジスター（ＮＴ２）はターンオン状態からターンオ
フ状態に変化する。
【００７９】出力端子（ＯＵＴ）にターンオン電圧（Ｖ
ＯＮ＝ＶＤＤ）が生じると、ターンオン防止手段１９０
のトランジスター（ＮＴ９）がターンオンされて、第２
ノード（Ｎ２）を第１電源電圧（ＶＳＳ）を用いて駆動
する能力が５０％程度増加する。だから、出力信号の立
上り時に、プルダウントランジスターのドレーンソース
間寄生キャパシタンスによる第２ノード（Ｎ２）の電圧
上昇を防止できる。従って、出力信号の立上り時に、プ
ルダウントランジスターがターンオンされる誤動作を確
実に防止することができる。
【００８０】このとき、出力端子（ＯＵＴ）の出力信号
（ＯＵＴ１）は、第１クロック信号（ＣＫ）のヂューテ
ィ期間分だけ遅延して生じることになる。
【００８１】出力端子（ＯＵＴ）の出力信号の電圧がタ
ーンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態まで下がると、
トランジスター（ＮＴ９）がターンオフされ、トランジ
スター（ＮＴ８）を通じて第２ノード（Ｎ２）に第２電
源電圧（ＶＤＤ）のみが供給される状態である。従っ
て、第２ノード（Ｎ２）の電位は第１電源電圧（ＶＳ
Ｓ）から第２電源電圧（ＶＤＤ）まで上昇を始める。第
２ノード（Ｎ２）の電位が上昇すると、トランジスター
（Ｎ４）がターンオンされ、従って、キャパシタの充電
電圧はトランジスター（ＮＴ４）を通じて放電される。
その結果、プルアップトランジスター（ＮＴ１）もター
ンオフされ始める。
【００８２】続いて、制御端子（ＣＴ）に提供される次
ステージの出力信号がターンオン電圧まで上昇するの
で、トランジスター（ＮＴ５、ＮＴ６）がターンオンさ
れる。だから、第２ノード（Ｎ２）の電位は上昇を開始
して、直ちにトランジスター（ＮＴ６、ＮＴ８）によっ
て提供される第２電源電圧（ＶＤＤ）に到達し、第１ノ
ード（Ｎ１）の電位はトランジスター（ＮＴ４、ＮＴ
５）を通じて第１電源電圧（ＶＳＳ）まで急速に低下す
る。
【００８３】だから、プルアップトランジスター（ＮＴ
１）はターンオンされ、プルダウントランジスター（Ｎ
Ｔ２）はターンオンされて、出力端子（ＯＵＴ）の電圧
は、第２電源電圧（ＶＤＤ）のターンオン電圧（ＶＯ
Ｎ）からターンオフ電圧（ＶＯＦＦ）まで低下する。
【００８４】制御端子（ＣＴ）に印加される次ステージ
の出力信号がロウレベルまで下降するためにトランジス
ター（ＮＴ６）がターンオフされるのであるが、第２ノ
ード（Ｎ２）はトランジスター（ＮＴ８）を通じて第２
電源電圧（ＶＤＤ）にバイアスされた状態を維持し、第
１ノード（Ｎ１）はターンオン状態を維持するトランジ
スター（ＮＴ４）を通じて第１電源電圧（ＶＳＳ）にバ
イアスされた状態を維持する。だから、長時間の使用に
よってトランジスター（ＮＴ２、ＮＴ４）のスレッショ
ルド電圧が上昇すとしても、第２ノード（Ｎ２）の電位
が第２電源電圧（ＶＤＤ）に維持されるので、プルダウ
ントランジスター（ＮＴ２）がターンオフされるなどと
いう誤動作の憂慮なく、安定的な動作を確保することが
できる。
【００８５】各ステージ（ＳＲＣ１〜ＳＲＣ４）は、上
述した方法と同じ態様で動作するので、出力信号（ＯＵ
Ｔ１〜ＯＵＴ４）は図９に図示したようにシーケンシャ
ルかつ安定的に発生することになる。
【００８６】図１０は、上述した本発明のシフトレジス
タに２インチパネルのゲートラインロード３０ｐＦを連
結してシミュレーションを行った結果を示している。図
１０に示されているように、出力信号（ＯＵＴ２、ＯＵ
Ｔ３）は、クロック信号（ＣＫ、ＣＫＢ）と比較してそ
れぞれ遅延している。出力信号の立上り時間（Ｔｒ）及
び立下り時間（Ｔｆ）は約１．５μｓであり、クロック
信号からの遅延立上り時間（Ｔｄｒ）及び遅延立下り時
間（Ｔｄｆ）は約０．３μｓであることが分かった。
【００８７】図１１は本発明による液晶パネル上に集積
されたゲート駆動回路のシフトレジスタにおいて提供さ
れる外部連結端子部のレイアウト図を示す。レイアウト
図の右側はＴＦＴ側であり、左側はフィルムケーブル側
である。図１１に示されているように、本発明ではシフ
トレジスタのために、５個の外部連結端子、開始信号入
力端子（ＳＴ）、第１クロック信号入力端子（ＣＫ）、
第２クロック信号入力端子（ＣＫＢ）、第１電源電圧端
子（ＶＯＦＦ又はＶＳＳ）、第２電源電圧端子（ＶＯＮ
又はＶＤＤ）のみを必要とする。従って、ガラス基板上
における端子部１７２の空間占有率を減らすことができ
る。
【００８８】図１２乃至図１４は、キャパシタを用いる
プルダウン制御技術を利用した従来のシフトレジスタの
出力特性と本発明のシフトレジスタの出力特性とを比較
した波形図である。
【００８９】図１２は、第２ノード（Ｎ２）の電圧波形
を比較するグラフである。図１２に示されているよう
に、区間Ａでは、実線で示されている本発明の波形が従
来技術による点線波形と比較して、より安定的なロウレ
ベル状態を維持している。
【００９０】図１３は、時間経過に伴う第２ノード（Ｎ
２）のハイレベルの状態変化を比較したグラフである。
点線で示されている従来技術は、実線の本発明と比較す
ると、時間経過に伴って徐々にレベルが下降する現象を
示している。これに対して、本発明では、フローティン
グ防止手段を通じて電源電圧ＶＤＤの供給状態が常に維
持されているため、時間の経過とは関係なく常に一定な
レベル状態が維持されている。
【００９１】図１４は出力端子における出力信号の波形
を比較したグラフである。実線で示されている本発明の
出力信号の波形は、点線の従来技術の出力信号の波形と
比較して、アクティブ状態（ハイレベル）ではより安定
的なハイレベル状態を維持している。更に、非アクティ
ブ状態（ロウレベル）でも、変動のない安定的なロウレ
ベルにバイアスされた状態を維持することが分かる。
【００９２】本発明によるデータ駆動回路１６０は、全
チャネル同時駆動方式（図１５を参照）ではなく、ブロ
ック駆動方式（図１６参照）を採択する。
【００９３】ａ−Ｓｉ ＴＦＴを用いてデータ駆動チッ
プの複雑なアナログ機能を具現することは、現在の技術
としては容易でない。しかし、スイッチングトランジス
ターを利用してブロック駆動をする場合には、データ駆
動チップから液晶表示パネルに提供されるビデオチャネ
ル数を著しく減少させることができる。ブロック駆動の
場合、ピックセル充電時間が減少するが、液晶表示パネ
ルのサイズが２インチである小型パネルの場合にはノー
トブックコンピュータやデスクトップコンピュータの液
晶モニターと比べて十分なラインタイムを有することが
できるので、ブロック駆動が可能である。解像度に従う
ピックセル充電時間は次の表１のごときものである。
【表１】
【００９４】ＵＸＧＡ級パネルではパネルサイズの大き
さに従うロードと遅延とを考慮すると、可能である充電
時間は７〜８μｓ程度である。従って、電流駆動能力が
同じデータ駆動チップを考慮する場合、２″パネルはＵ
ＸＧＡ級パネルに比べて約１０倍以上の充電時間を有す
る。従って、データラインを１０ブロックに分割してブ
ロック駆動をしても、２”パネルは、ＵＸＧＡ級パネル
と同一である充電特性を有することができる。
【００９５】従って、本発明では２″パネルでデータラ
インを８ブロックに分割してブロックを駆動する。だか
ら、５２８のビデオチャネルを８ブロックに分割する
と、各ブロックには６６のチャネルが割り当てられる。
従って、これを５２８個の全チャネル同時駆動方式（図
１５参照）と比較すると、データ駆動チップとパネル間
の連結チャネル数を５２８チャネルから６６チャネルま
で減少させることができる。
【００９６】本発明ではこのようなデータラインのブロ
ック駆動方式に採択し、各ブロックをシフトレジスタを
用いてシーケンシャルに選択するデータライン駆動回路
をパネル上に集積させ、それによって、データ駆動チッ
プとパネルとの連結端子数を１／８まで大幅に減らすこ
とができる。
【００９７】従って、本発明の実施形態では、総外部連
結端子は６６チャネル端子、データ制御用３端子、ゲー
ト制御用５端子、共通電圧（ＶＣＯＭ）用１端子が必要
となり、合計で７５個の外部連結端子のみが必要であ
る。
【００９８】このように、本発明によれば、外部連結端
子数を大幅に減らすことができるので、パネルの外郭サ
イズを著しく縮小することができ、原価を節減し生産性
を向上させることができ、パネル実装の軽量化で商品性
が向上する。
【００９９】図１７を参照すれば、ブロック駆動方式は
ゲートラインアクティブ区間で８個のブロックをシーケ
ンシャルにイネーブルさせるため、ブロック選択信号
（ＤＥ１〜ＤＥ８）がシフトレジスタ１６４を通じて生
じる。
【０１００】本発明では、１７６＊１９２の解像度を有
する２″パネルが８６μｓのゲートラインアクティブ期
間を有し、各ブロック選択信号のアクティブ期間が１０
μｓとなるように設計する。従って、ブロック駆動の際
にも十分なピックセル充電特性を維持することができ
る。
【０１０１】図１８乃至図２０は、スイッチングトラン
ジスター（ＳＷＴ）を幅４，０００μｍ、長さ５μｓの
ａ−Ｓｉ ＴＦＴとして設計し、２０Ｖの電圧を印加し
た場合における、ゲートライン駆動信号、データライン
ブロック選択信号及びピックセル充電特性のシミュレー
ション結果を各々示す。ここで、ゲートライン駆動信号
（ＯＵＴｉ）のアクティブ期間は８６μｓであり、デー
タラインブロック選択信号（ＤＥｉ）のアクティブ期間
は１０μｓである。
【０１０２】図２０に図示したように、上述したブロッ
ク駆動の際のシミュレーションの結果、９９％以上のピ
ックセル充電率を示すことが分かる。
【０１０３】以上、本発明の実施例によって詳細に説明
したが、本発明はこれに限定されず、本発明が属する技
術分野において通常の知識を有するものであれば本発明
の思想と精神を離れることなく、本発明を修正または変
更できるであろう。
【０１０４】即ち、上述した実施形態では、データ駆動
回路及びゲート駆動回路の両方において本発明のシフト
レジスタを採用した例を示した。しかし、データ駆動回
路又はゲート駆動回路いずれか一方にのみ本発明のシフ
トレジスタを採用するという修正又は変更実施は、当業
者には相当に容易である。
【０１０５】
【発明の効果】以上で説明したように、本発明では液晶
パネルのガラス基板に集積されるシフトレジスタに２個
のクロック信号を使用することで、外部連結端子の数を
減らすことができた。また、プルダウントランジスター
のゲートがディセーブル状態でフローティングされるこ
とを防止するため、第２電源電圧を継続的に供給するこ
とで、ａ−Ｓｉ ＮＭＯＳ ＴＦＴの経年変化によるス
レッショルド電圧の変化とは無関係に常に安定的な回路
動作が可能となる。
【０１０６】更に、２″パネルのような小型ａ−Ｓｉ
ＴＦＴパネルにおいてデータ駆動方式に関してシフトレ
ジスタを採用したブロック駆動方式を採択することで、
データ駆動チップとパネル間の連結チャネル数を大幅に
減らすことができる。
【図面の簡単な説明】
【図１】 ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構
成を示した概略図である。
【図２】 従来のａ−Ｓｉ ＬＣＤのＴＦＴ基板の構成
を示した概略図である。
【図３】 本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤの液
晶表示装置の分解斜視図である。
【図４】 本発明による望ましい一実施形態のａ−Ｓｉ
ＬＣＤのＴＦＴ基板の構成を示した図面ある。
【図５】 図４のデータ駆動回路のシフトレジスタのブ
ロック図である。
【図６】 図４のゲート駆動回路のシフトレジスタのブ
ロック図である。
【図７】 図５及び図６のシフトレジスタの各ステージ
の具体回路図である。
【図８】 図７の各部タイミング図である。
【図９】 図７の各ステージのシミュレーション出力波
形図である。
【図１０】 図７の出力信号のクロック信号に対した遅
延特性シミュレーション波形図である。
【図１１】 本発明によるゲート駆動回路の外部連結端
子部のレイアウト図である。
【図１２】 本発明のゲート駆動回路のシフトレジスタ
と従来技術の比較波形図である。
【図１３】 本発明のゲート駆動回路のシフトレジスタ
と従来技術の比較波形図である。
【図１４】 本発明のゲート駆動回路のシフトレジスタ
と従来技術の比較波形図である。
【図１５】 全チャネル同時駆動方式のパネルを説明す
るための図面である。
【図１６】 本発明によるブロック駆動方式のパネルを
説明するための図面である。
【図１７】 本発明によるブロック駆動方式の各部タイ
ミングを示した図面である。
【図１８】 スイッチングトランジスター（ＳＷＴ）を
幅４、０００μｍ。長さ５μｓのａ−Ｓｉ ＴＦＴで設
計し、２０Ｖの電圧を印加したとき、ゲートライン駆動
信号、データラインブロック選択信号及びピックセル充
電特性のシミュレーション結果を示した図面である。
【図１９】 スイッチングトランジスター（ＳＷＴ）を
幅４、０００μｍ。長さ５μｓのａ−Ｓｉ ＴＦＴで設
計し、２０Ｖの電圧を印加したとき、ゲートライン駆動
信号、データラインブロック選択信号及びピックセル充
電特性のシミュレーション結果を示した図面である。
【図２０】 スイッチングトランジスター（ＳＷＴ）を
幅４、０００μｍ。長さ５μｓのａ−Ｓｉ ＴＦＴで設
計し、２０Ｖの電圧を印加したとき、ゲートライン駆動
信号、データラインブロック選択信号及びピックセル充
電特性のシミュレーション結果を示した図面である。
【符号の説明】
１００ 液晶表示装置 １１０ 液晶表示パネルアセンブリ １１２ 液晶表示パネル １１２ａ ＴＦＴ基板 １１２ｂ カラーフィルタ基板 １１６ 統合印刷回路基板 １１８ 統合制御及びデータ駆動チップ １２０ バックライトアセンブリ １３０ シャーシ １４０ カバー １５０ 表示セルアレイ回路部 １６０ データ駆動回路 １６２、１６３、１７２ 外部連結端子部 １７０ ゲート駆動回路 １８０ プルアップ手段 １８２ プルダウン手段 １８８ フローティング防止手段 １９０ ターンオン防止手段
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA07 NA16 NC01 NC22 NC34 ND49 NE01 NF05 NF13 5C006 AC21 AF43 AF71 BB16 BC06 BC13 BC20 BF03 BF31 EB05 FA42 GA03 5C080 AA10 BB05 DD09 DD23 JJ02 JJ03 JJ04 JJ05 JJ06

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】複数のステージが縦続連結され、一番目の
    ステージでは開始信号が入力端子に結合され、各ステー
    ジの出力信号を順次に出力するシフトレジスタにおい
    て、 前記シフトレジスタの奇数番目のステージには第１クロ
    ック信号が提供され、偶数番目のステージには前記第１
    クロック信号と位相が反転された第２クロック信号が提
    供され、 前記各ステージは、 出力端子に前記第１及び第２クロック信号のうちで対応
    するクロック信号を提供するプルアップ手段と、 前記出力端子に第１電源電圧を提供するプルダウン手段
    と、 前記プルアップ手段の入力ノードに連結され、入力信号
    の先端に応答して前記プルアップ手段をターンオンさ
    せ、次ステージの出力信号の先端に応答して前記プルア
    ップ手段をターンオフさせるプルアップ駆動手段と、 前記プルダウン手段の入力ノードに連結され、前記入力
    信号の先端に応答して前記プルダウン手段をターンオフ
    させ、次ステージの出力信号の先端に応答して前記プル
    ダウン手段をターンオンさせるプルダウン駆動手段とを
    具備することを特徴とするシフトレジスタ。
  2. 【請求項２】前記各ステージは、 前記プルダウン手段の入力ノードに連結され前記プルダ
    ウン手段の入力ノードに常に第２電源電圧を連結して前
    記プルダウン手段の入力ノードがフローティングするこ
    とを防止するフローティング防止手段をさらに具備する
    ことを特徴とする請求項１に記載のシフトレジスタ。
  3. 【請求項３】前記各ステージは、 前記プルダウン手段の入力ノードに連結され前記出力端
    子の出力信号に応答して前記プルダウン手段の入力ノー
    ドに前記第１電源電圧を連結して前記プルダウン手段が
    ターンオンされることを防止するターンオン防止手段を
    さらに具備することを特徴とする請求項２に記載のシフ
    トレジスタ。
  4. 【請求項４】前記ターンオン防止手段は、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記出力端子にゲートが連結され、ソースが第１電
    源電圧に連結されたＮＭＯＳトランジスターにより構成
    することを特徴とする請求項３に記載のシフトレジス
    タ。
  5. 【請求項５】前記プルアップ駆動手段は、 前記プルアップ手段の入力ノードと前記出力端子との間
    に連結されたキャパシタと、 前記入力端子にドレーン及びゲートが共通に結合され、
    前記プルアップ手段の入力ノードにソースが連結された
    第１トランジスターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記プルダウン手段の入力ノードにゲートが連結さ
    れ、ソースが第１電源電圧に連結された第２トランジス
    ターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、次ステージの出力信号がゲートに結合され、ソース
    が第１電源電圧に連結された第３トランジスターとを具
    備することを特徴とする請求項２に記載のシフトレジス
    タ。
  6. 【請求項６】前記プルダウン駆動手段は、 第２電源電圧にドレーンが結合され、次ステージの出力
    信号がゲートに結合され、前記プルダウン手段の入力ノ
    ードにソースが結合された第４トランジスターと、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記入力信号がゲートに結合され、ソースが第１電
    源電圧に連結された第５トランジスターとを具備するこ
    とを特徴とする請求項５に記載のシフトレジスタ。
  7. 【請求項７】前記フローティング防止手段は、 前記第２電源電圧にドレーン及びゲートが連結され、前
    記プルダウン手段の入力ノードにソースが連結された第
    ６トランジスターにより構成され、 前記第６トランジスターは、前記第５トランジスターの
    サイズに比べて相対的に十分に小さいサイズを有するこ
    とを特徴とする請求項６に記載のシフトレジスタ。
  8. 【請求項８】前記第５トランジスターと第６トランジス
    ターのサイズ比は約２０：１程度であることを特徴とす
    る請求項７に記載のシフトレジスタ。
  9. 【請求項９】透明基板上に形成された表示セルアレイ回
    路と、データ駆動回路と、ゲート駆動回路とを含み、前
    記表示セルアレイ回路は複数のデータラインと複数のゲ
    ートラインとを含み、各表示セル回路は対応するデータ
    及びゲートライン対に連結された液晶表示装置におい
    て、 前記ゲート駆動回路は、複数のステージが縦続連結さ
    れ、一番目のステージには開始信号が入力端子に結合さ
    れ、各ステージの出力信号によって前記複数のゲートラ
    インを順次に選択するシフトレジスタにより構成し、前
    記シフトレジスタの奇数番目のステージには第１クロッ
    ク信号が提供され、偶数番目のステージには前記第１ク
    ロック信号と位相が反転された第２クロック信号が提供
    され、 前記各ステージは、 以前ステージの出力端子に連結された入力端子と、 対応するゲートラインに連結された出力端子と、 次ステージの出力端子に連結された制御端子と、 対応するクロック信号が入力されるクロック端子と、 前記クロック端子と前記出力端子との間に連結され、タ
    ーンオン時にクロック信号のヂューティ期間の間に前記
    対応するゲートラインをプルアップさせるプルアップ手
    段と、 前記出力端子と第１電源電圧との間に連結され、ターン
    オン時に前記対応するゲートラインを前記第１電源電圧
    にプルダウンさせるプルダウン手段と、 前記プルアップ手段の入力ノードに連結され、前記入力
    端子に供給される入力信号の先端に応答して前記プルア
    ップ手段をターンオンさせ、前記制御端子に供給される
    制御信号の先端に応答して前記プルアップ手段をターン
    オフさせるプルアップ駆動手段と、 前記プルダウン手段の入力ノードに連結され、前記入力
    信号の先端に応答して前記プルダウン手段をターンオフ
    させ、前記制御信号の先端に応答して前記プルダウン手
    段をターンオンさせるプルダウン駆動手段と、 前記プルダウン手段の入力ノードと第２電源電圧との間
    に連結され、前記プルダウン手段の入力ノードに常に第
    ２電源電圧を連結して前記プルダウン手段の入力ノード
    がフローティングすることを防止するフローティング防
    止手段とを具備することを特徴とする液晶表示装置。
  10. 【請求項１０】前記各ステージは、 前記プルダウン手段の入力ノードと第１電源電圧との間
    に連結され、前記出力端子の出力信号に応答して前記プ
    ルダウン手段の入力ノードに前記第１電源電圧を連結し
    て前記プルダウン手段がターンオンされることを防止す
    るターンオン防止手段をさらに具備することを特徴とす
    る請求項９に記載の液晶表示装置。
  11. 【請求項１１】前記ターンオン防止手段は、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記出力端子にゲートが連結され、ソースが第１電
    源電圧に連結されたＮＭＯＳトランジスターにより構成
    することを特徴とする請求項１０に記載の液晶表示装
    置。
  12. 【請求項１２】前記プルアップ駆動手段は、 前記プルアップ手段の入力ノードと前記出力端子との間
    に連結されたキャパシタと、 前記入力端子にドレーン及びゲートが共通に結合され、
    前記プルアップ手段の入力ノードにソースが連結された
    第１トランジスターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記プルダウン手段の入力ノードにゲートが連結さ
    れ、ソースが第１電源電圧に連結された第２トランジス
    ターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記制御端子にゲートが結合され、ソースが第１電
    源電圧に連結された第３トランジスターとを具備するこ
    とを特徴とする請求項１１に記載の液晶表示装置。
  13. 【請求項１３】前記プルダウン駆動手段は、 第２電源電圧にドレーンが結合され、前記制御端子にゲ
    ートが連結され、前記プルダウン手段の入力ノードにソ
    ースが結合された第４トランジスターと、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記入力端子にゲートが結合され、ソースが第１電
    源電圧に連結された第５トランジスターとを具備するこ
    とを特徴とする請求項１２に記載の液晶表示装置。
  14. 【請求項１４】前記フローティング防止手段は、 前記第２電源電圧にドレーン及びゲートが連結され、前
    記プルダウン手段の入力ノードにソースが連結された第
    ６トランジスターにより構成され、 前記第６トランジスターは前記第５トランジスターのサ
    イズに比べて相対的に十分に小さいサイズを有すること
    を特徴とする請求項１３に記載の液晶表示装置。
  15. 【請求項１５】前記第５トランジスターと第６トランジ
    スターのサイズ比は約２０：１程度であることを特徴と
    する請求項１４に記載の液晶表示装置。
  16. 【請求項１６】前記ゲート駆動回路に連結される外部連
    結端子は、第１クロック信号入力端子と、第２クロック
    信号入力端子と、開始信号入力端子と、第１電源電圧入
    力端子と、第２電源電圧入力端子との５端子を含むこと
    を特徴とする請求項９に記載の液晶表示装置。
  17. 【請求項１７】前記表示セルアレイ回路と、データ駆動
    回路と、ゲート駆動回路とのトランジスターはａ−Ｓｉ
    ＮＭＯＳ ＴＦＴにより構成することを特徴とする請
    求項９に記載の液晶表示装置。
  18. 【請求項１８】透明基板上に形成された表示セルアレイ
    回路と、データ駆動回路と、ゲート駆動回路とを含み、
    前記表示セルアレイ回路は複数のデータラインと複数の
    ゲートラインとを含み、各表示セル回路は対応するデー
    タ及びゲートライン対に連結された液晶表示装置におい
    て、 前記データ駆動回路は、複数のデータラインブロック及
    びシフトレジスタで構成され、 各データラインブロックはデータ入力端子とデータライ
    ンとの間にドレーン及びソースが各々連結され、ゲート
    がブロック選択端子に共通に連結された複数の駆動トラ
    ンジスターで構成され、 前記シフトレジスタは、複数のステージが縦続連結さ
    れ、一番目のステージにはブロック選択開始信号が入力
    端子に結合され、各ステージの出力信号によって前記複
    数のデータラインブロックを順次に選択し、前記シフト
    レジスタの奇数番目のステージには第１クロック信号が
    提供され、偶数番目のステージには前記第１クロック信
    号と位相が反転された第２クロック信号が提供され、 前記各ステージは、 以前ステージの出力端子が連結された入力端子と、 対応するデータラインブロックのブロック選択端子に連
    結された出力端子と、 次ステージの出力端子が連結された制御端子と、 対応するクロック信号が入力されるクロック端子と、 前記クロック端子と前記出力端子の間に連結され、ター
    ンオン時にクロック信号のヂューティ期間の間に前記対
    応するゲートラインをプルアップさせるプルアップ手段
    と、 前記出力端子と第１電源電圧との間に連結され、ターン
    オン時に前記対応するゲートラインを前記第１電源電圧
    にプルダウンさせるプルダウン手段と、 前記プルアップ手段の入力ノードに連結され、前記入力
    端子に供給される入力信号の先端に応答して前記プルア
    ップ手段をターンオンさせ、前記制御端子に供給される
    制御信号の先端に応答してプルアップ手段をターンオフ
    させるプルアップ駆動手段と、 前記プルダウン手段の入力ノードに連結され、前記入力
    信号の先端に応答して前記プルダウン手段をターンオフ
    させ、前記制御信号の先端に応答して前記プルダウン手
    段をターンオンさせるプルダウン駆動手段とを具備する
    ことを特徴とする液晶表示装置。
  19. 【請求項１９】前記各ステージは、 前記プルダウン手段の入力ノードと第２電源電圧との間
    に連結され、前記プルダウン手段の入力ノードに常に第
    ２電源電圧を連結して前記プルダウン手段の入力ノード
    がフローティングすることを防止するフローティング防
    止手段を具備することを特徴とする請求項１８に記載の
    液晶表示装置。
  20. 【請求項２０】前記各ステージは 前記プルダウン手段の入力ノードと第１電源電圧との間
    に連結され、前記出力端子の出力信号に応答して前記プ
    ルダウン手段の入力ノードに前記第１電源電圧を連結し
    て前記プルダウン手段がターンオンされることを防止す
    るターンオン防止手段をさらに具備することを特徴とす
    る請求項１９に記載の液晶表示装置。
  21. 【請求項２１】前記ターンオン防止手段は、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記出力端子にゲートが連結され、ソースが第１電
    源電圧に連結されたＮＭＯＳトランジスターにより構成
    することを特徴とする請求項２０に記載の液晶表示装
    置。
  22. 【請求項２２】前記プルアップ駆動手段は、 前記プルアップ手段の入力ノードと前記出力端子との間
    に連結されたキャパシタと、 前記入力端子にドレーン及びゲートが共通に結合され、
    前記プルアップ手段の入力ノードにソースが連結された
    第１トランジスターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記プルダウン手段の入力ノードにゲートが連結さ
    れ、ソースが第１電源電圧に連結された第２トランジス
    ターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記制御端子にゲートが結合され、ソースが第１電
    源電圧に連結された第３トランジスターとを具備するこ
    とを特徴とする請求項２１に記載の液晶表示装置。
  23. 【請求項２３】前記プルダウン駆動手段は、 第２電源電圧にドレーンが結合され、前記制御端子にゲ
    ートが連結され、前記プルダウン手段の入力ノードにソ
    ースが結合された第４トランジスターと、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記入力端子にゲートが結合され、ソースが第１電
    源電圧に連結された第５トランジスターとを具備するこ
    とを特徴とする請求項２２に記載の液晶表示装置。
  24. 【請求項２４】前記フローティング防止手段は、 前記第２電源電圧にドレーン及びゲートが連結され、前
    記プルダウン手段の入力ノードにソースが連結された第
    ６トランジスターにより構成され、 前記第６トランジスターは前記第５トランジスターのサ
    イズに比べて相対的に十分に小さいサイズを有すること
    を特徴とする請求項２３に記載の液晶表示装置。
  25. 【請求項２５】前記第５トランジスターと第６トランジ
    スターとのサイズ比は約２０：１程度であることを特徴
    とする請求項２４に記載の液晶表示装置。
  26. 【請求項２６】前記データ駆動回路に連結される外部連
    結端子は第１クロック信号入力端子と、第２クロック信
    号端子と、ブロック選択開始信号入力端子と、複数のデ
    ータ入力端子とを含むことを特徴とする請求項１８に記
    載の液晶表示装置。
  27. 【請求項２７】前記表示セルアレイ回路と、データ駆動
    回路と、ゲート駆動回路とのトランジスターはａ−Ｓｉ
    ＮＭＯＳ ＴＦＴにより構成することを特徴とする請
    求項１８に記載の液晶表示装置。
  28. 【請求項２８】下部透明基板と上部透明基板との間に液
    晶を封入した液晶表示モジュールを有する液晶表示装置
    において、 前記下部透明基板上に形成され、複数のデータラインと
    複数のゲートラインとを含み、複数の表示セル各々が対
    応するデータ及びゲートライン対に連結された表示セル
    アレイ回路と、 前記下部透明基板上に形成され、複数のステージが縦続
    連結され、一番目のステージではスキャン信号が入力端
    子に結合され、各ステージの出力信号によって前記複数
    のゲートラインを順次に選択する第１シフトレジスタに
    より構成されたゲート駆動回路と、 前記下部透明基板上に形成され、データ入力端子とデー
    タラインとの間にドレーン及びソースが各々連結され、
    ゲートがブロック選択端子に共通に連結された複数の駆
    動トランジスターにより構成された複数のデータライン
    ブロックと、複数のステージが従属連結され、一番目の
    ステージにはブロック選択開始信号が入力端子に結合さ
    れ、各々ステージの出力信号によって前記複数のデータ
    ラインブロックを順次に選択する第２シフトレジスタと
    で構成されたデータ駆動回路と、 統合制御及びデータ駆動チップが実装され、前記ゲート
    駆動回路及びデータ駆動回路の各入力端子に制御信号及
    びデータ信号を提供する可撓性印刷回路基板とを具備す
    ることを特徴とする液晶表示装置。
  29. 【請求項２９】前記第１及び第２シフトレジスタ各々
    は、 奇数番目のステージには第１クロック信号が提供され、
    偶数番目のステージには前記第１クロック信号と位相が
    反転された第２クロック信号が提供され、 前記各ステージは、 以前ステージの出力端子に連結された入力端子と、 対応するゲートラインまたはデータラインブロックに連
    結された出力端子と、 次ステージの出力端子に連結された制御端子と、 対応するクロック信号が入力されるクロック端子と、 前記クロック端子と前記出力端子との間に連結され、タ
    ーンオン時にクロック信号のヂューティ期間の間に前記
    出力端子をプルアップさせるプルアップ手段と、 前記出力端子と第１電源電圧との間に連結され、ターン
    オン時に前記対応するゲートラインを前記第１電源電圧
    にプルダウンさせるプルダウン手段と、 前記プルアップ手段の入力ノードに連結され、前記入力
    端子に供給される入力信号の先端に応答して前記プルア
    ップ手段をターンオンさせ、前記制御端子に供給される
    制御信号の先端に応答してプルアップ手段をターンオフ
    させるプルアップ駆動手段と、 前記プルダウン手段の入力ノードに連結され、前記入力
    信号の先端に応答して前記プルダウン手段をターンオフ
    させ、前記制御信号の先端に応答してプルダウン手段を
    ターンオンさせるプルダウン駆動手段と、 前記プルダウン手段の入力ノードと第２電源電圧との間
    に連結され、前記プルダウン手段の入力ノードに常に第
    ２電源電圧を連結して前記プルダウン手段の入力ノード
    がフローティングすることを防止するフローティング防
    止手段とを具備することを特徴とする請求項２８に記載
    の液晶表示装置。
  30. 【請求項３０】前記第１シフトレジスタに印加される第
    １及び第２クロック信号のヂューティ期間は、前記第２
    シフトレジスタに印加される第１及び第２クロック信号
    のヂューティ期間にデータラインブロックの数を乗算し
    た期間より大きいことを特徴とする請求項２８に記載の
    液晶表示装置。
  31. 【請求項３１】前記下部透明基板と可撓性印刷回路基板
    とを連結する外部連結端子は、 第１クロック信号入力端子と、第２クロック信号入力端
    子と、スキャン開始信号入力端子と、第１電源電圧入力
    端子と、第２電源電圧入力端子とのゲート駆動回路に連
    結される５端子と、 第１クロック信号入力端子と、第２クロック信号入力端
    子と、ブロック選択開始信号入力端子との、データ入力
    端子がデータ駆動回路に連結される制御用３端子とを含
    むことを特徴とする請求項２８に記載の液晶表示装置。
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