JP2018511071A

JP2018511071A - Ｇｏａ回路と液晶ディスプレイ

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Publication number: JP2018511071A
Application number: JP2017540746A
Authority: JP
Inventors: 肖軍城
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd; Wuhan China Star Optoelectronics Technology Co Ltd; TCL China Star Optoelectronics Technology Co Ltd
Current assignee: Wuhan China Star Optoelectronics Technology Co Ltd; TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2015-04-17
Filing date: 2015-04-30
Publication date: 2018-04-19
Anticipated expiration: 2035-04-30
Also published as: JP6542901B2; CN104795034B; CN104795034A; GB2548275B; GB2548275A; US20160307535A1; DE112015005435T5; KR20170108093A; US9589523B2; GB201708787D0; WO2016165162A1; KR102019578B1; RU2667458C1

Abstract

【課題】本発明は、ＧＯＡ回路における走査線のより良い充電を保証することができるとともに、回路は、各ノードの正常作動に有利である、ＧＯＡ回路と液晶ディスプレイを提供する。【解決手段】本発明によるＧＯＡ回路は、複数のＧＯＡユニットを備え、その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、ＮステージＧＯＡユニットは、Ｎステージプルアップ制御回路と、Ｎステージプルアップ回路と、Ｎステージ伝送回路と、Ｎステージプルダウン回路と、Ｎステージプルダウン維持回路と、からなり、その内、Ｎステージプルアップ回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第一クロック信号（ＣＫＮ１）を受信するとともに、第一クロック信号（ＣＫＮ１）が高電位の際、Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、Ｎステージ伝送回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第二クロック信号（ＣＫＮ２）を受信するとともに、Ｎステージ伝送信号ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御する。【選択図】図１

Description

本発明は液晶表示分野に関し、特にＧＯＡ回路と液晶ディスプレイに関する。

ＧａｔｅＤｒｉｖｅｒＯｎＡｒｒａｙ，略称ＧＯＡは、従来の薄膜トランジスタ液晶ディスプレイＡｒｒａｙ工程におけるＧａｔｅ走査駆動信号回路を、Ａｒｒａｙ基板上に実装させ、Ｇａｔｅに対して、順次走査を行う駆動方式の技術を実現させる。

低温ポリシリコン（ＬＴＰＳ）半導体薄膜トランジスタの発展につれて、ＬＴＰＳ半導体本体は、ずば抜けて高いキャリア移動度の特性によって、対応するパネル周辺の集積回路も、皆に注目される焦点であるとともに、ＳｙｓｔｅｍｏｎＰａｎｅｌ（ＳＯＰ）の関連する技術研究に取り組む人も多く、しだいに現実となってきている。

ＬＴＰＳ半導体は、比較的高い移動度を具える。しかしながら、その閾値電圧値は比較的低く（一般的におおよそ０Ｖ前後の低さ）、サブスレッショルド領域のスイングは、比較的小さいとともに、ＧＯＡ回路は閉鎖状態の際、多くの部品が、Ｖｔｈと接近、さらには、Ｖｔｈを上回る状況のもとで操作されることにより、回路におけるＴＦＴの漏電と作動電流のドリフトによって、ＬＴＰＳＧＯＡ回路設計の難度が増し、アモルファスシリコン半導体に適用される多くの走査駆動回路は、ＬＴＰＳＴＦＴ−ＬＣＤに簡単に応用することはできず、いくつか機能性の問題が存在する。このようにＩＧＺＯＧＯＡ回路が作動しようのない事態を直接招くので、回路設計の際、これらの部品の特性のＧＯＡ回路に対する影響を考慮する必要がある。

本発明は、ＧＯＡ回路における走査線のより良い充電を保証することができ、回路は各ノードの正常作動に有利である、ＧＯＡ回路と液晶ディスプレイを提供することを目的とする。

上記の問題を解決するため、本発明が採用する技術案は、複数のＧＯＡユニットを備えるとともに液晶ディスプレイに用いられるＧＯＡ回路を提供する。その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、ＮステージＧＯＡユニットは、Ｎステージプルアップ制御回路と、Ｎステージプルアップ回路と、Ｎステージ伝送回路と、Ｎステージプルダウン回路と、Ｎステージプルダウン維持回路と、からなり、その内、Ｎステージプルアップ回路及びＮステージプルダウン維持回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と、第Ｎステージ水平走査線Ｇ（Ｎ）にそれぞれ接続され、Ｎステージプルアップ制御回路と、Ｎステージプルダウン回路と、Ｎステージ伝送回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）に接続される。Ｎステージプルアップ回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第一クロック信号ＣＫＮ１を受信するとともに、第一クロック信号ＣＫＮ１が高電位の際、Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、Ｎステージ伝送回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第二クロック信号ＣＫＮ２を受信するとともに、Ｎステージ伝送信号ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御する。その内、第二クロック信号ＣＫＮ２のパルス幅は、第一クロック信号ＣＫＮ１のパルス幅より大きい。その内、Ｎステージプルダウン維持回路は、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、第四トランジスタＴ４と、第五トランジスタＴ５と、第六トランジスタＴ６と、第七トランジスタＴ７と、第八トランジスタＴ８と、第九トランジスタＴ９と、第十トランジスタＴ１０と、第十一トランジスタＴ１１と、からなる。第一トランジスタＴ１のそのゲート電極及びドレイン電極は、直流高電圧Ｈと接続される。第二トランジスタＴ２のそのゲート電極は、第一トランジスタＴ１のソース電極と接続され、ドレイン電極は、直流高電圧Ｈと接続され、ソース電極は、第一公共点Ｐ（Ｎ）と接続される。第三トランジスタＴ３のそのゲート電極は、第Ｎステージゲート電極信号Ｑ（Ｎ）と接続され、ドレイン電極は第一トランジスタＴ１のソース電極と接続され、ソース電極は第一直流低電圧ＶＳＳ１と接続される。第四トランジスタＴ４のそのゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ドレイン電極は、公共点Ｐ（Ｎ）と接続される。第五トランジスタＴ５のそのゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ドレイン電極は公共点Ｐ（Ｎ）と接続される。第六トランジスタＴ６のそのゲート電極は、第四トランジスタＴ４のソース電極と接続され、ドレイン電極は第五トランジスタのソース電極と接続され、ソース電極は、第三直流低電圧ＶＳＳ３と接続される。第七トランジスタＴ７のそのゲート電極は、第四トランジスタＴ４のソース電極と接続され、ソース電極は第三直流低電圧ＶＳＳ３と接続される。第八トランジスタＴ８のそのゲート電極及びドレイン電極は、直流高電圧Ｈと接続される。第九トランジスタＴ９のそのゲート電極は、第八トランジスタＴ８のソース電極と接続され、ドレイン電極は、直流高電圧Ｈと接続され、ソース電極は、第五トランジスタＴ５のソース電極と接続される。第十トランジスタＴ１０のそのゲート電極は、公共点Ｐ（Ｎ）と接続され、ドレイン電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ソース電極は、第二直流低電圧ＶＳＳ２と接続される。第十一トランジスタＴ１１のそのゲート電極は、公共点Ｐ（Ｎ）と接続され、ドレイン電極は、第Ｎステージ水平走査線Ｇ（Ｎ）と接続され、ソース電極は、第二直流低電圧ＶＳＳ２と接続される。その内、第一直流低電圧ＶＳＳ１は、第二直流低電圧ＶＳＳ２より大きく、第二直流低電圧ＶＳＳ２は、第三直流低電圧ＶＳＳ３より大きい。その内、Ｎステージ伝送回路は、さらに、ＮステージブーストラップコンデンサＣｂを備え、ＮステージブーストラップコンデンサＣｂは、第Ｎステージゲート電極信号点Ｑ（Ｎ）及び第Ｎステージ水平走査線Ｇ（Ｎ）の間に接続される。

上記の問題を解決するため、本発明が採用する技術案は、複数のＧＯＡユニットを備えるとともに液晶ディスプレイに用いられるＧＯＡ回路を提供する。その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、ＮステージＧＯＡユニットは、Ｎステージプルアップ制御回路と、Ｎステージプルアップ回路と、Ｎステージ伝送回路と、Ｎステージプルダウン回路と、Ｎステージプルダウン維持回路と、からなり、その内、Ｎステージプルアップ回路及びＮステージプルダウン維持回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と、第Ｎステージ水平走査線Ｇ（Ｎ）にそれぞれ接続され、Ｎステージプルアップ制御回路と、Ｎステージプルダウン回路と、Ｎステージ伝送回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）に接続される。Ｎステージプルアップ回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第一クロック信号ＣＫＮ１を受信するとともに、第一クロック信号ＣＫＮ１が高電位の際、Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行う。Ｎステージ伝送回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第二クロック信号ＣＫＮ２を受信するとともに、Ｎステージ伝送信号ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御する。その内、第二クロック信号ＣＫＮ２のパルス幅は、第一クロック信号ＣＫＮ１のパルス幅より大きい。

その内、Ｎステージプルダウン維持回路は、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、第四トランジスタＴ４と、第五トランジスタＴ５と、第六トランジスタＴ６と、第七トランジスタＴ７と、第八トランジスタＴ８と、第九トランジスタＴ９と、第十トランジスタＴ１０と、第十一トランジスタＴ１１と、からなる。第一トランジスタＴ１のそのゲート電極及びドレイン電極は、直流高電圧Ｈと接続される。第二トランジスタＴ２のそのゲート電極は、第一トランジスタＴ１のソース電極と接続され、ドレイン電極は、直流高電圧Ｈと接続され、ソース電極は、第一公共点Ｐ（Ｎ）と接続される。第三トランジスタＴ３のそのゲート電極は、第Ｎステージゲート電極信号Ｑ（Ｎ）と接続され、ドレイン電極は、第一トランジスタＴ１のソース電極と接続され、ソース電極は、第一直流低電圧ＶＳＳ１と接続される。第四トランジスタＴ４のそのゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ドレイン電極は、公共点Ｐ（Ｎ）と接続される。第五トランジスタＴ５のそのゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ドレイン電極は、公共点Ｐ（Ｎ）と接続される。第六トランジスタＴ６のそのゲート電極は、第四トランジスタＴ４のソース電極と接続され、ドレイン電極は、第五トランジスタＴ５のソース電極と接続され、ソース電極は、第三直流低電圧ＶＳＳ３と接続される。第七トランジスタＴ７のそのゲート電極は、第四トランジスタＴ４のソース電極と接続され、ソース電極は、第三直流低電圧ＶＳＳ３と接続される。第八トランジスタＴ８のそのゲート電極及びドレイン電極は、直流高電圧Ｈと接続される。第九トランジスタＴ９のそのゲート電極は、第八トランジスタＴ８のソース電極と接続され、ドレイン電極は、直流高電圧Ｈと接続され、ソース電極は、第五トランジスタＴ５のソース電極と接続される。第十トランジスタＴ１０のそのゲート電極は、公共点Ｐ（Ｎ）と接続され、ドレイン電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ソース電極は、第二直流低電圧ＶＳＳ２と接続される。第十一トランジスタＴ１１のそのゲート電極は、公共点Ｐ（Ｎ）と接続され、ドレイン電極は、第Ｎステージ水平走査線Ｇ（Ｎ）と接続され、ソース電極は、第二直流低電圧ＶＳＳ２と接続される。その内、第一直流低電圧ＶＳＳ１は、第二直流低電圧ＶＳＳ２より大きく、第二直流低電圧ＶＳＳ２は、第三直流低電圧ＶＳＳ３より大きい。

そのうち、Ｎステージプルダウン維持回路は、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、第四トランジスタＴ４と、第五トランジスタＴ５と、第六トランジスタＴ６と、第九トランジスタＴ９と、第十トランジスタＴ１０と、第十一トランジスタＴ１１と、からなる。その内、第九トランジスタＴ９のゲート電極は、公共点Ｐ（Ｎ）と接続される。

そのうち、Ｎステージプルダウン維持回路は、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、第四トランジスタＴ４と、第六トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８と、第九トランジスタＴ９と、第十トランジスタＴ１０と、第十一トランジスタＴ１１と、からなる。その内、第六トランジスタＴ６のドレイン電極及び第九トランジスタＴ９のソース電極は、第四トランジスタＴ４のソース電極と接続され、第六トランジスタＴ６のゲート電極及び第七薄膜トランジスタＴ７のゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続される。

そのうち、Ｎステージプルダウン維持回路は、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、第四トランジスタＴ４と、第六トランジスタＴ６と、第九トランジスタＴ９と、第十トランジスタＴ１０と、第十一トランジスタＴ１１と、からなる。その内、第九トランジスタＴ９のゲート電極は、第二トランジスタＴ２のゲート電極と接続される。

そのうち、第九トランジスタＴ９のゲート電極は、公共点Ｐ（Ｎ）と接続される。

そのうち、Ｎステージ伝送回路は、さらに、ＮステージブーストラップコンデンサＣｂを備え、ＮステージブーストラップコンデンサＣｂは、第Ｎステージゲート電極信号点Ｑ（Ｎ）及び第Ｎステージ水平走査線Ｇ（Ｎ）の間に接続される。

そのうち、Ｎステージプルダウン回路の制御端には、第三クロック信号ＸＣＮＫ２を入力する。その内、第一クロック信号ＣＫＮ１のデューティ比は、５０％より小さいとともに、第一クロック信号ＣＫＮ１の高レベルの開始時間及び第二クロック信号ＣＫＮ２の高レベルの開始時間は同じである。第三クロック信号ＸＣＮＫ２の高レベルは、第二クロック信号ＣＫＮ２の低レベルに対応し、第三クロック信号ＸＣＮＫ２の低レベルは、第二クロック信号ＣＫＮ２の高レベルに対応する。

そのうち、Ｎステージプルダウン回路の制御端には、第三クロック信号ＸＣＮＫ２を入力する。その内、第一クロック信号ＣＫＮ１のデューティ比は、５０％より小さいとともに、第一クロック信号ＣＫＮ１の高レベルの終了時間及び第二クロック信号ＣＫＮ２の高レベルの終了時間は同じである。第三クロック信号ＸＣＮＫ２の高レベルは、第二クロック信号ＣＫＮ２の低レベルに対応し、第三クロック信号ＸＣＮＫ２の低レベルは、第二クロック信号ＣＫＮ２の高レベルに対応する。

上記の問題を解決するため、本発明が採用する技術案は、液晶ディスプレイを提供し、本液晶ディスプレイは、上記のＧＯＡ回路を備える。

本発明の有益な効果は以下の通りである。従来の技術との違いは、本発明は、Ｎステージプルアップ回路とＮステージ伝送回路に対して、異なる二種のクロック信号にパルス幅を入力することによって、出力信号と伝送信号を剥離させ、それにより、Ｑ（Ｎ）点を比較的良い高電位に上昇させ、出力信号の遅延を減らし、ＧＯＡ回路における走査線のより良い充電を保証することができ、回路は各ノードの正常作動に有利である、という点である。

本発明のＧＯＡ回路の実施例１における複数のＧＯＡユニットの縦続接続の構造を示した概略図である。本発明のＧＯＡ回路の実施例１におけるＧＯＡユニットの構造を示した概略図である。本発明のＧＯＡ回路の実施例２におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本発明のＧＯＡ回路の実施例２におけるＧＯＡユニットの各ノードの第一種電圧波形を示した概略図である。本発明のＧＯＡ回路の実施例２におけるＧＯＡユニットの各ノードの第二種電圧波形を示した概略図である。本発明のＧＯＡ回路の実施例３におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本発明のＧＯＡ回路の実施例４におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本発明のＧＯＡ回路の実施例５におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本発明のＧＯＡ回路の実施例６におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。

（実施例１）
図１を参照する。図１は、本発明のＧＯＡ回路の実施例１における複数のＧＯＡユニットの縦続接続の構造を示した概略図である。前記ＧＯＡ回路は、複数のＧＯＡユニットを備え、その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行う。

図２を参照する。図２は、本発明のＧＯＡ回路の実施例１におけるＧＯＡユニットの構造を示した概略図である。ＮステージステージＧＯＡユニットは、Ｎステージステージプルアップ制御回路１０１と、Ｎステージプルアップ回路１０２と、Ｎステージ伝送回路１０３と、Ｎステージプルダウン回路１０４と、Ｎステージプルダウン維持回路１０５と、からなる。その内、Ｎステージプルアップ回路１０３及びＮステージプルダウン維持回路１０５は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と、第Ｎステージ水平走査線Ｇ（Ｎ）にそれぞれ接続され、Ｎステージプルアップ制御回路１０１と、Ｎステージプルダウン回路１０４と、Ｎステージ伝送回路１０３は、第Ｎステージゲート電極信号点Ｑ（Ｎ）に接続される。Ｎステージプルアップ回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第一クロック信号ＣＫＮ１を受信するとともに、第一クロック信号ＣＫＮ１が高電位の際、Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行う。Ｎステージ伝送回路は、第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第二クロック信号ＣＫＮ２を受信するとともに、Ｎステージ伝送信号ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御する。その内、第二クロック信号ＣＫＮ２のパルス幅は、第一クロック信号ＣＫＮ１のパルス幅より大きい。

具体的には、Ｎステージプルアップ制御回路１０１は、上級ＧＯＡユニットの高電位のＳＴ（Ｎ−１）信号を受信する際、開くとともに、第Ｎステージゲート電極信号点Ｑ（Ｎ）の電位を高電位に上昇させることによって、Ｎステージプルアップ回路１０２及びＮステージ伝送回路１０３が開き、それによって、Ｎステージプルアップ回路１０２及びＮステージ伝送回路１０３は、第一クロック信号ＣＫＮ１及び第二クロック信号ＣＫＮ２をそれぞれ出力し、出力後、Ｎステージプルダウン回路１０４とプルダウン第Ｎステージゲート電極信号点Ｑ（Ｎ）の電位は、低電位となり、Ｎステージプルダウン維持回路１０５は、第Ｎステージゲート電極信号点Ｑ（Ｎ）及び第Ｎステージ水平走査線Ｇ（Ｎ）の電位を低電位に維持する。

従来の技術と区別するために、本実施例は、Ｎステージプルアップ回路とＮステージ伝送回路に対して、異なる二種のクロック信号にパルス幅を入力することによって、出力信号と伝送信号を剥離させ、それにより、Ｑ（Ｎ）点を比較的良い高電位に上昇させ、出力信号の遅延を減らし、ＧＯＡ回路における走査線のより良い充電を保証することができ、回路は各ノードの正常作動に有利である。

（実施例２）
図３を参照する。本発明のＧＯＡ回路の実施例２におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。前記ＮステージＧＯＡユニットは、Ｎステージプルアップ制御回路３０１と、Ｎステージプルアップ回路３０２と、Ｎステージ伝送回路３０３と、Ｎステージプルダウン回路３０４と、Ｎステージプルダウンと、Ｎステージプルダウン維持回路３０５と、からなる。その内、Ｎステージプルアップ回路３０２及びＮステージプルダウン維持回路３０５は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と、第Ｎステージ水平走査線Ｇ（Ｎ）にそれぞれ接続され、Ｎステージプルアップ制御回路３０１と、Ｎステージプルダウン回路３０４と、Ｎステージ伝送回路３０３は、第Ｎステージゲート電極信号点Ｑ（Ｎ）に接続される。Ｎステージプルアップ回路３０２及びＮステージ伝送回路３０３は、Ｑ（Ｎ）が高レベルの際開くとともに、第一クロック信号ＣＫＮ１及び第二クロック信号ＣＫＮ２における出力をそれぞれ受信し、第二クロック信号ＣＫＮ２のパルス幅は、第一クロック信号ＣＫＮ１のパルス幅より大きい。

そのうち、Ｎステージプルダウン維持回路３０５は、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、第四トランジスタＴ４と、第五トランジスタＴ５と、第六トランジスタＴ６と、第七トランジスタＴ７と、第八トランジスタＴ８と、第九トランジスタＴ９と、第十トランジスタＴ１０と、第十一トランジスタＴ１１と、からなる。第一トランジスタＴ１のそのゲート電極及びドレイン電極は、直流高電圧Ｈと接続される。第二トランジスタＴ２のそのゲート電極は、第一トランジスタＴ１のソース電極と接続され、ドレイン電極は、直流高電圧Ｈと接続され、ソース電極は、第一公共点Ｐ（Ｎ）と接続される。第三トランジスタＴ３のそのゲート電極は、第Ｎステージゲート電極信号Ｑ（Ｎ）と接続され、ドレイン電極は、第一トランジスタＴ１のソース電極と接続され、ソース電極は、第一直流低電圧ＶＳＳ１と接続される。第四トランジスタＴ４のそのゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ドレイン電極は、公共点Ｐ（Ｎ）と接続される。第五トランジスタＴ５のそのゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ドレイン電極は、公共点Ｐ（Ｎ）と接続される。第六トランジスタＴ６のそのゲート電極は、第四トランジスタＴ４のソース電極と接続され、ドレイン電極は、第五トランジスタＴ５のソース電極と接続され、ソース電極は、第三直流低電圧ＶＳＳ３と接続される。第七トランジスタＴ７のそのゲート電極は、第四トランジスタＴ４のソース電極と接続され、ソース電極は、第三直流低電圧ＶＳＳ３と接続される。第八トランジスタＴ８のそのゲート電極及びドレイン電極は、直流高電圧Ｈと接続される。第九トランジスタＴ９のそのゲート電極は、第八トランジスタＴ８のソース電極と接続され、ドレイン電極は、直流高電圧Ｈと接続され、ソース電極は、第五トランジスタＴ５のソース電極と接続される。第十トランジスタＴ１０のそのゲート電極は、公共点Ｐ（Ｎ）と接続され、ドレイン電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続され、ソース電極は、第二直流低電圧ＶＳＳ２と接続される。第十一トランジスタＴ１１のそのゲート電極は、公共点Ｐ（Ｎ）と接続され、ドレイン電極は、第Ｎステージ水平走査線Ｇ（Ｎ）と接続され、ソース電極は、第二直流低電圧ＶＳＳ２と接続される。その内、第一直流低電圧ＶＳＳ１は、第二直流低電圧ＶＳＳ２より大きく、第二直流低電圧ＶＳＳ２は、第三直流低電圧ＶＳＳ３より大きい。

図４を参照する。図４は、本発明のＧＯＡ回路の実施例２におけるＧＯＡユニットの各ノードの第一種電圧波形を示した概略図である。前記波形において、Ｎステージプルダウン回路の制御端には、ＸＣＫＮ２を入力する。以下は第二クロック信号ＣＫＮ２の二つの周期を例にあげて、回路作動原理を紹介する。

第一作用区間は、以下の通りである。前ステージの伝送信号ＳＴ（Ｎ−１）は、低電位であるため、Ｎステージプルアップ制御回路３０１及びＮステージ伝送回路は、いずれも閉鎖され、この時、Ｔ３と、Ｔ４と、Ｔ５も閉鎖される。しかしながら、Ｔ１とＴ２の開き、及びＨ信号の入力によって、公共点Ｐ（Ｎ）は高電位となり、それによりＴ１０とＴ１１が開き、プルダウン第Ｎステージゲート電極信号Ｑ（Ｎ）及び第Ｎステージゲート電極信号点Ｑ（Ｎ）の電位をそれぞれプルダウンする。

第二作用区間は、以下の通りである。第一クロック信号ＣＫＮ１だけが変化するため、その他クロック信号及び伝送信号は、変化しない。しかしながら、Ｎステージプルアップ回路の閉鎖によって、その他ノードの電位は、いずれも変化しない。

第三作用区間は、以下の通りである。前ステージの伝送信号ＳＴ（Ｎ−１）は、高電位であり、Ｎステージプルアップ制御回路３０１は開き、第Ｎステージゲート電極信号点Ｑ（Ｎ）は上昇し、公共点Ｐ（Ｎ）は低電位となり、Ｎステージプルアップ回路３０２及びＮステージ伝送回路３０３はいずれも開き、Ｇ（Ｎ）は、ＣＫＮ１と同じであり、ＳＴ（Ｎ）は、ＣＫＮ２と同じである。

第四作用区間は、以下の通りである。コンデンサＣｂのブートストラップ作用によって、第Ｎステージゲート電極信号点Ｑ（Ｎ）は、高電位を継続的に保持させ、Ｇ（Ｎ）は、ＣＫＮ１と同じであり、ＳＴ（Ｎ）は、ＣＫＮ２と同じである。

第五作用区間は以下の通りである。第二クロック信号ＣＫＮ２は、高電位に変化し、高電位のＮステージ伝送信号ＳＴ（Ｎ）を出力するとともに、コンデンサＣｂは、第Ｎステージゲート電極信号点Ｑ（Ｎ）の電位を更に高く上昇させることにより、Ｎステージプルアップ回路３０２及びＮステージ伝送回路３０３の自由な出力を保証する。

第六作用区間は、以下の通りである。第Ｎステージゲート電極信号点Ｑ（Ｎ）の電位は、再度上昇し更に高くなり、ＣＫＮ１は、高電位となり、第Ｎステージ水平走査線Ｇ（Ｎ）は、スムーズに高電位信号を出力する。

第七作用区間では、ＸＣＫＮ２は、高電位に変化し、プルダウンＮステージゲート電極信号点Ｑ（Ｎ）の電位と、Ｎステージプルアップ回路３０２及びＮステージ伝送回路３０３は、いずれも閉鎖され、第Ｎステージ水平走査線Ｇ（Ｎ）及び伝送信号ＳＴ（Ｎ）は、低電位である。

第八作用区間は、以下の通りである。各電位は、第七作用区間と類似しており、各出力は、低電位を維持する。

上記実施例において、Ｎステージプルダウン回路の制御端には、第三クロック信号ＸＣＮＫ２を入力する。その内、第一クロック信号ＣＫＮ１のデューティ比は、５０％より小さいとともに、第一クロック信号ＣＫＮ１の高レベルの開始時間及び第二クロック信号ＣＫＮ２の高レベルの開始時間は同じである。第三クロック信号ＸＣＮＫ２の高レベルは、第二クロック信号ＣＫＮ２の低レベルに対応し、第三クロック信号ＸＣＮＫ２の低レベルは、第二クロック信号ＣＫＮ２の高レベルに対応する。

図５を参照する。図５は、本発明のＧＯＡ回路の実施例２におけるＧＯＡユニットの各ノードの第二種電圧波形を示した概略図である。

前記第二種波形は、第一種波形と類似しているが、異なるのは、第一クロック信号ＣＫＮ１の位相が左に四分の一周期移動する点であり、それにより、第Ｎステージゲート電極信号点Ｑ（Ｎ）における第六作用区間の電位が若干下降し、第Ｎステージ水平走査線Ｇ（Ｎ）が第五作用区間において出力する。

上記実施例において、Ｎステージプルダウン回路の制御端には、第三クロック信号ＸＣＮＫ２を入力する。その内、第一クロック信号ＣＫＮ１のデューティ比は、５０％より小さいとともに、第一クロック信号ＣＫＮ１の高レベルの終了時間及び第二クロック信号ＣＫＮ２の高レベルの終了時間は同じである。第三クロック信号ＸＣＮＫ２の高レベルは、第二クロック信号ＣＫＮ２の低レベルに対応し、第三クロック信号ＸＣＮＫ２の低レベルは、第二クロック信号ＣＫＮ２の高レベルに対応する。

当然、第一クロック信号ＣＫＮ１の高レベルの開始時間と終了時間は、第二クロック信号ＣＫＮ２の高レベル開始時間と終了時間といずれも同じでなくてもよく、また、第一クロック信号ＣＫＮ１の高レベル区間は、第二クロック信号ＣＫＮ２の高レベル区間内でもいい。

（実施例３）
図６を参照する。図６は、本発明のＧＯＡ回路の実施例３におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本実施例と実施例２との違いは、Ｎステージプルダウン維持回路６０５が第七トランジスタＴ７及び第八トランジスタＴ８を備えない点である。第九トランジスタＴ９のゲート電極は、公共点Ｐ（Ｎ）と接続される。本実施例は、ＴＦＴトランジスタを二つ減らすことで、回路を簡素化させ、消費電力を下げる。

（実施例４）
図７を参照する。図７は、本発明のＧＯＡ回路の実施例４におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本実施例と実施例３との違いは、Ｎステージプルダウン維持回路７０５が、第五トランジスタＴ５を備えない点である。第六トランジスタＴ６のドレイン電極及び第九トランジスタＴ９のソース電極は、第四トランジスタのソース電極と接続され、第六トランジスタＴ６のゲート電極及び第七トランジスタＴ７のゲート電極は、第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続される。

（実施例５）
図８を参照する。図８は、本発明のＧＯＡ回路の実施例５におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本実施例と、実施例４との違いは、Ｎステージプルダウン維持回路８０５が、第七トランジスタＴ７及び第八トランジスタＴ８を備えない点である。第九トランジスタのゲート電極は、第二トランジスタＴ２のゲート電極と接続される。本実施例は、従来の回路の要点を信号として利用し、直流高電位信号Ｈの接続を減らし、回路を簡素化させる。

（実施例６）
図９を参照する。図９は、本発明のＧＯＡ回路の実施例６におけるＧＯＡユニットの具体的な回路の接続を示した概略図である。本実施例は、実施例５の一種変形で、その原理は類似している。

上記各種実施例におけるＮステージ伝送回路のブーストラップコンデンサＣｂは、全て取り除くことができる。

本発明の液晶ディスプレイの実施例１において、前記液晶ディスプレイは、上記のあらゆる実施例におけるＧＯＡ回路を備える。

以上前記の内容は、本発明の実施例に過ぎず、本発明の特許請求の範囲を制限するものではない。本発明の明細書と図の内容を用いて行った同様の効果をもつ構造や同様の効果をもつ工程の変更（直接的に、或いは、間接的にその他関連のある技術領域に運用したもの）は、同様にいずれも、本発明の特許の保護範囲に含まれる。

１０１Ｎステージステージプルアップ制御回路
１０２Ｎステージプルアップ回路
１０３Ｎステージ伝送回路
１０４Ｎステージプルダウン回路
１０５Ｎステージプルダウン維持回路
３０１Ｎステージプルアップ制御回路
３０２Ｎステージプルアップ回路
３０３Ｎステージ伝送回路
３０４Ｎステージプルダウン回路
３０５Ｎステージプルダウン維持回路
ＣｂＮステージブーストラップコンデンサ
ＣＫＮ１第一クロック信号
ＣＫＮ２第二クロック信号
Ｇ（Ｎ）第Ｎステージ水平走査線
Ｈ直流高電圧
Ｐ（Ｎ）第一公共点
Ｑ（Ｎ）第Ｎステージゲート電極信号点
ＳＴ（Ｎ）Ｎステージ伝送信号
Ｔ１第一トランジスタ
Ｔ２第二トランジスタ
Ｔ３第三トランジスタ
Ｔ４第四トランジスタ
Ｔ５第五トランジスタ
Ｔ６第六トランジスタ
Ｔ７第七トランジスタ
Ｔ８第八トランジスタ
Ｔ９第九トランジスタ
Ｔ１０第十トランジスタ
Ｔ１１第十一トランジスタ
ＶＳＳ１第一直流低電圧
ＶＳＳ２第二直流低電圧
ＶＳＳ３第三直流低電圧
ＸＣＮＫ２第三クロック信号

Claims

複数のＧＯＡユニットを備えるとともに液晶ディスプレイに用いられる前記ＧＯＡ回路であって、
その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線（Ｇ（Ｎ））に対して充電を行い、
前記ＮステージＧＯＡユニットは、Ｎステージプルアップ制御回路と、Ｎステージプルアップ回路と、Ｎステージ伝送回路と、Ｎステージプルダウン回路と、Ｎステージプルダウン維持回路とからなり、
その内、前記Ｎステージプルアップ回路及び前記Ｎステージプルダウン維持回路は、第Ｎステージゲート電極信号点（Ｑ（Ｎ））と、前記第Ｎステージ水平走査線（Ｇ（Ｎ））にそれぞれ接続され、
前記Ｎステージプルアップ制御回路と、Ｎステージプルダウン回路と、Ｎステージ伝送回路は、前記第Ｎステージゲート電極信号点Ｑ（Ｎ）に接続され、
前記Ｎステージプルアップ回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））が高レベルの際開き、第一クロック信号（ＣＫＮ１）を受信するとともに、第一クロック信号（ＣＫＮ１）が高電位の際、前記Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、
前記Ｎステージ伝送回路は、前記第Ｎステージゲート電極信号点Ｑ（Ｎ）が高レベルの際開き、第二クロック信号（ＣＫＮ２）を受信するとともに、Ｎステージ伝送信号ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御し、
その内、第二クロック信号（ＣＫＮ２）のパルス幅は、第一クロック信号（ＣＫＮ１）のパルス幅より大きく、
前記Ｎステージプルダウン維持回路は、第一トランジスタ（Ｔ１）と、第二トランジスタ（Ｔ２）と、第三トランジスタ（Ｔ３）と、第四トランジスタ（Ｔ４）と、第五トランジスタ（Ｔ５）と、第六トランジスタ（Ｔ６）と、第七トランジスタ（Ｔ７）と、第八トランジスタ（Ｔ８）と、第九トランジスタ（Ｔ９）と、第十トランジスタ（Ｔ１０）と、第十一トランジスタ（Ｔ１１）と、からなり、
第一トランジスタ（Ｔ１）のそのゲート電極及びドレイン電極は、直流高電圧（Ｈ）と接続され、
第二トランジスタ（Ｔ２）のそのゲート電極は、第一トランジスタ（Ｔ１）のソース電極と接続され、ドレイン電極は、前記直流高電圧（Ｈ）と接続され、ソース電極は、第一公共点（Ｐ（Ｎ））と接続され、
第三トランジスタ（Ｔ３）のそのゲート電極は、前記第Ｎステージゲート電極信号（Ｑ（Ｎ））と接続され、ドレイン電極は、第一トランジスタ（Ｔ１）のソース電極と接続され、ソース電極は、第一直流低電圧（ＶＳＳ１）と接続され、
第四トランジスタ（Ｔ４）のそのゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ドレイン電極は、公共点（Ｐ（Ｎ））と接続され、
第五トランジスタのそのゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ドレイン電極は、前記公共点（Ｐ（Ｎ））と接続され、
第六トランジスタ（Ｔ６）のそのゲート電極は、前記第四トランジスタ（Ｔ４）のソース電極と接続され、ドレイン電極は、前記第五トランジスタ（Ｔ５）のソース電極と接続され、ソース電極は、第三直流低電圧（ＶＳＳ３）と接続され、
第七トランジスタ（Ｔ７）のそのゲート電極は、前記第四トランジスタ（Ｔ４）のソース電極と接続され、ソース電極は、前記第三直流低電圧（ＶＳＳ３）と接続され、
第八トランジスタ（Ｔ８）のそのゲート電極及びドレイン電極は、前記直流高電圧（Ｈ）と接続され、
第九トランジスタ（Ｔ９）のそのゲート電極は、前記第八トランジスタ（Ｔ８）のソース電極と接続され、ドレイン電極は、前記直流高電圧（Ｈ）と接続され、ソース電極は、前記第五トランジスタ（Ｔ５）のソース電極と接続され、
第十トランジスタ（Ｔ１０）のそのゲート電極は、前記公共点（Ｐ（Ｎ））と接続され、ドレイン電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ソース電極は、第二直流低電圧（ＶＳＳ２）と接続され、
第十一トランジスタ（Ｔ１１）のそのゲート電極は、前記公共点（Ｐ（Ｎ））と接続され、ドレイン電極は、第Ｎステージ水平走査線（Ｇ（Ｎ））と接続され、ソース電極は、第二直流低電圧（ＶＳＳ２）と接続され、
その内、前記第一直流低電圧（ＶＳＳ１）は、前記第二直流低電圧（ＶＳＳ２）より大きく、前記第二直流低電圧（ＶＳＳ２）は、前記第三直流低電圧（ＶＳＳ３）より大きく、
前記Ｎステージ伝送回路は、さらに、Ｎステージブーストラップコンデンサ（Ｃｂ）を備え、
前記Ｎステージブーストラップコンデンサ（Ｃｂ）は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と前記第Ｎステージ水平走査線（Ｇ（Ｎ））の間に接続される
ことを特徴とする、ＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第五トランジスタ（Ｔ５）と、前記第六トランジスタ（Ｔ６）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）とからなり、
その内、前記第九トランジスタ（Ｔ９）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続される
ことを特徴とする、請求項１に記載のＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第六トランジスタ（Ｔ６）と、前記第七トランジスタ（Ｔ７）と、前記第八トランジスタ（Ｔ８）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）と、からなり、
その内、前記第六トランジスタ（Ｔ６）のドレイン電極及び第九トランジスタ（Ｔ９）のソース電極は、第四トランジスタ（Ｔ４）のソース電極と接続され、
第六トランジスタ（Ｔ６）のゲート電極及び第七トランジスタ（Ｔ７）のゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続される
ことを特徴とする、請求項２に記載のＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第六トランジスタ（Ｔ６）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）と、からなり、
その内、前記第九トランジスタ（Ｔ９）のゲート電極は、前記第二トランジスタ（Ｔ２）のゲート電極と接続される
ことを特徴とする、請求項３に記載のＧＯＡ回路。
前記第九トランジスタ（Ｔ９）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続される
ことを特徴とする、請求項４に記載のＧＯＡ回路。
前記Ｎステージプルダウン回路の制御端には、第三ロック信号（ＸＣＮＫ２）を入力し、
その内、前記第一クロック信号（ＣＫＮ１）のデューティ比は、５０％より小さいとともに、前記第一クロック信号（ＣＫＮ１）の高レベルの開始時間及び第二クロック信号（ＣＫＮ２）の高レベルの開始時間は同じであり、
前記第三クロック信号（ＸＣＮＫ２）の高レベルは、前記第二クロック信号（ＣＫＮ２）の低レベルに対応し、前記第三クロック信号（ＸＣＮＫ２）の低レベルは、前記第二クロック信号（ＣＫＮ２）の高レベルに対応する
ことを特徴とする、請求項５に記載のＧＯＡ回路。
前記Ｎステージプルダウン回路の制御端には、前記第三クロック信号（ＸＣＮＫ２）を入力し、
その内、前記第一クロック信号（ＣＫＮ１）のデューティ比は、５０％より小さいとともに、前記第一クロック信号（ＣＫＮ１）の高レベルの終了時間及び前記第二クロック信号（ＣＫＮ２）の高レベルの終了時間は同じであり、
前記第三クロック信号（ＸＣＮＫ２）の高レベルは、前記第二クロック信号（ＣＫＮ２）の低レベルに対応し、前記第三クロック信号（ＸＣＮＫ２）の低レベルは、前記第二クロック信号（ＣＫＮ２）の高レベルに対応する
ことを特徴とする、請求項５に記載のＧＯＡ回路。
複数のＧＯＡユニットを備えるとともに液晶ディスプレイに用いられる前記ＧＯＡ回路であって、
その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線（Ｇ（Ｎ））に対して充電を行い、
前記ＮステージＧＯＡユニットは、Ｎステージプルアップ制御回路と、Ｎステージプルアップ回路と、Ｎステージ伝送回路と、Ｎステージプルダウン回路と、Ｎステージプルダウン維持回路とからなり、
その内、前記Ｎステージプルアップ回路及び前記Ｎステージプルダウン維持回路は、第Ｎステージゲート電極信号点（Ｑ（Ｎ））と、前記Ｎステージ水平走査線（Ｇ（Ｎ））にそれぞれ接続され、
前記Ｎステージプルアップ制御回路と、Ｎステージプルダウン回路と、Ｎステージ伝送回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、
前記Ｎステージプルアップ回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））が、高レベルの際開き、第一クロック信号（ＣＫＮ１）を受信するとともに、第一クロック信号（ＣＫＮ１）が高電位の際、前記Ｎステージ水平走査線（Ｇ（Ｎ））に対して充電を行い、
前記Ｎステージ伝送回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））が高レベルの際開き、第二クロック信号（ＣＫＮ２）を受信するとともに、Ｎステージ伝送信号ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御し、
その内、前記第二クロック信号（ＣＫＮ２）のパルス幅は、前記第一クロック信号（ＣＫＮ１）のパルス幅より大きい
ことを特徴とする、ＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、第一トランジスタ（Ｔ１）と、第二トランジスタ（Ｔ２）と、第三トランジスタ（Ｔ３）と、第四トランジスタ（Ｔ４）と、第五トランジスタ（Ｔ５）と、第六トランジスタ（Ｔ６）と、第七トランジスタ（Ｔ７）と、第八トランジスタ（Ｔ８）と、第九トランジスタ（Ｔ９）と、第十トランジスタ（Ｔ１０）と、第十一トランジスタ（Ｔ１１）と、からなり、
その内、第一トランジスタ（Ｔ１）のゲート電極及びドレイン電極は、直流高電圧（Ｈ）と接続され、
第二トランジスタのゲート電極は、第一トランジスタ（Ｔ１）のソース電極と接続され、ドレイン電極は、前記直流高電圧（Ｈ）と接続され、ソース電極は、第一公共点（Ｐ（Ｎ））と接続され、
第三トランジスタＴ３のゲート電極は、前記第Ｎステージゲート電極信号（Ｑ（Ｎ））と接続され、ドレイン電極は、第一トランジスタ（Ｔ１）のソース電極と接続され、ソース電極は、第一直流低電圧（ＶＳＳ１）と接続され、
第四トランジスタ（Ｔ４）のゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ドレイン電極は、前記公共点（Ｐ（Ｎ））と接続され、
第五トランジスタのゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ドレイン電極は、前記公共点（Ｐ（Ｎ））と接続され、
第六トランジスタ（Ｔ６）のゲート電極は、前記第四トランジスタ（Ｔ４）のソース電極と接続され、ドレイン電極は、前記第五トランジスタ（Ｔ５）のソース電極と接続され、ソース電極は、第三直流低電圧（ＶＳＳ３）と接続され、
第七トランジスタ（Ｔ７）のそのゲート電極は、前記第四トランジスタ（Ｔ４）のソース電極と接続され、ソース電極は、前記第三直流低電圧（ＶＳＳ３）と接続され、
第八トランジスタ（Ｔ８）のゲート電極及びドレイン電極は、前記直流高電圧（Ｈ）と接続され、
第九トランジスタ（Ｔ９）のゲート電極は、前記第八トランジスタ（Ｔ８）のソース電極と接続され、ドレイン電極は、前記直流高電圧（Ｈ）と接続され、ソース電極は、前記第五トランジスタ（Ｔ５）のソース電極と接続され、
第十トランジスタ（Ｔ１０）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続され、ドレイン電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ソース電極は、第二直流低電圧（ＶＳＳ２）と接続され、
第十一トランジスタ（Ｔ１１）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続され、ドレイン電極は、前記第Ｎステージ水平走走査線（Ｇ（Ｎ））と接続され、ソース電極は、第二直流低電圧（ＶＳＳ２）と接続され、
その内、前記第一直流低電圧（ＶＳＳ１）は、前記第二直流低電圧（ＶＳＳ２）より大きく、
前記第二直流低電圧（ＶＳＳ２）は、前記第三直流低電圧（ＶＳＳ３）より大きい
ことを特徴とする、請求項８に記載のＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第五トランジスタ（Ｔ５）と、前記第六トランジスタ（Ｔ６）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）と、からなり、
その内、前記第九トランジスタ（Ｔ９）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続される
ことを特徴とする、請求項９に記載のＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第六トランジスタ（Ｔ６）と、前記第七トランジスタ（Ｔ７）と、前記第八トランジスタ（Ｔ８）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）と、からなり、
その内、前記第六トランジスタ（Ｔ６）のドレイン電極及び第九トランジスタ（Ｔ９）のソース電極は、第四トランジスタ（Ｔ４）のソース電極と接続され、第六トランジスタ（Ｔ６）のゲート電極及び第七トランジスタ（Ｔ７）のゲート電極は、前記第Ｎステージゲート電極信号点Ｑ（Ｎ）と接続される
ことを特徴とする、請求項１０に記載のＧＯＡ回路。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第六トランジスタ（Ｔ６）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）と、からなり、
その内、前記第九トランジスタ（Ｔ９）のゲート電極は、前記第二トランジスタ（Ｔ２）のゲート電極と接続される
ことを特徴とする、請求項１１に記載のＧＯＡ回路。
前記第九トランジスタ（Ｔ９）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続される
ことを特徴とする、請求項１２に記載のＧＯＡ回路。
前記Ｎステージプルダウン回路の制御端には、第三クロック信号（ＸＣＮＫ２）を入力し、
その内、前記第一クロック信号（ＣＫＮ１）デューティ比は、５０％より小さいとともに、第一クロック信号（ＣＫＮ１）の高レベルの開始時間及び第二クロック信号（ＣＫＮ２）の高レベルの開始時間は同じであり、
前記第三クロック信号（ＸＣＮＫ２）の高レベルは、前記第二クロック信号（ＣＫＮ２）に低レベルに対応し、前記第三クロック信号（ＸＣＮＫ２）の低レベルは、前記第二クロック信号（ＣＫＮ２）の高レベルに対応する
ことを特徴とする、請求項１２に記載のＧＯＡ回路。
前記Ｎステージプルダウン回路の制御端には、前記第三クロック信号（ＸＣＮＫ２）を入力し、
その内、前記第一クロック信号（ＣＫＮ１）のデューティ比は、５０％より小さいとともに、第一クロック信号（ＣＫＮ１）の高レベルの終了時間及び第二クロック信号（ＣＫＮ２）の高レベルの終了時間は同じであり、
前記第三クロック信号（ＸＣＮＫ２）の高レベルは、前記第二クロック信号（ＣＫＮ２）の低レベルに対応し、前記第三クロック信号（ＸＣＮＫ２）の低レベルは、前記第二クロック信号（ＣＫＮ２）の高レベルに対応する
ことを特徴とする、請求項１２に記載のＧＯＡ回路。
前記Ｎステージ伝送回路は、さらに、Ｎステージブーストラップコンデンサ（Ｃｂ）を備え、
前記Ｎステージブーストラップコンデンサ（Ｃｂ）は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））及び前記第Ｎステージ水平走査線（Ｇ（Ｎ））の間に接続される
ことを特徴とする、請求項８に記載のＧＯＡ回路。
ＧＯＡ回路を備える液晶ディスプレイであって、
前記ＧＯＡ回路は、複数のＧＯＡユニットを備え、
その内、ＮステージＧＯＡユニットは、表示領域の第Ｎステージ水平走査線Ｇ（Ｎ）に対して充電を行い、
前記ＧＯＡユニットは、Ｎステージプルアップ制御回路と、Ｎステージプルアップ回路と、Ｎステージ伝送回路と、Ｎステージプルダウン回路と、Ｎステージプルダウン維持回路と、からなり、
その内、前記Ｎステージプルアップ回路及び前記Ｎステージプルダウン維持回路は、第Ｎステージゲート電極信号点（Ｑ（Ｎ））と前記第Ｎステージ水平走査線（Ｇ（Ｎ））にそれぞれ接続され、
前記Ｎステージプルアップ制御回路と、Ｎステージプルダウン回路と、Ｎステージ伝送回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））に接続され、
前記Ｎステージプルアップ回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））が、高レベルの際開き、第一クロック信号（ＣＫＮ１）を受信するとともに、第一クロック信号（ＣＫＮ１）が高電位の際、前記Ｎステージ水平走査線（Ｇ（Ｎ））に対して充電を行い、
前記Ｎステージ伝送回路は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））が、高レベルの際開き、第二クロック信号（ＣＫＮ２）を受信するとともに、Ｎステージ伝送回路ＳＴ（Ｎ）を出力することによって、Ｎ＋１級ＧＯＡユニットの作動を制御し、
その内、前記第二クロック信号（ＣＫＮ２）のパルス幅は、第一クロック（ＣＫＮ１）のパルス幅より大きい
ことを特徴とする、液晶ディスプレイ。
前記Ｎステージプルダウン維持回路は、前記第一トランジスタ（Ｔ１）と、前記第二トランジスタ（Ｔ２）と、前記第三トランジスタ（Ｔ３）と、前記第四トランジスタ（Ｔ４）と、前記第五トランジスタ（Ｔ５）と、前記第六トランジスタ（Ｔ６）と、前記第七トランジスタ（Ｔ７）と、前記第八トランジスタ（Ｔ８）と、前記第九トランジスタ（Ｔ９）と、前記第十トランジスタ（Ｔ１０）と、前記第十一トランジスタ（Ｔ１１）と、からなり、
第一トランジスタ（Ｔ１）のゲート電極及びドレイン電極は、直流高電圧（Ｈ）と接続され、
第二トランジスタのゲート電極は、第一トランジスタ（Ｔ１）のソース電極と接続され、ドレイン電極は、前記直流高電圧（Ｈ）と接続され、ソース電極は、第一公共点（Ｐ（Ｎ））と接続され、
第三トランジスタ（Ｔ３）のゲート電極は、前記第Ｎステージゲート電極信号（Ｑ（Ｎ））と接続され、ドレイン電極は、第一トランジスタ（Ｔ１）のソース電極と接続され、ソース電極は、第一直流低電圧（ＶＳＳ１）と接続され、
第四トランジスタ（Ｔ４）のゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ドレイン電極は、前記公共点（Ｐ（Ｎ））と接続され、
第五トランジスタ（Ｔ５）のゲート電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ドレイン電極は、前記公共点（Ｐ（Ｎ））と接続され、
第六トランジスタ（Ｔ６）のゲート電極は、前記第四トランジスタ（Ｔ４）のソース電極と接続され、ドレイン電極は、前記第五トランジスタ（Ｔ５）のソース電極と接続され、ソース電極は、第三直流低電圧（ＶＳＳ３）と接続され、
第七トランジスタ（Ｔ７）のゲート電極は、前記第四トランジスタ（Ｔ４）のソース電極と接続され、ソース電極は、前記第三直流低電圧（ＶＳＳ３）と接続され、
第八トランジスタ（Ｔ８）のゲート電極及びドレイン電極は、前記直流高電圧（Ｈ）と接続され、
第九トランジスタ（Ｔ９）のゲート電極は、前記第八トランジスタ（Ｔ８）のソース電極と接続され、ドレイン電極は、前記直流高電圧（Ｈ）と接続され、ソース電極は、前記第五トランジスタ（Ｔ５）のソース電極と接続され、
第十トランジスタ（Ｔ１０）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続され、ドレイン電極は、前記第Ｎステージゲート電極信号点（Ｑ（Ｎ））と接続され、ソース電極は、第二直流低電圧（ＶＳＳ２）と接続され、
第十一トランジスタ（Ｔ１１）のゲート電極は、前記公共点（Ｐ（Ｎ））と接続され、ドレイン電極は、前記第Ｎステージ水平走査線（Ｇ（Ｎ））と接続され、ソース電極は、第二直流低電圧（ＶＳＳ２）と接続され、
その内、前記第一直流低電圧（ＶＳＳ１）は、前記第二直流低電圧（ＶＳＳ２）より大きく、前記第二直流低電圧（ＶＳＳ２）は、前記第三直流低電圧（ＶＳＳ３）より大きい
ことを特徴とする、請求項１７に記載のＧＯＡ回路。