WO2016165162A1 - 一种goa电路及液晶显示器 - Google Patents

一种goa电路及液晶显示器 Download PDF

Info

Publication number
WO2016165162A1
WO2016165162A1 PCT/CN2015/078000 CN2015078000W WO2016165162A1 WO 2016165162 A1 WO2016165162 A1 WO 2016165162A1 CN 2015078000 W CN2015078000 W CN 2015078000W WO 2016165162 A1 WO2016165162 A1 WO 2016165162A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
circuit
gate
clock signal
stage
Prior art date
Application number
PCT/CN2015/078000
Other languages
English (en)
French (fr)
Inventor
肖军城
Original Assignee
深圳市华星光电技术有限公司
武汉华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司, 武汉华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to GB1708787.5A priority Critical patent/GB2548275B/en
Priority to US14/765,791 priority patent/US9589523B2/en
Priority to DE112015005435.9T priority patent/DE112015005435T5/de
Priority to JP2017540746A priority patent/JP6542901B2/ja
Priority to KR1020177023829A priority patent/KR102019578B1/ko
Priority to RU2017134894A priority patent/RU2667458C1/ru
Publication of WO2016165162A1 publication Critical patent/WO2016165162A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to a GOA circuit and a liquid crystal display.
  • Gate Driver On Array is a technology that uses the existing thin film transistor liquid crystal display Array process to make the Gate scan drive signal circuit on the Array substrate to realize the drive mode of Gate progressive scan.
  • LTPS semiconductors have higher mobility, their threshold voltage values are lower (generally lower than about 0V), and the subthreshold region has a small swing, while many components operate in close state with the GOA circuit in the off state. Even higher than Vth, this will increase LTPS due to leakage of TFT and drift of operating current in the circuit.
  • the difficulty of GOA circuit design many scan drive circuits for amorphous silicon semiconductors, can not be easily applied to LTPS TFT-LCD, there will be some functional problems, because this will directly lead to IGZO
  • the GOA circuit does not work, so the design of the circuit must take into account the effects of such component characteristics on the GOA circuit.
  • the technical problem to be solved by the present invention is to provide a GOA circuit and a liquid crystal display, which can ensure better charging of the scan lines in the GOA circuit, and is beneficial to the normal operation of each node of the circuit.
  • a technical solution adopted by the present invention is to provide a GOA circuit for a liquid crystal display, wherein the GOA circuit includes a plurality of GOA units, wherein the N-th level GOA unit pairs the display area of the Nth horizontal scanning line G (N) Charging, N-stage pull-up control circuit, N-stage pull-up circuit, N-stage pull-down circuit, N-stage pull-down circuit and N-stage pull-down sustain circuit included in the N-stage GOA unit; wherein, the N-stage pull-up circuit and the N The stage pull-down maintaining circuit is respectively connected with the Nth stage gate signal point Q(N) and the Nth level horizontal scanning line G(N), the N stage pull-up control circuit, the N-stage pull-down circuit, the N-stage down-transmission circuit and the Nth The level gate signal point Q(N) is connected; the N stage pull-up circuit is turned on when the Nth gate signal point Q(N) is at a high level, receives the first clock signal CK
  • the N-stage pull-down sustaining circuit includes: a first transistor T1 having a gate and a drain connected to a DC high voltage H; and a second transistor T2 having a gate connected to a source of the first transistor T1 and a drain connected to a DC high voltage H The source is connected to a common point P(N); the third transistor T3 has a gate connected to the Nth gate signal point Q(N), a drain connected to the source of the first transistor T1, and a source connected to the first straight a low voltage VSS1; a fourth transistor T4 having a gate connected to the Nth gate signal point Q(N), a drain connected to the common point P(N), and a fifth transistor T5 having a gate connected to the Nth gate Signal point Q(N), the drain is connected to the common point P(N); the sixth transistor T6
  • a technical solution adopted by the present invention is to provide a GOA circuit for a liquid crystal display, wherein the GOA circuit includes a plurality of GOA units, wherein the N-th level GOA unit pairs the display area of the Nth horizontal scanning line G (N) Charging, N-stage pull-up control circuit, N-stage pull-up circuit, N-stage pull-down circuit, N-stage pull-down circuit and N-stage pull-down sustain circuit included in the N-stage GOA unit; wherein, the N-stage pull-up circuit and the N The stage pull-down maintaining circuit is respectively connected with the Nth stage gate signal point Q(N) and the Nth level horizontal scanning line G(N), the N stage pull-up control circuit, the N-stage pull-down circuit, the N-stage down-transmission circuit and the Nth The level gate signal point Q(N) is connected; the N stage pull-up circuit is turned on when the Nth gate signal point Q(N) is at a high level, receives the first clock signal CK
  • the N-stage pull-down maintaining circuit includes: a first transistor T1 having a gate and a drain connected to a DC high voltage H; a second transistor T2 having a gate connected to a source of the first transistor T1 and a drain connected to a DC high voltage H The source is connected to a common point P(N); the third transistor T3 has a gate connected to the Nth gate signal point Q(N), a drain connected to the source of the first transistor T1, and a source connected to the first straight a low voltage VSS1; a fourth transistor T4 having a gate connected to the Nth gate signal point Q(N), a drain connected to the common point P(N), and a fifth transistor T5 having a gate connected to the Nth gate Signal point Q(N), the drain is connected to the common point P(N); the sixth transistor T6 has a gate connected to the source of the fourth transistor T4, a drain connected to the source of the fifth transistor T5, and a source connected to the third a DC low voltage VSS3; a seventh transistor T
  • the N-stage pull-down maintaining circuit includes: a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, a fifth transistor T5, a sixth transistor T6, a ninth transistor T9, a tenth transistor T10, and a An eleven transistor T11; wherein the gate of the ninth transistor T9 is connected to a common point P(N).
  • the N-stage pull-down maintaining circuit includes: a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, a sixth transistor T6, a seventh transistor T7, an eighth transistor T8, a ninth transistor T9, and a The tenth transistor T10 and the eleventh transistor T11; wherein the drain of the sixth transistor T6 and the source of the ninth transistor T9 are connected to the source of the fourth transistor T4, the gate of the sixth transistor T6 and the gate of the seventh transistor T7 The pole is connected to the Nth gate signal point Q(N).
  • the N-level pull-down maintenance circuit includes: a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, a sixth transistor T6, a ninth transistor T9, a tenth transistor T10, and an eleventh transistor T11; wherein, the gate of the ninth transistor T9 The gate of the second transistor T2 is connected.
  • the gate of the ninth transistor T9 is connected to the common point P(N).
  • the N-stage down-transmission circuit further includes an N-stage bootstrap capacitor Cb; the N-stage bootstrap capacitor Cb is connected between the N-th gate signal point Q(N) and the N-th horizontal scan line G(N).
  • the control terminal of the N-stage pull-down circuit inputs a third clock signal XCNK2; wherein, the duty ratio of the first clock signal CKN1 is less than 50%, and the start time of the high level of the first clock signal CKN1 and the second clock signal CKN2 The start time of the high level is the same; the high level of the third clock signal XCNK2 corresponds to the low level of the second clock signal CKN2, and the low level of the third clock signal XCNK2 corresponds to the high level of the second clock signal CKN2 .
  • the control terminal of the N-stage pull-down circuit inputs a third clock signal XCNK2; wherein the duty ratio of the first clock signal CKN1 is less than 50%, and the end time of the high level of the first clock signal CKN1 and the second clock signal CKN2 The end time of the high level is the same; the high level of the third clock signal XCNK2 corresponds to the low level of the second clock signal CKN2, and the low level of the third clock signal XCNK2 corresponds to the high level of the second clock signal CKN2 .
  • another technical solution adopted by the present invention is to provide a liquid crystal display including the above GOA circuit.
  • the beneficial effects of the present invention are: different from the prior art, the present invention inputs two kinds of clock signals with different pulse widths for the N-stage pull-up circuit and the N-stage down-transmission circuit, so that the output signal and the downlink signal are separated.
  • the Q(N) point can be raised to a higher high potential, the delay of the output signal is reduced, and the scanning line in the GOA circuit is better charged, which is beneficial to the normal operation of each node of the circuit.
  • FIG. 1 is a schematic structural diagram of a cascade of a plurality of GOA units in a first embodiment of a GOA circuit of the present invention
  • FIG. 2 is a schematic structural diagram of a GOA unit in a first embodiment of the GOA circuit of the present invention
  • FIG. 3 is a schematic diagram showing a specific circuit connection of a GOA unit in a second embodiment of the GOA circuit of the present invention
  • FIG. 4 is a schematic diagram of a first voltage waveform of each node of a GOA unit in a second embodiment of the GOA circuit of the present invention
  • FIG. 5 is a schematic diagram of a second voltage waveform of each node of the GOA unit in the second embodiment of the GOA circuit of the present invention.
  • FIG. 6 is a schematic diagram showing a specific circuit connection of a GOA unit in a third embodiment of the GOA circuit of the present invention.
  • FIG. 7 is a schematic diagram showing a specific circuit connection of a GOA unit in a fourth embodiment of the GOA circuit of the present invention.
  • FIG. 8 is a schematic diagram showing a specific circuit connection of a GOA unit in a fifth embodiment of the GOA circuit of the present invention.
  • FIG. 9 is a schematic diagram showing a specific circuit connection of a GOA unit in a sixth embodiment of the GOA circuit of the present invention.
  • the GOA circuit includes a plurality of GOA units, wherein an N-th horizontal GOA unit of the N-level GOA unit pairs display area Charging.
  • FIG. 2 a schematic structural diagram of a GOA unit in a first embodiment of the GOA circuit of the present invention, an N-stage pull-up control circuit 101, an N-stage pull-up circuit 102, an N-stage downlink transmission circuit 103, and an N-stage pull-down included in the N-stage GOA unit
  • the N-stage pull-up control circuit 101, the N-stage pull-down circuit 104, and the N-stage down-transfer circuit 103 are connected to the N-th gate signal point Q(N); the N-stage pull-up circuit is at the Nth-level gate signal point Q ( When N) is high, it is turned on, receives the first clock signal CKN1, and charges the N-level horizontal scanning line G(N) when
  • the N-stage pull-up control circuit 101 turns on and raises the potential of the N-th gate signal point Q(N) to a high level when receiving the high-potential ST(N-1) signal of the upper-level GOA unit to turn on the N-level.
  • the pull-up circuit 102 and the N-stage down-transfer circuit 103 are configured to output the first clock signal CKN1 and the second clock signal CKN2 to the N-stage pull-up circuit 102 and the N-stage down-transfer circuit 103, respectively, and output the N-stage pull-down circuit 104 to pull down.
  • the potential of the N-stage gate signal point Q(N) is low, and the N-stage pull-down maintaining circuit 105 maintains the potential of the Nth-level gate signal point Q(N) and the N-th horizontal scanning line G(N) to a low potential .
  • the present embodiment inputs two kinds of clock signals with different pulse widths for the N-stage pull-up circuit and the N-stage downlink circuit, so that the output signal and the downlink signal are separated, and the Q(N) point can be made. Raising a good high potential reduces the delay of the output signal and ensures better charging of the scan lines in the GOA circuit, which is beneficial to the normal operation of each node of the circuit.
  • a specific circuit connection diagram of a GOA unit in a second embodiment of the GOA circuit of the present invention includes an N-stage pull-up control circuit 301, an N-stage pull-up circuit 302, and an N-level downlink transmission circuit 303.
  • N-stage pull-down circuit 304 and an N-stage pull-down sustain circuit 305 wherein the N-stage pull-up circuit 302 and the N-stage pull-down sustain circuit 305 are respectively associated with the Nth-level gate signal point Q(N) and the N-th horizontal scanning line G ( N) connection, N-stage pull-up control circuit 301, N-stage pull-down circuit 304, N-stage down-transfer circuit 303 are connected to the N-th gate signal point Q(N); N-stage pull-up circuit 302 and N-stage down-transmission circuit 303 is turned on when Q(N) is high level, and receives the output of the first clock signal CKN1 and the second clock signal CKN2, respectively, and the pulse width of the second clock signal CKN2 is greater than the pulse width of the first clock signal CKN1.
  • the N-stage pull-down maintaining circuit 305 includes:
  • the first transistor T1 has a gate and a drain connected to the DC high voltage H; the second transistor T2 has a gate connected to the source of the first transistor T1, a drain connected to the DC high voltage H, and a source connected to a common point P ( N); the third transistor T3 has a gate connected to the Nth gate signal point Q(N), a drain connected to the source of the first transistor T1, a source connected to the first DC low voltage VSS1, and a fourth transistor T4 The gate is connected to the Nth gate signal point Q(N), the drain is connected to the common point P(N), and the fifth transistor T5 is connected to the Nth gate signal point Q(N) and the drain.
  • a sixth transistor T6 having a gate connected to the source of the fourth transistor T4, a drain connected to the source of the fifth transistor T5, a source connected to the third DC low voltage VSS3, and a seventh transistor T7
  • the gate is connected to the source of the fourth transistor T4, the source is connected to the third DC low voltage VSS3, the eighth transistor T8 has a gate and a drain connected to the DC high voltage H, and the ninth transistor T9 is connected to the gate.
  • the source of the eight transistor T8 is connected to the DC high voltage H, the source is connected to the source of the fifth transistor T5, and the tenth transistor T10 is connected to the gate.
  • FIG. 4 a first voltage waveform diagram of each node of the GOA unit in the second embodiment of the GOA circuit of the present invention, in which the control terminal of the N-stage pull-down circuit inputs XCKN2, and the following is the second clock signal CKN2.
  • the cycle is an example to introduce the working principle of the circuit:
  • the first action interval since the upper downlink signal ST(N-1) is low, the N-stage pull-up control circuit 301 and the N-level down-transmission circuit are both turned off, and T3, T4, and T5 are also turned off, but due to T1.
  • T2 is turned on and the H signal is input, the common point P(N) is high, and when T10 and T11 are turned on, the Nth gate signal point Q(N) and the Nth gate signal point Q(N) are respectively pulled down.
  • T2 is turned on and the H signal is input, the common point P(N) is high, and when T10 and T11 are turned on, the Nth gate signal point Q(N) and the Nth gate signal point Q(N) are respectively pulled down.
  • T10 and T11 are turned on, the Nth gate signal point Q(N) and the Nth gate signal point Q(N) are respectively pulled down.
  • T10 and T11 are turned on, the Nth gate signal point Q(N) and the Nth gate signal point Q(N) are
  • the second action interval since only the first clock signal CKN1 changes, the other clock signals and the downlink signals do not change, but because the N-stage pull-up circuit is turned off, the potentials of other nodes are not changed.
  • the third action interval the upper downlink signal ST(N-1) is high, the N-stage pull-up control circuit 301 is turned on, the N-th gate signal point Q(N) is raised, and the common point P(N) is lowered to low.
  • the fourth action interval due to the bootstrap action of the capacitor Cb, the Nth gate signal point Q(N) continues to remain at a high potential, G(N) is the same as CKN1, and ST(N) is the same as CKN2.
  • the fifth action interval the second clock signal CKN2 becomes a high potential, outputs a high-level N-stage down signal ST(N), and raises the potential of the Nth-stage gate signal point Q(N) to a higher level through the capacitor Cb. High, the free output of the N-stage pull-up circuit 302 and the N-stage down-transfer circuit 303 is guaranteed.
  • the sixth action interval the potential of the Nth gate signal point Q(N) is again raised to a higher level, CKN1 becomes a high potential, and the Nth horizontal scanning line G(N) smoothly outputs a high potential signal.
  • XCKN2 becomes a high potential, and the potential of the Nth gate signal point Q(N) is pulled down, and the N-stage pull-up circuit 302 and the N-stage down-transfer circuit 303 are both turned off, and the N-th horizontal scanning line G ( N) and the down signal ST(N) are low.
  • the eighth action interval the potential of each point is similar to the seventh action interval, and each output maintains a low potential.
  • the control terminal of the N-stage pull-down circuit inputs the third clock signal XCNK2; wherein the duty ratio of the first clock signal CKN1 is less than 50%, and the start time of the high level of the first clock signal CKN1 is The start time of the high level of the two clock signals CKN2 is the same; the high level of the third clock signal XCNK2 corresponds to the low level of the second clock signal CKN2, and the low level of the third clock signal XCNK2 corresponds to the second clock signal CKN2 High level.
  • FIG. 5 a second voltage waveform diagram of each node of the GOA unit in the second embodiment of the GOA circuit of the present invention is shown.
  • the second waveform is similar to the first waveform except that the phase of the first clock signal CKN1 is shifted to the left by a quarter period, resulting in the Nth gate signal point Q(N) being in the sixth action interval.
  • the potential is slightly lowered, and the Nth horizontal scanning line G(N) is output in the fifth action section.
  • the control terminal of the N-stage pull-down circuit inputs the third clock signal XCNK2; wherein the duty ratio of the first clock signal CKN1 is less than 50%, and the end time of the high level of the first clock signal CKN1 is The end time of the high level of the two clock signals CKN2 is the same; the high level of the third clock signal XCNK2 corresponds to the low level of the second clock signal CKN2, and the low level of the third clock signal XCNK2 corresponds to the second clock signal CKN2 High level.
  • the start time and the end time of the high level of the first clock signal CKN1 may not be equal to the second clock signal CKN2.
  • the start time and the end time of the high level are the same, and the high level interval of the first clock signal CKN1 may be within the high level range of the second clock signal CKN2.
  • FIG. 6 a schematic diagram of a specific circuit connection of a GOA unit in a third embodiment of the GOA circuit of the present invention.
  • This embodiment differs from the second embodiment in that the N-stage pull-down maintaining circuit 605 does not include the seventh transistor T7 and the eighth transistor T8; the gate of the ninth transistor T9 is connected to the common point P(N).
  • This embodiment reduces two TFT transistors, simplifies the circuit, and reduces power consumption.
  • FIG. 7 a schematic diagram of a specific circuit connection of a GOA unit in a fourth embodiment of the GOA circuit of the present invention.
  • the N-stage pull-down maintaining circuit 705 does not include the fifth transistor T5; the drain of the sixth transistor T6 and the source of the ninth transistor T9 are connected to the source of the fourth transistor T4, The gate of the six transistor T6 and the gate of the seventh transistor T7 are connected to the Nth stage gate signal point Q(N).
  • FIG. 8 a schematic diagram of a specific circuit connection of a GOA unit in a fifth embodiment of the GOA circuit of the present invention.
  • This embodiment differs from the fourth embodiment in that the N-stage pull-down maintaining circuit 805 does not include the seventh transistor T7 and the eighth transistor T8; the gate of the ninth transistor T9 is connected to the gate of the second transistor T2.
  • This embodiment utilizes the existing circuit key points as signals, reduces the connection of the DC high potential signal H, and simplifies the circuit.
  • FIG. 9 a schematic diagram of a specific circuit connection of a GOA unit in a sixth embodiment of the GOA circuit of the present invention.
  • This embodiment is a modification of the fifth embodiment, and the principle is similar.
  • the bootstrap capacitor Cb in the N-stage down-transmission circuit in the above various embodiments can be removed.
  • the liquid crystal display comprises a GOA circuit as in all of the above embodiments.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)

Abstract

一种GOA电路及液晶显示器，该GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线充电，N级GOA单元包括的N级上拉控制电路（101）、N级上拉电路（102）、N级下传电路（103）、N级下拉电路（104）及N级下拉维持电路（105）；其中，N级上拉电路（102）在第N级栅极信号点为高电平时开启，接收第一时钟信号，并在第一时钟信号为高电位时对第N级水平扫描线充电；N级下传电路（103）在第N级栅极信号点为高电平时开启，接收第二时钟信号，并输出N级下传信号以控制N+1级GOA单元的工作。通过上述方式，能够保证GOA电路中的扫描线更好的充电，有利于电路各个节点的正常工作。

Description

一种GOA电路及液晶显示器
【技术领域】
本发明涉及液晶显示领域，特别是涉及一种GOA电路及液晶显示器。
【背景技术】
Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器Array制程将Gate行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。
随着低温多晶硅（LTPS）半导体薄膜晶体管的发展，而且由于LTPS半导体本身超高载流子迁移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到System on Panel（SOP）的相关技术研究，并逐步成为现实。
虽然LTPS半导体具有较高的迁移率，但是其阈值电压值较低（一般低约为0V左右），而且亚阈值区域的摆幅较小，而GOA电路在关态时很多元件操作在和Vth接近，甚至高于Vth的情况下，这样就会由于电路中TFT的漏电和工作电流的漂移，增加LTPS GOA电路设计的难度，很多适用于非晶硅半导体的扫描驱动电路，不能轻易的应用到LTPS TFT-LCD，会存在一些功能性问题，因为这样将会直接导致IGZO GOA电路无法工作，所以在设计电路时必须要考虑到此类元件特性对GOA电路的影响。
【发明内容】
本发明主要解决的技术问题是提供一种GOA电路及液晶显示器，能够保证GOA电路中的扫描线更好的充电，有利于电路各个节点的正常工作。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液晶显示器，GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线G(N)充电，N级GOA单元包括的N级上拉控制电路、N级上拉电路、N级下传电路、N级下拉电路及N级下拉维持电路；其中，N级上拉电路及N级下拉维持电路分别与第N级栅极信号点Q(N)和第N级水平扫描线G(N)连接，N级上拉控制电路、N级下拉电路、N级下传电路与第N级栅极信号点Q(N)连接；N级上拉电路在第N级栅极信号点Q(N)为高电平时开启，接收第一时钟信号CKN1，并在第一时钟信号CKN1为高电位时对N级水平扫描线G(N)充电；N级下传电路在第N级栅极信号点Q(N)为高电平时开启，接收第二时钟信号CKN2，并输出N级下传信号ST(N)以控制N+1级GOA单元的工作；其中，第二时钟信号CKN2的脉宽大于第一时钟信号CKN1的脉宽；其中，N级下拉维持电路包括：第一晶体管T1，其栅极和漏极连接直流高电压H；第二晶体管T2，其栅极连接第一晶体管T1的源极，漏极连接直流高电压H，源极连接一公共点P(N)；第三晶体管T3，其栅极连接第N级栅极信号点Q(N)，漏极连接第一晶体管T1的源极，源极连接第一直流低电压VSS1；第四晶体管T4，其栅极连接第N级栅极信号点Q(N)，漏极连接公共点P(N)；第五晶体管T5，其栅极连接第N级栅极信号点Q(N)，漏极连接公共点P(N)；第六晶体管T6，其栅极连接第四晶体管T4的源极，漏极连接第五晶体管T5的源极，源极连接第三直流低电压VSS3；第七晶体管T7，其栅极连接第四晶体管T4的源极，源极连接第三直流低电压VSS3；第八晶体管T8，其栅极及漏极连接直流高电压H；第九晶体管T9，其栅极连接第八晶体管T8的源极，漏极连接直流高电压H，源极连接第五晶体管T5的源极；第十晶体管T10，其栅极连接公共点P(N)，漏极连接第N级栅极信号点Q(N)，源极连接第二直流低电压VSS2；第十一晶体管T11，其栅极连接公共点P(N)，漏极连接第N级水平扫描线G(N)，源极连接第二直流低电压VSS2；其中，第一直流低电压VSS1大于第二直流低电压VSS2，第二直流低电压VSS2大于第三直流低电压VSS3；其中，N级下传电路还包括N级自举电容Cb；N级自举电容Cb连接于第N级栅极信号点Q(N)与第N级水平扫描线G(N)之间。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液晶显示器，GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线G(N)充电，N级GOA单元包括的N级上拉控制电路、N级上拉电路、N级下传电路、N级下拉电路及N级下拉维持电路；其中，N级上拉电路及N级下拉维持电路分别与第N级栅极信号点Q(N)和第N级水平扫描线G(N)连接，N级上拉控制电路、N级下拉电路、N级下传电路与第N级栅极信号点Q(N)连接；N级上拉电路在第N级栅极信号点Q(N)为高电平时开启，接收第一时钟信号CKN1，并在第一时钟信号CKN1为高电位时对N级水平扫描线G(N)充电；N级下传电路在第N级栅极信号点Q(N)为高电平时开启，接收第二时钟信号CKN2，并输出N级下传信号ST(N)以控制N+1级GOA单元的工作；其中，第二时钟信号CKN2的脉宽大于第一时钟信号CKN1的脉宽。
其中，N级下拉维持电路包括：第一晶体管T1，其栅极和漏极连接直流高电压H；第二晶体管T2，其栅极连接第一晶体管T1的源极，漏极连接直流高电压H，源极连接一公共点P(N)；第三晶体管T3，其栅极连接第N级栅极信号点Q(N)，漏极连接第一晶体管T1的源极，源极连接第一直流低电压VSS1；第四晶体管T4，其栅极连接第N级栅极信号点Q(N)，漏极连接公共点P(N)；第五晶体管T5，其栅极连接第N级栅极信号点Q(N)，漏极连接公共点P(N)；第六晶体管T6，其栅极连接第四晶体管T4的源极，漏极连接第五晶体管T5的源极，源极连接第三直流低电压VSS3；第七晶体管T7，其栅极连接第四晶体管T4的源极，源极连接第三直流低电压VSS3；第八晶体管T8，其栅极及漏极连接直流高电压H；第九晶体管T9，其栅极连接第八晶体管T8的源极，漏极连接直流高电压H，源极连接第五晶体管T5的源极；第十晶体管T10，其栅极连接公共点P(N)，漏极连接第N级栅极信号点Q(N)，源极连接第二直流低电压VSS2；第十一晶体管T11，其栅极连接公共点P(N)，漏极连接第N级水平扫描线G(N)，源极连接第二直流低电压VSS2；其中，第一直流低电压VSS1大于第二直流低电压VSS2，第二直流低电压VSS2大于第三直流低电压VSS3。
其中，N级下拉维持电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第九晶体管T9、第十晶体管T10及第十一晶体管T11；其中，第九晶体管T9的栅极连接公共点P(N)。
其中，N级下拉维持电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10及第十一晶体管T11；其中，第六晶体管T6的漏极及第九晶体管T9的源极连接第四晶体管T4的源极，第六晶体管T6的栅极及第七晶体管T7的栅极连接第N级栅极信号点Q(N)。
其中，N级下拉维持电路包括： 第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6、第九晶体管T9、第十晶体管T10及第十一晶体管T11；其中，第九晶体管T9的栅极连接第二晶体管T2的栅极。
其中，第九晶体管T9的栅极连接公共点P(N)。
其中，N级下传电路还包括N级自举电容Cb；N级自举电容Cb连接于第N级栅极信号点Q(N)与第N级水平扫描线G(N)之间。
其中，N级下拉电路的控制端输入第三时钟信号XCNK2；其中，第一时钟信号CKN1的占空比小于50%，且第一时钟信号CKN1的高电平的开始时刻与第二时钟信号CKN2的高电平的开始时刻相同；第三时钟信号XCNK2的高电平对应于第二时钟信号CKN2的低电平，第三时钟信号XCNK2的低电平对应于第二时钟信号CKN2的高电平。
其中，N级下拉电路的控制端输入第三时钟信号XCNK2；其中，第一时钟信号CKN1的占空比小于50%，且第一时钟信号CKN1的高电平的结束时刻与第二时钟信号CKN2的高电平的结束时刻相同；第三时钟信号XCNK2的高电平对应于第二时钟信号CKN2的低电平，第三时钟信号XCNK2的低电平对应于第二时钟信号CKN2的高电平。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶显示器，该液晶显示器包括如上的GOA电路。
本发明的有益效果是：区别于现有技术的情况，本发明对N级上拉电路和N级下传电路输入脉宽不同的两种时钟信号，以使输出信号和下传信号剥离开来，能够使Q(N)点抬升较好的高电位，降低了输出信号的延迟，保证GOA电路中的扫描线更好的充电，有利于电路各个节点的正常工作。
【附图说明】
图1是本发明GOA电路第一实施方式多个GOA单元级联的结构示意图；
图2是本发明GOA电路第一实施方式中GOA单元的结构示意图；
图3是本发明GOA电路第二实施方式中GOA单元的具体电路连接示意图；
图4是本发明GOA电路第二实施方式中GOA单元各节点的第一种电压波形示意图；
图5是本发明GOA电路第二实施方式中GOA单元各节点的第二种电压波形示意图；
图6是本发明GOA电路第三实施方式中GOA单元的具体电路连接示意图；
图7是本发明GOA电路第四实施方式中GOA单元的具体电路连接示意图；
图8是本发明GOA电路第五实施方式中GOA单元的具体电路连接示意图；
图9是本发明GOA电路第六实施方式中GOA单元的具体电路连接示意图。
【具体实施方式】
参阅图1，本发明GOA电路第一实施方式多个GOA单元级联的结构示意图，该GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线G(N)充电。
参阅图2，本发明GOA电路第一实施方式中GOA单元的结构示意图，N级GOA单元包括的N级上拉控制电路101、N级上拉电路102、N级下传电路103、N级下拉电路104及N级下拉维持电路105；其中，N级上拉电路103及N级下拉维持电路105分别与第N级栅极信号点Q(N)和第N级水平扫描线G(N)连接，N级上拉控制电路101、N级下拉电路104、N级下传电路103与第N级栅极信号点Q(N)连接；N级上拉电路在第N级栅极信号点Q(N)为高电平时开启，接收第一时钟信号CKN1，并在第一时钟信号CKN1为高电位时对N级水平扫描线G(N)充电；N级下传电路在第N级栅极信号点Q(N)为高电平时开启，接收第二时钟信号CKN2，并输出N级下传信号ST(N)以控制N+1级GOA单元的工作；其中，第二时钟信号CKN2的脉宽大于第一时钟信号CKN1的脉宽。
具体地，N级上拉控制电路101在接收上级GOA单元的高电位的ST(N-1)信号时开启并抬升第N级栅极信号点Q(N)的电位至高电位，以开启N级上拉电路102及N级下传电路103，以使N级上拉电路102及N级下传电路103分别输出第一时钟信号CKN1及第二时钟信号CKN2，输出后N级下拉电路104下拉第N级栅极信号点Q(N)的电位至低电位，N级下拉维持电路105维持第N级栅极信号点Q(N)及第N级水平扫描线G(N)的电位至低电位。
区别于现有技术，本实施方式对N级上拉电路和N级下传电路输入脉宽不同的两种时钟信号，以使输出信号和下传信号剥离开来，能够使Q(N)点抬升较好的高电位，降低了输出信号的延迟，保证GOA电路中的扫描线更好的充电，有利于电路各个节点的正常工作。
参阅图3，本发明GOA电路第二实施方式中GOA单元的具体电路连接示意图，该N级GOA单元包括的N级上拉控制电路301、N级上拉电路302、N级下传电路303、N级下拉电路304及N级下拉维持电路305；其中，N级上拉电路302及N级下拉维持电路305分别与第N级栅极信号点Q(N)和第N级水平扫描线G(N)连接，N级上拉控制电路301、N级下拉电路304、N级下传电路303与第N级栅极信号点Q(N)连接；N级上拉电路302及N级下传电路303在Q(N)为高电平时开启，并分别接收第一时钟信号CKN1及第二时钟信号CKN2输出，第二时钟信号CKN2的脉宽大于第一时钟信号CKN1的脉宽。
其中，N级下拉维持电路305包括：
第一晶体管T1，其栅极和漏极连接直流高电压H；第二晶体管T2，其栅极连接第一晶体管T1的源极，漏极连接直流高电压H，源极连接一公共点P(N)；第三晶体管T3，其栅极连接第N级栅极信号点Q(N)，漏极连接第一晶体管T1的源极，源极连接第一直流低电压VSS1；第四晶体管T4，其栅极连接第N级栅极信号点Q(N)，漏极连接公共点P(N)；第五晶体管T5，其栅极连接第N级栅极信号点Q(N)，漏极连接公共点P(N)；第六晶体管T6，其栅极连接第四晶体管T4的源极，漏极连接第五晶体管T5的源极，源极连接第三直流低电压VSS3；第七晶体管T7，其栅极连接第四晶体管T4的源极，源极连接第三直流低电压VSS3；第八晶体管T8，其栅极及漏极连接直流高电压H；第九晶体管T9，其栅极连接第八晶体管T8的源极，漏极连接直流高电压H，源极连接第五晶体管T5的源极；第十晶体管T10，其栅极连接公共点P(N)，漏极连接第N级栅极信号点Q(N)，源极连接第二直流低电压VSS2；第十一晶体管T11，其栅极连接公共点P(N)，漏极连接第N级水平扫描线G(N)，源极连接第二直流低电压VSS2；其中，第一直流低电压VSS1大于第二直流低电压VSS2，第二直流低电压VSS2大于第三直流低电压VSS3。
参阅图4，本发明GOA电路第二实施方式中GOA单元各节点的第一种电压波形示意图，在该波形中，N级下拉电路的控制端输入XCKN2，以下是以第二时钟信号CKN2的两个周期为例，介绍电路工作原理：
第一作用区间：由于上级下传信号ST(N-1)为低电位，N级上拉控制电路301及N级下传电路均关闭，此时T3、T4、T5也关闭，但是由于T1、T2的开启及H信号的输入，公共点P(N)为高电位，导致T10、T11开启，则分别下拉第N级栅极信号点Q(N)及第N级栅极信号点Q(N)的电位。
第二作用区间：由于仅第一时钟信号CKN1有变化，其他时钟信号及下传信号未变，但因为N级上拉电路的关闭，导致其他节点的电位均没有变化。
第三作用区间：上级下传信号ST(N-1)为高电位，N级上拉控制电路301开启，第N级栅极信号点Q(N)抬升，公共点P(N)降为低电位，N级上拉电路302及N级下传电路303均开启，G(N)与CKN1相同，ST(N)与CKN2相同。
第四作用区间：由于电容Cb的自举作用，第N级栅极信号点Q(N)继续保持高电位，G(N)与CKN1相同，ST(N)与CKN2相同。
第五作用区间：第二时钟信号CKN2变为高电位，输出高电位的N级下传信号ST(N)，并通过电容Cb将第N级栅极信号点Q(N)的电位抬升到更高，保证N级上拉电路302及N级下传电路303的自由输出。
第六作用区间：第N级栅极信号点Q(N)的电位再次抬升到更高，CKN1变为高电位，第N级水平扫描线G(N)顺利输出高电位信号。
第七作用区间，XCKN2变为高电位，下拉第N级栅极信号点Q(N)的电位，N级上拉电路302及N级下传电路303均关闭，第N级水平扫描线G(N)及下传信号ST(N)为低电位。
第八作用区间：各点电位与第七作用区间类似，各输出维持低电位。
在上述实施方式中，N级下拉电路的控制端输入第三时钟信号XCNK2；其中，第一时钟信号CKN1的占空比小于50%，且第一时钟信号CKN1的高电平的开始时刻与第二时钟信号CKN2的高电平的开始时刻相同；第三时钟信号XCNK2的高电平对应于第二时钟信号CKN2的低电平，第三时钟信号XCNK2的低电平对应于第二时钟信号CKN2的高电平。
参阅图5，本发明GOA电路第二实施方式中GOA单元各节点的第二种电压波形示意图。
该第二种波形与第一种波形类似，不同之处在于第一时钟信号CKN1的相位向左移动四分之一个周期，导致第N级栅极信号点Q(N)在第六作用区间的电位略微下降，第N级水平扫描线G(N)在第五作用区间输出。
在上述实施方式中，N级下拉电路的控制端输入第三时钟信号XCNK2；其中，第一时钟信号CKN1的占空比小于50%，且第一时钟信号CKN1的高电平的结束时刻与第二时钟信号CKN2的高电平的结束时刻相同；第三时钟信号XCNK2的高电平对应于第二时钟信号CKN2的低电平，第三时钟信号XCNK2的低电平对应于第二时钟信号CKN2的高电平。
当然，第一时钟信号CKN1的高电平的开始时刻和结束时刻也可以均不与第二时钟信号CKN2 的高电平的开始时刻和结束时刻相同，也可以是第一时钟信号CKN1的高电平区间在第二时钟信号CKN2 的高电平区间之内。
参阅图6，本发明GOA电路第三实施方式中GOA单元的具体电路连接示意图。该实施方式与第二实施方式的区别在于：N级下拉维持电路605不包括第七晶体管T7及第八晶体管T8；第九晶体管T9的栅极连接公共点P(N)。该实施方式减少两个TFT晶体管，简化了电路，降低了功耗。
参阅图7，本发明GOA电路第四实施方式中GOA单元的具体电路连接示意图。该实施方式与第三实施方式的区别在于：N级下拉维持电路705不包括第五晶体管T5；第六晶体管T6的漏极及第九晶体管T9的源极连接第四晶体管T4的源极，第六晶体管T6的栅极及第七晶体管T7的栅极连接第N级栅极信号点Q(N)。
参阅图8，本发明GOA电路第五实施方式中GOA单元的具体电路连接示意图。该实施方式与第四实施方式的区别在于：N级下拉维持电路805不包括第七晶体管T7及第八晶体管T8；第九晶体管T9的栅极连接第二晶体管T2的栅极。该实施方式利用已有的电路关键点作为信号，减少了直流高电位信号H的连接，简化电路。
参阅图9，本发明GOA电路第六实施方式中GOA单元的具体电路连接示意图。该实施方式是第五实施方式的一种变形，其原理类似。
上述各种实施方式中的N级下传电路中的自举电容Cb都是可以去除的。
在本发明液晶显示器的第一实施方式中，该液晶显示器包括如上述所有实施方式中的GOA电路。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (18)

  1. 一种GOA电路，用于液晶显示器，其中，所述GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线(G(N))充电，所述N级GOA单元包括的N级上拉控制电路、N级上拉电路、N级下传电路、N级下拉电路及N级下拉维持电路；
    其中，所述N级上拉电路及所述N级下拉维持电路分别与第N级栅极信号点(Q(N))和所述第N级水平扫描线(G(N))连接，所述N级上拉控制电路、N级下拉电路、N级下传电路与所述第N级栅极信号点(Q(N))连接；
    所述N级上拉电路在所述第N级栅极信号点(Q(N))为高电平时开启，接收第一时钟信号(CKN1)，并在第一时钟信号(CKN1)为高电位时对所述N级水平扫描线(G(N))充电；
    所述N级下传电路在所述第N级栅极信号点(Q(N))为高电平时开启，接收第二时钟信号(CKN2)，并输出N级下传信号ST(N)以控制N+1级GOA单元的工作；
    其中，所述第二时钟信号(CKN2)的脉宽大于所述第一时钟信号(CKN1)的脉宽；
    所述N级下拉维持电路包括：
    第一晶体管(T1)，其栅极和漏极连接直流高电压(H)；
    第二晶体管(T2)，其栅极连接所述第一晶体管(T1)的源极，漏极连接所述直流高电压(H)，源极连接一公共点(P(N))；
    第三晶体管(T3)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接第一晶体管(T1)的源极，源极连接第一直流低电压(VSS1)；
    第四晶体管(T4)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接所述公共点(P(N))；
    第五晶体管(T5)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接所述公共点(P(N))；
    第六晶体管(T6)，其栅极连接所述第四晶体管(T4)的源极，漏极连接所述第五晶体管(T5)的源极，源极连接第三直流低电压(VSS3)；
    第七晶体管(T7)，其栅极连接所述第四晶体管(T4)的源极，源极连接所述第三直流低电压(VSS3)；
    第八晶体管(T8)，其栅极及漏极连接所述直流高电压(H)；
    第九晶体管(T9)，其栅极连接所述第八晶体管(T8)的源极，漏极连接所述直流高电压(H)，源极连接所述第五晶体管(T5)的源极；
    第十晶体管(T10)，其栅极连接所述公共点(P(N))，漏极连接所述第N级栅极信号点(Q(N))，源极连接第二直流低电压(VSS2)；
    第十一晶体管(T11)，其栅极连接所述公共点(P(N))，漏极连接所述第N级水平扫描线(G(N))，源极连接第二直流低电压(VSS2)；
    其中，所述第一直流低电压(VSS1)大于所述第二直流低电压(VSS2)，所述第二直流低电压(VSS2)大于所述第三直流低电压(VSS3)；
    所述N级下传电路还包括N级自举电容(Cb)；
    所述N级自举电容(Cb)连接于所述第N级栅极信号点(Q(N))与所述第N级水平扫描线(G(N))之间。
  2. 根据权利要求1所述的GOA电路，其中，所述N级下拉维持电路包括：
    所述第一晶体管(T1)、所述第二晶体管(T2)、所述第三晶体管(T3)、所述第四晶体管(T4)、所述第五晶体管(T5)、所述第六晶体管(T6)、所述第九晶体管(T9)、所述第十晶体管(T10)及所述第十一晶体管(T11)；
    其中，所述第九晶体管(T9)的栅极连接所述公共点(P(N))。
  3. 根据权利要求2所述的GOA电路，其中，所述N级下拉维持电路包括：
    所述第一晶体管(T1)、所述第二晶体管(T2)、所述第三晶体管(T3)、所述第四晶体管(T4)、所述第六晶体管(T6)、所述第七晶体管(T7)、所述第八晶体管(T8)、所述第九晶体管(T9)、所述第十晶体管(T10)及所述第十一晶体管(T11)；
    其中，所述第六晶体管(T6)的漏极及第九晶体管(T9)的源极连接第四晶体管(T4)的源极，第六晶体管(T6)的栅极及第七晶体管(T7)的栅极连接所述第N级栅极信号点(Q(N))。
  4. 根据权利要求3所述的GOA电路，其中，所述N级下拉维持电路包括：
    所述第一晶体管(T1)、所述第二晶体管(T2)、所述第三晶体管(T3)、所述第四晶体管(T4)、所述第六晶体管(T6)、所述第九晶体管(T9)、所述第十晶体管(T10)及所述第十一晶体管(T11)；
    其中，所述第九晶体管(T9)的栅极连接所述第二晶体管(T2)的栅极。
  5. 根据权利要求4所述的GOA电路，其中，所述第九晶体管(T9)的栅极连接所述公共点(P(N))。
  6. 根据权利要求5所述的GOA电路，其中，所述N级下拉电路的控制端输入第三时钟信号(XCNK2)；
    其中，所述第一时钟信号(CKN1)的占空比小于50%，且所述第一时钟信号(CKN1)的高电平的开始时刻与所述第二时钟信号(CKN2)的高电平的开始时刻相同；
    所述第三时钟信号(XCNK2)的高电平对应于所述第二时钟信号(CKN2)的低电平，所述第三时钟信号(XCNK2)的低电平对应于所述第二时钟信号(CKN2)的高电平。
  7. 根据权利要求5所述的GOA电路，其中，所述N级下拉电路的控制端输入所述第三时钟信号(XCNK2)；
    其中，所述第一时钟信号(CKN1)的占空比小于50%，且所述第一时钟信号(CKN1)的高电平的结束时刻与所述第二时钟信号(CKN2)的高电平的结束时刻相同；
    所述第三时钟信号(XCNK2)的高电平对应于所述第二时钟信号(CKN2)的低电平，所述第三时钟信号(XCNK2)的低电平对应于所述第二时钟信号(CKN2)的高电平。
  8. 一种GOA电路，用于液晶显示器，其中，所述GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线(G(N))充电，所述N级GOA单元包括的N级上拉控制电路、N级上拉电路、N级下传电路、N级下拉电路及N级下拉维持电路；
    其中，所述N级上拉电路及所述N级下拉维持电路分别与第N级栅极信号点(Q(N))和所述第N级水平扫描线(G(N))连接，所述N级上拉控制电路、N级下拉电路、N级下传电路与所述第N级栅极信号点(Q(N))连接；
    所述N级上拉电路在所述第N级栅极信号点(Q(N))为高电平时开启，接收第一时钟信号(CKN1)，并在第一时钟信号(CKN1)为高电位时对所述N级水平扫描线(G(N))充电；
    所述N级下传电路在所述第N级栅极信号点(Q(N))为高电平时开启，接收第二时钟信号(CKN2)，并输出N级下传信号ST(N)以控制N+1级GOA单元的工作；
    其中，所述第二时钟信号(CKN2)的脉宽大于所述第一时钟信号(CKN1)的脉宽。
  9. 根据权利要求8所述的GOA电路，其中，所述N级下拉维持电路包括：
    第一晶体管(T1)，其栅极和漏极连接直流高电压(H)；
    第二晶体管(T2)，其栅极连接所述第一晶体管(T1)的源极，漏极连接所述直流高电压(H)，源极连接一公共点(P(N))；
    第三晶体管(T3)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接第一晶体管(T1)的源极，源极连接第一直流低电压(VSS1)；
    第四晶体管(T4)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接所述公共点(P(N))；
    第五晶体管(T5)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接所述公共点(P(N))；
    第六晶体管(T6)，其栅极连接所述第四晶体管(T4)的源极，漏极连接所述第五晶体管(T5)的源极，源极连接第三直流低电压(VSS3)；
    第七晶体管(T7)，其栅极连接所述第四晶体管(T4)的源极，源极连接所述第三直流低电压(VSS3)；
    第八晶体管(T8)，其栅极及漏极连接所述直流高电压(H)；
    第九晶体管(T9)，其栅极连接所述第八晶体管(T8)的源极，漏极连接所述直流高电压(H)，源极连接所述第五晶体管(T5)的源极；
    第十晶体管(T10)，其栅极连接所述公共点(P(N))，漏极连接所述第N级栅极信号点(Q(N))，源极连接第二直流低电压(VSS2)；
    第十一晶体管(T11)，其栅极连接所述公共点(P(N))，漏极连接所述第N级水平扫描线(G(N))，源极连接第二直流低电压(VSS2)；
    其中，所述第一直流低电压(VSS1)大于所述第二直流低电压(VSS2)，所述第二直流低电压(VSS2)大于所述第三直流低电压(VSS3)。
  10. 根据权利要求9所述的GOA电路，其中，所述N级下拉维持电路包括：
    所述第一晶体管(T1)、所述第二晶体管(T2)、所述第三晶体管(T3)、所述第四晶体管(T4)、所述第五晶体管(T5)、所述第六晶体管(T6)、所述第九晶体管(T9)、所述第十晶体管(T10)及所述第十一晶体管(T11)；
    其中，所述第九晶体管(T9)的栅极连接所述公共点(P(N))。
  11. 根据权利要求10所述的GOA电路，其中，所述N级下拉维持电路包括：
    所述第一晶体管(T1)、所述第二晶体管(T2)、所述第三晶体管(T3)、所述第四晶体管(T4)、所述第六晶体管(T6)、所述第七晶体管(T7)、所述第八晶体管(T8)、所述第九晶体管(T9)、所述第十晶体管(T10)及所述第十一晶体管(T11)；
    其中，所述第六晶体管(T6)的漏极及第九晶体管(T9)的源极连接第四晶体管(T4)的源极，第六晶体管(T6)的栅极及第七晶体管(T7)的栅极连接所述第N级栅极信号点(Q(N))。
  12. 根据权利要求11所述的GOA电路，其中，所述N级下拉维持电路包括：
    所述第一晶体管(T1)、所述第二晶体管(T2)、所述第三晶体管(T3)、所述第四晶体管(T4)、所述第六晶体管(T6)、所述第九晶体管(T9)、所述第十晶体管(T10)及所述第十一晶体管(T11)；
    其中，所述第九晶体管(T9)的栅极连接所述第二晶体管(T2)的栅极。
  13. 根据权利要求12所述的GOA电路，其中，所述第九晶体管(T9)的栅极连接所述公共点(P(N))。
  14. 根据权利要求12所述的GOA电路，其中，所述N级下拉电路的控制端输入第三时钟信号(XCNK2)；
    其中，所述第一时钟信号(CKN1)的占空比小于50%，且所述第一时钟信号(CKN1)的高电平的开始时刻与所述第二时钟信号(CKN2)的高电平的开始时刻相同；
    所述第三时钟信号(XCNK2)的高电平对应于所述第二时钟信号(CKN2)的低电平，所述第三时钟信号(XCNK2)的低电平对应于所述第二时钟信号(CKN2)的高电平。
  15. 根据权利要求12所述的GOA电路，其中，所述N级下拉电路的控制端输入所述第三时钟信号(XCNK2)；
    其中，所述第一时钟信号(CKN1)的占空比小于50%，且所述第一时钟信号(CKN1)的高电平的结束时刻与所述第二时钟信号(CKN2)的高电平的结束时刻相同；
    所述第三时钟信号(XCNK2)的高电平对应于所述第二时钟信号(CKN2)的低电平，所述第三时钟信号(XCNK2)的低电平对应于所述第二时钟信号(CKN2)的高电平。
  16. 根据权利要求8所述的GOA电路，其中，所述N级下传电路还包括N级自举电容(Cb)；
    所述N级自举电容(Cb)连接于所述第N级栅极信号点(Q(N))与所述第N级水平扫描线(G(N))之间。
  17. 一种液晶显示器，其中，所述液晶显示器包括GOA电路，所述GOA电路包括多个GOA单元，其中N级GOA单元对显示区域的第N级水平扫描线(G(N))充电，所述N级GOA单元包括的N级上拉控制电路、N级上拉电路、N级下传电路、N级下拉电路及N级下拉维持电路；
    其中，所述N级上拉电路及所述N级下拉维持电路分别与第N级栅极信号点(Q(N))和所述第N级水平扫描线(G(N))连接，所述N级上拉控制电路、N级下拉电路、N级下传电路与所述第N级栅极信号点(Q(N))连接；
    所述N级上拉电路在所述第N级栅极信号点(Q(N))为高电平时开启，接收第一时钟信号(CKN1)，并在第一时钟信号(CKN1)为高电位时对所述N级水平扫描线(G(N))充电；
    所述N级下传电路在所述第N级栅极信号点(Q(N))为高电平时开启，接收第二时钟信号(CKN2)，并输出N级下传信号ST(N)以控制N+1级GOA单元的工作；
    其中，所述第二时钟信号(CKN2)的脉宽大于所述第一时钟信号(CKN1)的脉宽。
  18. 根据权利要求17所述的GOA电路，其中，所述N级下拉维持电路包括：
    第一晶体管(T1)，其栅极和漏极连接直流高电压(H)；
    第二晶体管(T2)，其栅极连接所述第一晶体管(T1)的源极，漏极连接所述直流高电压(H)，源极连接一公共点(P(N))；
    第三晶体管(T3)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接第一晶体管(T1)的源极，源极连接第一直流低电压(VSS1)；
    第四晶体管(T4)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接所述公共点(P(N))；
    第五晶体管(T5)，其栅极连接所述第N级栅极信号点(Q(N))，漏极连接所述公共点(P(N))；
    第六晶体管(T6)，其栅极连接所述第四晶体管(T4)的源极，漏极连接所述第五晶体管(T5)的源极，源极连接第三直流低电压(VSS3)；
    第七晶体管(T7)，其栅极连接所述第四晶体管(T4)的源极，源极连接所述第三直流低电压(VSS3)；
    第八晶体管(T8)，其栅极及漏极连接所述直流高电压(H)；
    第九晶体管(T9)，其栅极连接所述第八晶体管(T8)的源极，漏极连接所述直流高电压(H)，源极连接所述第五晶体管(T5)的源极；
    第十晶体管(T10)，其栅极连接所述公共点(P(N))，漏极连接所述第N级栅极信号点(Q(N))，源极连接第二直流低电压(VSS2)；
    第十一晶体管(T11)，其栅极连接所述公共点(P(N))，漏极连接所述第N级水平扫描线(G(N))，源极连接第二直流低电压(VSS2)；
    其中，所述第一直流低电压(VSS1)大于所述第二直流低电压(VSS2)，所述第二直流低电压(VSS2)大于所述第三直流低电压(VSS3)。
PCT/CN2015/078000 2015-04-17 2015-04-30 一种goa电路及液晶显示器 WO2016165162A1 (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
GB1708787.5A GB2548275B (en) 2015-04-17 2015-04-30 GOA circuit and liquid crystal display
US14/765,791 US9589523B2 (en) 2015-04-17 2015-04-30 GOA circuit and liquid crystal display
DE112015005435.9T DE112015005435T5 (de) 2015-04-17 2015-04-30 GOA-Schaltung und Flüssigkristallanzeige
JP2017540746A JP6542901B2 (ja) 2015-04-17 2015-04-30 Ｇｏａ回路と液晶ディスプレイ
KR1020177023829A KR102019578B1 (ko) 2015-04-17 2015-04-30 Goa 회로 및 액정 디스플레이
RU2017134894A RU2667458C1 (ru) 2015-04-17 2015-04-30 Схема goa и жидкокристаллический дисплей

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510186029.8A CN104795034B (zh) 2015-04-17 2015-04-17 一种goa电路及液晶显示器
CN201510186029.8 2015-04-17

Publications (1)

Publication Number Publication Date
WO2016165162A1 true WO2016165162A1 (zh) 2016-10-20

Family

ID=53559796

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2015/078000 WO2016165162A1 (zh) 2015-04-17 2015-04-30 一种goa电路及液晶显示器

Country Status (8)

Country Link
US (1) US9589523B2 (zh)
JP (1) JP6542901B2 (zh)
KR (1) KR102019578B1 (zh)
CN (1) CN104795034B (zh)
DE (1) DE112015005435T5 (zh)
GB (1) GB2548275B (zh)
RU (1) RU2667458C1 (zh)
WO (1) WO2016165162A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105185347B (zh) 2015-10-29 2018-01-26 武汉华星光电技术有限公司 一种基于ltps的goa电路及显示面板
CN105304044B (zh) * 2015-11-16 2017-11-17 深圳市华星光电技术有限公司 液晶显示设备及goa电路
CN105575349B (zh) * 2015-12-23 2018-03-06 武汉华星光电技术有限公司 Goa电路及液晶显示装置
CN105405382B (zh) * 2015-12-24 2018-01-12 深圳市华星光电技术有限公司 阵列栅极驱动电路与显示面板
CN106251816B (zh) * 2016-08-31 2018-10-12 深圳市华星光电技术有限公司 一种栅极驱动电路及液晶显示装置
CN106531109A (zh) * 2016-12-30 2017-03-22 深圳市华星光电技术有限公司 一种goa电路以及液晶显示器
TWI606435B (zh) * 2017-04-06 2017-11-21 敦泰電子股份有限公司 閘極線驅動電路及包含其之顯示裝置
CN106910484B (zh) * 2017-05-09 2019-06-21 惠科股份有限公司 一种显示装置及其驱动电路和方法
CN107039016B (zh) 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107578757B (zh) * 2017-10-17 2020-04-28 深圳市华星光电技术有限公司 一种goa电路及液晶面板、显示装置
CN110197697B (zh) * 2018-02-24 2021-02-26 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路以及显示设备
CN108847193A (zh) * 2018-06-20 2018-11-20 深圳市华星光电半导体显示技术有限公司 Goa电路及具有该goa电路的液晶显示装置
CN109192167A (zh) * 2018-10-12 2019-01-11 深圳市华星光电半导体显示技术有限公司 阵列基板行驱动电路及液晶显示器
CN110021279A (zh) * 2019-03-05 2019-07-16 深圳市华星光电技术有限公司 Goa电路
CN110070838A (zh) * 2019-04-04 2019-07-30 深圳市华星光电半导体显示技术有限公司 Goa电路结构及驱动方法
CN110335572B (zh) * 2019-06-27 2021-10-01 重庆惠科金渝光电科技有限公司 阵列基板行驱动电路单元与其驱动电路及液晶显示面板
CN110827776B (zh) * 2019-10-16 2021-07-06 Tcl华星光电技术有限公司 Goa器件及栅极驱动电路
CN111477155A (zh) 2020-05-13 2020-07-31 武汉华星光电技术有限公司 驱动电路及显示面板
CN114115783B (zh) 2021-11-29 2023-11-28 武汉华星光电技术有限公司 分布式sop显示面板及显示系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040189585A1 (en) * 2003-03-25 2004-09-30 Seung-Hwan Moon Shift register and display device having the same
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104464665A (zh) * 2014-12-08 2015-03-25 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104464656A (zh) * 2014-11-03 2015-03-25 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104464660A (zh) * 2014-11-03 2015-03-25 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803163B1 (ko) * 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
TW200933577A (en) * 2008-01-17 2009-08-01 Novatek Microelectronics Corp Driving device for a gate driver in a flat panel display
TWI410941B (zh) * 2009-03-24 2013-10-01 Au Optronics Corp 可改善畫面閃爍之液晶顯示器和相關驅動方法
WO2011004646A1 (ja) * 2009-07-10 2011-01-13 シャープ株式会社 表示装置
RU2494474C1 (ru) * 2009-10-16 2013-09-27 Шарп Кабусики Кайся Схема возбуждения дисплея, устройство отображения и способ управления дисплеем
US9275585B2 (en) * 2010-12-28 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Driving method of field sequential liquid crystal display device
CN102654982B (zh) * 2011-05-16 2013-12-04 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
CN102629444B (zh) * 2011-08-22 2014-06-25 北京京东方光电科技有限公司 栅极集成驱动电路、移位寄存器及显示屏
CN102681273A (zh) * 2011-09-22 2012-09-19 京东方科技集团股份有限公司 Tft-lcd面板及其驱动方法
CN103730094B (zh) * 2013-12-30 2016-02-24 深圳市华星光电技术有限公司 Goa电路结构
CN104064158B (zh) * 2014-07-17 2016-05-04 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104464662B (zh) * 2014-11-03 2017-01-25 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104505048A (zh) * 2014-12-31 2015-04-08 深圳市华星光电技术有限公司 一种goa电路及液晶显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040189585A1 (en) * 2003-03-25 2004-09-30 Seung-Hwan Moon Shift register and display device having the same
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104464656A (zh) * 2014-11-03 2015-03-25 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104464660A (zh) * 2014-11-03 2015-03-25 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104464665A (zh) * 2014-12-08 2015-03-25 深圳市华星光电技术有限公司 一种扫描驱动电路

Also Published As

Publication number Publication date
KR20170108093A (ko) 2017-09-26
RU2667458C1 (ru) 2018-09-19
CN104795034B (zh) 2018-01-30
DE112015005435T5 (de) 2017-09-07
KR102019578B1 (ko) 2019-09-06
US9589523B2 (en) 2017-03-07
GB201708787D0 (en) 2017-07-19
CN104795034A (zh) 2015-07-22
JP6542901B2 (ja) 2019-07-10
GB2548275A (en) 2017-09-13
GB2548275B (en) 2021-08-18
JP2018511071A (ja) 2018-04-19
US20160307535A1 (en) 2016-10-20

Similar Documents

Publication Publication Date Title
WO2016165162A1 (zh) 一种goa电路及液晶显示器
WO2016106803A1 (zh) 用于液晶显示装置的goa电路
WO2018072304A1 (zh) Goa驱动电路及液晶显示装置
WO2018094807A1 (zh) Goa驱动电路及液晶显示装置
WO2018072303A1 (zh) Goa驱动电路及液晶显示装置
WO2018072288A1 (zh) Goa驱动电路及液晶显示装置
WO2016070519A1 (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
WO2016161679A1 (zh) 一种goa电路及液晶显示器
WO2020238013A1 (zh) Goa 电路及阵列基板
WO2016106802A1 (zh) 用于液晶显示装置的goa电路
WO2018218718A1 (zh) 双向移位寄存器单元、双向移位寄存器及显示面板
WO2016106823A1 (zh) 液晶显示装置及其栅极驱动器
WO2019010810A1 (zh) 一种goa电路及液晶显示器
WO2016070510A1 (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
WO2018018724A1 (zh) 扫描驱动电路及具有该电路的平面显示装置
JP6773305B2 (ja) Ｇｏａ回路及び液晶ディスプレイ
WO2017080082A1 (zh) 液晶显示设备及goa电路
WO2016070508A1 (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
WO2018188119A1 (zh) 液晶显示装置及其goa电路
WO2017045220A1 (zh) 一种goa电路及液晶显示器
WO2017201810A1 (zh) 基于ltps半导体薄膜晶体管的goa电路
WO2017028350A1 (zh) 液晶显示装置及其goa扫描电路
WO2020215435A1 (zh) Goa电路及显示面板
WO2021168908A1 (zh) 驱动电路及显示面板
WO2022041370A1 (zh) 栅极驱动电路及显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14765791

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15888866

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 201708787

Country of ref document: GB

Kind code of ref document: A

Free format text: PCT FILING DATE = 20150430

WWE Wipo information: entry into national phase

Ref document number: 112015005435

Country of ref document: DE

ENP Entry into the national phase

Ref document number: 2017540746

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20177023829

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2017134894

Country of ref document: RU

122 Ep: pct application non-entry in european phase

Ref document number: 15888866

Country of ref document: EP

Kind code of ref document: A1