WO2016106802A1 - 用于液晶显示装置的goa电路 - Google Patents

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肖军城
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深圳市华星光电技术有限公司
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Definitions

  • the present invention relates to the field of liquid crystal display technology, and in particular to a method based on LTPS (Low-Temperature) Poly-Si) PMOS (P-channel Metal Oxide Semiconductor) GOA (Gate Driver On) for liquid crystal display devices Array, array substrate row scan drive) circuit.
  • LTPS Low-Temperature
  • PMOS P-channel Metal Oxide Semiconductor
  • GOA Gate Driver On
  • GOA is a technology that uses a conventional thin film transistor liquid crystal display array (Array) process to fabricate a gate scan drive signal circuit on an array substrate to realize a drive mode for gate progressive scan.
  • Array liquid crystal display array
  • LTPS low temperature polysilicon semiconductor
  • TFTs thin film transistors
  • GOA system On Panel
  • the present invention provides a GOA circuit for a liquid crystal display device, the liquid crystal display device including a plurality of scan lines, and the GOA circuit including a plurality of cascaded shift buffer units.
  • the Nth stage shift buffer unit controls charging of the Nth stage scan line.
  • the Nth stage shift buffer unit includes a forward and reverse scan control circuit, a pull-up circuit, a bootstrap capacitor circuit, a gate signal point leakage prevention circuit, and a pull-down sustain circuit.
  • a pull-down sustain circuit connects the Nth-level scan lines.
  • a bootstrap capacitor circuit is coupled to the pull-down sustain circuit.
  • a gate signal point leakage prevention circuit is coupled to the bootstrap capacitor circuit.
  • a forward and reverse scan control circuit is connected to the gate signal point leakage prevention circuit.
  • a pull-up circuit connects the bootstrap capacitor circuit.
  • the bootstrap capacitor circuit, the gate signal point leakage prevention circuit and the pull-down maintaining circuit are connected in common to form a gate signal point.
  • the pull-up circuit, the bootstrap capacitor circuit and the gate signal point leakage prevention circuit are respectively connected to the Nth-level scan line.
  • the forward and reverse scan control circuits are respectively connected to the N-1th scan line and the N+1th scan line.
  • the pull-down maintaining circuit includes: a first switch whose control terminal is connected to the gate signal point leakage prevention circuit, and an output end of which is connected to the first circuit point.
  • the second switch has a control terminal connected to the gate signal point and an output terminal connected to the first circuit point.
  • the third switch has a control end connected to the first circuit point, an input end connected to the high constant voltage source, and an output end connected to the Nth stage scan line.
  • the fourth switch has a control terminal connected to the first circuit point and an input terminal connected to the high constant voltage source.
  • the fifth switch has a control terminal receiving the first clock signal of the Nth stage, an input end connected to the output end of the fourth switch, and an output end connected to the gate signal point.
  • the first capacitor has two ends connected to the high constant voltage source and the first circuit point.
  • the forward and reverse scan control circuit comprises:
  • the sixth switch has a control end receiving a downlink control signal, an input end connected to the N-1th scan line, and an output end connected to the gate signal point leakage prevention circuit.
  • a seventh switch wherein the control end receives the upload control signal, the input end is connected to the (N+1)th scan line, and the output end is connected with the output end of the fifth switch and the gate signal point leakage prevention circuit .
  • the gate signal point leakage prevention circuit includes:
  • a ninth switch wherein the control end is connected in common with the control end of the first switch and the input end of the first switch to receive the second clock signal of the Nth stage, and the input end thereof is connected to the output end of the sixth switch And an output end of the seventh switch, the output end of which is connected to the gate signal point.
  • the gate signal point leakage prevention circuit includes:
  • the ninth switch has a control terminal and an input end of the first switch respectively connected to a low constant voltage source, and an output terminal is connected to the gate signal point.
  • a tenth switch wherein the control end is connected to the control end of the first switch, the input end is connected to the output end of the sixth switch and the output end of the seventh switch, and the output end is connected to the ninth switch Input.
  • control end of the tenth switch and the control end of the first switch are connected in common to receive the second clock signal of the Nth stage.
  • the pull-up circuit comprises:
  • the eighth switch has a control terminal connected to the gate signal point, an input end connected to the first clock signal of the Nth stage, and an output end connected to the Nth stage scan line.
  • the bootstrap capacitor circuit comprises:
  • the second capacitor has two ends connected to the gate signal point and the Nth stage scan line.
  • the input of the second switch is connected to the high constant voltage source.
  • the Nth stage shift buffer unit further includes a pull-down control circuit, and the pull-down control circuit includes:
  • the eleventh switch has a control terminal receiving the downlink control signal, an input terminal receiving the second forward clock signal, and an output terminal connected to the pull-down maintaining circuit and the gate signal point leakage prevention circuit.
  • the control terminal receives the upload control signal, the input end thereof receives the second reverse clock signal, and the output end thereof is connected to the pull-down maintaining circuit and the gate signal point leakage prevention circuit.
  • the output end of the eleventh switch, the output end of the twelfth switch, and the control end of the first switch are connected in common.
  • the input end of the second switch is connected to the control end of the first switch.
  • the pull-down maintaining circuit further includes:
  • the thirteenth switch has a control terminal connected to the gate signal point, an input end connected to the control end of the first switch, and an output end connected to the first circuit point.
  • the pull-down maintaining circuit further includes:
  • the fourteenth switch has a second clock signal of the N-1th stage, an input end of which is connected to an output end of the fourth switch, and an output end of which is connected to the gate signal point.
  • the pull-down maintaining circuit further includes:
  • the fourteenth switch has a second clock signal of the N-2th stage, an input end of which is connected to an output end of the fourth switch, and an output end of which is connected to the gate signal point.
  • the second clock signal of the Nth stage and the first clock signal of the Nth stage are mutually inverted signals.
  • the first to fourteenth switches are PMOS transistors.
  • FIG. 1 is a circuit diagram of a GOA of a first preferred embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a GOA of a second preferred embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a GOA of a third preferred embodiment of the present invention.
  • FIG. 4 is a circuit diagram of a GOA of a fourth preferred embodiment of the present invention.
  • Figure 5 is a circuit diagram of a GOA of a fifth preferred embodiment of the present invention.
  • Figure 6 is a circuit diagram of a GOA of a sixth preferred embodiment of the present invention.
  • Figure 7 is a circuit diagram of a GOA of a seventh preferred embodiment of the present invention.
  • FIG. 8 is a waveform diagram of signals of the GOA circuit of FIGS. 1 to 5 at the time of reverse scanning.
  • FIG. 9 is a waveform diagram of signals of the GOA circuit of FIGS. 1 to 5 during forward scanning.
  • FIG. 10 is a waveform diagram showing signals of the GOA circuit of FIGS. 6 to 7 at the time of reverse scanning.
  • FIG. 11 is a waveform diagram showing signals of the GOA circuit of FIGS. 6 to 7 during forward scanning.
  • the GOA circuit is used in a liquid crystal display device including a plurality of scan lines, and the GOA circuit includes a plurality of cascaded shift buffer units.
  • the Nth stage shift buffer unit controls charging of the Nth stage scan line.
  • the Nth stage shift buffer unit includes a forward and reverse scan control circuit (100), a pull-up circuit (200), a bootstrap capacitor circuit (300), a gate signal point (Q) leakage prevention circuit (400), and a pull-down maintenance Circuit (500).
  • a pull-down sustain circuit (500) is connected to the Nth-order scan line (G(N)).
  • a bootstrap capacitor circuit (300) is coupled to the pull-down sustain circuit (500).
  • a gate signal point (Q) leakage prevention circuit (400) is coupled to the bootstrap capacitor circuit (300).
  • a forward-reverse scan control circuit (100) connects the gate signal point ((Q)) leakage prevention circuit.
  • a pull-up circuit (200) is coupled to the bootstrap capacitor circuit (300).
  • the bootstrap capacitor circuit (300), the gate signal point (Q) leakage prevention circuit (400) and the pull-down maintaining circuit (500) are connected in common to form a gate signal point (Q(N)).
  • the forward/reverse scan control circuit (100) is connected to the N-1th scanning line (G(N-1)) and the N+1th scanning line (G(N+1)), respectively.
  • the pull-down maintaining circuit (500) includes: a first switch (T9) having a control terminal connected to the gate signal point (Q) leakage prevention circuit (400), and an output terminal connected to the first circuit point (P (N) )).
  • the second switch (T8) has a control terminal connected to the gate signal point (Q(N)) and an output terminal connected to the first circuit point (P(N)).
  • An input end of the second switch (T8) is connected to the high constant voltage source (VGH).
  • a third switch (T7) having a control terminal connected to the first circuit point (P(N)), an input terminal connected to a high constant voltage source (VGH), and an output terminal connected to the Nth-order scan line (G( N)).
  • the fourth switch (T6) has a control terminal connected to the first circuit point (P(N)) and an input terminal connected to the high constant voltage source (VGH).
  • a fifth switch (T5) wherein the control terminal receives the first clock signal of the Nth stage ((CK(N)), the input end thereof is connected to the output end of the fourth switch (T6), and the output end thereof is connected to the gate a pole signal point (Q(N)).
  • the first capacitor (C2) has two ends connected to the high constant voltage source (VGH) and the first circuit point (P(N)), respectively.
  • the forward and reverse scan control circuit (100) includes a sixth switch (T1) and a seventh switch (T2).
  • the sixth switch (T1) has a control terminal receiving a downlink control signal (U2D), an input terminal connected to the N-1th scan line (G(N-1)), and an output terminal connected to the gate Pole signal point (Q) leakage prevention circuit (400).
  • the seventh switch (T2) has a control terminal receiving an upload control signal (D2U), an input end of which is connected to the (N+1)th scan line (G(N+1)), and an output end thereof and the fifth
  • the output of the switch (T1) and the gate signal point (Q) leakage prevention circuit (400) are connected in common.
  • the forward and reverse scan control circuit (100) is responsible for the forward and reverse scanning of the GOA circuit and the control of the pull-up signal, and is responsible for the inter-stage transfer of the circuit inside the circuit.
  • the gate signal point (Q) leakage prevention circuit (400) includes a ninth switch (T3), and a control end of the ninth switch (T3) is common with a control end and an input end of the first switch (T9) Connected to receive a second clock signal of the Nth stage ((XCK(N)).
  • the input of the ninth switch (T3) is connected to the output of the sixth switch (T1) and the seventh switch (T2) An output terminal whose output terminal is connected to the gate signal point (Q(N)).
  • the gate signal point (Q) leakage prevention circuit (400) is responsible for preventing the gate signal point (Q(N)) potential The problem of leakage while adjusting the potential of the gate signal point (Q(N)) during the inactive period.
  • the pull-up circuit (200) includes an eighth switch (T4) whose control terminal is connected to the gate signal point (Q(N)), and an input terminal thereof is connected to the first clock signal of the Nth stage ((CK (N)), the output terminal thereof is connected to the Nth-th scan line (G(N)).
  • the pull-up circuit (200) is responsible for the first clock signal ((CK(N)) output of the Nth stage After the potential of the gate signal point (Q(N)) is properly controlled, the signal of the Nth scanning line (G(N)) required for the output is effectively output.
  • the bootstrap capacitor circuit (300) includes a second capacitor (C1) connected to the gate signal point (Q(N)) and the Nth-th scan line (G(N)), respectively.
  • the bootstrap capacitor circuit (300) is responsible for the potential rise of the gate signal point (Q(N)) of the circuit, and ensures the smooth output of the first clock signal ((CK(N)) of the Nth stage.
  • the potential processing of the gate signal point (Q(N)) is the key to the GOA circuit and will directly determine the performance of the circuit and the display of the panel.
  • the pull-down maintenance of the GOA circuit is performed by the first clock signal of the Nth stage ((CK(N)) and the second clock signal of the Nth stage ((XCK(N))).
  • FIG. 2 is a circuit diagram of a GOA of a second preferred embodiment of the present invention.
  • the preferred embodiment differs from the first preferred embodiment in that the gate signal point (Q) leakage prevention circuit (400) further includes a tenth switch (T10).
  • the manner in which the first switch (T9) and the ninth switch (T3) are connected is also different.
  • the ninth switch (T3) has a control terminal and an input end of the first switch (T9) connected to a low constant voltage source (VGL), and an output terminal connected to the gate signal point (Q(N)).
  • the tenth switch (T10) has a control end connected to the control end of the first switch (T9), an input end connected to the output end of the sixth switch (T1) and the seventh switch (T2) The output end is connected to the input end of the ninth switch (T3).
  • the input end of the first switch (T9) and the ninth switch (T3) are commonly connected to a low constant voltage source (VGL).
  • the control terminal of the tenth switch (T10) and the control terminal of the first switch (T9) are connected in common to receive the second clock signal of the Nth stage ((XCK(N)).
  • the tenth switch (T10) is set and the partial circuit is changed by the gate signal point (Q) leakage prevention circuit (400) to further improve the leakage problem and eliminate the gate signal point (Q).
  • the Nth stage shift buffer unit further includes a pull down control circuit (600).
  • the pull-down control circuit (600) includes an eleventh switch (T11) and a twelfth switch (T12).
  • the eleventh switch (T11), the control end thereof receives the downlink control signal (U2D), the input terminal thereof receives the second forward clock signal (XCKF), and the output terminal thereof is connected to the pull-down maintaining circuit (500) and the gate Pole signal point (Q) leakage prevention circuit (400).
  • the twelfth switch (T12), the control end receives the upload control signal (D2U), the input end thereof receives the second reverse clock signal (XCKR), and the output end thereof is connected to the pull-down sustain circuit (500) and the gate Signal point (Q) leakage prevention circuit (400).
  • the pull-down control circuit (600) is responsible for the pull-down of the circuit in the sustain phase, maintaining the control structure of the forward and reverse phases independently, and is responsible for the cascade transmission of the Nth-level scan line (G(N)) (Cascade) Transfer).
  • the pull-down maintaining circuit (500) employs a set of mutually opposite first N-th clock signals ((CK(N)) and the N-th second clock signal ((CK(N))) a signal of (XCK(N)), the second forward clock signal (XCKF) and the second reverse clock signal (XCKR) introducing the low constant voltage source (VGL) to the first stage
  • the fourth switch (T6) and the control end of the third switch (T7) store a low potential through the first capacitor (C2), and the fifth switch (T5) at this time is in a closed state.
  • the fifth switch (T5), the fourth switch (T6) forms a path to the GOA circuit
  • the gate signal point (Q(N)) is pulled down, such that the second forward clock signal (XCKF) and the second reverse clock signal (XCKR) and the first capacitor (C2) cooperate
  • the high potential of the gate signal point (Q(N)) and the Nth-th scan line (G(N)) can be well maintained to ensure the normal output of the GOA circuit.
  • FIG. 4 is a circuit diagram of a GOA of a fourth preferred embodiment of the present invention.
  • the preferred embodiment differs from the third preferred embodiment in that the second switch (T8) is not connected to the high constant voltage source (VGH) but to the control terminal of the first switch (T9).
  • the high potential of the second forward clock signal (XCKF) and the second reverse clock signal (XCKR) are introduced into the fourth switch (T6) and the The control terminal of the third switch (T7) can better turn off the fourth switch (T6) and the third switch (T7) to avoid leakage.
  • Figure 5 is a circuit diagram of a GOA of a fifth preferred embodiment of the present invention.
  • the preferred embodiment is different from the third preferred embodiment in that the pull-down maintaining circuit (500) further includes: a thirteenth switch (T13) whose control terminal is connected to the gate signal point (Q(N)), Its input terminal is connected to the control terminal of the first switch (T9), and its output terminal is connected to the first circuit point (P(N)).
  • T13 whose control terminal is connected to the gate signal point (Q(N))
  • Its input terminal is connected to the control terminal of the first switch (T9), and its output terminal is connected to the first circuit point (P(N)).
  • the thirteenth switch (T13) is added to strengthen the control terminals of the fourth switch (T6) and the third switch (T7) to a high potential during circuit output.
  • the function further enhances the circuit performance of the GOA.
  • Figure 6 is a circuit diagram of a GOA of a sixth preferred embodiment of the present invention.
  • the preferred embodiment differs from the third preferred embodiment in that the pull-down maintaining circuit (500) further includes: a fourteenth switch (T14) whose control terminal receives the second clock signal of the N-1th stage ((XCK) (N-1)), its input terminal is connected to the output terminal of the fourth switch (T6), and its output terminal is connected to the gate signal point (Q(N)).
  • the fourteenth switch (T14) is added to boost the control terminals of the fourth switch (T6) and the third switch (T7) to a low potential during circuit output.
  • the function further enhances the circuit performance of the GOA. Ensure that the time of the drop-down is increased and the pull-down function is enhanced.
  • FIG. 7 is a circuit diagram of a GOA of a seventh preferred embodiment of the present invention.
  • the preferred embodiment differs from the sixth preferred embodiment in that the control terminal of the fourteenth switch (T14) receives the second clock signal of the N-2th stage ((XCK(N-2)).
  • the control terminals of the fourth switch (T6) and the third switch (T7) are forcibly pulled to The low potential function, the waveform staggered down, further enhances the circuit performance of the GOA. Ensure that the time of the drop-down is increased and the pull-down function is enhanced.
  • the first to fourteenth switches are PMOS TFT. Its control terminal refers to the gate, its input refers to the source, and its output refers to the drain.
  • FIG. 8 is a waveform diagram of signals of the GOA circuit of FIGS. 1 to 5 at the time of reverse scanning.
  • 9 is a waveform diagram of a signal of the GOA circuit of FIG. 1 to FIG. 5 during forward scanning.
  • the upload control signal (D2U) is a control signal for reverse scanning
  • the downlink control signal (U2D) is a control signal for forward scanning. Responsible for the start of the forward and reverse scan function.
  • a first clock signal of the Nth stage ((CK(N))) and a second clock signal of the Nth stage ((XCK(N)) are responsible for signal output of the GOA circuit, and the gate signal point (Q( The pull-down of the potential of N)) is a set of opposite Clock signals.
  • the high constant voltage source (VGH) and the low constant voltage source (VGL) are input constant voltage control signals, the high constant voltage source (VGH) is high potential, and the high constant voltage source (VGH) is constant voltage low potential.
  • VGH high constant voltage source
  • VGH high constant voltage source
  • VGH constant voltage low potential
  • FIG. 10 is a waveform diagram showing signals of the GOA circuit of FIGS. 6 to 7 at the time of reverse scanning.
  • FIG. 11 is a waveform diagram showing signals of the GOA circuit of FIGS. 6 to 7 during forward scanning.
  • the upload control signal (D2U) and the downlink control signal (U2D) are control signals for forward and reverse scan, which are responsible for the start of the forward and reverse scan functions, and use four sets of signals, corresponding to the first clock signal of the Nth stage ((CK The (N)) and Nth stage second clock signals ((XCK(N)) are interleaved with different circuit technology sequences.

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Abstract

一种用于液晶显示装置的阵列基板行扫描驱动(Gate Driver On Array；GOA)电路，液晶显示装置包括多条扫描线，GOA电路包含级联的多个移位缓存单元。第N级移位缓存单元控制对第N级扫描线（G（N））充电。第N级移位缓存单元包括正反向扫描控制电路（100）、上拉电路（200）、自举电容电路（300）、栅极信号点漏电防治电路（400）及下拉维持电路（500）。自举电容电路（300）、栅极信号点漏电防治电路（400）及下拉维持电路（500）共同连接构成一栅极信号点（Q）用以提高栅极信号点（Q）的稳定性以及减少开关的使用。

Description

用于液晶显示装置的GOA电路 技术领域
本发明涉及液晶显示技术领域，特别是涉及一种基于LTPS(Low-Temperature Poly-Si)的PMOS(P-channel Metal Oxide Semiconductor) 用于液晶显示装置的GOA（Gate Driver On Array，阵列基板行扫描驱动）电路。
 背景技术
GOA，就是利用现有薄膜晶体管液晶显示器数组(Array)制程将栅极(Gate)行扫描驱动信号电路制作在数组基板上，实现对栅极逐行扫描的驱动方式的一项技术。
随着低温多晶硅半导体（LTPS）薄膜晶体管(TFT)的发展，而且由于LTPS半导体本身超高载流子迁移率的特性，相应的面板周边集成电路，也就是GOA便成为大家关注的焦点，并且很多人投入到系统整合面板(System on Panel,SOP）的相关技术研究，并逐步成为现实，由于LTPS可以用离子布置技术调节TFT类型，可以选择NMOS，PMOS和CMOS的电路，但是CMOS和NMOS在光罩成本上较PMOS会大幅的提升，而且CMOS的电路结构过于复杂，很难做到超窄边框的设计，当针对小尺寸的显示装置时，这个显得尤为重要，PMOS电路在成本上及电路结构上的优势，使其逐渐成为主流。再者，电路的信号使用和功耗考虑是GOA电路的重要考虑部分，所以在设计LTPS电路时必须要考虑到此类问题，并且考虑到小尺寸产品的扫描特性，正反向扫描和正反向控制比较重要的前提下，一种基于LTPS的PMOS的GOA电路对于解决上述问题是有相当帮助的。
 技术问题
本发明的目的在于提供一种基于LTPS的PMOS的用于液晶显示装置GOA电路。
 技术解决方案
为实现上述目的，本发明提供一种用于液晶显示装置的GOA电路，所述液晶显示装置包括多条扫描线，所述GOA电路包含级联的多个移位缓存单元。第N级移位缓存单元控制对第N级扫描线充电。该第N级移位缓存单元包括正反向扫描控制电路、上拉电路、自举电容电路、栅极信号点漏电防治电路及下拉维持电路。
下拉维持电路连接所述第N级扫描线。自举电容电路连接所述下拉维持电路。栅极信号点漏电防治电路连接所述自举电容电路。正反向扫描控制电路连接所述栅极信号点漏电防治电路。上拉电路连接所述自举电容电路。
所述自举电容电路、所述栅极信号点漏电防治电路及所述下拉维持电路共同连接构成一栅极信号点。
所述所述上拉电路、所述自举电容电路及所述栅极信号点漏电防治电路分别与所述第N级扫描线连接。所述正反向扫描控制电路分别与第N-1级扫描线以及第N+1级扫描线连接。
所述下拉维持电路包括：第一开关，其控制端端连接所述栅极信号点漏电防治电路,其输出端连接第一电路点。第二开关，其控制端连接栅极信号点，其输出端连接所述第一电路点。第三开关，其控制端连接所述第一电路点，其输入端连接高恒压源，其输出端连接所述第N级扫描线。第四开关，其控制端连接所述第一电路点，其输入端连接所述高恒压源。第五开关，其控制端接收第N级的第一时钟信号，其输入端连接所述第四开关的输出端，其输出端连接所述栅极信号点。第一电容，其两端分别连接所述高恒压源及所述第一电路点。
在一实施例中，所述正反向扫描控制电路包括：
第六开关，其控制端接收下传控制信号，其输入端连接所述第N-1级扫描线，其输出端连接所述栅极信号点漏电防治电路。
第七开关，其控制端接收上传控制信号，其输入端连接所述第N+1级扫描线，其输出端与所述第五开关的输出端及所述栅极信号点漏电防治电路共同连接。
在一实施例中，所述栅极信号点漏电防治电路包括：
第九开关，其控制端与所述第一开关的控制端及所述第一开关的输入端共同连接以接收第N级的第二时钟信号，其输入端连接所述第六开关的输出端以及所述第七开关的输出端，其输出端连接所述栅极信号点。
在一实施例中，所述栅极信号点漏电防治电路包括：
第九开关，其控制端及所述第一开关的输入端分别连接低恒压源，输出端连接所述栅极信号点。
第十开关，其控制端连接所述第一开关的控制端连接，其输入端连接所述第六开关的输出端以及所述第七开关的输出端，其输出端连接所述第九开关的输入端。
在一实施例中，所述第十开关的控制端及所述第一开关的控制端共同连接以接收所述第N级的第二时钟信号。
在一实施例中，所述上拉电路包括：
第八开关，其控制端连接所述栅极信号点，其输入端连接所述第N级的第一时钟信号，其输出端连接所述第N级扫描线。
在一实施例中，所述自举电容电路包括：
第二电容，其两端分别连接所述栅极信号点以及所述第N级扫描线。
在一实施例中，所述第二开关的输入端连接所述高恒压源。
在一实施例中，所述第N级移位缓存单元还包括下拉控制电路，所述下拉控制电路包括：
第十一开关，其控制端接收下传控制信号，其输入端接收第二正向时钟信号，其输出端连接所述下拉维持电路与所述栅极信号点漏电防治电路。
第十二开关，其控制端接收上传控制信号，其输入端接收第二反向时钟信号，其输出端连接所述下拉维持电路与所述栅极信号点漏电防治电路。
在一实施例中，所述第十一开关的输出端、所述第十二开关的输出端及所述第一开关的控制端共同连接。
在一实施例中，所述第二开关的输入端连接所述第一开关的控制端。
在一实施例中，所述下拉维持电路进一步包括：
第十三开关，其控制端连接所述栅极信号点，其输入端连接所述第一开关的控制端，其输出端连接所述第一电路点。
在一实施例中，所述下拉维持电路进一步包括：
第十四开关，其控制端接收第N-1级的第二时钟信号，其输入端连接所述第四开关的输出端，其输出端连接所述栅极信号点。
在一实施例中，所述下拉维持电路进一步包括：
第十四开关，其控制端接收第N-2级的第二时钟信号，其输入端连接所述第四开关的输出端，其输出端连接所述栅极信号点。
在一实施例中，所述第N级的第二时钟信号与所述第N级的第一时钟信号互为反向信号。
在一实施例中，所述第一至第十四开关是PMOS晶体管。
 有益效果
通过本发明的上述技术方案，产生的有益技术效果在于：
1. 基于LTPS的PMOS GOA电路设计。
2. 具备正反向扫描和正反向控制的功能，能够保证显示装置的各种驱动形式，保证电路长时间操作的稳定性。
3. 通过所述第一时钟信号和所述第二时钟信号及所述第一电容搭配，实现所述栅极信号点和所述第N级扫描线的下拉维持功能。通过这样完美的组合，减少了电路中信号线的使用和开关的数量。同时通过所述第二开关的输入端及所述第十二开关的输入端的连接，改善下拉维持电路的功能。
4. 使用一个直流的低电位，用于非作用期间的所述第一电路点的维持，保证所述栅极信号点和所述第N级扫描线的纹波(Ripple)的消除。
5. 透过设置常开的所述第九开关来调节电路漏电，达到稳定电路的功效。
 附图说明
图1为本发明的第一优选实施例的GOA的电路示意图。
图2为本发明的第二优选实施例的GOA的电路示意图。
图3为本发明的第三优选实施例的GOA的电路示意图。
图4为本发明的第四优选实施例的GOA的电路示意图。
图5为本发明的第五优选实施例的GOA的电路示意图。
图6为本发明的第六优选实施例的GOA的电路示意图。
图7为本发明的第七优选实施例的GOA的电路示意图。
图8为图1至图5中的GOA电路在反向扫描时的信号的波形示意图。
图9为图1至图5中的GOA电路在正向扫描时的信号的波形示意图。
图10为图6至图7中的GOA电路在反向扫描时的信号的波形示意图。
图11为图6至图7中的GOA电路在正向扫描时的信号的波形示意图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
图1为本发明的第一优选实施例的GOA的电路示意图。所述GOA电路用于液晶显示装置，所述液晶显示装置包括多条扫描线，所述GOA电路包含级联的多个移位缓存单元。第N级移位缓存单元控制对第N级扫描线充电。该第N级移位缓存单元包括正反向扫描控制电路（100）、上拉电路（200）、自举电容电路（300）、栅极信号点(Q)漏电防治电路（400）及下拉维持电路（500）。
下拉维持电路（500）连接所述第N级扫描线（G（N））。自举电容电路（300）连接所述下拉维持电路（500）。栅极信号点(Q)漏电防治电路（400）连接所述自举电容电路（300）。正反向扫描控制电路（100）连接所述栅极信号点((Q))漏电防治电路。上拉电路（200）连接所述自举电容电路（300）。
所述自举电容电路（300）、所述栅极信号点(Q)漏电防治电路（400）及所述下拉维持电路（500）共同连接构成一栅极信号点（Q（N））。
所述所述上拉电路（200）、所述自举电容电路（300）及所述栅极信号点(Q)漏电防治电路（400）分别与所述第N级扫描线（G（N））连接。所述正反向扫描控制电路（100）分别与第N-1级扫描线（G（N-1））以及第N+1级扫描线（G（N+1））连接。
所述下拉维持电路（500）包括：第一开关（T9），其控制端端连接所述栅极信号点(Q)漏电防治电路（400）,其输出端连接第一电路点（P（N））。第二开关(T8)，其控制端连接栅极信号点(Q(N))，其输出端连接所述第一电路点（P（N））。所述第二开关(T8)的输入端连接所述高恒压源(VGH)。第三开关(T7)，其控制端连接所述第一电路点（P（N）），其输入端连接高恒压源(VGH)，其输出端连接所述第N级扫描线（G（N））。第四开关(T6)，其控制端连接所述第一电路点（P（N）），其输入端连接所述高恒压源(VGH)。第五开关(T5)，其控制端接收第N级的第一时钟信号((CK(N))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点(Q(N))。第一电容(C2)，其两端分别连接所述高恒压源(VGH)及所述第一电路点（P（N））。
所述正反向扫描控制电路（100）包括第六开关(T1)及第七开关(T2)。所述第六开关(T1)，其控制端接收下传控制信号(U2D)，其输入端连接所述第N-1级扫描线（G（N-1）），其输出端连接所述栅极信号点(Q)漏电防治电路（400）。所述第七开关(T2)，其控制端接收上传控制信号(D2U)，其输入端连接所述第N+1级扫描线（G（N+1）），其输出端与所述第五开关(T1)的输出端及所述栅极信号点(Q)漏电防治电路（400）共同连接。所述正反向扫描控制电路（100）负责所述GOA电路的正反向扫描以及上拉信号的控制，在电路内部负责电路的级间传递。
所述栅极信号点(Q)漏电防治电路（400）包括第九开关（T3），所述第九开关(T3)的控制端与所述第一开关（T9）的控制端及输入端共同连接以接收第N级的第二时钟信号((XCK(N))。第九开关(T3)的输入端连接所述第六开关(T1)的输出端以及所述第七开关(T2)的输出端，其输出端连接所述栅极信号点（Q（N））。所述栅极信号点(Q)漏电防治电路（400）负责防止所述栅极信号点（Q（N））电位漏电的问题，同时在非作用期间，调节所述栅极信号点（Q（N））的电位。
所述上拉电路（200）包括第八开关(T4)，其控制端连接所述栅极信号点（Q（N）），其输入端连接所述第N级的第一时钟信号((CK(N))，其输出端连接所述第N级扫描线（G（N））。所述上拉电路（200）负责所述第N级的第一时钟信号((CK(N))输出，将合理控制所述栅极信号点（Q（N））电位后，有效的输出所需要的所述第N级扫描线（G（N））的信号。
所述自举电容电路（300）包括第二电容(C1)，其两端分别连接所述栅极信号点（Q（N））以及所述第N级扫描线（G（N））。所述自举电容电路（300）负责电路所述栅极信号点（Q（N））的电位抬升，保证所述第N级的第一时钟信号((CK(N))的顺利输出，所述栅极信号点（Q（N））的电位处理是所述GOA电路的关键，将直接决定电路的性能和面板的显示。
在本优选实施例中，通过第N级的第一时钟信号((CK(N))及第N级的第二时钟信号((XCK(N))负责所述GOA电路的下拉维持。
图2为本发明的第二优选实施例的GOA的电路示意图。本优选实施例与第一优选实施例的区别在于：所述栅极信号点(Q)漏电防治电路（400）还包括第十开关(T10)。且所述第一开关（T9）、所述第九开关（T3）连接的方式也不相同。所述第九开关（T3），其控制端及所述第一开关（T9）的输入端分别连接低恒压源(VGL)，输出端连接所述栅极信号点（Q（N））。所述第十开关(T10)，其控制端连接所述第一开关(T9)的控制端连接，其输入端连接所述第六开关(T1)的输出端以及所述第七开关(T2)的输出端，其输出端连接所述第九开关(T3)的输入端。所述第一开关（T9）的输入端及所述第九开关（T3）共同连接至低恒压源(VGL)。所述第十开关(T10)的控制端及所述第一开关（T9）的控制端共同连接以接收所述第N级的第二时钟信号((XCK(N))。
本优选实施例中，通过所述栅极信号点(Q)漏电防治电路（400）设置所述第十开关(T10)及改变部分电路，进一步改善漏电问题及消除所述栅极信号点（Q（N））的波形异常问题。
图3为本发明的第三优选实施例的GOA的电路示意图。本优选实施例与第二优选实施例的区别在于：所述第N级移位缓存单元还包括下拉控制电路(600)。所述下拉控制电路(600)包括第十一开关(T11)及第十二开关(T12)。第十一开关(T11)，其控制端接收下传控制信号(U2D)，其输入端接收第二正向时钟信号(XCKF)，其输出端连接所述下拉维持电路（500）与所述栅极信号点(Q)漏电防治电路（400）。第十二开关(T12)，其控制端接收上传控制信号(D2U)，其输入端接收第二反向时钟信号(XCKR)，其输出端连接所述下拉维持电路（500）与所述栅极信号点(Q)漏电防治电路（400）。所述下拉控制电路(600)负责电路在维持阶段的下拉，保持正反向的控制结构独立，用于负责所述第N级扫描线（G（N））的级连传递(Cascade transfer)。
在本优选实施例中，所述下拉维持电路（500）采用一组互反的所述第N级的第一时钟信号((CK(N))和所述第N级的第二时钟信号((XCK(N))的信号进行作用，所述第二正向时钟信号(XCKF)及所述第二反向时钟信号(XCKR)在第一阶段将所述低恒压源(VGL)引入到所述第四开关(T6)以及所述第三开关(T7)的控制端，通过所述第一电容(C2)对低电位进行存储，此时的所述第五开关(T5)处于关闭状态，只有当所述第N级的第一时钟信号((CK(N))为低电位时，所述第五开关(T5)，所述第四开关(T6)形成通路，对所述GOA电路的所述栅极信号点(Q(N))下拉，这样所述第二正向时钟信号(XCKF)及所述第二反向时钟信号(XCKR)和所述第一电容(C2)的配合，可以很好的维持所述栅极信号点(Q(N))和所述第N级扫描线（G（N））的高电位，保证所述GOA电路的正常输出。
图4为本发明的第四优选实施例的GOA的电路示意图。本优选实施例与第三优选实施例的区别在于：所述第二开关(T8)不连接所述高恒压源(VGH)，而是连接所述第一开关（T9）的控制端。
在本优选实施例中，在作用期间，将所述第二正向时钟信号(XCKF)及所述第二反向时钟信号(XCKR)的高电位引入所述第四开关(T6)以及所述第三开关(T7)的控制端，能够较好的关断所述第四开关(T6)以及所述第三开关(T7)，避免漏电。
图5为本发明的第五优选实施例的GOA的电路示意图。本优选实施例与第三优选实施例的区别在于：所述下拉维持电路（500）进一步包括：第十三开关(T13)，其控制端连接所述栅极信号点（Q（N）），其输入端连接所述第一开关(T9)的控制端，其输出端连接所述第一电路点（P（N））。
在本优选实施例中，增加所述第十三开关(T13)，在电路输出期间，强化将所述第四开关(T6)以及所述第三开关(T7)的控制端拉到高电位的功用，进一步增强所述GOA的电路性能。
图6为本发明的第六优选实施例的GOA的电路示意图。本优选实施例与第三优选实施例的区别在于：所述下拉维持电路（500）进一步包括：第十四开关(T14)，其控制端接收第N-1级的第二时钟信号((XCK(N-1))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点（Q（N））。
在本优选实施例中，增加所述第十四开关(T14)，在电路输出期间，强化将所述第四开关(T6)以及所述第三开关(T7)的控制端拉到低电位的功用，进一步增强所述GOA的电路性能。保证下拉地的时间增长，增强下拉的功能。
图7为本发明的第七优选实施例的GOA的电路示意图。本优选实施例与第六优选实施例的区别在于：所述第十四开关(T14)的控制端接收第N-2级的第二时钟信号((XCK(N-2))。
在本优选实施例中，因为第十四开关(T14)的控制端端的改进，在电路输出期间，强化将所述第四开关(T6)以及所述第三开关(T7)的控制端拉到低电位的功用，波形错开下拉，进一步增强所述GOA的电路性能。保证下拉地的时间增长，增强下拉的功能。
图1至图8中，所述第一至第十四开关是PMOS TFT。其控制端指的是栅极，其输入端指的是源极、其输出端指的是漏极。
参考图8及图9。图8为图1至图5中的GOA电路在反向扫描时的信号的波形示意图。图9为图1至图5中的GOA电路在正向扫描时的信号的波形示意图上传控制信号(D2U)是反向扫描的控制信号，下传控制信号(U2D)是正向扫描的控制信号，分别负责正反扫描功能的启动。
第N级的第一时钟信号((CK(N))和第N级的第二时钟信号((XCK(N))负责所述GOA电路的信号输出，和所述栅极信号点（Q（N））的电位的下拉维持，是一组相反的Clock信号
高恒压源(VGH)、低恒压源(VGL)为输入的恒压控制讯号，高恒压源(VGH)为高电位，高恒压源(VGH)为恒压低电位，其中要求负责提供所述GOA电路中的高低电位。其他则为所述GOA电路关键节点产生的输出讯号。
参考图10及图11。图10为图6至图7中的GOA电路在反向扫描时的信号的波形示意图。图11为图6至图7中的GOA电路在正向扫描时的信号的波形示意图。上传控制信号(D2U)和下传控制信号(U2D)是正反向扫描的控制信号，负责正反扫描功能的启动，用到四组信号，相应的第N级的第一时钟信号((CK(N))和第N级的第二时钟信号((XCK(N))随着不同的电路技术顺序交错变化。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种用于液晶显示装置的GOA 电路，其中所述液晶显示装置包括多条扫描线，所述GOA电路包含级联的多个移位缓存单元，其中第N级移位缓存单元控制对第N级扫描线（G（N））充电，其中所述第N级移位缓存单元包括：
    下拉维持电路（500），连接所述第N级扫描线（G（N））；
    自举电容电路（300），连接所述下拉维持电路（500）；
    栅极信号点(Q)漏电防治电路（400），连接所述自举电容电路（300）；
    正反向扫描控制电路（100），连接所述栅极信号点((Q))漏电防治电路；及
    上拉电路（200），连接所述自举电容电路（300）；
    其中所述自举电容电路（300）、所述栅极信号点(Q)漏电防治电路（400）及所述下拉维持电路（500）共同连接构成一栅极信号点（Q（N））；
    所述所述上拉电路（200）、所述自举电容电路（300）及所述栅极信号点(Q)漏电防治电路（400）分别与所述第N级扫描线（G（N））连接；
    所述正反向扫描控制电路（100）分别与第N-1级扫描线（G（N-1））以及第N+1级扫描线（G（N+1））连接；
    所述下拉维持电路（500）包括：
    第一开关（T9），其控制端端连接所述栅极信号点(Q)漏电防治电路（400）,其输出端连接第一电路点（P（N））；
    第二开关(T8)，其控制端连接栅极信号点(Q(N))，其输出端连接所述第一电路点（P（N））；
    第三开关(T7)，其控制端连接所述第一电路点（P（N）），其输入端连接高恒压源(VGH)，其输出端连接所述第N级扫描线（G（N））；
    第四开关(T6)，其控制端连接所述第一电路点（P（N）），其输入端连接所述高恒压源(VGH)；
    第五开关(T5)，其控制端接收第N级的第一时钟信号((CK(N))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点(Q(N))；及
    第一电容(C2)，其两端分别连接所述高恒压源(VGH)及所述第一电路点（P（N））；
    所述正反向扫描控制电路（100）包括：
    第六开关(T1)，其控制端接收下传控制信号(U2D)，其输入端连接所述第N-1级扫描线（G（N-1）），其输出端连接所述栅极信号点(Q)漏电防治电路（400）；及
    第七开关(T2)，其控制端接收上传控制信号(D2U)，其输入端连接所述第N+1级扫描线（G（N+1）），其输出端与所述第五开关(T1)的输出端及所述栅极信号点(Q)漏电防治电路（400）共同连接；
    所述栅极信号点(Q)漏电防治电路（400）包括：
    第九开关（T3），其控制端与所述第一开关（T9）的控制端及所述第一开关（T9）的输入端共同连接以接收第N级的第二时钟信号((XCK(N))，其输入端连接所述第六开关(T1)的输出端以及所述第七开关(T2)的输出端，其输出端连接所述栅极信号点（Q（N））；
    所述第N级的第二时钟信号((XCK(N))与所述第N级的第一时钟信号((CK(N))互为反向信号；
    所述栅极信号点(Q)漏电防治电路（400）包括：
    第九开关（T3），其控制端及所述第一开关（T9）的输入端分别连接低恒压源(VGL)，输出端连接所述栅极信号点（Q（N））；
    第十开关(T10)，其控制端连接所述第一开关(T9)的控制端连接，其输入端连接所述第六开关(T1)的输出端以及所述第七开关(T2)的输出端，其输出端连接所述第九开关(T3)的输入端；
    所述自举电容电路（300）包括：
    第二电容(C1)，其两端分别连接所述栅极信号点（Q（N））以及所述第N级扫描线（G（N））；
    所述下拉控制电路(600)包括：
    第十一开关(T11)，其控制端接收下传控制信号(U2D)，其输入端接收第二正向时钟信号(XCKF)，其输出端连接所述下拉维持电路（500）与所述栅极信号点(Q)漏电防治电路（400）；
    第十二开关(T12)，其控制端接收上传控制信号(D2U)，其输入端接收第二反向时钟信号(XCKR)，其输出端连接所述下拉维持电路（500）与所述栅极信号点(Q)漏电防治电路（400）；
    所述第十一开关(T11)的输出端、所述第十二开关(T12)的输出端及所述第一开关(T9)的控制端共同连接；
    所述下拉维持电路（500）进一步包括：
    第十三开关(T13)，其控制端连接所述栅极信号点（Q（N）），其输入端连接所述第一开关(T9)的控制端，其输出端连接所述第一电路点（P（N））。
  2. 如权利要求1 所述的用于液晶显示装置的GOA 电路，其中所述上拉电路（200）包括：
    第八开关(T4)，其控制端连接所述栅极信号点（Q（N）），其输入端连接所述第N级的第一时钟信号((CK(N))，其输出端连接所述第N级扫描线（G（N））。
  3. 如权利要求1 所述的用于液晶显示装置的GOA 电路，其中所述下拉维持电路（500）进一步包括：
    第十四开关(T14)，其控制端接收第N-1级的第二时钟信号((XCK(N-1))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点（Q（N））。
  4. 如权利要求1 所述的用于液晶显示装置的GOA 电路，其中所述下拉维持电路（500）进一步包括：
    第十四开关(T14)，其控制端接收第N-2级的第二时钟信号((XCK(N-2))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点（Q（N））。
  5. 一种用于液晶显示装置的GOA 电路，其中所述液晶显示装置包括多条扫描线，所述GOA电路包含级联的多个移位缓存单元，其中第N级移位缓存单元控制对第N级扫描线（G（N））充电，其中所述第N级移位缓存单元包括：
    下拉维持电路（500），连接所述第N级扫描线（G（N））；
    自举电容电路（300），连接所述下拉维持电路（500）；
    栅极信号点(Q)漏电防治电路（400），连接所述自举电容电路（300）；
    正反向扫描控制电路（100），连接所述栅极信号点((Q))漏电防治电路；及
    上拉电路（200），连接所述自举电容电路（300）；
    其中所述自举电容电路（300）、所述栅极信号点(Q)漏电防治电路（400）及所述下拉维持电路（500）共同连接构成一栅极信号点（Q（N））；
    所述所述上拉电路（200）、所述自举电容电路（300）及所述栅极信号点(Q)漏电防治电路（400）分别与所述第N级扫描线（G（N））连接；
    所述正反向扫描控制电路（100）分别与第N-1级扫描线（G（N-1））以及第N+1级扫描线（G（N+1））连接；
    所述下拉维持电路（500）包括：
    第一开关（T9），其控制端端连接所述栅极信号点(Q)漏电防治电路（400）,其输出端连接第一电路点（P（N））；
    第二开关(T8)，其控制端连接栅极信号点(Q(N))，其输出端连接所述第一电路点（P（N））；
    第三开关(T7)，其控制端连接所述第一电路点（P（N）），其输入端连接高恒压源(VGH)，其输出端连接所述第N级扫描线（G（N））；
    第四开关(T6)，其控制端连接所述第一电路点（P（N）），其输入端连接所述高恒压源(VGH)；
    第五开关(T5)，其控制端接收第N级的第一时钟信号((CK(N))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点(Q(N))；及
    第一电容(C2)，其两端分别连接所述高恒压源(VGH)及所述第一电路点（P（N））。
  6. 如权利要求5 所述的用于液晶显示装置的GOA 电路，其中所述正反向扫描控制电路（100）包括：
    第六开关(T1)，其控制端接收下传控制信号(U2D)，其输入端连接所述第N-1级扫描线（G（N-1）），其输出端连接所述栅极信号点(Q)漏电防治电路（400）；及
    第七开关(T2)，其控制端接收上传控制信号(D2U)，其输入端连接所述第N+1级扫描线（G（N+1）），其输出端与所述第五开关(T1)的输出端及所述栅极信号点(Q)漏电防治电路（400）共同连接。
  7. 如权利要求6 所述的用于液晶显示装置的GOA 电路，其中所述栅极信号点(Q)漏电防治电路（400）包括：
    第九开关（T3），其控制端与所述第一开关（T9）的控制端及所述第一开关（T9）的输入端共同连接以接收第N级的第二时钟信号((XCK(N))，其输入端连接所述第六开关(T1)的输出端以及所述第七开关(T2)的输出端，其输出端连接所述栅极信号点（Q（N））。
  8. 如权利要求7 所述的用于液晶显示装置的GOA 电路，其中所述第N级的第二时钟信号((XCK(N))与所述第N级的第一时钟信号((CK(N))互为反向信号。
  9. 如权利要求6 所述的用于液晶显示装置的GOA 电路，其中所述栅极信号点(Q)漏电防治电路（400）包括：
    第九开关（T3），其控制端及所述第一开关（T9）的输入端分别连接低恒压源(VGL)，输出端连接所述栅极信号点（Q（N））；
    第十开关(T10)，其控制端连接所述第一开关(T9)的控制端连接，其输入端连接所述第六开关(T1)的输出端以及所述第七开关(T2)的输出端，其输出端连接所述第九开关(T3)的输入端。
  10. 如权利要求9 所述的用于液晶显示装置的GOA 电路，其中所述第十开关(T10)的控制端及所述第一开关（T9）的控制端共同连接以接收所述第N级的第二时钟信号((XCK(N))。
  11. 如权利要求5 所述的用于液晶显示装置的GOA 电路，其中所述上拉电路（200）包括：
    第八开关(T4)，其控制端连接所述栅极信号点（Q（N）），其输入端连接所述第N级的第一时钟信号((CK(N))，其输出端连接所述第N级扫描线（G（N））。
  12. 如权利要求5 所述的用于液晶显示装置的GOA 电路，其中所述自举电容电路（300）包括：
    第二电容(C1)，其两端分别连接所述栅极信号点（Q（N））以及所述第N级扫描线（G（N））。
  13. 如权利要求5 所述的用于液晶显示装置的GOA 电路，其中所述第二开关(T8)的输入端连接所述高恒压源(VGH)。
  14. 如权利要求5 所述的用于液晶显示装置的GOA 电路，其中所述第N级移位缓存单元还包括下拉控制电路(600)，所述下拉控制电路(600)包括：
    第十一开关(T11)，其控制端接收下传控制信号(U2D)，其输入端接收第二正向时钟信号(XCKF)，其输出端连接所述下拉维持电路（500）与所述栅极信号点(Q)漏电防治电路（400）；
    第十二开关(T12)，其控制端接收上传控制信号(D2U)，其输入端接收第二反向时钟信号(XCKR)，其输出端连接所述下拉维持电路（500）与所述栅极信号点(Q)漏电防治电路（400）。
  15. 如权利要求14 所述的用于液晶显示装置的GOA 电路，其中所述第十一开关(T11)的输出端、所述第十二开关(T12)的输出端及所述第一开关(T9)的控制端共同连接。
  16. 如权利要求15 所述的用于液晶显示装置的GOA 电路，其中所述第二开关(T8)的输入端连接所述第一开关(T9)的控制端。
  17. 如权利要求15 所述的用于液晶显示装置的GOA 电路，其中所述下拉维持电路（500）进一步包括：
    第十三开关(T13)，其控制端连接所述栅极信号点（Q（N）），其输入端连接所述第一开关(T9)的控制端，其输出端连接所述第一电路点（P（N））。
  18. 如权利要求15 所述的用于液晶显示装置的GOA 电路，其中所述下拉维持电路（500）进一步包括：
    第十四开关(T14)，其控制端接收第N-1级的第二时钟信号((XCK(N-1))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点（Q（N））。
  19. 如权利要求15 所述的用于液晶显示装置的GOA 电路，其中所述下拉维持电路（500）进一步包括：
    第十四开关(T14)，其控制端接收第N-2级的第二时钟信号((XCK(N-2))，其输入端连接所述第四开关(T6)的输出端，其输出端连接所述栅极信号点（Q（N））。
  20. 如权利要求1-19任一项 所述的用于液晶显示装置的GOA 电路，其中所述第一至第十四开关是PMOS晶体管。
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