JP2010020282A - ゲートドライバ、及びこれを備えた表示装置 - Google Patents

Abstract

【課題】ステージの出力特性を改善することができるゲートドライバ、及びこれを備えた表示装置を提供する。
【解決手段】ゲートドライバ、及びこれを備えた表示装置で、シフトレジスタは、開始信号に応答して動作を開始してゲート信号を出力する開始ステージ、及び互いに連続に接続されて、開始ステージから出力された信号に応答して、順次に動作してゲート信号を順次に出力する複数のステージを含む。ここで、複数のステージのうちの少なくとも一つは、開始信号によりリセットされる。したがって、複数のステージの出力特性を改善することができる。
【選択図】図１

Description

本発明は、ゲートドライバ、及びこれを備えた表示装置に関し、より詳細には、ステージの出力特性を改善することができるゲートドライバ、及びこれを備えた表示装置に関する。

一般的に、液晶表示装置は、下部基板、下部基板と対向し具備される上部基板、及び下部基板と上部基板との間に形成された液晶層からなり、映像を表示する液晶表示パネルを具備する。

液晶表示パネルには、複数のゲートライン、複数のデータライン、及び複数のゲートラインと複数のデータラインとに接続された複数の画素が具備される。液晶表示パネルには、複数のゲートラインにゲート信号を順次に出力するためのゲート駆動回路が薄膜工程を通じて直接形成される。

一般的に、ゲート駆動回路は、連続に接続された複数のステージからなり、順次ゲート信号を出力するシフトレジスタからなる。各ステージは、直前のステージからキャリー信号を受信して、対応するゲートラインにゲート信号を出力し、直後のステージにキャリー信号を提供する。

また、各ステージは、直後のステージのゲート信号により、ターンオフされる。しかし、最後のステージは、直後のステージが存在しないために、最後のステージを正常にターンオフさせるための方法が要求される。

特開２００７−０７８７１７号公報 韓国特許公開第２００５−０１１４８５０号公報 韓国特許公開第２００７−００７４０７８号公報 韓国特許公開第２００４−００７２１３１号公報

本発明は、上述の問題点に鑑みてなされたもので、その目的は、開始信号を利用し、ステージを正常にリセットさせることにより、誤動作を防止するためのゲートドライバを提供することである。

また、本発明の他の目的は、上述したゲートドライバを具備する表示装置を提供することである。

上述した目的を達成するため、本発明に係るゲートドライバは、ｎ（ｎは、１以上の整数）個のシフトレジスタからなり、各シフトレジスタは、開始信号に応答して動作を開始してゲート信号を出力する開始ステージ、及び互いに連続に接続されて、開始ステージから出力された信号に応答して順次に動作してゲート信号を順次に出力する複数のステージを含む。ここで、複数のステージのうち、少なくとも一つは、開始信号によってリセットされる。

本発明に係る表示装置は、表示パネル、データドライバ、及びゲートドライバを含む。表示パネルは、複数のゲートライン、複数のデータライン、及び複数のゲートラインと複数のデータラインとによって定義された複数の画素領域に各々具備された複数の画素を含んで映像を表示する。データドライバは、複数のデータラインにデータ信号を提供して、ゲートドライバは、複数のゲートラインにゲート信号を順次に出力する。

ゲートドライバは、ｎ（ｎは、１以上の整数）個のシフトレジスタからなり、各シフトレジスタは、開始信号に応答して動作を開始してゲート信号を出力する開始ステージ、及び互いに連続に接続されて、開始ステージから出力された信号に応答して順次に動作してゲート信号を順次に出力する複数のステージを含む。ここで、複数のステージのうち、少なくとも一つは、開始信号によってリセットされる。

本発明のゲートドライバ、及びこれを備えた表示装置によると、開始信号を利用してゲートドライバのステージをリセットさせることによって、ゲートドライバの出力特性を改善することができる。

また、本発明のゲートドライバ、及びこれを備えた表示装置によると、開始信号をダミーステージに提供する配線を利用して、各ステージのリセット端子に開始信号を供給することによって、ゲートドライバに別途の信号配線が追加されることを防止することができる。

本発明の実施形態に係るゲートドライバのブロック図である。 図１に図示された最後のステージの回路図である。 １番目、及び２番目のステージの入／出力の波形図である。 本発明の他の実施形態に係る液晶表示装置の平面図である。

以下、添付図面を参照して本発明の望ましい実施形態をより詳細に説明する。

図１は、本発明の一実施形態に係るゲートドライバ１００のブロック図である。図１を参照すると、ゲートドライバ１００は、互いに連続に接続された複数のステージＳＲＣ１〜ＳＲＣｎ、及びダミーステージＤＳＲＣからなる一つのシフトレジスタを含む。シフトレジスタは、複数のゲートラインＧＬ１〜ＧＬｎの第１端部に接続される。

各ステージＳＲＣ１〜ＳＲＣｎは、入力端子ＩＮ、第１クロック端子ＣＫ１、及び第２クロック端子ＣＫ２、制御端子ＣＴ、電圧入力端子Ｖｉｎ、リセット端子ＲＥ、出力端子ＯＵＴ、及びキャリー端子ＣＲを含む。ダミーステージＤＳＲＣは、入力端子ＩＮ、第１及び第２クロック端子ＣＫ１、ＣＫ２、制御端子ＣＴ、電圧入力端子Ｖｉｎ、及び出力端子ＯＵＴを含む。

複数のステージＳＲＣ１〜ＳＲＣｎの入力端子ＩＮは、直前のステージのキャリー端子ＣＲに電気的に接続し、直前のキャリー信号を受信する。但し、複数のステージＳＲＣ１〜ＳＲＣｎのうちの最初のステージＳＲＣ１（以下、「開始ステージ」と称する）の入力端子ＩＮには、直前のキャリー信号の代りにゲートドライバ１００の駆動を開始する開始信号ＳＴＶが提供される。複数のステージＳＲＣ１〜ＳＲＣｎの制御端子ＣＴは、直後のステージの出力端子ＯＵＴに電気的に接続され、直後のゲート信号を受信する。但し、複数のステージＳＲＣ１〜ＳＲＣｎのうちの最後のステージＳＲＣｎの制御端子ＣＴは、ダミーステージＤＳＲＣの出力端子ＯＵＴに電気的に接続される。本発明の一実施形態では、ダミーステージＤＳＲＣの制御端子ＣＴには、直後のゲート信号の代りに開始信号ＳＴＶが提供される。

複数のステージＳＲＣ１〜ＳＲＣｎのうち、奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．ＳＲＣｎ−１の第１クロック端子ＣＫ１には、第１クロックＣＫＶが提供され、第２クロック端子ＣＫ２には、第１クロックＣＫＶと反転した位相を有する第２クロックＣＫＶＢが提供される。複数のステージＳＲＣ１〜ＳＲＣｎのうちの偶数番目ステージＳＲＣ２、．．．ＳＲＣｎの第１クロック端子ＣＫ１には、第２クロックＣＫＶＢが提供され、第２クロック端子ＣＫ２には、第１クロックＣＫＶが提供される。ｎが偶数だと仮定すると、ダミーステージＤＳＲＣの第１クロック端子ＣＫ１には、第１クロックＣＫＶが提供され、第２クロック端子ＣＫ２には、第２クロックＣＫＶＢが提供される。

複数のステージＳＲＣ１〜ＳＲＣｎ、及びダミーステージＤＳＲＣの電圧入力端子Ｖｉｎには、ゲートオフ電圧Ｖｏｆｆが提供される。ゲートオフ電圧Ｖｏｆｆは、グラウンド電圧、又はマイナス電圧からなる。

複数のステージＳＲＣ１〜ＳＲＣｎの出力端子ＯＵＴには、複数のゲートラインＧＬ１〜ＧＬｎが各々電気的に接続される。したがって、複数のステージＳＲＣ１〜ＳＲＣｎは、出力端子ＯＵＴを通じてゲート信号を順次に出力し、複数のゲートラインＧＬ１〜ＧＬｎに印加する。

各ステージＳＲＣ１〜ＳＲＣｎのキャリー端子ＣＲは、直後のステージの入力端子ＩＮに電気的に接続され、直後のステージにキャリー信号を提供する。最後のステージＳＲＣｎのキャリー端子ＣＲは、ダミーステージＤＳＲＣの入力端子ＩＮに電気的に接続される。

複数のステージＳＲＣ１〜ＳＲＣｎのうちの開始ステージＳＲＣ１、及び２番目の駆動ステージＳＲＣ２を除外した残りのステージＳＲＣ３〜ＳＲＣｎのリセット端子ＲＥには、開始信号ＳＴＶが提供される。したがって、残りのステージＳＲＣ３〜ＳＲＣｎは、開始信号ＳＴＶによってリセットされる。

図１に示すように、外部から開始信号ＳＴＶを受信する配線は、ダミーステージＤＳＲＣの制御端子ＣＴに電気的に接続されるように延長される。ここで、配線が残りのステージＳＲＣ３〜ＳＲＣｎのリセット端子ＲＥに電気的に接続することによって、ゲートドライバ１００で残りのステージＳＲＣ３〜ＳＲＣｎのリセット端子ＲＥに開始信号ＳＴＶを供給するための追加配線は発生しない。

一方、ダミーステージＤＳＲＣの出力端子ＯＵＴは、最後のステージＳＲＣｎの制御端子ＣＴ、及びダミーステージＤＳＲＣのリセット端子ＲＥに電気的に接続される。ダミーステージＤＳＲＣは、最後のステージＳＲＣｎの制御端子ＣＴにダミーゲート信号を提供して、最後のステージＳＲＣｎから出力されるゲート信号をダウンさせる。また、ダミーステージＤＳＲＣは、ダミーゲート信号によってセルフリセットされる。

各ステージＳＲＣ１〜ＳＲＣｎは、対応するゲートラインＧＬ１〜ＧＬｎの第２端部に具備された放電トランジスタＮＴ１５を含む。放電トランジスタＮＴ１５は、直後のゲートラインに接続された制御電極、ゲートオフ電圧Ｖｏｆｆを受信する入力電極、及び対応するゲートラインに接続された出力電極を含む。したがって、放電トランジスタＮＴ１５は、直後のステージから出力された直後のゲート信号に応答して対応するゲートラインをゲートオフ電圧Ｖｏｆｆまで放電させる。

ここで、最後のゲートラインＧＬｎを放電させる放電トランジスタＮＴ１５の制御電極は、ダミーゲートラインＤＧＬを通じてダミーステージＤＳＲＣの第２出力端子ＯＵＴに電気的に接続される。したがって、最後の放電トランジスタＮＴ１５は、ダミーステージＤＳＲＣの出力端子ＯＵＴから出力されたダミー出力信号に応答して最後のゲートラインＧＬｎをゲートオフ電圧Ｖｏｆｆまで放電させる。

図２は、図１に図示された最後のステージＳＲＣｎの回路図である。ゲートドライバを構成する複数のステージは、互いに同一である内部構成を有するので、図２で最後のステージを示して説明することによって、残りのステージに対する説明を省略する。

図２を参照すると、最後のステージＳＲＣｎは、プルアップ部２１１、キャリー部２１２、プルダウン部２１３、プルアップ駆動部２１４、リップル防止部２１５、ホールディング部２１６、インバータ部２１７、及びリセット部２１８を含む。

プルアップ部２１１は、プルアップ駆動部２１４の出力端（以下、「Ｑ−ノード」と称する）ＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるプルアップトランジスタＮＴ１を含む。プルアップトランジスタＮＴ１は、プルアップ駆動部２１４から出力された電圧に応答して、出力端子ＯＵＴを通じて出力される現在のゲート信号を、第１クロック端子ＣＫ１を通じて提供されるクロックＣＫＶ（以下、「第１クロック」（図２に示す）と称する）のハイレベルまでプルアップする。プルアップトランジスタＮＴ１は、あるフレームにおいて、第１クロックＣＫＶのハイ区間（以下、「第１区間」と称する）の間はターンオンして、第１区間の間、現在のゲート信号をハイ状態に維持する。

キャリー部２１２は、Ｑ−ノードＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及びキャリー端子ＣＲに接続された出力電極からなるキャリートランジスタＮＴ２を含む。キャリートランジスタＮＴ２は、プルアップ駆動部２１４から出力された電圧に応答して、キャリー端子ＣＲを通じて出力される現在のキャリー信号を第１クロックＣＫＶのハイレベルまでプルアップさせる。キャリートランジスタＮＴ２は、あるフレームにおいて、第１区間の間は、ターンオンして、第１区間の間、現在のキャリー信号をハイ状態に維持する。

プルダウン部２１３は、制御端子ＣＴに接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるプルダウントランジスタＮＴ３を含む。プルダウントランジスタＮＴ３は、直後のゲート信号に応答してプルアップされた現在のゲート信号を電圧入力端子Ｖｉｎを通じて供給されたゲートオフ電圧Ｖｏｆｆ（図１に示す）までプルダウンさせる。すなわち、プルダウントランジスタＮＴ３は、第１区間後に直後のゲート信号によりターンオンされ、現在のゲート信号をロー状態にプルダウンさせる。

プルアップ駆動部２１４は、バッファトランジスタＮＴ４、第１キャパシタＣ１、第２キャパシタＣ２、及び放電トランジスタＮＴ５を含む。バッファトランジスタＮＴ４は、入力端子ＩＮに共通に接続された入力電極及び制御電極、及びＱ−ノードＱＮに接続された出力電極からなる。第１キャパシタＣ１は、Ｑ−ノードＱＮと出力端子ＯＵＴとの間に接続され、第２キャパシタＣ２は、キャリートランジスタＮＴ２の制御電極とキャリー端子ＣＲとの間に接続される。一方、放電トランジスタＮＴ５は、バッファトランジスタＮＴ４の出力電極に接続された入力電極、制御端子ＣＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

バッファトランジスタＮＴ４が、直前のキャリー信号に応答してターンオンすると、Ｑ−ノードＱＮの電位が上昇し、プルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２がターンオンする。ターンオンしたプルアップトランジスタＮＴ１、及びターンオンしたキャリートランジスタにより、出力端子ＯＵＴ、及びキャリー端子ＣＲの電位が上昇すると、Ｑ−ノードＱＮの電位は、第１キャパシタＣ１、及び第２キャパシタＣ２により押し上げられる。したがって、プルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２は、ターンオン状態を維持し、現在のゲート信号と現在のキャリー信号とは、第１クロックＣＫＶのハイ区間の間にハイ状態で生成されることができる。

放電トランジスタＮＴ５が直後のゲート信号に応答してターンオンすると、第１キャパシタＣ１に充電された電荷は、放電トランジスタＮＴ５を通じてゲートオフ電圧Ｖｏｆｆまで放電される。したがって、Ｑ−ノードＱＮの電位は、ゲートオフ電圧Ｖｏｆｆまで下がり、その結果、プルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２は、ターンオフされる。したがって、出力端子ＯＵＴ、及びキャリー端子ＣＲには、ハイ状態の現在のゲート信号、及び現在のキャリー信号が出力されない。

リップル防止部２１５は、第１乃至第３リップル防止トランジスタＮＴ６、ＮＴ７、ＮＴ８からなり、あるフレームのうち、第１区間を除外した残りの第２区間の間、現在のゲート信号及び現在のキャリー信号が第１クロックＣＫＶまたは第２クロックＣＫＶ、ＣＫＶＢにより、リップルされることを防止する。

第１リップル防止トランジスタＮＴ６は、第１クロック端子ＣＫ１に接続された制御電極、出力端子ＯＵＴに接続された入力電極、及びＱ−ノードＱＮに接続された出力電極を含む。第２リップル防止トランジスタＮＴ７は、第２クロック端子ＣＫ２に接続された制御電極、入力端子ＩＮに接続された入力電極、及びＱ−ノードＱＮに接続された出力電極からなる。第３リップル防止トランジスタＮＴ８は、第２クロック端子ＣＫ２に接続された制御電極、出力端子ＯＵＴに接続された入力電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

第２区間の間、第１リップル防止トランジスタＮＴ６は、第１クロックＣＫＶに応答して出力端子ＯＵＴから出力されたロー状態の現在のゲート信号をＱ−ノードＱＮに提供する。したがって、第２区間における第１クロックＣＫＶのハイ区間でＱ−ノードＱＮの電位は、ロー状態に維持される。これにより、第１リップル防止トランジスタＮＴ６は、第２区間における、第１クロックＣＫＶのハイ区間でプルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２がターンオンされることを防止する。

第２区間の間、第２リップル防止トランジスタＮＴ７は、第２クロック端子ＣＫ２を通じて提供されたクロックＣＫＶＢ（以下、「第２クロック」（図１参照）と称する）に応答して入力端子ＩＮを通じて入力されるロー状態の直前のキャリー信号をＱ−ノードＱＮに提供する。したがって、第２区間において、第２クロックＣＫＶＢのハイ区間でＱ−ノードＱＮの電位は、ロー状態に維持される。この結果、第２リップル防止トランジスタＮＴ７は、第２区間のうち、第２クロックＣＫＶＢのハイ区間の間、プルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２がターンオンすることを防止する。

第３リップル防止トランジスタＮＴ８は、第２クロックＣＫＶＢに応答して、現在のゲート信号をゲートオフ電圧Ｖｏｆｆまで放電する。したがって、第３リップル防止トランジスタＮＴ８は、第２区間における第２クロックＣＫＶＢのハイ区間で現在のゲート信号をゲートオフ電圧Ｖｏｆｆに維持する。

一方、ホールディング部２１６は、インバータ部２１７の出力端に接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるホールディングトランジスタＮＴ９を含む。インバータ部２１７は、第１乃至第４インバータトランジスタＮＴ１０、ＮＴ１１、ＮＴ１２、ＮＴ１３と、第３、及び第４キャパシタＣ３、Ｃ４とからなり、ホールディングトランジスタＮＴ９をターンオンまたはターンオフさせる。

第１インバータトランジスタＮＴ１０は、第１クロック端子ＣＫ１に共に接続された入力電極及び制御電極、及び第４キャパシタＣ４を通じて第２インバータトランジスタＮＴ１１の出力電極に接続された出力電極からなる。第２インバータトランジスタＮＴ１１は、第１クロック端子ＣＫ１に接続された入力電極、第３キャパシタＣ３を通じて入力電極と接続された制御電極、及びホールディングトランジスタＮＴ９の制御電極に接続された出力電極からなる。第３インバータトランジスタＮＴ１２は、第１インバータトランジスタＮＴ１０の出力電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第４インバータトランジスタＮＴ１３は、ホールディングトランジスタＮＴ９の制御電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

第３及び第４インバータトランジスタＮＴ１２、ＮＴ１３が出力端子ＯＵＴを通じて出力されるハイ状態の現在のゲート信号に応答してターンオンすると、第１及び第２インバータトランジスタＮＴ１０、ＮＴ１１から出力された第１クロックＣＫＶは、ターンオンした第３及び第４インバータトランジスタＮＴ１２、ＮＴ１３により、ゲートオフ電圧Ｖｏｆｆまで放電される。したがって、ホールディングトランジスタＮＴ９は、現在のゲート信号がハイ状態に維持される第１区間の間、ターンオフ状態に維持される。

この後、第２区間で現在のゲート信号がロー状態に転換されると、第３及び第４インバータトランジスタＮＴ１２、ＮＴ１３は、ターンオフされる。したがって、第１及び第２インバータトランジスタＮＴ１０、ＮＴ１１から出力された第１クロックＣＫＶは、ホールディングトランジスタＮＴ９に印加され、ホールディングトランジスタＮＴ９をターンオンさせる。結果的に、現在のゲート信号は、ホールディングトランジスタＮＴ９により、第２区間における、第１クロックＣＫＶのハイ区間の間、ゲートオフ電圧Ｖｏｆｆに維持される。

一方、リセット部２１８は、リセット端子ＲＥに接続された制御電極、プルアップトランジスタＮＴ１の制御電極に接続された入力電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなるリセットトランジスタＮＴ１４を含む。

リセットトランジスタＮＴ１４は、リセット端子ＲＥを通じて入力された開始信号ＳＴＶ（図１に示す)に応答して、Ｑ−ノードＱＮの電位をゲートオフ電圧Ｖｏｆｆまで放電させる。したがって、プルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２が開始信号ＳＴＶに応答してターンオフする。図１に示すように、開始信号ＳＴＶは、ステージＳＲＣ３〜ＳＲＣｎのリセット端子ＲＥに提供されて、Ｑ−ノードＱＮの電位をダウンさせることによってステージＳＲＣ３〜ＳＲＣｎを全てリセットする。

開始信号ＳＴＶは、複数のステージＳＲＣ１〜ＳＲＣｎのうちの開始ステージＳＲＣ１のリセット端子ＲＥ、及び２番目のステージＳＲＣ２のリセット端子ＲＥには、供給されないことが望ましい。その理由に対しては、以後の図３を参照して具体的に説明する。

図３は、開始ステージ、及び２番目のステージの入／出力の波形図である。図１乃至図３を参照すると、開始信号ＳＴＶが開始ステージＳＲＣ１の入力端子ＩＮに提供されると、開始ステージＳＲＣ１のプルアップトランジスタＮＴ１がターンオンして、ターンオンしたプルアップトランジスタＮＴ１を通じてハイ状態の第１クロックＣＫＶが出力端子ＯＵＴを通じて出力される。開始ステージＳＲＣ１の出力端子ＯＵＴから出力された信号は、ゲート信号で１番目ゲートラインＧＬ１に提供される。

この後、開始ステージＳＲＣ１のキャリー端子ＣＲから、ゲート信号と実質的に同一の波形を有するキャリー信号が出力される。開始ステージＳＲＣ１のキャリー信号は、２番目のステージＳＲＣ２の入力端子ＩＮに供給され、キャリー信号により２番目のステージＳＲＣ２のＱ−ノードＱＮの電位が上昇する。

２番目のステージＳＲＣ２のＱ−ノードＱＮの電位が上昇すると、プルアップトランジスタＮＴ１がターンオンして、ターンオンしたプルアップトランジスタＮＴ１を通じてハイ状態の第２クロックＣＫＶＢが出力端子ＯＵＴを通じて出力される。このとき、２番目のステージＳＲＣ２の出力端子ＯＵＴとＱ−ノードＱＮの間のキャパシタＣ１により、Ｑ−ノードＱＮの電位が押し上げられる。

このように、２番目のステージＳＲＣ２のＱ−ノードＱＮの電位上昇区間は、開始信号ＳＴＶのハイ区間とオーバーラップする。したがって、開始信号ＳＴＶが、２番目のステージＳＲＣ２のリセット端子ＲＥに供給されても、２番目のステージＳＲＣ２は正常にリセットされない。したがって、開始信号ＳＴＶは、開始ステージＳＲＣ１、及び２番目のステージＳＲＣ２のリセット端子ＲＥに提供されない。

一方、図３に示すように、開始信号ＳＴＶは、開始ステージＳＲＣ１の動作を開始するように提供されることから、開始信号ＳＴＶはあるフレームの大部分の時間の間、ロー状態に維持される。したがって、開始信号ＳＴＶを利用し、ステージＳＲＣ３〜ＳＲＣｎをリセットさせることができる。

図４は、本発明の他の実施形態に係る液晶表示装置６００の平面図である。図４を参照すると、本発明の他の実施形態に係る液晶表示装置６００は、映像を表示する液晶表示パネル３００、液晶表示パネル３００に隣接した印刷回路基板４００、及び液晶表示パネル３００と印刷回路基板４００を電気的に接続させるテープキャリアパッケージ５００を含む。

液晶表示パネル３００は、アレイ基板３１０、アレイ基板３１０と向き合うカラーフィルタ基板３２０、及びアレイ基板３１０とカラーフィルタ基板３２０との間に介在された液晶層（図示せず）からなる。アレイ基板３１０は、映像を表示する表示領域ＤＡ、及び表示領域ＤＡに隣接した第１、第２、及び第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３に区分される。第１周辺領域ＰＡ１は、複数のゲートラインＧＬ１〜ＧＬ２ｎの第１端部に隣接する領域で、第２周辺領域ＰＡ２は、複数のゲートラインＧＬ１〜ＧＬｎの第２端部に隣接する領域である。

アレイ基板３１０の表示領域ＤＡには、複数の画素がマトリックス状に形成される。具体的に、表示領域ＤＡには、複数のゲートラインＧＬ１〜ＧＬ２ｎ、複数のデータラインＤＬ１〜ＤＬｍ、複数の薄膜トランジスタ１２０、及び複数の画素電極１３０が具備される。

アレイ基板３１０には、薄膜工程を通じてゲートドライバが具備される。ゲートドライバは、第１及び第２シフトレジスタ３５１、３５２からなる。第１シフトレジスタ３５１は、第１周辺領域ＰＡ１に具備されて複数のゲートラインＧＬ１〜ＧＬ２ｎのうちの奇数番目ゲートラインＧＬ１、．．．、ＧＬ２ｎ−１に第１ゲート信号を順次に印加する。第２シフトレジスタ３５２は、第２周辺領域ＰＡ２に具備あれて複数のゲートラインＧＬ１〜ＧＬ２ｎのうちの偶数番目ゲートラインＧ２、．．、ＧＬ２ｎに第２ゲート信号を順次に印加する。

図４では、第１及び第２シフトレジスタ３５１、３５２が第１及び第２周辺領域ＰＡ１、ＰＡ２に各々具備された構造を提示したが、第１及び第２シフトレジスタ３５１、３５２は、第１及び第２周辺領域ＰＡ１、ＰＡ２のうちの何れか一つの領域に共に形成されることができる。

一方、第３周辺領域ＰＡ３は、複数のデータラインＤＬ１〜ＤＬｍの一端部に隣接する領域で、テープキャリアパッケージ５００の第１端部が形成される。テープキャリアパッケージ５００上には、第２端部が印刷回路基板４００に形成される。テープキャリアパッケージ５００上には、複数のデータラインＤＬ１〜ＤＬｍにデータ信号を提供するデータ駆動チップ５５０が搭載される。したがって、データ駆動チップ５５０は、印刷回路基板４００からの各種制御信号に応答して複数のデータラインＤＬ１〜ＤＬｍにデータ信号を提供することができる。

また、印刷回路基板４００から出力された第１及び第２ゲート制御信号は、テープキャリアパッケージ５００を通じて第１及び第２シフトレジスタ３５１、３５２に各々提供される。したがって、第１及び第２シフトレジスタ３５１、３５２は、第１及び第２ゲート制御信号に応答して奇数番目、及び偶数番目ゲートラインＧＬ１、．．．、ＧＬ２n−１、ＧＬ２、．．．、ＧＬ２nに第１及び第２ゲート信号を各々提供することができる。

ここで、第１及び第２シフトレジスタ３５１、３５２の各々は、図１に示すゲートドライバ１００と同一である構成からなるので、図４で第１及び第２シフトレジスタ３５１、３５２に対する具体的な説明は省略する。

第１及び第２シフトレジスタ３５１、３５２には、互いに異なる開始信号が各々に印加、或いは同一である開始信号が印加されてもよい。第１及び第２シフトレジスタ３５１、３５２の各々に具備されたステージＳＲＣ３〜ＳＲＣｎは、提供される開始信号によりリセットされる。しかし、第１及び第２シフトレジスタ３５１、３５２の各々の開始ステージＳＲＣ１、及び２番目のステージＳＲＣ２のリセット端子ＲＥには、開始信号ＳＴＶが提供されない。一方、ダミーステージＤＳＲＣの出力端子は、リセット端子ＲＥに電気的に接続されてセルフリセットされる。

ゲートドライバに具備されるシフトレジスタの個数が増加してもシフトレジスタに具備される開始ステージＳＲＣ１及び２番目のＳＲＣ２を除くステージは開始信号により、リセットされる。

以上、本発明の実施形態を参照して説明したが、本発明が属する技術分野において通常の知識を有する者であれば、本発明は上述の実施形態に限定されるものではなく、特許請求の範囲に記載される本発明の思想、及び領域から抜け出さない範囲の内で、本発明を多様に修正、及び変更することができる。

１００ ゲートドライバ
３００ 液晶表示パネル
３１０ アレイ基板
３２０ カラーフィルタ基板
３５１、３５２ 第１及び第２シフトレジスタ
４００ 印刷回路基板
５５０ データ駆動チップ

Claims (21)

1. ｎ（ｎは、１以上の整数）個のシフトレジスタからなるゲートドライバにおいて、
   前記各シフトレジスタは、
   開始信号に応答し、動作を開始してゲート信号を出力する開始ステージと、
   互いに連続に接続されて、前記開始ステージから出力された信号に応答して順次に動作し、前記ゲート信号を順次に出力する複数のステージと、を含み、
   前記複数のステージのうちの少なくとも一つは、前記開始信号によりリセットされることを特徴とするゲートドライバ。
2. 前記複数の各ステージは、直前のステージから出力された信号を受信する入力端子と、直後のステージから出力された信号を受信する制御端子と、リセット信号を受信するリセット端子と、前記ゲート信号を出力する出力端子と、を含み、
   少なくとも一つの前記ステージのリセット端子には、前記リセット信号として、前記開始信号が提供されることを特徴とする請求項１に記載のゲートドライバ。
3. 前記複数の各ステージは、
   前記出力端子を通じて出力される前記ゲート信号をプルアップさせるプルアップ部と、
   前記入力端子を通じて供給される前記直前のステージの出力信号に応答して前記プルアップ部をターンオンさせ、前記制御端子を通じて供給される前記直後のステージの出力信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
   前記制御端子に接続されて、前記直後のステージの出力信号に応答して前記ゲート信号をプルダウンさせるプルダウン部と、
   前記リセット端子に接続されて、前記リセット信号に応答して前記プルアップ部をターンオフさせるリセット部と、
   を含むことを特徴とする請求項２に記載のゲートドライバ。
4. 前記複数の各ステージは、キャリー信号を出力するキャリー端子、及び前記キャリー端子を通じて出力される前記キャリー信号をプルアップさせるキャリー部をさらに含むことを特徴とする請求項３に記載のゲートドライバ。
5. 前記直前のステージの出力信号は、前記直前のステージのキャリー端子から出力されたキャリー信号で、前記直後のステージの出力信号は、前記直後のステージの出力端子から出力されたゲート信号であることを特徴とする請求項４に記載のゲートドライバ。
6. 前記複数のステージのうちの前記開始ステージのすぐ直後のステージを除外した残りのステージのリセット端子に、前記開始信号が供給されることを特徴とする請求項２に記載のゲートドライバ。
7. 前記複数のステージのうちの最後のステージに接続されて、前記最後のステージの制御端子に信号を供給するダミーステージをさらに含むことを特徴とする請求項２に記載のゲートドライバ。
8. 前記ダミーステージは、前記最後のステージから出力された信号を受信する入力端子と、制御信号を受信する制御端子と、リセット信号を受信するリセット端子と、ダミーゲート信号を出力する出力端子と、を含み、
   前記ダミーステージのリセット端子は、前記ダミーステージの出力端子に接続され前記リセット信号として前記ダミーゲート信号を受信することを特徴とする請求項７に記載のゲートドライバ。
9. 前記ダミーステージの制御端子は、前記ダミーステージの制御信号として前記開始信号を受信することを特徴とする請求項８に記載のゲートドライバ。
10. 複数のゲートライン、複数のデータライン、及び前記複数のゲートラインと前記複数のデータラインにより定義された複数の画素領域に各々具備された複数の画素を含んで映像を表示する表示パネルと、
    前記複数のデータラインにデータ信号を提供するデータドライバと、
    前記複数のゲートラインにゲート信号を順次に出力するゲートドライバと、を含み、
    前記ゲートドライバは、ｎ（ｎは、１以上の整数）個のシフトレジスタからなり、
    前記各シフトレジスタは、
    開始信号に応答して、動作を開始して前記ゲート信号を出力する開始ステージと、
    互いに連続に接続されて、前記開始ステージから出力された信号に応答して順次に動作して前記ゲート信号を順次に出力する複数のステージと、を含み、
    前記複数のステージのうちの少なくとも一つは、前記開始信号によってリセットされることを特徴とする表示装置。
11. 前記各ステージは、直前のステージから出力された信号を受信する入力端子と、直後のステージから出力された信号を受信する制御端子と、リセット信号を受信するリセット端子と、前記ゲート信号を出力する出力端子と、を含み、
    少なくとも一つのステージのリセット端子には、前記リセット信号として前記開始信号が提供されることを特徴とする請求項１０に記載の表示装置。
12. 各ステージは、
    前記出力端子を通じて出力される前記ゲート信号をプルアップさせるプルアップ部と、
    前記入力端子を通じて供給される前記直前のステージの出力信号に応答して前記プルアップ部をターンオンさせて、前記制御端子を通じて供給される前記直後のステージの出力信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記制御端子に接続されて、前記直後のステージの出力信号に応答して、前記ゲート信号をプルダウンさせるプルダウン部と、
    前記リセット端子に接続されて、前記リセット信号に応答して前記プルアップ部をターンオフさせるリセット部と、を含むことを特徴とする請求項１１に記載の表示装置。
13. 前記各ステージは、キャリー信号を出力するキャリー端子、及び前記キャリー端子を通じて出力される前記キャリー信号をプルアップさせるキャリー部をさらに含むことを特徴とする請求項１２に記載の表示装置。
14. 前記直前のステージの出力信号は、前記直前のステージのキャリー端子から出力された前記キャリー信号で、前記直後のステージの出力信号は、前記直後のステージの出力端子から出力されたゲート信号であることを特徴とする請求項１３に記載の表示装置。
15. 前記複数のステージのうちの前記開始ステージのすぐ直後のステージを除外した残りステージのリセット端子に前記開始信号が供給されることを特徴とする請求項１１に記載の表示装置。
16. 前記複数のステージのうちの最後のステージに接続されて、前記最後のステージの制御端子に信号を供給するダミーステージをさらに含むことを特徴とする請求項１１に記載の表示装置。
17. 前記ダミーステージは、前記最後のステージから出力された信号を受信する入力端子と、制御信号を受信する制御端子と、リセット信号を受信するリセット端子と、ダミーゲート信号を出力する出力端子と、を含み、
    前記ダミーステージの前記リセット端子は、前記ダミーステージの出力端子に接続されて、前記ダミーステージのリセット信号として前記ダミーゲート信号を受信することを特徴とする請求項１６に記載の表示装置。
18. 前記ダミーステージの制御端子は、前記ダミーステージの制御信号として前記開始信号を受信することを特徴とする請求項１７に記載の表示装置。
19. 前記ゲートドライバは、第１及び第２シフトレジスタを含み、
    前記第１シフトレジスタのステージは、前記ゲートラインのうちの奇数番目ゲートラインに前記ゲート信号を供給し、
    前記第２シフトレジスタのステージは、前記ゲートラインのうちの偶数番目ゲートラインに前記ゲート信号を供給することを特徴とする請求項１０に記載の表示装置。
20. 前記ゲートドライバは、薄膜工程を通じて前記表示パネル上に形成されることを特徴とする請求項１０に記載の表示装置。
21. 複数のシフトレジスタを含むゲートドライバを駆動する方法において、
    開始信号に応答して第１ゲート信号を出力し、
    前記第１ゲート信号に応答して複数のゲート信号を順次出力し、
    前記開始信号に応答して前記複数のゲート信号のうちの少なくとも一つをリセットすることを特徴とするゲートドライバ駆動方法。

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