KR20100006065A - 게이트 드라이버 및 이를 갖는 표시장치 - Google Patents

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Abstract

게이트 드라이버 및 이를 갖는 표시장치에서, 쉬프트 레지스터는 개시신호에 응답하여 동작을 개시하여 게이트 신호를 출력하는 개시 스테이지, 및 서로 종속적으로 연결되고, 개시 스테이지로부터 출력된 신호에 응답하여 순차적으로 동작하여 게이트 신호를 순차적으로 출력하는 다수의 스테이지를 포함한다. 여기서, 다수의 스테이지 중 적어도 하나는 개시신호에 의해서 리셋된다. 따라서, 다수의 스테이지의 출력특성을 개선할 수 있다.

Description

게이트 드라이버 및 이를 갖는 표시장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 드라이버 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 스테이지의 출력 특성을 개선할 수 있는 게이트 드라이버 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 구동회로는 종속적으로 연결된 다수의 스테이지로 이루어져 순차적으로 게이트 신호를 출력하는 쉬프트 레지스터로 이루어진다. 각 스테이지는 이전 스테이지로부터 캐리신호를 입력받아서 대응하는 게이트 라인에 게이 트 신호를 출력하며, 다음 스테이지에 캐리 신호를 제공한다.
또한, 각 스테이지는 다음 스테이지의 게이트 신호에 의해서 턴-오프된다. 그러나, 마지막 스테이지는 다음 스테이지가 존재하지 않기 때문에 마지막 스테이지를 정상적으로 턴-오프시키기 위한 방안이 요구되고 있다.
따라서, 본 발명의 목적은 개시신호를 이용하여 스테이지를 정상적으로 리셋시킴으로써 오동작을 방지하기 위한 게이트 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 상기한 게이트 드라이버를 구비하는 표시장치를 제공하는 것이다.
본 발명에 따른 게이트 드라이버는 n(n은 1이상의 정수)개의 쉬프트 레지스터로 이루어지고, 각 쉬프트 레지스터는 개시신호에 응답하여 동작을 개시하여 게이트 신호를 출력하는 개시 스테이지, 및 서로 종속적으로 연결되고, 상기 개시 스테이지로부터 출력된 신호에 응답하여 순차적으로 동작하여 상기 게이트 신호를 순차적으로 출력하는 다수의 스테이지를 포함한다. 여기서, 상기 다수의 스테이지 중 적어도 하나는 상기 개시신호에 의해서 리셋된다.
본 발명에 따른 표시장치는 표시패널, 데이터 드라이버 및 게이트 드라이버를 포함한다. 상기 표시패널은 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 의해서 정의된 다수의 화소영역 에 각각 구비된 다수의 화소를 포함하여 영상을 표시한다. 상기 데이터 드라이버는 상기 다수의 데이터 라인에 상기 데이터 신호를 제공하고, 상기 게이트 드라이버는 상기 다수의 게이트 라인에 상기 게이트 신호를 순차적으로 출력한다.
상기 게이트 드라이버는 n(n은 1이상의 정수)개의 쉬프트 레지스터로 이루어지고, 각 쉬프트 레지스터는 개시신호에 응답하여 동작을 개시하여 게이트 신호를 출력하는 개시 스테이지, 및 서로 종속적으로 연결되고, 상기 개시 스테이지로부터 출력된 신호에 응답하여 순차적으로 동작하여 상기 게이트 신호를 순차적으로 출력하는 다수의 스테이지를 포함한다. 여기서, 상기 다수의 스테이지 중 적어도 하나는 상기 개시신호에 의해서 리셋된다.
이와 같은 게이트 드라이버 및 이를 갖는 표시장치에 따르면, 개시신호를 이용하여 게이트 드라이버의 스테이지를 리셋시킴으로써, 게이트 드라이버의 출력특성을 개선할 수 있다.
또한, 개시신호를 더미 스테이지로 제공하는 배선을 이용하여 각 스테이지의 리셋단자로 개시신호를 공급함으로써, 상기 게이트 드라이버에 별도의 신호배선이 추가되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 게이트 드라이버의 블럭도이다.
도 1을 참조하면, 게이트 드라이버(100)는 서로 종속적으로 연결된 다수의 스테이지(SRC1~SRCn) 및 더미 스테이지(DSRC)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 다수의 게이트 라인(GL1~GLn)의 제1 단부에 구비된다.
각 스테이지(SRC1~SRCn)는 입력단자(IN), 제1 및 제2 클럭단자(CK1, CK2), 제어단자(CT), 전압입력단자(Vin), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다. 상기 더미 스테이지(DSRC)는 입력단자(IN), 제1 및 제2 클럭단자(CK1, CK2), 제어단자(CT), 전압입력단자(Vin), 및 출력단자(OUT)를 포함한다.
상기 다수의 스테이지(SRC1~SRCn)의 입력단자(IN)는 이전 스테이지의 캐리단자(CR)에 전기적으로 연결되어 이전 캐리신호를 입력받는다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1, 이하, 개시 스테이지)의 입력단자(IN)에는 이전 캐리신호 대신에 상기 게이트 드라이버(100)의 구동을 개시하는 개시신호(STV)가 제공된다. 상기 다수의 스테이지(SRC1~SRCn)의 제어단자(CT)는 다음 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음 게이트 신호를 입력받는다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 마지막 스테이지(SRCn)의 제어단자(CT)는 상기 더미 스테이지(DSRC)의 출력단자(OUT)에 전기적으로 연결된다. 본 발명의 일 예로, 상기 더미 스테이지(DSRC)의 제어단자(CT)에는 다음 게이트 신호 대신에 상기 개시신호(STV)가 제공된다.
상기 다수의 스테이지(SRC1~SRCn) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn-1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단 자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1~SRCn) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다. n이 짝수라고 가정하면, 상기 더미 스테이지(DSRC)의 제1 클럭단자(CK1)에는 상기 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공된다.
상기 다수의 스테이지(SRC1~SRCn) 및 상기 더미 스테이지(DSRC)의 상기 전압입력단자(Vin)에는 게이트 오프전압(Voff)이 제공된다. 상기 게이트 오프전압(Voff)은 그라운드 전압 또는 마이너스 전압으로 이루어진다.
상기 다수의 스테이지(SRC1~SRCn)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1~GLn)이 각각 전기적으로 연결된다. 따라서, 상기 다수의 스테이지(SRC1~SRCn)는 출력단자들(OUT)을 통해 게이트 신호를 순차적으로 출력하여 상기 다수의 게이트 라인(GL1~GLn)으로 인가한다.
상기 각 스테이지(SRC1~SRCn)의 캐리단자(CR)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결되어 다음 스테이지로 캐리신호를 제공한다. 마지막 스테이지(SRCn)의 캐리단자(CR)는 상기 더미 스테이지(DSRC)의 입력단자(IN)에 전기적으로 연결된다.
상기 다수의 스테이지(SRC1~SRCn) 중 개시 스테이지(SRC1) 및 두번째 구동 스테이지(SRC2)를 제외한 나머지 스테이지들(SRC3~SRCn)의 리셋단자(RE)에는 상기 개시신호(STV)가 제공된다. 따라서, 상기 나머지 스테이지들(SRC3~SRCn)은 상기 개 시신호(STV)에 의해서 리셋된다.
도 1에 도시된 바와 같이, 외부로부터 상기 개시신호(STV)를 입력받는 배선은 상기 더미 스테이지(DSRC)의 제어단자(CT)에 전기적으로 연결되도록 연장된다. 여기서, 상기 배선이 상기 나머지 스테이지들(SRC3~SRCn)의 리셋단자(RE)에 전기적으로 연결됨으로써, 상기 게이트 드라이버(100)에서 상기 나머지 스테이지들(SRC3~SRCn)의 리셋단자(RE)에 상기 개시신호(STV)를 공급하기 위한 추가 배선은 발생하지 않는다.
한편, 상기 더미 스테이지(DSRC)의 출력단자(OUT)는 상기 마지막 스테이지(SRCn)의 제어단자(CT) 및 상기 더미 스테이지(DSRC)의 리셋단자(RE)에 전기적으로 연결된다. 상기 더미 스테이지(DSRC)는 상기 마지막 스테이지(SRCn)의 제어단자(CT)에 더미 게이트 신호를 제공하여 상기 마지막 스테이지(SRCn)로부터 출력되는 게이트 신호를 다운시킨다. 또한, 상기 더미 스테이지(DSRC)는 더미 게이트 신호에 의해서 셀프 리셋된다.
상기 각 스테이지(SRC1~SRCn)는 대응하는 게이트 라인(GL1 ~ GLn)의 제2 단부에 구비된 방전 트랜지스터(NT15)를 포함한다. 상기 방전 트랜지스터(NT15)는 다음 게이트 라인에 연결된 제어전극, 상기 게이트 오프전압(Voff)을 입력받는 입력전극 및 현재 게이트 라인에 연결된 출력전극으로 이루어진다. 따라서, 상기 방전 트랜지스터(NT15)는 다음 스테이지로부터 출력된 다음 게이트 신호에 응답하여 현재 게이트 라인을 상기 게이트 오프전압(Voff)으로 방전시킨다.
여기서, 마지막 게이트 라인(GLn)을 방전시키는 방전 트랜지스터(NT15)의 제 어전극은 더미 게이트 라인(DGL)을 통해서 더미 스테이지(DSRC)의 제2 출력단자(OUT2)에 전기적으로 연결된다. 따라서, 마지막 방전 트랜지스터(NT15)는 상기 더미 스테이지(DSRC)의 출력단자(OUT)로부터 출력된 더미 출력신호에 응답하여 상기 마지막 게이트 라인(GLn)을 상기 게이트 오프전압(Voff)으로 방전시킨다.
도 2는 도 1에 도시된 마지막 스테이지의 회로도이다. 단, 게이트 드라이버에 구비되는 다수의 스테이지는 서로 동일한 내부 구성을 가지므로, 도 3에서는 마지막 스테이지를 도시하여 설명함으로써 나머지 스테이지들에 대한 설명을 대신한다.
도 2를 참조하면, 마지막 스테이지(SRCn)는 풀업부(211), 캐리부(212), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215), 홀딩부(216), 인버터부(217), 및 리셋부(218)를 포함한다.
상기 풀업부(211)는 상기 풀업 구동부(214)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 출력된 전압에 응답하여 상기 출력단자(OUT)로 출력되는 현재 게이트 신호를 제1 클럭단자(CK1)를 통해 제공된 클럭(이하, 제1 클럭(CKV, 도 2에 도시됨))의 하이레벨까지 풀-업시킨다. 상기 풀업 트랜지스터(NT1)는 한 프레임 중 상기 제1 클럭(CKV)의 하이구간(이하, 제1 구간)동안 턴-온되어, 상기 제1 구간동안 상기 현재 게이트 신호를 하이 상태로 유지시킨다.
상기 캐리부(212)는 상기 Q-노드(QN)에 연결된 제어전극, 상기 제1 클럭단 자(CK1)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT2)를 포함한다. 상기 캐리 트랜지스터(NT2)는 상기 풀업 구동부(213)로부터 출력된 전압에 응답하여 상기 캐리단자(CR)로 출력되는 현재 캐리신호를 상기 제1 클럭(CKV)의 하이레벨까지 풀-업시킨다. 상기 캐리 트랜지스터(NT2)는 한 프레임 중 상기 제1 구간 동안 턴-온되어, 상기 제1 구간 동안 상기 현재 캐리신호를 하이 상태로 유지시킨다.
상기 풀다운부(213)는 제어단자(CT)에 연결된 제어전극, 상기 전압입력단자(Vin)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT3)를 포함한다. 상기 풀다운 트랜지스터(NT3)는 다음 게이트 신호에 응답하여 상기 풀업된 현재 게이트 신호를 상기 전압입력단자(Vin)를 통해 공급된 게이트 오프전압(Voff, 도 1에 도시됨)까지 풀다운시킨다. 즉, 상기 풀다운 트랜지스터(NT3)는 상기 제1 구간 이후에 다음 게이트 신호에 의해서 턴온되어 상기 현재 게이트 신호를 로우상태로 다운시킨다.
상기 풀업 구동부(214)는 버퍼 트랜지스터(NT4), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(NT5)를 포함한다. 상기 버퍼 트랜지스터(NT4)는 상기 입력단자(IN)에 공통으로 연결된 입력전극과 제어전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 Q-노드(QN)와 출력단자(OUT) 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT2)의 제어전극과 캐리단자(CR)와의 사이에 연결된다. 한편, 상기 방전 트랜지스터(NT5)는 상기 버퍼 트랜지스터(NT4)의 출력전극에 연결된 입력전극, 상기 제어단자(CT) 에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 버퍼 트랜지스터(NT4)가 이전 캐리신호에 응답하여 턴-온되면, 상기 Q-노드(QN)의 전위가 상승하여 상기 풀업 트랜지스터(NT1) 및 상기 캐리 트랜지스터(NT2)가 턴-온된다. 상기 턴-온된 풀업 트랜지스터(NT1) 및 상기 턴-온된 캐리 트랜지스터에 의해서 상기 출력단자(OUT) 및 상기 캐리단자(CR)의 전위가 상승하면, 상기 Q-노드(QN)의 전위는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 부스트 업된다. 따라서, 상기 풀업 트랜지스터(NT1) 및 상기 캐리 트랜지스터(NT2)는 턴-온 상태를 계속 유지하여, 상기 현재 게이트 신호와 현재 캐리신호는 상기 제1 클럭(CKV)의 하이 구간 동안 하이 상태로 발생될 수 있다.
상기 방전 트랜지스터(NT5)가 다음 게이트 신호에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 방전 트랜지스터(NT5)를 통해 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 Q-노드(QN)의 전위는 상기 게이트 오프전압(Voff)까지 다운되고, 그 결과 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)는 턴-오프된다. 따라서, 상기 출력단자(OUT) 및 캐리단자(CR)에는 하이 상태의 현재 게이트 신호 및 현재 캐리신호가 출력되지 않는다.
상기 리플 방지부(215)는 제1 내지 제3 리플 방지 트랜지스터(NT6, NT7, NT8)로 이루어져 상기 한 프레임 중 상기 제1 구간을 제외한 나머지 제2 구간동안 상기 현재 게이트 신호 및 현재 캐리신호가 상기 제1 또는 제2 클럭(CKV, CKVB)에 의해서 리플되는 것을 방지한다.
상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극을 포함한다. 상기 제2 리플 방지 트랜지스터(NT7)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 입력단자(IN)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제2 구간동안 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭(CKV)에 응답하여 상기 출력단자(OUT)로부터 출력된 로우 상태의 현재 게이트 신호를 상기 Q-노드(QN)로 제공한다. 따라서, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간에서 상기 Q-노드(QN)의 전위는 로우 상태로 유지된다. 이로써, 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 턴-온되는 것을 방지한다.
상기 제2 구간동안 상기 제2 리플 방지 트랜지스터(NT7)는 제2 클럭단자(CK2)를 통해 제공된 클럭(이하, 제2 클럭(CKVB, 도 1에 도시됨))에 응답하여 입력단자(IN)를 통해 입력되는 로우 상태의 이전 캐리신호를 상기 Q-노드(QN)로 제공한다. 따라서, 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간에서 상기 Q-노드(QN)의 전위는 로우 상태로 유지된다. 이로써, 상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 턴-온되는 것을 방지한다.
상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 클럭(CKVB)에 응답하여 상기 현재 게이트 신호를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 현재 게이트 신호를 상기 게이트 오프전압(Voff)으로 유지시킨다.
한편, 상기 홀딩부(216)는 상기 인버터부(217)의 출력단에 연결된 제어전극, 상기 전압입력단자(Vin)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT9)를 포함한다. 상기 인버터부(217)는 제1 내지 제4 인버터 트랜지스터(NT10, NT11, NT12, NT13), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT9)를 턴-온 또는 턴-오프시킨다.
상기 제1 인버터 트랜지스터(NT10)는 상기 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 인버터 트랜지스터(NT11)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 인버터 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 인버터 트랜지스터(NT12)는 상기 제1 인버터 트랜지스터(NT10)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 인버터 트랜지스터(NT13)는 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)가 상기 출력단자(OUT)로 출력되는 하이 상태의 현재 게이트 신호에 응답하여 턴-온되면, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 상기 턴-온된 제3 및 제4 인버터 트랜지스터(NT12, NT13)에 의해서 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT9)는 상기 현재 게이트 신호가 하이상태로 유지되는 제1 구간동안 턴-오프 상태로 유지된다.
이후, 제2 구간에서 상기 현재 게이트 신호가 로우 상태로 전환되면, 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)는 턴-오프된다. 따라서, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 상기 홀딩 트랜지스터(NT9)로 인가되어 상기 홀딩 트랜지스터(NT9)를 턴-온시킨다. 결과적으로, 상기 현재 게이트 신호는 상기 홀딩 트랜지스터(NT9)에 의해서 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 게이트 오프전압(Voff)으로 홀딩될 수 있다.
한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT14)를 포함한다.
상기 리셋 트랜지스터(NT14)는 상기 리셋단자(RE)를 통해 입력된 개시신호(STV, 도 1에 도시됨)에 응답하여 상기 Q-노드(QN)의 전위를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 상기 개시신호(STV)에 응답하여 턴-오프된다. 도 1에 도시된 바와 같이, 상기 개시신 호(STV)는 상기 스테이지들(SRC3~SRCn)의 리셋단자(RE)로 제공되어, 상기 Q-노드(QN)의 전위를 다운시킴으로써 상기 스테이지들(SRC3~SRCn)를 모두 리셋시킨다.
상기 개시신호(STV)는 상기 다수의 스테이지들(SRC1~SRCn) 중 개시 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 리셋단자(RE)에는 공급되지 않는 것이 바람직하다. 그 이유에 대해서는 이후 도 3을 참조하여 구체적으로 설명하고자 한다.
도 3은 개시 스테이지 및 두번째 스테이지의 입/출력 파형도이다.
도 1 내지 3을 참조하면, 개시신호(STV)가 개시 스테이지(SRC1)의 입력단자(IN)로 제공되면, 개시 스테이지(SRC1)의 풀업 트랜지스터(NT1)가 턴-온되고, 턴-온된 풀업 트랜지스터(NT1)를 통해서 하이 상태의 제1 클럭(CKV)이 출력단자(OUT)로 출력된다. 상기 개시 스테이지(SRC1)의 출력단자(OUT)로부터 출력된 신호는 게이트 신호로써 첫번째 게이트 라인(GL1)으로 제공된다.
이후, 상기 개시 스테이지(SRC1)의 캐리단자(CR)에는 상기 게이트 신호와 동일한 형태를 갖는 캐리신호가 출력된다. 상기 개시 스테이지(SRC1)의 캐리신호는 상기 두번째 스테이지(SRC2)의 입력단자(IN)에 공급되고, 상기 캐리신호에 의해서 상기 두번째 스테이지(SRC2)의 Q-노드(QN)의 전위가 점차적으로 상승한다.
상기 Q-노드(QN)의 전위가 상승하면 두번째 스테이지(SRC2)의 풀업 트랜지스터(NT1)가 턴-온되고, 턴-온된 풀업 트랜지스터(NT1)를 통해서 하이 상태의 제2 클럭(CKVB)이 출력단자(OUT)로 출력된다. 이때, 두번째 스테이지(SRC2)의 출력단자(OUT)와 상기 Q-노드(QN) 사이의 커패시터(C1)에 의해서 상기 Q-노드(QN)의 전위가 부스트-업된다.
이처럼, 상기 두번째 스테이지(SRC2)의 상기 Q-노드(QN)의 전위 상승 구간은 상기 개시신호(STV)의 하이 구간과 오버랩된다. 따라서, 상기 개시신호(STV)는 상기 두번째 스테이지(SRC2)의 리셋단자(RE)에 공급되더라도 상기 두번째 스테이지(SRC2)를 정상적으로 리셋시킬 수 없다. 따라서, 상기 개시신호(STV)는 상기 개시 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 리셋단자(RE)에 제공되지 않는다.
한편, 도 3에 도시된 바와 같이, 상기 개시신호(STV)는 상기 개시 스테이지(SRC1)의 동작을 개시하기 위한 것이므로, 한 프레임 중에서 대부분의 시간동안 로우 상태로 유지된다. 따라서, 상기 개시신호(STV)를 이용하여 상기 스테이지들(SRC3~SRCn)를 리셋시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(600)는 영상을 표시하는 액정표시패널(300), 상기 액정표시패널(300)에 인접한 인쇄회로기판(400) 및 상기 액정표시패널(300)과 상기 인쇄회로기판(400)을 전기적으로 연결시키는 테이프 캐리어 패키지(500)를 포함한다.
상기 액정표시패널(300)은 어레이 기판(310), 상기 어레이 기판(310)과 마주하는 컬러필터기판(320) 및 상기 어레이 기판(310)과 상기 컬러필터기판(320)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 어레이 기판(310)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)에 인접한 제1, 제2 및 제3 주변영역(PA1, PA2, PA3)으로 구분된다. 상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1~GL2n)의 제1 단부에 인접하는 영역이고, 상기 제2 주변영역(PA2)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 인접하는 영역이다.
상기 어레이 기판(310)의 표시영역(DA)에는 다수의 화소가 매트릭스 형태로 구비된다. 구체적으로, 상기 표시영역(DA)에는 다수의 게이트 라인(GL1~GL2n), 다수의 데이터 라인(DL1~DLm), 다수의 박막 트랜지스터(120) 및 다수의 화소전극(130)이 구비된다.
상기 어레이 기판(310)에는 박막 공정을 통해서 게이트 드라이버가 구비된다. 상기 게이트 드라이버는 제1 및 제2 쉬프트 레지스터(351, 352)로 이루어진다. 상기 제1 쉬프트 레지스터(351)는 상기 제1 주변영역(PA1)에 구비되어 상기 다수의 게이트 라인(GL1~GL2n) 중 홀수번째 게이트 라인(GL1,...,GL2n-1)에 제1 게이트 신호를 순차적으로 인가한다. 상기 제2 쉬프트 레지스터(352)는 상기 제2 주변영역(PA2)에 구비되어 상기 다수의 게이트 라인(GL1~GL2n) 중 짝수번째 게이트 라인(GL2,...,GL2n)에 제2 게이트 신호를 순차적으로 인가한다.
도 4에서는 상기 제1 및 제2 쉬프트 레지스터(351, 352)가 상기 제1 및 제2 주변영역(PA1, PA2)에 각각 구비된 구조를 제시하였으나, 상기 제1 및 제2 쉬프트 레지스터(351, 352)는 상기 제1 및 제2 주변영역(PA1, PA2) 중 어느 한 영역에 함께 형성될 수 있다.
한편, 상기 제3 주변영역(PA3)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역으로 상기 테이프 캐리어 패키지(500)의 제1 단부가 부착된다. 상기 테이프 캐리어 패키지(500)의 제2 단부는 상기 인쇄회로기판(400)에 부착된다. 상기 테이프 캐리어 패키지(500) 상에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 제공하는 데이터 구동칩(550)이 실장된다. 따라서, 상기 데이터 구동칩(550)은 상기 인쇄회로기판(400)으로부터의 각종 제어신호에 응답하여 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 신호를 제공할 수 있다.
또한, 상기 인쇄회로기판(400)으로부터 출력된 제1 및 제2 게이트 제어신호는 상기 테이프 캐리어 패키지(500)를 통해 상기 제1 및 제2 쉬프트 레지스터(351, 352)로 각각 제공된다. 따라서, 상기 제1 및 제2 쉬프트 레지스터(351, 352)는 상기 제1 및 제2 게이트 제어신호에 응답하여 상기 홀수번째 및 짝수번째 게이트 라인(GL1,...,GL2n-1, GL2,...,GL2n)에 제1 및 제2 게이트 신호를 각각 제공할 수 있다.
여기서, 상기 제1 및 제2 쉬프트 레지스터(351, 352) 각각은 도 1에 도시된 게이트 드라이버(100)와 동일한 구성으로 이루어지므로, 도 4에서 상기 제1 및 제2 쉬프트 레지스터(351, 352)에 대한 구체적인 설명은 생략하기로 한다.
상기 제1 및 제2 쉬프트 레지스터(351, 352)에는 서로 다른 개시신호가 각각 인가되거나, 동일한 개시신호가 인가될 수 있다. 상기 제1 및 제2 쉬프트 레지스터(351, 352) 각각에 구비된 스테이지들(SRC3~SRCn)은 제공되는 개시신호에 의해서 리셋된다. 그러나, 상기 제1 및 제2 쉬프트 레지스터(351, 352) 각각의 개시 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 리셋단자(RE)에는 상기 개시신호(STV)가 제공되지 않는다. 한편, 더미 스테이지(DSRC)의 출력단자는 자신의 리셋단자(RE)에 전기적으로 연결되어 셀프 리셋된다.
상기 게이트 드라이버에 구비되는 쉬프트 레지스터의 개수가 증가하더라도 쉬프트 레지스터에 구비되는 스테이지들은 개시신호에 의해서 리셋될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 게이트 드라이버의 블럭도이다.
도 2는 도 1에 도시된 마지막 스테이지의 회로도이다.
도 3은 첫번째 및 두번째 스테이지의 입/출력 파형도이다.
도 4는 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 게이트 드라이버 300 : 액정표시패널
310 : 어레이 기판 320 : 컬러필터기판
351, 352 : 제1 및 제2 쉬프트 레지스터 400 : 인쇄회로기판
550 : 데이터 구동칩

Claims (20)

  1. n(n은 1이상의 정수)개의 쉬프트 레지스터로 이루어진 게이트 드라이버에서,
    각 쉬프트 레지스터는,
    개시신호에 응답하여 동작을 개시하여 게이트 신호를 출력하는 개시 스테이지; 및
    서로 종속적으로 연결되고, 상기 개시 스테이지로부터 출력된 신호에 응답하여 순차적으로 동작하여 상기 게이트 신호를 순차적으로 출력하는 다수의 스테이지를 포함하고,
    상기 다수의 스테이지 중 적어도 하나는 상기 개시신호에 의해서 리셋되는 것을 특징으로 하는 게이트 드라이버.
  2. 제1항에 있어서, 각 스테이지는 이전 스테이지로부터 출력된 신호를 입력받는 입력단자, 다음 스테이지로부터 출력된 신호를 입력받는 제어단자, 리셋신호를 입력받는 리셋단자 및 상기 게이트 신호를 출력하는 출력단자를 포함하고,
    적어도 하나의 스테이지의 리셋단자에는 상기 리셋신호로써 상기 개시신호가 제공되는 것을 특징으로 하는 게이트 드라이버.
  3. 제2항에 있어서, 각 스테이지는,
    상기 출력단자를 통해 출력되는 상기 게이트 신호를 풀업시키는 풀업부;
    상기 입력단자를 통해 공급되는 상기 이전 스테이지의 출력신호에 응답하여 상기 풀업부를 턴-온시키고, 상기 제어단자를 통해 공급되는 상기 다음 스테이지의 출력신호에 응답하여 상기 풀업부를 턴-오프시키는 풀업 구동부;
    상기 제어단자에 연결되고, 상기 다음 스테이지의 출력신호에 응답하여 상기 게이트 신호를 풀다운시키는 풀다운부; 및
    상기 리셋단자에 연결되고, 상기 리셋신호에 응답하여 상기 풀업부를 턴-오프시키는 리셋부를 포함하는 것을 특징으로 하는 게이트 드라이버.
  4. 제3항에 있어서, 상기 각 스테이지는 캐리신호를 출력하는 캐리단자 및 상기 캐리단자를 통해 출력되는 상기 캐리신호를 풀업시키는 캐리부를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  5. 제4항에 있어서, 상기 이전 스테이지의 출력신호는 상기 이전 스테이지의 캐리신호이고, 상기 다음 스테이지의 출력신호는 상기 다음 스테이지의 게이트 신호인 것을 특징으로 하는 게이트 드라이버.
  6. 제2항에 있어서, 상기 다수의 스테이지 중 상기 개시 스테이지의 바로 다음 스테이지를 제외한 나머지 스테이지의 리셋단자에 상기 개시신호가 공급되는 것을 특징으로 하는 게이트 드라이버.
  7. 제2항에 있어서, 상기 다수의 스테이지 중 마지막 스테이지에 연결되어 상기 마지막 스테이지의 제어단자로 신호를 공급하는 더미 스테이지를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  8. 제7항에 있어서, 상기 더미 스테이지는 상기 마지막 스테이지로부터 출력된 신호를 입력받는 입력단자, 제어신호를 입력받는 제어단자, 리셋신호를 입력받는 리셋단자 및 더미 게이트 신호를 출력하는 출력단자를 포함하고,
    상기 더미 스테이지의 리셋단자는 상기 더미 스테이지의 출력단자에 연결되어 상기 리셋 신호로써 상기 더미 게이트 신호를 입력받는 것을 특징으로 하는 게이트 드라이버.
  9. 제8항에 있어서, 상기 더미 스테이지의 제어단자는 상기 제어신호로써 상기 개시신호를 입력받는 것을 특징으로 하는 게이트 드라이버.
  10. 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 의해서 정의된 다수의 화소영역에 각각 구비된 다수의 화소를 포함하여 영상을 표시하는 표시패널;
    상기 다수의 데이터 라인에 상기 데이터 신호를 제공하는 데이터 드라이버; 및
    상기 다수의 게이트 라인에 상기 게이트 신호를 순차적으로 출력하는 게이트 드라이버를 포함하고,
    상기 게이트 드라이버는 n(n은 1이상의 정수)개의 쉬프트 레지스터로 이루어지고,
    각 쉬프트 레지스터는,
    개시신호에 응답하여 동작을 개시하여 게이트 신호를 출력하는 개시 스테이지; 및
    서로 종속적으로 연결되고, 상기 개시 스테이지로부터 출력된 신호에 응답하여 순차적으로 동작하여 상기 게이트 신호를 순차적으로 출력하는 다수의 스테이지를 포함하고,
    상기 다수의 스테이지 중 적어도 하나는 상기 개시신호에 의해서 리셋되는 것을 특징으로 하는 표시장치.
  11. 제10항에 있어서, 각 스테이지는 이전 스테이지로부터 출력된 신호를 입력받는 입력단자, 다음 스테이지로부터 출력된 신호를 입력받는 제어단자, 리셋신호를 입력받는 리셋단자 및 상기 게이트 신호를 출력하는 출력단자를 포함하고,
    적어도 하나의 스테이지의 리셋단자에는 상기 리셋신호로써 상기 개시신호가 제공되는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 각 스테이지는,
    상기 출력단자를 통해 출력되는 상기 게이트 신호를 풀업시키는 풀업부;
    상기 입력단자를 통해 공급되는 상기 이전 스테이지의 출력신호에 응답하여 상기 풀업부를 턴-온시키고, 상기 제어단자를 통해 공급되는 상기 다음 스테이지의 출력신호에 응답하여 상기 풀업부를 턴-오프시키는 풀업 구동부;
    상기 제어단자에 연결되고, 상기 다음 스테이지의 출력신호에 응답하여 상기 게이트 신호를 풀다운시키는 풀다운부; 및
    상기 리셋단자에 연결되고, 상기 리셋신호에 응답하여 상기 풀업부를 턴-오프시키는 리셋부를 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 각 스테이지는 캐리신호를 출력하는 캐리단자 및 상기 캐리단자를 통해 출력되는 상기 캐리신호를 풀업시키는 캐리부를 더 포함하는 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서, 상기 이전 스테이지의 출력신호는 상기 이전 스테이지의 캐리신호이고, 상기 다음 스테이지의 출력신호는 상기 다음 스테이지의 게이트 신호인 것을 특징으로 하는 표시장치.
  15. 제11항에 있어서, 상기 다수의 스테이지 중 상기 개시 스테이지의 바로 다음 스테이지를 제외한 나머지 스테이지의 리셋단자에 상기 개시신호가 공급되는 것을 특징으로 하는 표시장치.
  16. 제11항에 있어서, 상기 다수의 스테이지 중 마지막 스테이지에 연결되어 상기 마지막 스테이지의 제어단자로 신호를 공급하는 더미 스테이지를 더 포함하는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 더미 스테이지는 상기 마지막 스테이지로부터 출력된 신호를 입력받는 입력단자, 제어신호를 입력받는 제어단자, 리셋신호를 입력받는 리셋단자 및 더미 게이트 신호를 출력하는 출력단자를 포함하고,
    상기 더미 스테이지의 리셋단자는 상기 더미 스테이지의 출력단자에 연결되어 상기 리셋 신호로써 상기 더미 게이트 신호를 입력받는 것을 특징으로 하는 표시장치.
  18. 제17항에 있어서, 상기 더미 스테이지의 제어단자는 상기 제어신호로써 상기 개시신호를 입력받는 것을 특징으로 하는 표시장치.
  19. 제10항에 있어서, 상기 게이트 드라이버는 제1 및 제2 쉬프트 레지스터를 포함하고,
    상기 제1 쉬프트 레지스터의 스테이지들은 상기 게이트 라인들 중 홀수번째 게이트 라인로 상기 게이트 신호를 공급하고,
    상기 제2 쉬프트 레지스터의 스테이지들은 상기 게이트 라인들 중 짝수번째 게이트 라인로 상기 게이트 신호를 공급하는 것을 특징으로 하는 표시장치.
  20. 제10항에 있어서, 상기 게이트 드라이버는 박막 공정을 통해서 상기 표시패널 상에 제공되는 것을 특징으로 하는 표시장치.
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